JPS62131353A - ペ−ジング制御方式 - Google Patents
ペ−ジング制御方式Info
- Publication number
- JPS62131353A JPS62131353A JP60272681A JP27268185A JPS62131353A JP S62131353 A JPS62131353 A JP S62131353A JP 60272681 A JP60272681 A JP 60272681A JP 27268185 A JP27268185 A JP 27268185A JP S62131353 A JPS62131353 A JP S62131353A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
照ビットから構成されるＬＲＵ （Ｌｅａｓｔ Ｒｅｃ
ｅｎｊｌｙＵｓｅｄ＋と、該参照ビットがオンのページ
数を保持するレジスタを設け、該レジスタの値と予め設
定された閾値を基にＬＲＵの更新を行なうことくよりペ
ージ制御を行なう方式である。
ｅｎｊｌｙＵｓｅｄ＋と、該参照ビットがオンのページ
数を保持するレジスタを設け、該レジスタの値と予め設
定された閾値を基にＬＲＵの更新を行なうことくよりペ
ージ制御を行なう方式である。
本発明は情報処理分野における情報処理システムに係り
、特にＬＲＵを用いてページング側脚を行なっている仮
想記憶におけるリファレンスビットを複数ビットにし、
該リファレンスビットがオフアレ／スビヅトを更新する
ページング制御方式に関する。
、特にＬＲＵを用いてページング側脚を行なっている仮
想記憶におけるリファレンスビットを複数ビットにし、
該リファレンスビットがオフアレ／スビヅトを更新する
ページング制御方式に関する。
従来の仮想記憶のページング方式は、リファレンスビッ
トはｌビットで構成され、該リファレンスビットは一定
時間経過するとリセットされる方式であった。
トはｌビットで構成され、該リファレンスビットは一定
時間経過するとリセットされる方式であった。
該従来方式では、アクセスされたページが少なくてもリ
フ！し／スビーＩトがリセ・ノドされ、本来差し迫った
・必′汐がなくても該リファレンスビーノドのリセ・ト
が行なわれ余分なオーバヘットが生じる欠点があった。
フ！し／スビーＩトがリセ・ノドされ、本来差し迫った
・必′汐がなくても該リファレンスビーノドのリセ・ト
が行なわれ余分なオーバヘットが生じる欠点があった。
またリファレンスビットが１．ビットで構成されている
ために該リファレンスビットがリセットされたとき以後
はアクセスされたページとアクセスされなかったページ
との区別が不可能となる欠点もあった。
ために該リファレンスビットがリセットされたとき以後
はアクセスされたページとアクセスされなかったページ
との区別が不可能となる欠点もあった。
従９−Ｃ６−ウヤユ！−ｔｅｙゎよ、おい、８尤はアク
セスされなかったページではなくアクセスされたページ
がページアウトされることがあった。
セスされなかったページではなくアクセスされたページ
がページアウトされることがあった。
また該参照ビットがオンの場合でも１ピツトではアクセ
スされたことが判ってもアクセスされた時点への時間的
近さが反映されないために最近アクセスされたページで
もページアウトされてしまうこともあった。このように
従来の仮Ｐｊ紀憶の制飢方式は、リセットのオーバヘッ
トがあり、またページのスワツピングにおいても非効率
な欠点があった。
スされたことが判ってもアクセスされた時点への時間的
近さが反映されないために最近アクセスされたページで
もページアウトされてしまうこともあった。このように
従来の仮Ｐｊ紀憶の制飢方式は、リセットのオーバヘッ
トがあり、またページのスワツピングにおいても非効率
な欠点があった。
本発明は前記欠点に鑑みて創案されたもので、仮想記憶
のページ割判な効率的に行なうことを目的とする。
のページ割判な効率的に行なうことを目的とする。
趨
該目的は、仮１記憶を備えた情報処理装社において、ペ
ージテーブルを管理する複数ピントの参照ビットからな
るＬＲＵ６と、該参照ビットがオ／のページ数の値を保
持するページ数レジスタ８と、予め設定されたｒｍ値を
保持する閾ｆｌｌｉレジスタ９と、該ページ数レジスタ
８と閾値レジスタ９の内容を比較する比較部ｌＯと、該
ページ数レジスタ８の内容が閾値より大きいとぎＬＲＵ
６を更新するＬＲＵ更新更新上７けたことを特徴とする
ページング制別方式により達成されるっ 〔作用〕 本発明は、仮想記憶のページング制御をＬＲＵ（Ｌｅａ
ｓｔ Ｒｅｃ＠ｎｔｌｙ Ｕｓｅｄ）に従うのが望まし
く、かつページのアクセス状況を反映したＬＲＵを構成
しセ構友ページングｔｌＪ飢を行なう方が効率が良い点
に基づき、ＬＲＵを複数の参照ビットで構成牝 し、ｋｉｌｌアクセスのページ数が閾値を越えたならば
各ページに対応する参照ビットの値を減少（増加）させ
、常にページアウトの７・ス象になるページを用意しペ
ージング制御の効率向上を目指すものである。
ージテーブルを管理する複数ピントの参照ビットからな
るＬＲＵ６と、該参照ビットがオ／のページ数の値を保
持するページ数レジスタ８と、予め設定されたｒｍ値を
保持する閾ｆｌｌｉレジスタ９と、該ページ数レジスタ
８と閾値レジスタ９の内容を比較する比較部ｌＯと、該
ページ数レジスタ８の内容が閾値より大きいとぎＬＲＵ
６を更新するＬＲＵ更新更新上７けたことを特徴とする
ページング制別方式により達成されるっ 〔作用〕 本発明は、仮想記憶のページング制御をＬＲＵ（Ｌｅａ
ｓｔ Ｒｅｃ＠ｎｔｌｙ Ｕｓｅｄ）に従うのが望まし
く、かつページのアクセス状況を反映したＬＲＵを構成
しセ構友ページングｔｌＪ飢を行なう方が効率が良い点
に基づき、ＬＲＵを複数の参照ビットで構成牝 し、ｋｉｌｌアクセスのページ数が閾値を越えたならば
各ページに対応する参照ビットの値を減少（増加）させ
、常にページアウトの７・ス象になるページを用意しペ
ージング制御の効率向上を目指すものである。
以下図面を３照しつつ本発明の詳細な説明するり第１図
は本発明の一実施例を示すブロック構成図である。
は本発明の一実施例を示すブロック構成図である。
図において、１はＣＰＵ （中央処理装置）、２はアド
レスレジスタ、３はデータレジスタ、４はページテーブ
ル制■部、５はページテーブル、６はＬＲｔＪ、７はＬ
ＲＵ更新部、８９１ページ数レジスタ、９はＩ闇値レジ
スタ、ｌＯは比較部、１１はＭＳ （Ｍａｉｎ Ｓｔｏ
ｒａｇｅｌ、１２はチャネル、１３はディスク、１４は
ＭＳ Ｃ（Ｍａｉｎ ＳｔｏｒａｇｅＣｏｎｔｏｌｌｅ
＋ｌである。
レスレジスタ、３はデータレジスタ、４はページテーブ
ル制■部、５はページテーブル、６はＬＲｔＪ、７はＬ
ＲＵ更新部、８９１ページ数レジスタ、９はＩ闇値レジ
スタ、ｌＯは比較部、１１はＭＳ （Ｍａｉｎ Ｓｔｏ
ｒａｇｅｌ、１２はチャネル、１３はディスク、１４は
ＭＳ Ｃ（Ｍａｉｎ ＳｔｏｒａｇｅＣｏｎｔｏｌｌｅ
＋ｌである。
第２図は本発明の一実施例を示すページテーブルの詳細
を示す図である。
を示す図である。
図において、２１はページ番号、２２は参照ビット、２
３はページアウト状聾、２４は実アドレスである。
３はページアウト状聾、２４は実アドレスである。
さて、ＣＰＵＩはアドレスレジスタ２に、論理アドレス
を出力しデータレジスタ３とデータのやりとりを行なう
。
を出力しデータレジスタ３とデータのやりとりを行なう
。
該アドレスレジスタ２ｆｔ該ＣＰＵ１から出力された論
理アドレスをＭＳＣ１４に送信する。同様に該データレ
ジスタ３はＣＰＵ１とのデータのやりとり及びＭＳＣ１
４とのデータの送受信を行なうものである。ページテー
ブルｌｆｆ＋！釧部４は該ＭＳＣ１４から論理アドレス
を受は敗りページテーブル５、ＬＲＵ６に送信する。ま
たページアウトの対象となるページをＬＲＵ６をアクセ
スして該当ペスｆ諒用の第２図のようなテーブルをｆｉ
ｌし、ページ番号２１％参照ビット２２等かＩ−Ｉ構成
される。）はページテーブル簡Ｉ ｍｌ １ｌＲ１４か
らのアドレス情報入力に対応するページテーブルの内容
（参照ビ・・ト２２、実アドレス２４）等を出力する。
理アドレスをＭＳＣ１４に送信する。同様に該データレ
ジスタ３はＣＰＵ１とのデータのやりとり及びＭＳＣ１
４とのデータの送受信を行なうものである。ページテー
ブルｌｆｆ＋！釧部４は該ＭＳＣ１４から論理アドレス
を受は敗りページテーブル５、ＬＲＵ６に送信する。ま
たページアウトの対象となるページをＬＲＵ６をアクセ
スして該当ペスｆ諒用の第２図のようなテーブルをｆｉ
ｌし、ページ番号２１％参照ビット２２等かＩ−Ｉ構成
される。）はページテーブル簡Ｉ ｍｌ １ｌＲ１４か
らのアドレス情報入力に対応するページテーブルの内容
（参照ビ・・ト２２、実アドレス２４）等を出力する。
核ＬＲＵ６はページに対応して存在するＬＲＵ （Ｌｅ
ａｓｔＲｅｃｅｎｔｌｙ Ｕ！１ｅｄｌであり、複数ビ
ットから成る参照ビット（ページアウトの参考にする直
を示す。）で構成されており、ページテーブルｆｉｌｌ
ａ部４からの入力に対応する参照ピーｌトをページテ
ーブル制麹部４とＬＲＴＪ更新部更新用７釦出力該ＬＲ
Ｕ更新部７はＬＲＵ６からの入力をチェックし、もし参
照と噌トがオフならばオンにしページ数レジスタ８の内
容ｌＩＣ１を加えた値をページ数レジスタ８に出力し、
他方参照ビットがオンならば内容を更新しＬＲＵ６尾出
力する。
ａｓｔＲｅｃｅｎｔｌｙ Ｕ！１ｅｄｌであり、複数ビ
ットから成る参照ビット（ページアウトの参考にする直
を示す。）で構成されており、ページテーブルｆｉｌｌ
ａ部４からの入力に対応する参照ピーｌトをページテ
ーブル制麹部４とＬＲＴＪ更新部更新用７釦出力該ＬＲ
Ｕ更新部７はＬＲＵ６からの入力をチェックし、もし参
照と噌トがオフならばオンにしページ数レジスタ８の内
容ｌＩＣ１を加えた値をページ数レジスタ８に出力し、
他方参照ビットがオンならば内容を更新しＬＲＵ６尾出
力する。
また、比較部１０での比較でページ数レジスタ８の内容
が予め所定の値をセットされたｒＭＪ（ｆＭレジスタの
内容より小さいことが判−た場合は該Ｌ ＲＵ６の内容
を１だけ減じＯ以外の値を持つページ数をカウントシ、
該カウント値をページ数レジスタ８に出力する。該ペー
ジ数レジスタ８はＬＲＵ ６の内容が０以外のページす
なわちアクセスされたページ数を保持する回路である。
が予め所定の値をセットされたｒＭＪ（ｆＭレジスタの
内容より小さいことが判−た場合は該Ｌ ＲＵ６の内容
を１だけ減じＯ以外の値を持つページ数をカウントシ、
該カウント値をページ数レジスタ８に出力する。該ペー
ジ数レジスタ８はＬＲＵ ６の内容が０以外のページす
なわちアクセスされたページ数を保持する回路である。
また比較部ｌＯはページ数レジスタ８と閾値レジスタ９
（ＬＲＵ６全体の更新を行なう時期を決定する閾値を保
持するレジスタであろっ）との値を比較し、ページ数レ
ジスタ８の値が閾値レジスタ９の値を越えたならばＬ
ＲＵ更ＩＦｒｆａ７に対してＬＲＵ６全体の更新を指示
する。
（ＬＲＵ６全体の更新を行なう時期を決定する閾値を保
持するレジスタであろっ）との値を比較し、ページ数レ
ジスタ８の値が閾値レジスタ９の値を越えたならばＬ
ＲＵ更ＩＦｒｆａ７に対してＬＲＵ６全体の更新を指示
する。
例えば、全ページ数を値とすれば、未アクセスのページ
が無くなってから、ＬＲＵ６は更新されるＯ ＭＳ Ｃ
（Ｍａｉｎ Ｓｔｏｒａｇｅ Ｃｏｎｔｏｌｌｅｒ）
ｌ １はアドレス２からの論理アドレスをページテー
ブル側脚部４の値を用いて実アドレスＫｆ換しＭＳ（Ｍ
ａｌｎ Ｓｔｏｒａｇｅｌ １１の所望のページをアク
セスする。またＭＳＩＩにないページはチャネル１２巾 経青でディスク１３（ページファイル、ユーザフ （ア
イルが格納されている。）から所望のページファイルを
ＭＳＩＩにロードする劃−を行なう。
が無くなってから、ＬＲＵ６は更新されるＯ ＭＳ Ｃ
（Ｍａｉｎ Ｓｔｏｒａｇｅ Ｃｏｎｔｏｌｌｅｒ）
ｌ １はアドレス２からの論理アドレスをページテー
ブル側脚部４の値を用いて実アドレスＫｆ換しＭＳ（Ｍ
ａｌｎ Ｓｔｏｒａｇｅｌ １１の所望のページをアク
セスする。またＭＳＩＩにないページはチャネル１２巾 経青でディスク１３（ページファイル、ユーザフ （ア
イルが格納されている。）から所望のページファイルを
ＭＳＩＩにロードする劃−を行なう。
以上述べた様Ｋ、本発明によれば、ページアクセスの履
歴に差をつけることができ、ＬＲＵの更新もページアク
セスの状況に応じて制別されるために、更新のオーバヘ
ッドが減少し、プログラムの実行に則した効率的なペー
ジング制（財）が行なえる０
歴に差をつけることができ、ＬＲＵの更新もページアク
セスの状況に応じて制別されるために、更新のオーバヘ
ッドが減少し、プログラムの実行に則した効率的なペー
ジング制（財）が行なえる０
第１図は本発明の一実施例を示すブロック構成図である
。 第２図は本発明の一実施例を示すページテーブルの詳細
を示す図である。 ページテーブル制（１１１１部、５はページテーブル、
６はＬＲＵ、７はＬＲＵ更新部、８はページ数レジスタ
、９は閾値レジスタ、１０は比較部、１１はＭＳ （Ｍ
ａｉｎ Ｓｔｏｒａｇｅ）、１２はチャネル、１３はデ
ィスク、１４はＭ Ｓ Ｃ（Ｍａｉｎ Ｓｔｏｒａｇｅ
Ｃｏｎｔｏｌｌｅｒｌ（。 斗２ 図
。 第２図は本発明の一実施例を示すページテーブルの詳細
を示す図である。 ページテーブル制（１１１１部、５はページテーブル、
６はＬＲＵ、７はＬＲＵ更新部、８はページ数レジスタ
、９は閾値レジスタ、１０は比較部、１１はＭＳ （Ｍ
ａｉｎ Ｓｔｏｒａｇｅ）、１２はチャネル、１３はデ
ィスク、１４はＭ Ｓ Ｃ（Ｍａｉｎ Ｓｔｏｒａｇｅ
Ｃｏｎｔｏｌｌｅｒｌ（。 斗２ 図
Claims (1)
- 仮想記憶を備えた情報処理システムにおいて、ページテ
ーブルを管理する複数ビットの参照ビットからなるＬＲ
Ｕ（６）と、該参照ビットがオンのページ数の値を保持
するレジスタ（８）と、該ページ数の値と閾値を比較す
る比較手段と、該ページ数の値が該閾値を越えた場合に
ＬＲＵの更新を行なうＬＲＵ更新手段を設けたことを特
徴とするページング制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60272681A JPS62131353A (ja) | 1985-12-04 | 1985-12-04 | ペ−ジング制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60272681A JPS62131353A (ja) | 1985-12-04 | 1985-12-04 | ペ−ジング制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62131353A true JPS62131353A (ja) | 1987-06-13 |
Family
ID=17517308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60272681A Pending JPS62131353A (ja) | 1985-12-04 | 1985-12-04 | ペ−ジング制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131353A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2645986A1 (fr) * | 1989-04-13 | 1990-10-19 | Bull Sa | Procede pour accelerer les acces memoire d'un systeme informatique et systeme pour la mise en oeuvre du procede |
| US5295253A (en) * | 1989-04-13 | 1994-03-15 | Bull S.A. | Cache memory utilizing a two-phase synchronization signal for controlling saturation conditions of the cache |
-
1985
- 1985-12-04 JP JP60272681A patent/JPS62131353A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2645986A1 (fr) * | 1989-04-13 | 1990-10-19 | Bull Sa | Procede pour accelerer les acces memoire d'un systeme informatique et systeme pour la mise en oeuvre du procede |
| US5218687A (en) * | 1989-04-13 | 1993-06-08 | Bull S.A | Method and apparatus for fast memory access in a computer system |
| US5295253A (en) * | 1989-04-13 | 1994-03-15 | Bull S.A. | Cache memory utilizing a two-phase synchronization signal for controlling saturation conditions of the cache |
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