CN1710548A - 半导体集成电路及其省电控制方法 - Google Patents

半导体集成电路及其省电控制方法 Download PDF

Info

Publication number
CN1710548A
CN1710548A CNA200510063735XA CN200510063735A CN1710548A CN 1710548 A CN1710548 A CN 1710548A CN A200510063735X A CNA200510063735X A CN A200510063735XA CN 200510063735 A CN200510063735 A CN 200510063735A CN 1710548 A CN1710548 A CN 1710548A
Authority
CN
China
Prior art keywords
power supply
signal
power
control circuit
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200510063735XA
Other languages
English (en)
Other versions
CN100483363C (zh
Inventor
石原裕三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Publication of CN1710548A publication Critical patent/CN1710548A/zh
Application granted granted Critical
Publication of CN100483363C publication Critical patent/CN100483363C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

若CPU(11)提供省电模式设定指令，则电源控制电路(30)向输出固定电路(20)输出功率降低信号(PD)。从而输出固定电路(20)向SDRAM(40)输出指定自动刷新动作的控制信号。然后，电源控制电路(30)根据电源控制信号(POW)停止对整个电源控制对象块(10)的供电。若接收再起动信号(WKUP)，则电源控制电路(30)开始对电源控制对象块(10)的供电。然后，CPU(11)向电源控制电路(30)输出省电模式解除指令，功率降低信号(PD)停止。从而，输出固定电路(20)将DRAM控制电路(15)输出的控制信号原样地供给SDRAM(40)。从而，实现连接DRAM的半导体集成电路的低耗电化。

Description

半导体集成电路及其省电控制方法
技术领域
本发明涉及具备DRAM(Dynamic Random Access Memory)的半导体集成电路及其省电控制方法。
背景技术
专利文献1：特开2001-357672号公报
专利文献2：特开2003-131935号公报
一般，系统LSI(Large Scale Integration)中设有：基于程序进行整体控制及运算处理的CPU(Central Processing Unit)、存储了程序等固定信息的ROM(Read Only Memory)、在OS(Operating System)的堆栈区等中高速进行读写的小容量的RAM(Random AccessMemory)、用以存放应用程序或处理中的数据的大容量的DRAM及各种I/O(输入输出装置)。其结构中，CPU、ROM、RAM及I/O与系统总线相连，DRAM经由DRAM控制电路连接到系统总线。
伴随系统LSI的大规模化及高速化，其耗电也增加，为此，以往提出各种用以降低耗电的方案。作为传统的耗电降低方法，其主流是在OS或应用程序中停止不需要电路部分的时钟的方法或者按照程序的处理负荷将CPU的工作频率动态地最优化的方法。
发明内容
但是，伴随近年的半导体集成电路的精细化及工作频率的提高，不能忽视构成CPU等的晶体管的截止漏电流，在整个消费电流中静态时消费电流所占比例变大。因此，存在只根据传统的时钟停止或工作频率的最优化等减少工作时消费电流是不能充分降低耗电的课题。
本发明旨在彻底实现特别是具备DRAM的半导体集成电路的低耗电化。
本发明的半导体集成电路中设有：DRAM，根据控制信号可指定自动刷新动作；电源控制对象块，包含CPU及控制所述DRAM的存储器控制电路；电源控制电路，在从所述CPU接收省电模式设定指示时，输出功率降低信号的同时停止电源对所述电源控制对象块的供电，在该功率降低信号输出中从外部接收再起动信号时，开始电源对该电源控制对象块的供电，同时根据该CPU的指示停止该功率降低信号的输出；输出固定电路，其连接于所述存储器控制电路和所述DRAM之间，在所述功率降低信号未输出时将该存储器控制电路输出的所述控制信号原样输出到该DRAM，而该功率降低信号输出时不管该控制信号而向该DRAM提供指定自动刷新动作的控制信号。
另外，本发明的半导体集成电路的省电控制方法中包括：起动处理，在电源控制电路的复位状态被解除时，开始对电源控制对象块的供电的同时解除电源控制对象块的复位状态后开始动作；判定处理，在电源控制对象块中开始供电时判定功率降低信号的状态，若功率降低信号未输出则起动应用程序，若功率降低信号被输出则向存储器控制电路提供DRAM的自动刷新开始指令；再开始处理，判定处理中的自动刷新开始指令输出后，停止对电源控制电路输出功率降低信号，并且向存储器控制电路提供解除DRAM的自动刷新动作的指令，再开始应用程序；停止处理，当应用程序的处理被中断时，向存储器控制电路提供DRAM的自动刷新开始指令，同时指示停止对电源控制对象块的供电；再起动处理，在对电源控制对象块的供电停止时，根据外部提供的再起动信号再开始电源控制对象块的供电的同时解除电源控制对象块的复位状态，开始动作。
本发明中设有：电源控制电路：在CPU提供省电模式设定的指示时，输出功率降低信号后，停止对包含该CPU的电源控制对象块的供电；输出固定电路，在被供给功率降低信号时将对DRAM的控制信号固定为指定自动刷新动作的电平后输出。从而具有如下效果：在省电模式时，除了电源控制电路、输出固定电路及DRAM以外，可停止对包括DRAM控制电路等的广范围的电源控制对象块的电源，可彻底实现低耗电化。
附图说明
图1是表示本发明实施例的半导体集成电路的结构图。
图2是表示图1的半导体集成电路中的电源控制方法的流程图。
图3是表示图1的动作的信号波形图。
(符号说明)
10  电源控制对象块、11  CPU、12   ROM、13  RAM、14  I/O、15  DRAM控制电路、16  系统总线、20  输出固定电路、30  电源控制电路、40  SDRAM。
具体实施方式
使得可作自动刷新动作的DRAM、电源控制电路及输出固定电路以主电源动作，并将包含CPU和DRAM控制电路的其它电路作为电源控制对象块加以区分。
在这种半导体集成电路中，电源控制电路的复位状态被解除时，开始对电源控制对象块供电的同时解除对该电源控制对象块的复位状态，开始动作。当CPU中开始了供电时判定电源控制电路输出的功率降低信号的状态，若该功率降低信号未输出则起动应用程序。
当功率降低信号被输出，向存储器控制电路提供DRAM的自动刷新开始指令，停止对电源控制电路输出功率降低信号，还对存储器控制电路提供解除DRAM的自动刷新动作的指令，再开始应用程序。
当应用程序的处理被中断时，向存储器控制电路提供DRAM的自动刷新开始指令的同时对电源控制电路指示停止对电源控制对象块的供电。对电源控制对象块的供电停止时，若从外部被供给再起动信号，则再开始对该电源控制对象块的供电的同时解除复位状态，开始动作。
本发明的上述以及其它目的和新特征，在将下面的最佳实施例的说明对照附加的附图阅读时，会更加清晰。但是，附图仅为用以解释，并不限定本发明的范围。
实施例1
图1(a)、(b)是表示本发明的实施例的半导体集成电路的结构图，该图(a)是表示系统结构的框图，该图(b)是该图(a)中的输出固定电路的电路图。
如图1(a)所示，该半导体集成电路中，设有省电模式下成为关电源的对象的电源控制对象块10和不成为关电源的对象的输出固定电路20、电源控制电路30及SDRAM(Synchronous SDRAM)40，该输出固定电路20与SDRAM40连接。SDRAM40在电源被切断时存储内容会消失，所以不会成为关电源的对象，但具有在不需要读写的访问时通过指定自动刷新动作来低电力保持存储内容的功能。
在电源控制对象块10中包含有进行整体的控制和运算处理的CPU11、存储了系统起动时CPU11执行的OS等的程序的ROM12、用以高速进行读写的小容量的RAM13、各种的I/O14及用以控制SDRAM40的DRAM控制电路15，这些经由系统总线16相连。
供给电源控制对象块10的电源可根据电源控制电路30供给的电源控制信号POW来接通/断开。即，电源控制信号POW为高电平“H”时，对电源控制对象块10内的各要素供给预定的电源电压，当电源控制信号POW为低电平“L”时，截断该电源电压而完全停止供电。另外，从电源控制电路30到电源控制对象块10，供给用以使各部件回到初始状态的复位信号/RST1(其中，“/”表示逻辑反)。
输出固定电路20插入于DRAM控制电路15和SDRAM40之间，根据电源控制电路30供给的功率降低信号PD设定了省电模式时，对SDRAM40输出可指定自动刷新动作的控制信号。还有，DRAM控制电路15输出的地址信号A12～0不经由输出固定电路20而直接供给SDRAM40。
如图1(b)所示，输出固定电路20中设有例如将DRAM控制电路15侧的数据总线上的写入数据DII31～0和读出数据DOI31～0作为数据D31～0连接到SDRAM40侧双向总线的缓冲器21a、21b。另外，缓冲器21a由3个状态缓冲器组成，由数据输出控制信号D0EI控制写入数据DII31～0的SDRAM40侧的输出。
另外，该输出固定电路20具备：将DRAM控制电路15输出的时钟信号SDCLKI、时钟控制信号CKEI、芯片选择信号CSI、行地址选择信号RASI及列地址信号CASI分别作为第一输入的AND(逻辑与)门22～26和将写入控制信号WEI与数据输出屏蔽信号DQMI3～0分别作为第一输入的OR(逻辑或)门27、28。
OR门27、28的第二输入端上被供给来自电源控制电路30的功率降低信号PD，该功率降低信号PD在反相器29中反相后被供给AND门22～26的第二输入端。于是，从AND门22～26和OR门27、28的输出侧分别输出对SDRAM40的时钟信号SDCLK、时钟控制信号CKE、芯片选择信号CS、行地址选择信号RAS、列地址信号CAS、写入控制信号WE及数据输出屏蔽信号DQM3～0。
根据这样的结构，功率降低信号PD成为“L”，即，表示通常工作模式时，DRAM控制电路15的时钟信号SDLKI等原样作为时钟信号SDCLK等供给SDRAM40。另外，功率降低信号PD成为“H”而表示省电模式时，与DRAM控制电路15的输出无关，向SDRAM40输出指定自动变更动作的控制信号，即，“L”的时钟信号SDCLK、时钟控制信号CKE、芯片选择信号CS、行地址选择信号RAS及列地址信号CAS和“H”的写入控制信号WE及数据输出屏蔽信号DQM3～0。
电源控制电路30用以向电源控制对象块10供给电源控制信号POW和复位信号/RST1，并向输出固定电路20供给功率降低信号PD，经由系统总线16连接到CPU11，同时外部端子供给复位信号/RST0和再起动信号WKUP。
电源控制电路30具有在复位信号/RST0或再起动信号WKUP从“L”变化到“H”时按预定的顺序将电源控制信号POW和复位信号/RST1从“L”上升到“H”的功能。另外，该电源控制电路30具有在通过系统总线16接收省电模式设定指令时将功率降低信号PD设为“H”、将电源控制信号POW和复位信号/RST1设为“L”的功能和在接收省电模式解除指令时将功率信号PD设为“L”的功能。还有，功率信号PD的状态可经由系统总线16用CPU11读取。
图2是表示图1的半导体集成电路中的电源控制方法的流程图。该图2中，在左侧列示出电源控制电路30的动作、在中央和右侧列示出按照以电源控制块10的CPU11为中心的OS与应用程序的动作。图3是表示图1的动作的信号波形图。以下参照图2和图3说明图1的电源控制动作。
图2的步骤S1的主电源投入，即图3的时刻T1中开始对电源控制电路30提供主电源VDD时，如步骤S2所示，电源控制电路30输出的复位信号/RST1、电源控制信号POW及功率降低信号PD均置于“L”。
在步骤S3中监视复位信号/RST0的解除。时刻T2中，例如通过未图示的电源导通复位电路的动作，使复位信号/RST0成为“H”。
在步骤S4中，在复位信号/RST0成为“H”之后，在经过预定时间后的时刻T3，功率降低信号PD才置于“H”。从而，开始对电源控制对象块10的供电，DRAM控制电路15输出的控制信号被激活。另外，此时的功率降低信号PD为“L”，因此，DRAM控制电路15输出的控制信号被原样供给SDRAM40。但是，在该时刻电源控制对象块10的复位状态未被解除，因此不能进行正常的动作。
在步骤S5中，在时刻T4复位信号/RST1置于“H”，电源控制对象块10开始从复位状态解除后的初始状态起动。进而在步骤S6中，进行DRAM控制电路15的初始化，在后续的步骤S7中，进行功率降低信号PD的电平判定，若为“L”则进入步骤S8、若为“H”则进入步骤S15。
在步骤S8中，DRAM控制电路15对SDRAM40进行预充电或自动刷新等的电源接通/初始化处理，该SDRAM40成为可动作的状态。
在步骤S9中，应用程序加载到SDRAM40，开始执行任务。通过执行该任务，进行对SDRAM40的访问。因CPU11而持续应用程序的处理的期间继续该状态，但输入等待等不需要CPU11的处理时，中断任务执行，进入步骤S10以后的功率降低处理。
在步骤S10中，CPU11根据在RAM13等中的任务的执行信息(上下文)等，将任务的再开始所必要的信息转移到SDRAM40。
在步骤S11中，CPU11向DRAM控制电路15发行自动刷新开始指令。DRAM控制电路15在时刻T5中，基于接收的自动刷新开始指令，输出“L”的时钟信号SDCLKI、时钟控制信号CKEI、芯片选择信号CSI、行地址选择信号RASI及列地址信号CASI和“H”的写入控制信号WEI与数据输出屏蔽信号DQMI3～0。这些信号经由输出固定电路20，原样输出到SDRAM40，该SDRAM40成为自动刷新状态。
在步骤S12中，CPU11向电源控制电路30输出省电模式设定指令。
在步骤S13中，电源控制电路30基于接收的省电模式设定指令，进行省电模式的设定。首先，在时刻T6，将功率降低信号PD设为“H”。从而，从输出固定电路20输出到SDRAM40的控制信号与DRAM控制电路15的控制信号无关，被固定于指定自动刷新的电平。接着，在时刻T7，将电源控制信号POW和复位信号/RST1设为“L”。从而，对电源控制对象块10的供电完全被截断，成为省电模式。还有，由于输出固定电路20、电源控制电路30及SDRAM40的电源未切断，该SDRAM40成为低耗电的自动刷新动作，保持其存储内容。
然后，转移到步骤S14，由电源控制电路30监视再起动信号WKUP。在该再起动信号WKUP为“L”的期间维持省电模式的状态。在时刻T8中，若再起动信号WKUP成为“H”，则进入步骤S4，通过如上所述的电源投入而开始起动。
在步骤S4中时刻T9电源控制信号POW设为“H”。步骤S5中时刻T10复位信号/RST1设为“H”。步骤S6中进行DRAM控制电路15的初始化。步骤S7中进行功率降低信号PD的电平判定。由于这时为再起动，功率降低信号PD成为“H”，进入步骤S15。
在步骤S15中，CPU11向DRAM控制电路15发行自动刷新开始指令。DRAM控制电路15在时刻T11，基于接收的自动刷新开始指令，输出“L”的时钟信号SDCLKI、时钟控制信号CKEI、芯片选择信号CSI、行地址选择信号RASI及列地址信号CASI和“H”的写入控制信号WEI与数据输出屏蔽信号DQMI3～0。
在步骤S16中，CPU11向电源控制电路30输出省电模式解除指令。从而，在时刻T12中，电源控制电路30输出的功率降低信号PD成为“L”，输出固定电路20向SDRAM40输出DRAM控制电路15提供的控制信号，以取代固定的控制信号。但是，这时DRAM控制电路15提供的控制信号成为指定自动刷新的电平，因而继续SDRAM40的自动刷新动作。
在步骤S17中，CPU11向DRAM控制电路15发行自动刷新解除指令。DRAM控制电路15在时刻T13，基于接收的自动刷新解除指令，输出“L”的时钟控制信号CKEI和“H”的芯片选择信号CSI、行地址选择信号RASI、列地址信号CASI、写入控制信号WEI及数据输出屏蔽信号DQMI3～0。从而SDRAM40的自动刷新状态被解除。
在步骤S18中，CPU11将转移到SDRAM40的任务转移信息复原到RAM13等中。从而再开始已中断的应用程序。
如此，本实施例的半导体集成电路中设有输出固定电路20，该输出固定电路20在功率降低信号PD输出时，将对SDRAM40的控制信号固定为指定自动刷新的电平后输出，因此在省电模式时能够完全停止包括CPU11或DRAM控制电路15在内的广范围的电源控制对象块10的电源。从而能够大幅削减静态时耗电。
另外，在省电模式中SDRAM40的内容也被保持，由于中断时的任务状态原样保存在该SDRAM40，即使停止CPU11等的电源，也可以根据电源的再投入而原样再开始应用程序。
而且，在向省电模式的转移/复原时，能够将在SRAM13等中的任务的状态高速转移/复原到SDRAM40中，因此，与使用将快闪存储器或硬盘等的2次存储部件的情况相比，更能低成本且高速进行向省电模式的转移/复原。
还有，本发明并不以上述实施例为限，可作各种变形。作为该变形例，例如存在如下：
(1)作为DRAM说明了SDRAM，但也可以在传统的非同步DRAM或EDO-DRAM同样适用。但是，由于按照DRAM的种类其控制信号的种类或数量及指定自动刷新动作的信号电平不同，输出固定电路20的结构需要对照所使用的DRAM的规格进行变更。
例如，采用DEO-DRAM时，作为控制信号采用行地址选择信号RAS、列地址选择信号CAS、写入控制信号WE及输出控制信号OE，在自动刷新时，将行地址选择信号RAS和列地址选择信号CAS设为“L”，将写入控制信号WE和输出控制信号OE设为“H”。
(2)电源控制对象块10的范围仅为一例，可对照适用的系统自由设定。
(3)电源控制电路30经由系统总线16连接到CPU11，但可以通过I/O14连接。
(4)通过对电源控制对象块10提供电源控制信号POW，控制对该电源控制对象块10的供电，但可以在未图示的电源电路和电源控制对象块10之间设置开关，使该开关在电源控制信号POW下接通/断开。

Claims (2)

1.一种半导体集成电路，其特征在于设有：
动态随机存取存储器，根据控制信号可指定自动刷新动作；
电源控制对象块，包含中央处理装置及控制所述动态随机存取存储器的存储器控制电路；
电源控制电路，在从所述中央处理装置接收省电模式设定指示时，输出功率降低信号的同时停止电源对所述电源控制对象块的供电，在该功率降低信号输出中从外部接收再起动信号时，开始电源对该电源控制对象块的供电，同时根据该中央处理装置的指示停止该功率降低信号的输出；以及
输出固定电路，其连接于所述存储器控制电路和所述动态随机存取存储器之间，在所述功率降低信号未输出时将该存储器控制电路输出的所述控制信号原样输出到该动态随机存取存储器，而该功率降低信号输出时不管该控制信号而向该动态随机存取存储器提供指定自动刷新动作的控制信号。
2.一种半导体集成电路的省电控制方法，其中所述半导体集成电路中设有：动态随机存取存储器，根据控制信号可指定自动刷新动作；电源控制对象块，包含中央处理装置及控制所述动态随机存取存储器的存储器控制电路；电源控制电路，控制对所述电源控制对象块的供电的同时在停止电源对该电源控制对象块的供电时输出功率降低信号，而从所述中央处理装置接收指示时停止输出该功率降低信号；输出固定电路，在所述功率降低信号输出时向动态随机存取存储器输出指定自动刷新动作的控制信号，
该省电控制方法包括：
起动处理，在所述电源控制电路的复位状态被解除时，开始对所述电源控制对象块的供电的同时解除该电源控制对象块的复位状态后开始动作；
判定处理，在所述电源控制对象块中开始供电时判定所述功率降低信号的状态，若该功率降低信号未输出则起动应用程序，若该功率降低信号被输出则向所述存储器控制电路提供所述动态随机存取存储器的自动刷新开始指令；
再开始处理，所述判定处理中的所述自动刷新开始指令输出后，停止对所述电源控制电路输出功率降低信号，并且向所述存储器控制电路提供解除所述动态随机存取存储器的自动刷新动作的指令，再开始所述应用程序；
停止处理，当所述应用程序的处理被中断时，向所述存储器控制电路提供所述动态随机存取存储器的自动刷新开始指令，同时指示停止对所述电源控制对象块的供电；以及
再起动处理，在对所述电源控制对象块的供电停止时，根据外部提供的再起动信号再开始该电源控制对象块的供电的同时解除该电源控制对象块的复位状态，开始动作。
CNB200510063735XA 2004-06-16 2005-03-24 半导体集成电路及其省电控制方法 Expired - Fee Related CN100483363C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004178781A JP2006004108A (ja) 2004-06-16 2004-06-16 半導体集積回路とその省電力制御方法
JP178781/04 2004-06-16

Publications (2)

Publication Number Publication Date
CN1710548A true CN1710548A (zh) 2005-12-21
CN100483363C CN100483363C (zh) 2009-04-29

Family

ID=35481899

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200510063735XA Expired - Fee Related CN100483363C (zh) 2004-06-16 2005-03-24 半导体集成电路及其省电控制方法

Country Status (4)

Country Link
US (1) US20050283572A1 (zh)
JP (1) JP2006004108A (zh)
KR (1) KR20060046096A (zh)
CN (1) CN100483363C (zh)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8619452B2 (en) 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
WO2007046481A1 (ja) * 2005-10-20 2007-04-26 Matsushita Electric Industrial Co., Ltd. メモリ制御装置
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
KR100817317B1 (ko) 2006-02-20 2008-03-31 엠텍비젼 주식회사 하나의 오실레이터를 구비한 메모리 장치 및 리프레쉬 제어방법
KR100784869B1 (ko) * 2006-06-26 2007-12-14 삼성전자주식회사 대기 전류를 줄일 수 있는 메모리 시스템
KR100762240B1 (ko) * 2006-06-29 2007-10-01 주식회사 하이닉스반도체 전원 제어회로
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
JP2008123127A (ja) * 2006-11-09 2008-05-29 Fuji Xerox Co Ltd 情報処理装置
JP4882807B2 (ja) * 2007-03-07 2012-02-22 セイコーエプソン株式会社 Ｓｄｒａｍ制御回路及び情報処理装置
CN101657798A (zh) * 2007-04-11 2010-02-24 松下电器产业株式会社 数据存储系统、数据恢复系统、数据存储方法和数据恢复方法
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
DE202010017690U1 (de) 2009-06-09 2012-05-29 Google, Inc. Programmierung von Dimm-Abschlusswiderstandswerten
JP5353762B2 (ja) * 2010-02-26 2013-11-27 ブラザー工業株式会社 メモリ制御装置
JP5678784B2 (ja) 2011-04-14 2015-03-04 セイコーエプソン株式会社 回路、電子機器、及び印刷装置
TWI508099B (zh) * 2013-01-28 2015-11-11 Phison Electronics Corp 工作時脈切換方法、記憶體控制器與記憶體儲存裝置
JP6047033B2 (ja) * 2013-02-25 2016-12-21 ルネサスエレクトロニクス株式会社 Ｌｓｉおよび情報処理システム
CN104076900B (zh) * 2013-03-28 2019-09-27 超威半导体(上海)有限公司 Dram控制方法和系统以及计算机节电控制方法和系统
JP2014209324A (ja) * 2013-03-28 2014-11-06 パナソニック株式会社 電子機器
JP6409590B2 (ja) * 2015-01-22 2018-10-24 富士ゼロックス株式会社 情報処理装置及びプログラム
JP6180450B2 (ja) * 2015-02-02 2017-08-16 キヤノン株式会社 制御装置、制御装置の制御方法及びプログラム
KR20200033690A (ko) * 2018-09-20 2020-03-30 에스케이하이닉스 주식회사 파워다운모드를 제공하는 반도체장치 및 이를 사용하여 파워다운모드를 제어하는 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6212599B1 (en) * 1997-11-26 2001-04-03 Intel Corporation Method and apparatus for a memory control system including a secondary controller for DRAM refresh during sleep mode
US7039755B1 (en) * 2000-05-31 2006-05-02 Advanced Micro Devices, Inc. Method and apparatus for powering down the CPU/memory controller complex while preserving the self refresh state of memory in the system
US6411157B1 (en) * 2000-06-29 2002-06-25 International Business Machines Corporation Self-refresh on-chip voltage generator
JP4817510B2 (ja) * 2001-02-23 2011-11-16 キヤノン株式会社 メモリコントローラ及びメモリ制御装置
JP2003131935A (ja) * 2001-10-25 2003-05-09 Nec Microsystems Ltd シンクロナスｄｒａｍコントローラおよびその制御方法

Also Published As

Publication number Publication date
CN100483363C (zh) 2009-04-29
KR20060046096A (ko) 2006-05-17
US20050283572A1 (en) 2005-12-22
JP2006004108A (ja) 2006-01-05

Similar Documents

Publication Publication Date Title
CN1710548A (zh) 半导体集成电路及其省电控制方法
JP5430851B2 (ja) 動的なｄｌｌパワーダウン並びにメモリ・セルフリフレッシュの方法及び装置
US9568971B2 (en) Solid state drive with self-refresh power saving mode
KR100998389B1 (ko) 전력 절감을 위한 동적 메모리 크기 조정
TWI341969B (en) Method for causing a memory to enter self refresh, memory apparatus that can enter a self refresh, and coumputing system
US6647472B2 (en) Fast suspend to disk
US6781911B2 (en) Early power-down digital memory device and method
US5826092A (en) Method and apparatus for performance optimization in power-managed computer systems
JP4376897B2 (ja) プロセッサ電力状態を考慮するメモリコントローラ
TWI472914B (zh) 具有可移除式非揮發性半導體記憶體模組之硬碟驅動器、硬碟總成、膝上型電腦和用於非揮發性半導體記憶體模組移除檢測之硬碟控制器積體電路
KR101665611B1 (ko) 컴퓨터 시스템 및 메모리 관리의 방법
TW201812565A (zh) 管理記憶體功耗之方法及其系統
WO2006117950A1 (ja) 情報処理装置における電力制御装置
JP2006018797A (ja) 集積回路装置における待機電力を低減させる方法、集積回路のキャッシュ付きメモリアレイを動作させる方法、および集積回路装置
US20170293340A1 (en) Enhanced dynamic clock and voltage scaling (dcvs) scheme
TWI581092B (zh) 記憶體裝置及其節能控制方法
US20070016807A1 (en) Method for reducing memory power consumption
US7219248B2 (en) Semiconductor integrated circuit operable to control power supply voltage
JP2993466B2 (ja) 情報処理装置
US7536519B2 (en) Memory access control apparatus and method for accomodating effects of signal delays caused by load
US7007134B2 (en) Microcomputer, method of controlling cache memory, and method of controlling clock
JP4158569B2 (ja) 情報処理装置及び情報処理方法
KR100302586B1 (ko) 피씨 카드 에이티에이 카드의 파워다운 및 슬립모드 전환 방법
KR20240025293A (ko) 메모리 장치
US20070073961A1 (en) Memory controller

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090429

Termination date: 20110324