KR20240025293A - 메모리 장치 - Google Patents

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KR20240025293A
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power
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Abstract

메모리 장치 및 메모리 장치의 동작 방법이 제공된다. 메모리 장치는, 복수의 메모리 칩을 포함하는 메모리 블록; 메모리 액세스 요청으로부터 액세스 어드레스를 디코딩하고, 상기 디코딩 결과에 기반하여 메모리 칩 단위로 액세스 요청의 발생 여부를 나타내는 칩 선택 신호를 출력하는 액세스 어드레스 디코더; 상기 칩 선택 신호를 판독하여 상기 복수의 메모리 칩 중 미리 정해진 기간 동안 상기 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 제어하고, 상기 액세스 요청이 발생한 메모리 칩의 전력 모드를 일반 모드로 제어하는 메모리 전력 모드 제어기; 및 상기 전력 모드의 제어에 사용되는 설정 정보를 저장하는 메모리 칩 전력 제어기 설정 레지스터를 포함할 수 있다.

Description

메모리 장치{MEMORY DEVICE}
개시 내용은 메모리 장치에 관한 것이다.
SRAM(Static Random Access Memory)은 반도체 메모리 장치 중 하나로, 주기적으로 갱신이 필요한 DRAM(Dynamic Random Access Memory)와 달리 전원이 공급되는 한 그 내용이 계속 보존되며, 데이터의 읽고 쓰기가 이루어지는 주소와 무관하게 입출력에 걸리는 시간이 일정하다. SRAM은 회로가 비교적 복잡하여 집적도가 낮으며 가격이 비싼 편으로 소용량의 메모리 또는 캐시 메모리에 주로 사용될 수 있다.
해결하고자 하는 일 과제는 세밀한 전력 관리가 가능한 메모리 장치를 제공하는 것이다.
일 실시 예에 따른 메모리 장치는, 복수의 메모리 칩을 포함하는 메모리 블록; 메모리 액세스 요청으로부터 액세스 어드레스를 디코딩하고, 상기 디코딩 결과에 기반하여 메모리 칩 단위로 액세스 요청의 발생 여부를 나타내는 칩 선택 신호를 출력하는 액세스 어드레스 디코더; 상기 칩 선택 신호를 판독하여 상기 복수의 메모리 칩 중 미리 정해진 기간 동안 상기 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 제어하고, 상기 액세스 요청이 발생한 메모리 칩의 전력 모드를 일반 모드로 제어하는 메모리 전력 모드 제어기; 및 상기 전력 모드의 제어에 사용되는 설정 정보를 저장하는 메모리 칩 전력 제어기 설정 레지스터를 포함할 수 있다.
몇몇 실시 예에서, 상기 메모리 전력 모드 제어기는, 카운터를 이용하여 상기 액세스 요청이 발생하지 않은 메모리 칩의 유휴 시간(idle time)을 카운트하고, 상기 카운트한 값이 임계값을 초과하기 전에는, 상기 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 상기 일반 모드로 유지하고, 상기 카운트한 값이 임계값을 초과하는 경우, 상기 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 상기 저전력 모드로 전환할 수 있다.
몇몇 실시 예에서, 상기 메모리 전력 모드 제어기는, 상기 카운트한 값이 상기 임계값에 도달하기 전에, 상기 칩 선택 신호가 상기 액세스 요청이 발생했음을 나타내는 값으로 변경되는 경우, 상기 카운터를 초기화하고 상기 일반 모드를 유지할 수 있다.
몇몇 실시 예에서, 상기 복수의 메모리 칩은 제1 메모리 칩 및 제2 메모리 칩을 포함하고, 상기 칩 선택 신호는, 상기 제1 메모리 칩에 대한 액세스 요청의 발생 여부를 나타내는 제1 칩 선택 신호와, 상기 제2 메모리 칩에 대한 액세스 요청의 발생 여부를 나타내는 제2 칩 선택 신호를 포함하고, 상기 메모리 전력 모드 제어기는, 상기 액세스 어드레스 디코더로부터 상기 제1 칩 선택 신호를 수신하고, 상기 제1 칩 선택 신호를 판독하여 상기 제1 메모리 칩의 전력 모드를 제어하는 제1 메모리 칩 전력 모드 제어기 및 상기 액세스 어드레스 디코더로부터 상기 제2 칩 선택 신호를 수신하고, 상기 제2 칩 선택 신호를 판독하여 상기 제2 메모리 칩의 전력 모드를 제어하는 제2 메모리 칩 전력 모드 제어기를 포함할 수 있다.
몇몇 실시 예에서, 상기 제1 메모리 칩 전력 모드 제어기는 상기 제1 메모리 칩의 전력 모드를 상기 일반 모드와 상기 저전력 모드에서 전환시키는 제1 칩 전력 제어 신호를 상기 제1 메모리 칩에 전송하고, 상기 제2 메모리 칩 전력 모드 제어기는 상기 제2 메모리 칩의 전력 모드를 상기 일반 모드와 상기 저전력 모드에서 전환시키는 제2 칩 전력 제어 신호를 상기 제2 메모리 칩에 전송할 수 있다.
몇몇 실시 예에서, 상기 저전력 모드로 전환되는 상기 제1 메모리 칩은, 상기 제1 메모리 칩 전력 모드 제어기 또는 외부로부터 수신되는 제1 리텐션 제어 신호에 따라 리텐션 모드(retention mode) 또는 전력 차단 모드(power down mode)로 설정되고, 상기 저전력 모드로 전환되는 상기 제2 메모리 칩은, 상기 제2 메모리 칩 전력 모드 제어기 또는 외부로부터 수신되는 제2 리텐션 제어 신호에 따라 리텐션 모드 또는 전력 차단 모드로 설정될 수 있다.
일 실시 예에 따른 메모리 장치는, 제1 메모리 칩 및 제2 메모리 칩을 포함하는 제1 메모리 블록; 상기 제1 메모리 칩 및 상기 제2 메모리 칩의 전력 모드를 각각 제어하는 메모리 전력 모드 제어기; 및 상기 제1 메모리 블록에 대한 셀 전압을 제어하는 전압 제어기를 포함하고, 상기 메모리 전력 모드 제어기는 상기 제1 메모리 블록의 전력 상태를 나타내는 메모리 상태 신호를 상기 전압 제어기에 전송하고, 상기 전압 제어기는 상기 메모리 상태 신호에 따라 상기 셀 전압을 제어하는 셀 전압 제어 신호를 상기 제1 메모리 블록에 전송할 수 있다.
몇몇 실시 예에서, 상기 제1 메모리 블록의 모든 메모리 칩이 리텐션 모드로 설정되는 경우, 상기 셀 전압 제어 신호에 따라 상기 메모리 블록에 인가되는 셀 전압이 감소할 수 있다.
몇몇 실시 예에서, 상기 제1 메모리 블록의 모든 메모리 칩이 전력 차단 모드로 설정되는 경우, 상기 셀 전압 제어 신호에 따라 상기 메모리 블록에 셀 전압의 인가가 중단될 수 있다.
몇몇 실시 예에서, 상기 메모리 장치는, 제3 메모리 칩 및 제4 메모리 칩을 포함하는 제2 메모리 블록을 더 포함하고, 상기 메모리 전력 모드 제어기는 상기 제1 메모리 칩, 상기 제2 메모리 칩, 상기 제3 메모리 칩 및 상기 제4 메모리 칩의 전력 모드를 각각 제어하고, 상기 전압 제어기는 상기 제1 메모리 블록 및 상기 제2 메모리 블록에 대한 셀 전압을 각각 제어하고, 상기 메모리 전력 모드 제어기는 상기 제1 메모리 블록 및 상기 제2 메모리 블록의 전력 상태를 나타내는 메모리 상태 신호를 상기 전압 제어기에 전송하고, 상기 전압 제어기는 상기 메모리 상태 신호에 따라 제1 셀 전압 제어 신호 및 제2 셀 전압 제어 신호를 상기 제1 메모리 블록 및 상기 제2 메모리 블록에 각각 전송할 수 있다.
몇몇 실시 예에서, 상기 제1 메모리 블록의 모든 메모리 칩이 리텐션 모드로 설정되고, 상기 제1 메모리 블록의 모든 메모리 칩이 전력 차단 모드로 설정되는 경우, 상기 제1 셀 전압 제어 신호에 따라 상기 제1 메모리 블록에 인가되는 셀 전압이 감소하고, 상기 제2 셀 전압 제어 신호에 따라 상기 제2 메모리 블록에 셀 전압의 인가가 중단될 수 있다.
몇몇 실시 예에서, 상기 제1 메모리 블록의 모든 메모리 칩이 일반 모드로 설정되고, 상기 제1 메모리 블록의 모든 메모리 칩이 리텐션 모드로 설정되는 경우, 상기 제1 셀 전압 제어 신호에 따라 상기 제1 메모리 블록에 인가되는 셀 전압은 그대로 유지되고, 상기 제2 셀 전압 제어 신호에 따라 상기 제2 메모리 블록에 인가되는 셀 전압이 감소될 수 있다.
몇몇 실시 예에서, 상기 제1 메모리 블록의 모든 메모리 칩이 일반 모드로 설정되고, 상기 제1 메모리 블록의 모든 메모리 칩이 전력 차단 모드로 설정되는 경우, 상기 제1 셀 전압 제어 신호에 따라 상기 제1 메모리 블록에 인가되는 셀 전압은 그대로 유지되고, 상기 제2 셀 전압 제어 신호에 따라 상기 제2 메모리 블록에 셀 전압의 인가가 중단될 수 있다.
일 실시 예에 따른 메모리 장치는, 제1 메모리 칩 및 제2 메모리 칩을 포함하는 제1 메모리 블록; 상기 제1 메모리 칩 및 상기 제2 메모리 칩의 전력 모드를 각각 제어하는 메모리 전력 모드 제어기; 및 상기 제1 메모리 블록에 대한 클럭을 제어하는 클럭 제어기를 포함하고, 상기 메모리 전력 모드 제어기는 상기 제1 메모리 블록의 전력 상태를 나타내는 메모리 상태 신호를 상기 클럭 제어기에 전송하고, 상기 클럭 제어기는 상기 메모리 상태 신호에 따라 상기 클럭을 제어하는 클럭 제어 신호를 상기 제1 메모리 블록에 전송할 수 있다.
몇몇 실시 예에서, 상기 제1 메모리 블록의 모든 메모리 칩이 저전력 모드로 설정되는 경우, 상기 클럭 제어 신호에 따라 상기 제1 메모리 블록에 클럭 게이팅이 수행될 수 있다.
일 실시 예에 따른 메모리 장치의 동작 방법은, 메모리 액세스 요청으로부터 액세스 어드레스를 디코딩하는 단계; 상기 디코딩 결과에 기반하여 메모리 칩 단위로 액세스 요청의 발생 여부를 결정하는 단계; 상기 액세스 요청이 발생하지 않은 메모리 칩에 대해 유휴 시간을 카운트하는 단계; 상기 카운트한 값이 임계값을 초과하는 경우, 상기 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 전환하는 단계를 포함할 수 있다.
몇몇 실시 예에서, 상기 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 전환하는 단계는, 리텐션 제어 신호에 따라 상기 메모리 칩의 전력 모드를 리텐션 모드 또는 전력 차단 모드로 설정하는 단계를 포함할 수 있다.
몇몇 실시 예에서, 상기 방법은, 하나의 메모리 블록에 포함되는 모든 메모리 칩이 상기 리텐션 모드로 설정되는 경우, 상기 메모리 블록에 인가되는 셀 전압을 감소시키는 단계를 더 포함할 수 있다.
몇몇 실시 예에서, 상기 방법은, 하나의 메모리 블록에 포함되는 모든 메모리 칩이 상기 전력 차단 모드로 설정되는 경우, 상기 메모리 블록에 셀 전압의 인가를 중단하는 단계를 더 포함할 수 있다.
몇몇 실시 예에서, 상기 방법은, 하나의 메모리 블록에 포함되는 모든 메모리 칩이 상기 저전력 모드로 설정되는 경우, 상기 메모리 블록에 대해 클럭 게이팅을 수행하는 단계를 더 포함할 수 있다.
도 1은 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 2는 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 3은 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 4는 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 5는 일 실시 예에 따른 메모리 장치의 동작 방법을 나타낸 순서도이다.
도 6은 일 실시 예에 따른f 메모리 장치의 동작을 나타낸 도면이다.
도 7은 일 실시 예에 따른 메모리 장치의 동작을 나타낸 파형도이다.
도 8은 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 9는 일 실시 예에 따른 메모리 장치의 동작 방법을 나타낸 순서도이다.
도 10은 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 11은 일 실시 예에 따른 메모리 장치의 동작 방법을 나타낸 순서도이다.
도 12는 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 13은 일 실시 예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 14는 일 실시 예에 따른 반도체 시스템을 설명하기 위한 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
또한, 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다. 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 구성요소는 이러한 용어에 의해 한정되지는 않는다. 이들 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다.
도 1은 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 1을 참조하면, 일 실시 예에 따른 메모리 장치(1)는 메모리 제어기(10), 메모리 전력 모드 제어기(20), 메모리(30) 및 메모리 칩 전력 제어기 설정 레지스터(40)를 포함할 수 있다.
메모리 제어기(10)는 메모리 장치(1)의 전반적인 동작을 제어할 수 있다. 구체적으로, 버스(BUS)를 통해 메모리 액세스(MEMORY ACCESS)에 대한 요청이 발생하는 경우, 메모리 제어기(10)는 메모리 액세스 동작을 수행할 수 있다. 예를 들어, 리드(read) 메모리 액세스 요청이 발생하는 경우, 메모리 제어기(10)는 메모리 블록(300)에 기록된 데이터를 리드하고, 리드한 데이터를 버스를 통해 다른 요소에 전달할 수 있다. 다른 예를 들어, 라이트(write) 메모리 액세스 요청이 발생하는 경우, 메모리 제어기(10) 버스를 통해 제공되는 데이터를 메모리 블록(300)에 기록할 수 있다.
본 실시 예에서, 메모리 제어기(10)는 액세스 어드레스 디코더(ACCESS ADDRESS DECODER)(100)를 포함할 수 있다. 액세스 어드레스 디코더(100)는 메모리 액세스 요청으로부터 액세스 어드레스를 디코딩할 수 있다. 액세스 어드레스는 메모리 액세스 요청에 대한 동작을 수행하기 위해 필요한 어드레스 정보일 수 있다. 예를 들어, 액세스 어드레스는 리드 메모리 액세스 요청이 발생한 경우 데이터 리드 동작이 수행될 메모리 블록(300) 상 위치를 나타내거나, 라이트 메모리 액세스 요청이 발생한 경우 데이터 라이트 동작이 수행될 메모리 블록(300) 상 위치를 나타낼 수 있다.
액세스 어드레스 디코더(100)는 디코딩 결과에 기반하여 칩 선택 신호를 출력할 수 있다. 여기서 칩 선택 신호는, 메모리 칩 단위로 액세스 요청의 발생 여부를 나타내는 신호일 수 있다. 즉, 액세스 어드레스 디코더(100)는 액세스 어드레스를 분석하여 메모리 블록(300)에 포함된 복수의 메모리 칩(302 내지 308) 중 어느 메모리 칩에 액세스를 해야 하는지를 판단할 수 있고, 이를 칩 선택 신호로 출력할 수 있다. 이 때, 칩 선택 신호는 복수의 메모리 칩(302 내지 308)의 개수만큼 생성될 수 있다.
메모리 전력 모드 제어기(20)는, 액세스 어드레스 디코더(100)에 의해 생성되는 칩 선택 신호를 판독하여, 복수의 메모리 칩(302 내지 308) 중 미리 정해진 기간 동안 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 제어하고, 액세스 요청이 발생한 메모리 칩의 전력 모드를 일반 모드로 제어할 수 있다.
미리 정해진 기간은 구체적인 구현 목적에 따라 결정될 수 있다. 미리 정해진 기간 동안 액세스 요청이 발생하지 않았는지를 판정하기 위해 메모리 전력 모드 제어기(20)는 카운터(220)를 사용할 수 있다.
즉, 메모리 전력 모드 제어기(20)는, 카운터(220)를 이용하여 액세스 요청이 발생하지 않은 메모리 칩의 유휴 시간(idle time)을 카운트하고, 카운트한 값이 임계값을 초과하기 전에는, 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 일반 모드로 유지하고, 카운트한 값이 임계값을 초과하는 경우, 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 전환할 수 있다. 만일, 카운트하는 도중 액세스 요청이 발생한다면, 즉, 카운트한 값이 임계값에 도달하기 전에, 칩 선택 신호가, 액세스 요청이 발생했음을 나타내는 값으로 변경되는 경우, 메모리 전력 모드 제어기(20)는 카운터(220)를 초기화하고 일반 모드를 유지할 수 있다. 구현 방식에 따라, 카운터(220)는 액세스 요청이 발생하지 않은 메모리 칩의 유휴 시간을 카운트한 값을 메모리 칩 전력 모드 제어기(200, 210)에 제공하고, 메모리 칩 전력 모드 제어기(200, 210)가 해당 카운트 값과 임계값을 비교하여, 미리 정해진 기간 동안 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 전환할 수 있다. 물론, 본 발명의 범위가 이에 제한되는 것은 아니고, 구현 방식은 달라질 수도 있다.
저전력 모드는 메모리에서 저장된 데이터를 유지할 수 있는지 여부에 따라 리텐션 모드와 전력 차단 모드로 구분될 수 있다. 리텐션 모드는 메모리가 저전력 모드로 전환되었지만 메모리 셀에 저장된 데이터가 유지될 수 있도록, 예를 들어 셀 전압을 여전히 인가할 수 있다. 전력 차단 모드는 메모리가 저전력 모드로 전환되면 메모리 셀에 저장된 데이터가 유지되지 않기 때문에, 예를 들어 셀 전압이 인가되지 않을 수 있다.
이와 같이, 복수의 메모리 칩(302 내지 308) 각각에 대해 전력 모드를 제어함으로써, 세밀한 전력 관리가 가능할 수 있다. 특히, SRAM의 경우, 용량이 증가하면서 SRAM이 소모하는 전력의 비중이 로직 회로에 비해 커지고 있는데, 메모리 블록 단위로 전력 제어를 하는 방식은 메모리 칩 별로 세밀한 제어를 하지 못한다. 즉, 메모리 단위로 전력 제어를 하는 방식에서는 하나의 메모리 블록을 구성하는 모든 메모리 칩에 대해 아무런 액티비티(activity)가 없어야만 메모리 블록을 저전력 모드로 전환할 수 있었다. 그러나 본 실시 예 따르면, 하나의 메모리 블록을 구성하는 메모리 칩 각각에 대해 전력 제어가 가능하며, 나아가 같은 저전력 모드라 하더라도 하나의 메모리 블록 중 일부 메모리 칩에 대해서는 리텐션 모드로 제어하고, 다른 일부 메모리 칩에 대해서는 전력 차단 모드로 제어하는 등 세밀한 제어가 가능하여, 전력 절감 효과를 극대화할 수 있다.
메모리 전력 모드 제어기(20)는 하나 이상의 메모리 칩 전력 모드 제어기(200, 210)를 포함할 수 있다. 그리고 하나 이상의 메모리 칩 전력 모드 제어기(200, 210)는 복수의 메모리 칩(302 내지 308)의 개수만큼 구비될 수 있다. 예를 들어, 메모리 칩 전력 모드 제어기(200)는 메모리 칩(302)의 전력 모드를 제어하고, 메모리 칩 전력 모드 제어기(210)는 메모리 칩(304)의 전력 모드를 제어하는 것으로 구분될 수 있다. 물론, 여기서 칩 전력 모드 제어기(200, 210)가 구비되는 개수는 물리적인 소자의 개수를 의미하는 것은 아니며, 물리적으로 구현되는 방식과 무관하게 논리적으로 구분되는 개수를 의미할 수 있다. 몇몇 실시 예에서, 하나의 메모리 칩 전력 모드 제어기는 복수의 메모리 칩의 전력 모드를 제어할 수도 있다. 예를 들어, 메모리 칩 전력 모드 제어기(200)는 메모리 칩(302, 304)의 전력 모드를 제어하고, 메모리 칩 전력 모드 제어기(210)는 메모리 칩(306, 308)의 전력 모드를 제어하도록 구현될 수도 있다.
이에 따라, 예를 들어, 메모리 칩 전력 모드 제어기(200)는 액세스 어드레스 디코더(100)에 의해 생성되는 칩 선택 신호를 판독하여, 메모리 칩(302)에 대해 미리 정해진 기간 동안 액세스 요청이 발생하지 않았다면 메모리 칩(302)의 전력 모드를 저전력 모드로 제어하고, 액세스 요청이 발생하였다면 메모리 칩(302)의 전력 모드를 일반 모드로 제어할 수 있다. 또한, 메모리 칩 전력 모드 제어기(210)는 액세스 어드레스 디코더(100)에 의해 생성되는 칩 선택 신호를 판독하여, 메모리 칩(304)에 대해 미리 정해진 기간 동안 액세스 요청이 발생하지 않았다면 메모리 칩(304)의 전력 모드를 저전력 모드로 제어하고, 액세스 요청이 발생하였다면 메모리 칩(304)의 전력 모드를 일반 모드로 제어할 수 있다. 이와 같은 동작을 위해, 메모리 칩 전력 모드 제어기(200)는 액세스 어드레스 디코더(100)로부터 메모리 칩(302)에 대해 액세스 요청의 발생 여부를 나타내는 칩 선택 신호를 수신할 수 있고, 메모리 칩 전력 모드 제어기(210)는 액세스 어드레스 디코더(100)로부터 메모리 칩(304)에 대해 액세스 요청의 발생 여부를 나타내는 칩 선택 신호를 수신할 수 있다.
한편, 메모리 칩 전력 모드 제어기(200)는 메모리 칩 액세스 모니터(202) 및 메모리 칩 전력 제어기(204)를 포함할 수 있다. 메모리 칩 액세스 모니터(202)는 액세스 어드레스 디코더(100)에 의해 생성되는 칩 선택 신호를 수신 및 판독하여, 메모리 칩(302)에 대해 미리 정해진 기간 동안 액세스 요청이 발생하지 않았는지 여부에 따라 메모리 칩(302)의 전력 모드를 저전력 모드로 제어할 지 또는 일반 모드로 제어할 지 여부를 결정할 수 있다. 메모리 칩 전력 제어기(204)는 메모리 칩(302)과의 인터페이스를 통해, 메모리 칩 액세스 모니터(202)의 결정에 따라 메모리 칩(302)의 전력 모드를 제어하기 위한 명령을 메모리 칩(302)에 전송할 수 있다. 이와 마찬가지로, 메모리 칩 전력 모드 제어기(210)는 메모리 칩 액세스 모니터(212) 및 메모리 칩 전력 제어기(214)를 포함하며, 상술한 설명이 그대로 적용될 수 있다.
메모리(30)는 하나 이상의 메모리 블록(300)을 포함할 수 있으며, 메모리 블록(300)은 복수의 메모리 칩(302 내지 308)을 포함할 수 있다. 상술한 바와 같이, 메모리 전력 모드 제어기(20)에 의해 복수의 메모리 칩(302 내지 308) 각각에 대해 전력 모드가 제어될 수 있다. 여기서 하나의 메모리 칩은, 예를 들어 64 KB 단위로 구분될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
본 명세서에서 "메모리 칩"은 "메모리 블록"의 하위 개념으로, 메모리 셀 어레이 상에서 정의된 개념을 의미할 수 있다. 하나의 메모리 블록은 복수의 메모리 칩으로 구분될 수 있으므로, 메모리 칩은 그 크기가 메모리 블록보다 작도록 정의된 것일 수 있다. 몇몇 실시 예에서, 메모리 칩은, 액세스 어드레스 디코더(100)에 의해 생성되는 칩 선택 신호에 의해 구분되는 메모리 영역을 의미할 수 있다. 즉, 제1 칩 선택 신호의 상태에 의해 버스와 연결되어 메모리 액세스가 가능한 상태가 되거나, 버스와의 연결이 단절되어 메모리 액세스가 가능한 상태가 될 수 있는 제1 메모리 영역은, 제1 칩 선택 신호와 다른 제2 칩 선택 신호의 상태에 의해 메모리 액세스 가능 여부가 결정되는 제2 메모리 영역과 구별될 것인데, 여기서 제1 메모리 영역을 제1 메모리 칩으로 정의할 수 있고, 제2 메모리 영역을 제2 메모리 칩으로 정의할 수 있다. 다른 몇몇 실시 예에서, 메모리 칩은 컴파일된 SRAM(Compiled SRAM)을 의미할 수도 있다. 예컨대 RAM 컴파일러에 의해 합성되어 라이트 드라이버(write driver), 리드 드라이버(read driver)등의 로직이 정의된 컴파일된 SRAM이 메모리 칩에 대응되는 개념일 수도 있다.
메모리 칩 전력 제어기 설정 레지스터(40)는 전력 모드의 제어에 사용되는 설정 정보를 저장할 수 있다. 즉, 메모리 칩 전력 제어기 설정 레지스터(40)는 메모리 제어기(10), 메모리 전력 모드 제어기(20), 메모리 블록(300)이 의도대로 동작할 수 있도록 하는 설정 값 또는 제어 값을 저장하는 레지스터 뱅크(register bank)일 수 있다. 설정 정보는, 예를 들어, 복수의 메모리 칩(302 내지 308) 각각에 대해 설정되는 유휴 시간에 대한 임계값에 관한 정보를 포함하거나, 복수의 메모리 칩(302 내지 308)이 각각 저전력 모드로 전환되는 경우 리텐션 모드로 전환될 지 전력 차단 모드로 전환될 지를 결정하기 위한 설정 정보를 포함할 수 있다. 이와 같은 설정 정보는 소프트웨어에 의해 메모리 칩 전력 제어기 설정 레지스터(40)에 설정될 수 있다.
예를 들어, 메모리 장치(1)에 공급되는 전력이 충분히 확보되지 않아서 전력 관리가 적극적으로 수행될 필요가 있는 경우, 유휴 시간에 대한 임계값은 메모리 칩 전력 제어기 설정 레지스터(40)에 미리 정해진 기준 값보다 낮은 값으로 설정되어, 카운트한 값이 크지 않은 경우에도 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 신속하게 저전력 모드로 전환하도록 할 수 있다. 이와 다르게, 메모리 장치(1)에 공급되는 전력이 충분하게 확보되어 전력 관리보다 메모리 장치(1)의 성능 향상에 초점이 있는 경우, 유휴 시간에 대한 임계값은 메모리 칩 전력 제어기 설정 레지스터(40)에 미리 정해진 기준 값보다 높은 값으로 설정되어, 카운트한 값이 상당이 큰 경우에만 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 신속하게 저전력 모드로 전환하도록 할 수도 있다.
다른 예로서, 메모리 칩의 용도에 따라 저전력 모드 전환 시 디폴트(default)로 리텐션 모드로 전환되도록 지정하거나, 이와 다르게 디폴트로 전력 차단 모드로 전환되도록 하기 위한 설정 값을 메모리 칩 전력 제어기 설정 레지스터(40)에 기록할 수 있다. 구체적으로, 복수의 메모리 칩 중 리텐션 모드가 필수적인 용도로 사용되는 어떤 메모리 칩에 대응하는 설정 값으로, 저전력 모드 전환 시 리텐션 모드로 전환하라는 제어 정보를 메모리 칩 전력 제어기 설정 레지스터(40)에 기록할 수 있다. 이와 다르게, 복수의 메모리 칩 중 리텐션 모드가 필요하지 않은 용도로 사용되는 다른 어떤 메모리 칩에 대응하는 설정 값으로, 저전력 모드 전환 시 바로 전력 차단 모드로 전환하라는 제어 정보를 메모리 칩 전력 제어기 설정 레지스터(40)에 기록할 수 있다.
도 2는 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 2를 참조하면, 메모리 칩 전력 모드 제어기(200)의 메모리 칩 액세스 모니터(202)는 액세스 어드레스 디코더(100)에 의해 생성되는 칩 선택 신호(CS1)를 수신 및 판독할 수 있다. 칩 선택 신호(CS1)는 메모리 칩(302)에 대한 액세스 요청의 발생 여부를 나타내는 값을 포함할 수 있다.
메모리 칩 액세스 모니터(202)는 메모리 칩(302)에 대해 미리 정해진 기간 동안 액세스 요청이 발생하지 않았는지 여부에 따라 메모리 칩(302)의 전력 모드를 저전력 모드로 제어할 지 또는 일반 모드로 제어할 지 여부를 결정하고, 메모리 칩(302)에 제어 명령을 전송하라는 요청(REQ)을 메모리 칩 전력 제어기(204)에 전송할 수 있다. 메모리 칩 액세스 모니터(202)는, 카운터(220)를 이용하여 메모리 칩(302)의 유휴 시간을 카운트하고, 카운트한 값이 임계값을 초과하기 전에는, 메모리 칩(302)의 전력 모드를 일반 모드로 유지하고, 카운트한 값이 임계값을 초과하는 경우, 메모리 칩(302)의 전력 모드를 저전력 모드로 전환할 수 있다. 만일, 카운트하는 도중 액세스 요청이 발생한다면, 즉, 카운트한 값이 임계값에 도달하기 전에, 칩 선택 신호(CS1)가, 액세스 요청이 발생했음을 나타내는 값으로 변경되는 경우, 메모리 칩 액세스 모니터(202)는 카운터(220)를 초기화하고 일반 모드를 유지할 수 있다.
메모리 칩 전력 제어기(204)는 요청(REQ)에 대한 응답(ACK)을 메모리 칩 액세스 모니터(202)에 전송하고, 메모리 칩 액세스 모니터(202)의 결정에 따라 메모리 칩(302)의 전력 모드를 제어하기 위한 칩 전력 제어 신호(PDE1)를 메모리 칩(302)에 전송할 수 있다.
한편, 메모리 칩 전력 모드 제어기(200)는 메모리 칩(302)의 상태에 관한 정보를 신호(MCS1)를 통해 메모리 제어기(10)에 제공할 수 있다. 여기서 신호(MCS1)는 메모리 칩(302)의 상태가 레디(Ready) 상태인지 여부, 현재 설정된 전력 모드 등의 정보를 포함할 수 있다.
도 3은 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 3을 참조하면, 메모리 칩 전력 제어기(204)는 메모리 칩(302)의 전력 모드를 제어하기 위한 칩 전력 제어 신호(PDE1)를 메모리 칩(302)에 전송할 수 있고, 이에 따라 메모리 칩(302)의 전력 모드가 전환될 수 있다. 즉, 칩 전력 제어 신호(PDE1)가 메모리 칩(302)의 전력 모드를 저전력 모드로 설정하는 명령을 포함하는 경우, 이를 수신한 메모리 칩(302)은 저전력 모드에 진입할 수 있다. 또한, 칩 전력 제어 신호(PDE1)가 메모리 칩(302)의 전력 모드를 일반 모드로 설정하는 명령인을 포함하는 경우, 이를 수신한 메모리 칩(302)은 일반 모드에 진입할 수 있다.
메모리 칩(302)은, 저전력 모드로 진입하는 경우, 메모리 칩 전력 모드 제어기(200)로부터 수신되거나, 제1 메모리 칩 전력 모드 제어기(200)로부터 수신되는 제1 리텐션 제어 신호(RET1) 또는 제1 메모리 칩 전력 모드 제어기(200)의 외부로부터 수신되는 제3 리텐션 제어 신호(RET3)에 따라 리텐션 모드로 설정되거나 전력 차단 모드로 설정될 수 있다.
한편, 메모리 칩 전력 모드 제어기(200)는 메모리 칩(302)으로부터 현재 설정된 전력 모드가 무엇인지를 나타내는 신호(PRN1)를 수신할 수 있고, 이를 이용하여 신호(MCS1)를 구성하여 메모리 제어기(10)에 전송할 수 있다.
도 4는 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 4를 참조하면, 일 실시 예에 따른 메모리 장치에서, 메모리 제어기(10)의 액세스 어드레스 디코더(100)는, 제1 메모리 칩(302)에 대한 액세스 요청의 발생 여부를 나타내는 제1 칩 선택 신호(CS1)와, 제2 메모리 칩(304)에 대한 액세스 요청의 발생 여부를 나타내는 제2 칩 선택 신호(CS2)를 출력할 수 있다.
제1 메모리 칩 전력 모드 제어기(200)는, 액세스 어드레스 디코더(100)로부터 제1 칩 선택 신호(CS1)를 수신하고, 제1 칩 선택 신호(CS1)를 판독하여 제1 메모리 칩(302)의 전력 모드를 제어할 수 있다. 이를 위해, 제1 메모리 칩 액세스 모니터(202)는 제1 메모리 칩(302)에 대해 미리 정해진 기간 동안 액세스 요청이 발생하지 않았는지 여부에 따라 제1 메모리 칩(302)의 전력 모드를 저전력 모드로 제어할 지 또는 일반 모드로 제어할 지 여부를 결정하고, 제1 메모리 칩(302)에 제어 명령을 전송하라는 요청(REQ)을 제1 메모리 칩 전력 제어기(204)에 전송할 수 있다.
제1 메모리 칩 전력 제어기(204)는 요청(REQ)에 대한 응답(ACK)을 제1 메모리 칩 액세스 모니터(202)에 전송하고, 제1 메모리 칩 액세스 모니터(202)의 결정에 따라 제1 메모리 칩(302)의 전력 모드를 일반 모드와 저전력 모드에서 전환되도록 제어하기 위한 제1 칩 전력 제어 신호(PDE1)를 제1 메모리 칩(302)에 전송할 수 있다. 저전력 모드로 전환되는 제1 메모리 칩(302)은, 제1 메모리 칩 전력 모드 제어기(200)로부터 수신되거나, 제1 메모리 칩 전력 모드 제어기(200)로부터 수신되는 제1 리텐션 제어 신호(RET1) 또는 제1 메모리 칩 전력 모드 제어기(200)의 외부로부터 수신되는 제3 리텐션 제어 신호(RET3)에 따라 리텐션 모드로 설정되거나 전력 차단 모드로 설정될 수 있다.
제2 메모리 칩 전력 모드 제어기(210)는, 액세스 어드레스 디코더(100)로부터 제2 칩 선택 신호(CS2)를 수신하고, 제2 칩 선택 신호(CS2)를 판독하여 제2 메모리 칩(304)의 전력 모드를 제어할 수 있다. 이를 위해, 제2 메모리 칩 액세스 모니터(212)는 제2 메모리 칩(304)에 대해 미리 정해진 기간 동안 액세스 요청이 발생하지 않았는지 여부에 따라 제2 메모리 칩(304)의 전력 모드를 저전력 모드로 제어할 지 또는 일반 모드로 제어할 지 여부를 결정하고, 제2 메모리 칩(304)에 제어 명령을 전송하라는 요청(REQ)을 제2 메모리 칩 전력 제어기(214)에 전송할 수 있다.
제2 메모리 칩 전력 제어기(214)는 요청(REQ)에 대한 응답(ACK)을 제2 메모리 칩 액세스 모니터(212)에 전송하고, 제2 메모리 칩 액세스 모니터(212)의 결정에 따라 제2 메모리 칩(312)의 전력 모드를 일반 모드와 저전력 모드에서 전환되도록 제어하기 위한 제2 칩 전력 제어 신호(PDE2)를 제2 메모리 칩(304)에 전송할 수 있다. 저전력 모드로 전환되는 제2 메모리 칩(304)은, 제2 메모리 칩 전력 모드 제어기(210)로부터 수신되거나, 제2 메모리 칩 전력 모드 제어기(210)로부터 수신되는 제2 리텐션 제어 신호(RET2) 또는 제2 메모리 칩 전력 모드 제어기(210)의 외부로부터 수신되는 제4 리텐션 제어 신호(RET4)에 따라 리텐션 모드로 설정되거나 전력 차단 모드로 설정될 수 있다.
몇몇 실시 예에서, 제1 메모리 칩(302) 및 제2 메모리 칩(304)은 모두 일반 모드로 제어될 수 있다. 이 경우, 제1 칩 전력 제어 신호(PDE1)와 제2 칩 전력 제어 신호(PDE2)의 값은 동일할 수 있다.
몇몇 실시 예에서, 제1 메모리 칩(302)은 저전력 모드로 제어되고, 제2 메모리 칩(304)은 일반 모드로 제어될 수 있다. 이 경우, 제1 칩 전력 제어 신호(PDE1)와 제2 칩 전력 제어 신호(PDE2)의 값은 상이할 수 있다.
몇몇 실시 예에서, 제1 메모리 칩(302) 및 제2 메모리 칩(304)은 모두 저전력 모드로 제어될 수 있다. 이 경우, 제1 칩 전력 제어 신호(PDE1)와 제2 칩 전력 제어 신호(PDE2)의 값은 동일할 수 있다.
제1 메모리 칩(302) 및 제2 메모리 칩(304)은 모두 저전력 모드로 제어되는 경우, 몇몇 실시 예에서, 제1 메모리 칩(302) 및 제2 메모리 칩(304)은 모두 리텐션 모드로 제어될 수 있다. 이 경우, 제1 칩 전력 제어 신호(PDE1)와 제2 칩 전력 제어 신호(PDE2)의 값은 동일하고, 제1 리텐션 제어 신호(RET1)와 제2 리텐션 제어 회로(RET2)의 값도 동일할 수 있다.
제1 메모리 칩(302) 및 제2 메모리 칩(304)은 모두 저전력 모드로 제어되는 경우, 몇몇 실시 예에서, 제1 메모리 칩(302) 및 제2 메모리 칩(304)은 모두 전력 차단 모드로 제어될 수 있다. 이 경우, 제1 칩 전력 제어 신호(PDE1)와 제2 칩 전력 제어 신호(PDE2)의 값은 동일하고, 제1 리텐션 제어 신호(RET1)와 제2 리텐션 제어 회로(RET2)의 값도 동일할 수 있다.
제1 메모리 칩(302) 및 제2 메모리 칩(304)은 모두 저전력 모드로 제어되는 경우, 몇몇 실시 예에서, 제1 메모리 칩(302)은 리텐션 모드로 제어되고, 제2 메모리 칩(304)은 전력 차단 모드로 제어될 수 있다. 이 경우, 제1 칩 전력 제어 신호(PDE1)와 제2 칩 전력 제어 신호(PDE2)의 값은 동일하고, 제1 리텐션 제어 신호(RET1)와 제2 리텐션 제어 회로(RET2)의 값은 상이할 수 있다.
제1 리텐션 제어 신호(RET1)와 제2 리텐션 제어 회로(RET2)의 값은 다양한 방식으로 결정될 수 있다. 예를 들어, 제1 리텐션 제어 신호(RET1)와 제2 리텐션 제어 회로(RET2)의 값은 메모리 칩 전력 제어기 설정 레지스터(40)에 설정된 정보에 따라 결정될 수도 있고, 별도의 메모리, 스토리지에 저장된 정보를 이용하여 결정될 수도 있고, 다른 제어 회로에서 제공받을 수도 있다.
도 5는 일 실시 예에 따른 메모리 장치의 동작 방법을 나타낸 순서도이다.
도 5를 참조하면, 일 실시 예에 따른 메모리 장치의 동작 방법은, 단계(S501)에서, 메모리 칩 단위로 액세스 요청의 발생 여부를 결정할 수 있다. 단계(S501)는 메모리 액세스 요청으로부터 액세스 어드레스를 디코딩한 결과에 기반하여 수행될 수 있다.
상기 방법은, 단계(S503)에서, 액세스 요청이 발생하지 않은 메모리 칩에 대해 유휴 시간을 카운트해 나갈(count up) 수 있다. 그리고 단계(S505)에서, 상기 방법은, 카운트한 유휴 시간이 임계값을 초과하는 경우 단계(S507)로 진행하고, 카운트한 유휴 시간이 임계값을 초과하지 않는 경우 단계(S503)로 진행할 수 있다.
상기 방법은, 카운트한 값이 임계값을 초과하는 경우, 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 전환할 수 있으며, 구체적으로 단계(S507)에서, 메모리 칩 액세스 모니터(202)를 이용하여 저전력 모드를 요청할 수 있다. 다음으로, 상기 방법은, 단계(S509)에서, 리텐션 제어 신호(RET)를 확인할 수 있다. 리텐션 제어 신호(RET)가 리텐션 모드에 대한 요청 또는 명령을 포함하는 경우, 상기 방법은 단계(S517)로 진행하여 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 리텐션 모드로 제어할 수 있다.
이와 다르게, 리텐션 제어 신호(RET)가 리텐션 모드에 대한 요청 또는 명령을 포함하지 않거나, 전력 차단 모드에 대한 요청 또는 명령을 포함하는 경우, 상기 방법은 단계(S519)로 진행하여 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 전력 차단 모드로 제어할 수 있다.
한편, 단계(S501)에서 액세스 요청이 발생한 경우, 상기 방법은 단계(S511)로 진행하여, 메모리 칩 액세스 모니터(202)를 이용하여 일반 모드를 요청할 수 있다. 상기 방법은, 단계(S513)에서, 현재 상태가 일반 모드인지 확인하여, 현재 상태가 이미 일반 모드에 있다면 해당 모드를 유지하고, 현재 상태가 저전력 모드에 있다면 단계(S515)로 진행하여 전력 모드를 일반 모드로 전환할 수 있다.
도 6은 일 실시 예에 따른 메모리 장치의 동작을 나타낸 도면이고, 도 7은 일 실시 예에 따른 메모리 장치의 동작을 나타낸 파형도이다.
도 6 및 도 7을 참조하면, 메모리 칩과의 인터페이스를 통해, 메모리 칩 액세스 모니터의 결정에 따라 메모리 칩의 전력 모드를 제어하기 위한 명령을 메모리 칩에 전송하는 메모리 칩 전력 제어기는 상태 머신(state machine)을 구비할 수 있으며, 상태 머신은 도 6에 도시된 것과 같은 상태 전이를 수행할 수 있다. 그리고 상태 전이에 따른 신호의 파형이 도 7에 도시되어 있다.
시점(t1) 이전의 구간 A과 시점(t7) 이후의 구간 C에서 메모리 칩은 레디(Ready) 상태에 있고, 시점(t3) 내지 시점(t5)의 구간 B에서 메모리 칩은 비 레디(Not Ready) 상태에 있다.
상태 0("RUNNING")에 해당하는 구간 A에서는 칩 선택 신호(CSN), 칩 전력 제어 신호(PDE), 카운터 만료 신호(PDE_counter_expire), 현재 전력 모드를 나타내는 신호(PRN)가 로직 로우를 유지하고, 리텐션 제어 신호(RET)가 로직 하이를 유지할 수 있다.
칩 선택 신호(CSN)가 로직 하이로 전이되면서 상태 0에서 상태 1("CSN_DOWN")로 전이가 일어날 수 있다. 상태 1은 시점(t1) 내지 시점(t2)에 대응될 수 있다. 칩 선택 신호(CSN)가 로직 하이로 전이된 것은, 액세스 요청이 발생하지 않은 메모리 칩이 발견되었음을 나타낸다.
칩 전력 제어 신호(PDE)가 로직 하이로 전이되면서 상태 1에서 상태 2("RET_DOWN")로 전이가 일어날 수 있다. 상태 2는 시점(t2) 내지 시점(t4)에 대응될 수 있다. 칩 전력 제어 신호(PDE)가 로직 하이로 전이된 것은, 액세스 요청이 발생하지 않은 메모리 칩에 대해 유휴 시간을 카운트하기 시작했음을 나타낸다.
상태 2에서, 시점(t3)에서, 카운터 만료 신호(PDE_counter_expire)가 로직 하이로 전이되면서 메모리 칩은 저전력 모드에 진입할 수 있다. 이에 따라 현재 전력 모드를 나타내는 신호(PRN)도 저전력 모드를 나타내는 로직 하이로 전이될 수 있다.
시점(t4)에서, 카운터 만료 신호(PDE_counter_expire)가 로직 로우로 전이되면서, 상태 2에서 상태 3("MEMPG")로 전이가 일어날 수 있다. 상태 3은 시점(t4) 내지 시점(t5)에 대응될 수 있다. 카운터 만료 신호(PDE_counter_expire)가 로직 로우로 전이된 것은 카운터가 리셋되었음을 나타낸다. 시점(t3)부터 메모리 칩은 저전력 모드에 진입하였으므로, 시점(t5)까지 메모리 칩은 비 레디(Not Ready) 상태에 있다.
칩 전력 제어 신호(PDE)가 로직 로우로 전이되면서 상태 3에서 상태 4("RET_UP")로 전이가 일어날 수 있다. 상태 4는 시점(t5) 내지 시점(t6)에 대응될 수 있다. 칩 전력 제어 신호(PDE)가 로직 로우로 전이된 것은, 메모리 칩의 전력 모드가 일반 모드로 제어됨을 나타낸다. 그런데 본 상태에서 칩 선택 신호(CSN)는 여전히 로직 하이에 있다. 따라서, 칩 전력 제어 신호(PDE)가 로직 로우로 전이되고, 현재 전력 모드를 나타내는 신호(PRN)가 일반 모드를 나타내는 로직 로우로 전환된 후 카운터가 동작할 수 있다.
칩 선택 신호(CSN)가 로직 로우로 전이되면서 상태 4에서 상태 5("CSN_UP")로 전이가 일어날 수 있다. 상태 5는 시점(t6) 내지 시점(t7)에 대응될 수 있다. 이후 상태 5는 다시 상태 0으로 전이될 수 있으며, 칩 선택 신호(CSN), 칩 전력 제어 신호(PDE), 카운터 만료 신호(PDE_counter_expire), 현재 전력 모드를 나타내는 신호(PRN)가 로직 로우를 유지하고, 리텐션 제어 신호(RET)가 로직 하이를 유지할 수 있다.
만일, 상태 1에서 액세스 요청이 발생하지 않은 메모리 칩이 발견되어 칩 선택 신호(CSN)가 로직 하이로 전이한 후, 해당 메모리 칩에 대한 메모리 액세스 요청이 발생한 경우(MEMPG_REQ==1)에는, 비 레디 상태를 포함하는 상태 2 내지 4를 거치지 않고 바로 상태 5로 전이되어 저전력 모드에 진입하지 않을 수 있다.
이와 같은 상태 머신을 이용하여 메모리 칩 전력 제어기는 메모리 칩의 전력 모드를 제어할 수 있으나, 본 발명의 범위가 상술한 상태 머신의 구성으로 제한되는 것은 아니며, 구체적인 구현 목적에 따라 다른 상태 및 상태 전이가 일어나도록 변경될 수 있다.
도 8은 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 8을 참조하면, 일 실시 예에 따른 메모리 장치(2)는, 메모리 제어기(10), 메모리 전력 모드 제어기(20), 메모리(30), 메모리 칩 전력 제어기 설정 레지스터(40) 및 전압 제어기(50)를 포함할 수 있다. 메모리 제어기(10), 메모리 전력 모드 제어기(20), 메모리 블록(300) 및 메모리 칩 전력 제어기 설정 레지스터(40)에 관한 상세한 내용에 대해서는 도 1 내지 도 7과 관련하여 상술한 설명을 참조할 수 있으므로, 본 실시 예에서는 전압 제어기(50)를 위주로 설명하도록 한다.
전압 제어기(50)는 메모리 블록(300)에 대한 셀 전압을 제어할 수 있다. 구체적으로, 메모리 전력 모드 제어기(20)는 메모리 블록(300)의 전력 상태를 나타내는 메모리 상태 신호(MS)를 전압 제어기(50)에 전송하고, 전압 제어기(50)는 메모리 상태 신호(MS)에 따라 셀 전압을 제어하는 셀 전압 제어 신호(VDS)를 메모리 블록(300)에 전송할 수 있다.
몇몇 실시 예에서, 메모리 블록(300)의 모든 메모리 칩이 리텐션 모드로 설정되는 경우, 전압 제어기(50)는 메모리 상태 신호(MS)를 통해 이를 인지할 수 있고, 셀 전압 제어 신호(VDS)를 메모리 블록(300)에 전송할 수 있다. 셀 전압 제어 신호(VDS)에 따라 메모리 블록(300)에 인가되는 셀 전압이 감소될 수 있어서, 전력 절감 효과를 배가할 수 있다.
몇몇 실시 예에서, 메모리 블록(300)의 모든 메모리 칩이 전력 차단 모드로 설정되는 경우, 전압 제어기(50)는 메모리 상태 신호(MS)를 통해 이를 인지할 수 있고, 셀 전압 제어 신호(VDS)를 메모리 블록(300)에 전송할 수 있다. 셀 전압 제어 신호(VDS)에 따라 메모리 블록(300)에 셀 전압의 인가가 중단될 수 있어서, 전력 절감 효과를 배가할 수 있다.
도 9는 일 실시 예에 따른 메모리 장치의 동작 방법을 나타낸 순서도이다.
도 9를 참조하면, 일 실시 예에 따른 메모리 장치의 동작 방법은, 단계(S901)에서 모든 메모리 칩이 저전력 모드에 진입했는지 여부를 결정할 수 있다. 모든 메모리 칩이 저전력 모드에 진입한 것으로 결정되는 경우, 상기 방법은, 단계(S903)에서 모든 메모리 칩이 리텐션 모드에 있는지 여부를 결정할 수 있다.
모든 메모리 칩이 리텐션 모드에 있는 것으로 결정되는 경우, 상기 방법은, 단계(S905)로 진행하여 메모리 블록(300)에 인가되는 셀 전압을 낮출 수 있다. 이와 다르게, 모든 메모리 칩이 전력 차단 모드에 있는 것으로 결정되는 경우, 상기 방법은, 단계(S907)로 진행하여 메모리 블록(300)에 셀 전압의 인가를 중단할 수 있다.
도 10은 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 10을 참조하면, 일 실시 예에 따른 메모리 장치(3)는, 메모리 제어기(10), 메모리 전력 모드 제어기(20), 메모리(30), 메모리 칩 전력 제어기 설정 레지스터(40) 및 클럭 제어기(60)를 포함할 수 있다. 메모리 제어기(10), 메모리 전력 모드 제어기(20), 메모리 블록(300) 및 메모리 칩 전력 제어기 설정 레지스터(40)에 관한 상세한 내용에 대해서는 도 1 내지 도 7과 관련하여 상술한 설명을 참조할 수 있으므로, 본 실시 예에서는 클럭 제어기(60)를 위주로 설명하도록 한다.
클럭 제어기(60)는 메모리 블록(300)에 대한 클럭 게이팅을 수행할 수 있다. 구체적으로, 메모리 전력 모드 제어기(20)는 메모리 블록(300)의 전력 상태를 나타내는 메모리 상태 신호(MS)를 클럭 제어기(60)에 전송하고, 클럭 제어기(60)는 메모리 상태 신호(MS)에 따라 클럭을 제어하는 클럭 제어 신호(CDS)를 메모리 블록(300)에 전송할 수 있다.
몇몇 실시 예에서, 메모리 블록(300)의 모든 메모리 칩이 저전력 모드로 설정되는 경우, 클럭 제어기(60)는 메모리 상태 신호(MS)를 통해 이를 인지할 수 있고, 클럭 제어 신호(CDS)를 메모리 블록(300)에 전송할 수 있다. 클럭 제어 신호(CDS)에 따라 메모리 블록(300)에 클럭 게이팅이 수행될 수 있어서, 전력 절감 효과를 배가할 수 있다.
도 11은 일 실시 예에 따른 메모리 장치의 동작 방법을 나타낸 순서도이다.
도 11을 참조하면, 일 실시 예에 따른 메모리 장치의 동작 방법은, 단계(S1101)에서 모든 메모리 칩이 저전력 모드에 진입했는지 여부를 결정할 수 있다. 모든 메모리 칩이 저전력 모드에 진입한 것으로 결정되는 경우, 상기 방법은, 단계(S1103)로 진행하여 메모리 블록(300)에 클럭 게이팅을 수행할 수 있다.
도 12는 일 실시 예에 따른 메모리 장치를 나타낸 블록도이다.
도 12를 참조하면, 일 실시 예에 따른 메모리 장치(4)가 도 8의 실시 예와 다른 점은 메모리(30)에 복수의 메모리 블록(300, 310)이 포함되어 있다는 점이다.
전압 제어기(50)는 제1 메모리 블록(300) 및 제2 메모리 블록(310)에 대한 셀 전압을 각각 제어할 수 있다. 구체적으로, 메모리 전력 모드 제어기(20)는 제1 메모리 블록(300) 및 제2 메모리 블록(310)의 전력 상태를 나타내는 메모리 상태 신호(MS)를 전압 제어기(50)에 전송하고, 전압 제어기(50)는 메모리 상태 신호(MS)에 따라 제1 셀 전압 제어 신호(VDS1) 및 제2 셀 전압 제어 신호(VDS2)를 제1 메모리 블록(300) 및 제2 메모리 블록(310)에 각각 전송할 수 있다.
몇몇 실시 예에서, 제1 메모리 블록(300)의 모든 메모리 칩이 리텐션 모드로 설정되고, 제2 메모리 블록(310)의 모든 메모리 칩이 전력 차단 모드로 설정되는 경우, 제1 셀 전압 제어 신호(VDS1)에 따라 제1 메모리 블록(300)에 인가되는 셀 전압이 감소하고, 제2 셀 전압 제어 신호(VDS2)에 따라 제2 메모리 블록(310)에 셀 전압의 인가가 중단될 수 있다.
몇몇 실시 예에서, 제1 메모리 블록(300)의 모든 메모리 칩이 일반 모드로 설정되고, 제2 메모리 블록(310)의 모든 메모리 칩이 리텐션 모드로 설정되는 경우, 제1 셀 전압 제어 신호(VDS1)에 따라 제1 메모리 블록(300)에 인가되는 셀 전압은 그대로 유지되고, 제2 셀 전압 제어 신호(VDS2)에 따라 제2 메모리 블록(310)에 인가되는 셀 전압은 감소할 수 있다.
몇몇 실시 예에서, 제1 메모리 블록(300)의 모든 메모리 칩이 일반 모드로 설정되고, 제2 메모리 블록(310)의 모든 메모리 칩이 전력 차단 모드로 설정되는 경우, 제1 셀 전압 제어 신호(VDS1)에 따라 제1 메모리 블록(300)에 인가되는 셀 전압은 그대로 유지되고, 제2 셀 전압 제어 신호(VDS2)에 따라 제2 메모리 블록(310)에 셀 전압의 인가가 중단될 수 있다.
도 11의 실시 예 역시 상술한 바와 마찬가지의 방식으로 응용될 수 있다. 즉, 메모리(30)에 복수의 메모리 블록(300, 310)이 포함된 경우, 클럭 제어기(60)는 제1 메모리 블록(300) 및 제2 메모리 블록(310)에 대한 클럭을 각각 제어할 수 있다. 구체적으로, 메모리 전력 모드 제어기(20)는 제1 메모리 블록(300) 및 제2 메모리 블록(310)의 전력 상태를 나타내는 메모리 상태 신호(MS)를 클럭 제어기(60)에 전송하고, 클럭 제어기(60)는 메모리 상태 신호(MS)에 따라 제1 클럭 제어 신호(CDS1) 및 제2 클럭 제어 신호(CDS2)를 제1 메모리 블록(300) 및 제2 메모리 블록(310)에 각각 전송할 수 있다.
몇몇 실시 예에서, 제1 메모리 블록(300)의 모든 메모리 칩이 일반 모드로 설정되고, 제2 메모리 블록(310)의 모든 메모리 칩이 저전력 모드로 설정되는 경우, 제1 클럭 제어 신호(CDS1)에 따라 제1 메모리 블록(300)에 인가되는 클럭은 그대로 유지되고, 제2 클럭 제어 신호(CDS2)에 따라 제2 메모리 블록(310)에 대해 클럭 게이팅이 수행될 수 있다.
몇몇 실시 예에서, 셀 전압 제어 신호(VDS)를 이용한 셀 전압 감소 또는 인가 중단이나, 클럭 제어 신호(CDS)를 이용한 클럭 게이팅은 메모리 블록 별로 수행될 수도 있고, 메모리 칩 별로 수행될 수도 있다. 예를 들어, 복수의 메모리 칩을 포함하는 일 메모리 블록이 저전력 모드로 설정되는 경우, 복수의 메모리 칩 중 일부 메모리 칩에 대해서만 셀 전압 제어 신호(VDS)를 이용한 셀 전압 감소 또는 인가 중단이 수행될 수 있다. 마찬가지로, 복수의 메모리 칩 중 일부 메모리 칩에 대해서만 클럭 제어 신호(CDS)를 이용한 클럭 게이팅이 수행될 수도 있다.
도 13은 일 실시 예에 따른 반도체 시스템(5)을 설명하기 위한 도면이다.
도 13을 참조하면, 일 실시 예에 따른 반도체 시스템(5)은 프로세서(700), 메모리 장치(710), 디스플레이(720) 및 입출력 인터페이스(730)를 포함할 수 있다. 프로세서(700), 메모리(710), 디스플레이(720) 및 입출력 인터페이스(730)는 버스(790)를 통해 데이터를 서로 주고받을 수 있다. 반도체 시스템(5)은 다른 범용적인 구성 요소를 더 포함할 수도 있고, 도시된 요소 중 일부를 생략할 수도 있다.
프로세서(700)는 반도체 시스템(5)의 각 구성의 전반적인 동작을 제어한다. 프로세서(700)는 CPU(central processing unit), AP(application processor), GPU(graphic processing unit) 등의 다양한 프로세싱 유닛 중 적어도 하나로 구현될 수 있다.
메모리 장치(710)는 각종 데이터 및 명령을 저장한다. 메모리 장치(710)는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 및/또는 플래쉬 메모리와 같은 비휘발성 메모리를 포함할 수 있다. 특히, 메모리 장치(710)는 도 1 내지 도 12를 참조하여 상술한 메모리 장치로 구현될 수 있다.
전술한 실시 예들에 따른 메모리 컨트롤러(10)는 메모리 장치(710) 내에 구현되어 버스(790)를 통해 프로세서(700)와 데이터를 주고 받을 수 있다. 이와 다르게, 전술한 실시 예들에 따른 메모리 컨트롤러(10)는 프로세서(700)에 탑재되어 버스(79)를 통해 메모리 셀을 포함하는 메모리 장치(710)와 데이터를 주고 받을 수 있다.
디스플레이(720)는 버스(790)를 통해 인가되는 영상 데이터를 패널에 디스플레이할 수 있다. 입출력 인터페이스(730)는 반도체 시스템(5) 내부 또는 외부의 입출력 장치에 연결되어 입력 또는 출력을 수행할 수 있다.
한편, 본 발명의 실시 예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은 SRAM을 위주로 설명하였으나, 본 발명의 범위가 이에 제한되는 것은 아니며, 본 발명의 실시 예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은 임의의 저전력 운용이 요구되는 메모리 장치에 적용될 수 있다. 예를 들어, DRAM(Dynamic Random Access Memory)의 경우에도 본 발명의 실시 예들로 기재된 사상을 적용하여 메모리 칩 단위의 전력 모드의 제어가 가능하다.
도 14는 일 실시 예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 일 실시 예에 따른 반도체 시스템(6)은 메모리 제어기(810), 메모리 전력 모드 제어기(820), 메모리(830), 메모리 칩 전력 제어기 설정 레지스터(840) 및 버스 인터페이스(860)를 포함할 수 있다.
메모리 제어기(810)는 액세스 어드레스 디코더(8100) 및 내부 메모리 인터페이스(8200)를 포함할 수 있다. 액세스 어드레스 디코더(8100)는 메모리 액세스 요청으로부터 액세스 어드레스를 디코딩할 수 있다. 또한, 액세스 어드레스 디코더(8100)는 디코딩 결과에 기반하여 칩 선택 신호(SEL_iMEM)를 메모리 전력 모드 제어기(820)에 출력할 수 있다. 내부 메모리 인터페이스(8200)는 버스 인터페이스(860)를 통해 호스트 등의 외부 장치로부터 발생한 메모리 액세스 요청을 액세스 어드레스 디코더(8100)에 전달할 수 있고, 이들 요청들을 제어 및 관리하는 요청 제어기(8210)를 포함할 수 있다.
메모리 전력 모드 제어기(820)는, 액세스 어드레스 디코더(8100)에 의해 생성되는 칩 선택 신호(SEL_iMEM)를 판독하여, 복수의 메모리 칩(8310a, 8310b) 중 미리 정해진 기간 동안 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 제어하고, 액세스 요청이 발생한 메모리 칩의 전력 모드를 일반 모드로 제어할 수 있다. 구체적으로, 메모리 전력 모드 제어기(820)는, 카운터(8220)를 이용하여 액세스 요청이 발생하지 않은 메모리 칩의 유휴 시간을 카운트하고, 카운트한 값이 임계값을 초과하기 전에는, 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 일반 모드로 유지하고, 카운트한 값이 임계값을 초과하는 경우, 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 전환할 수 있다. 만일, 카운트하는 도중 액세스 요청이 발생한다면, 즉, 카운트한 값이 임계값에 도달하기 전에, 칩 선택 신호가, 액세스 요청이 발생했음을 나타내는 값으로 변경되는 경우, 메모리 전력 모드 제어기(820)는 카운터(8220)를 초기화하고 일반 모드를 유지할 수 있다.
메모리 전력 모드 제어기(820)는 하나 이상의 메모리 칩 전력 모드 제어기(8200)를 포함할 수 있고, 메모리 칩 전력 모드 제어기(8200)는 메모리 칩 액세스 모니터(8204) 및 메모리 칩 전력 제어기(8202)를 포함할 수 있다. 메모리 칩 전력 제어기(8202)는 메모리 칩의 전력 모드를 제어하기 위한 칩 전력 제어 신호(PDE)를 메모리 칩에 전속할 수 있고, 이에 따라 메모리 칩의 전력 모드가 전환될 수 있다. 즉, 칩 전력 제어 신호(PDE)가 메모리 칩의 전력 모드를 저전력 모드로 설정하는 명령을 포함하는 경우, 이를 수신한 메모리 칩은 저전력 모드에 진입할 수 있다. 또한, 칩 전력 제어 신호(PDE)가 메모리 칩의 전력 모드를 일반 모드로 설정하는 명령인을 포함하는 경우, 이를 수신한 메모리 칩은 일반 모드에 진입할 수 있다. 한편, 메모리 칩 전력 모드 제어기(8200)는 메모리 칩으로부터 현재 설정된 전력 모드가 무엇인지를 나타내는 신호(PRN)를 수신하고 이를 메모리 제어기(810)에 전달할 수 있다.
메모리(830)는 하나 이상의 메모리 블록을 포함할 수 있으며, 메모리 블록은 복수의 메모리 칩(8310a, 8310b)을 포함할 수 있다. 상술한 바와 같이, 메모리 전력 모드 제어기(820)에 의해 복수의 메모리 칩(8310a, 8310b) 각각에 대해 전력 모드가 제어될 수 있다. 여기서 복수의 메모리 칩(8310a, 8310b) 각각은 컴파일된 SRAM에 대응할 수 있다.
메모리 칩 전력 제어기 설정 레지스터(840)는 반도체 시스템(6) 외부의 버스에 연결될 수 있다. 메모리 칩 전력 제어기 설정 레지스터(840)는 메모리 제어기(810)의 제어 또는 동작에 사용되는 설정 정보를 저장하고, 이를 메모리 제어기(810)에 제공할 수 있다. 또한, 메모리 칩 전력 제어기 설정 레지스터(840)는 전력 모드의 제어에 사용되는 설정 정보를 저장하고, 이를 메모리 전력 모드 제어기(820)에 제공할 수 있다. 이 때 설정 정보는, 예를 들어, 복수의 메모리 칩(8310a, 8310b) 각각에 대해 설정되는 유휴 시간에 대한 임계값에 관한 정보를 포함하거나, 복수의 메모리 칩(8310a, 8310b)이 각각 저전력 모드로 전환되는 경우 리텐션 모드로 전환될 지 전력 차단 모드로 전환될 지를 결정하기 위한 설정 정보를 포함할 수 있다.
버스 인터페이스(860)는 메모리 제어기(810)와, 반도체 시스템(6) 외부의 버스와의 인터페이스를 제공할 수 있다. 예를 들어, 본 실시 예에서 버스 인터페이스(860)는 AXI(Advanced eXtensible Interface), APB(Advanced Peripheral Bus), Q 채널 인터페이스(Q-Channel Interface)를 제공할 수 있다. 즉, 메모리 제어기(810)는 버스 인터페이스(860)를 통해 반도체 시스템(6) 외부의 버스에 연결될 수 있다.
메모리 제어기(810), 메모리 전력 모드 제어기(820), 메모리(830), 메모리 칩 전력 제어기 설정 레지스터(840)에 대한 더욱 상세한 사항에 대하여는, 도 1 내지 도 12를 참조하여 전술한 메모리 제어기(10), 메모리 전력 모드 제어기(20), 메모리(30), 메모리 칩 전력 제어기 설정 레지스터(40)에 관한 내용을 참조할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 복수의 메모리 칩을 포함하는 메모리 블록;
    메모리 액세스 요청으로부터 액세스 어드레스를 디코딩하고, 상기 디코딩 결과에 기반하여 메모리 칩 단위로 액세스 요청의 발생 여부를 나타내는 칩 선택 신호를 출력하는 액세스 어드레스 디코더;
    상기 칩 선택 신호를 판독하여 상기 복수의 메모리 칩 중 미리 정해진 기간 동안 상기 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 제어하고, 상기 액세스 요청이 발생한 메모리 칩의 전력 모드를 일반 모드로 제어하는 메모리 전력 모드 제어기; 및
    상기 전력 모드의 제어에 사용되는 설정 정보를 저장하는 메모리 칩 전력 제어기 설정 레지스터를 포함하는
    메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 전력 모드 제어기는,
    카운터를 이용하여 상기 액세스 요청이 발생하지 않은 메모리 칩의 유휴 시간(idle time)을 카운트하고,
    상기 카운트한 값이 임계값을 초과하기 전에는, 상기 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 상기 일반 모드로 유지하고,
    상기 카운트한 값이 임계값을 초과하는 경우, 상기 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 상기 저전력 모드로 전환하는, 메모리 장치.
  3. 제2항에 있어서,
    상기 메모리 전력 모드 제어기는,
    상기 카운트한 값이 상기 임계값에 도달하기 전에, 상기 칩 선택 신호가 상기 액세스 요청이 발생했음을 나타내는 값으로 변경되는 경우, 상기 카운터를 초기화하고 상기 일반 모드를 유지하는, 메모리 장치.
  4. 제1항에 있어서,
    상기 복수의 메모리 칩은 제1 메모리 칩 및 제2 메모리 칩을 포함하고,
    상기 칩 선택 신호는, 상기 제1 메모리 칩에 대한 액세스 요청의 발생 여부를 나타내는 제1 칩 선택 신호와, 상기 제2 메모리 칩에 대한 액세스 요청의 발생 여부를 나타내는 제2 칩 선택 신호를 포함하고,
    상기 메모리 전력 모드 제어기는,
    상기 액세스 어드레스 디코더로부터 상기 제1 칩 선택 신호를 수신하고, 상기 제1 칩 선택 신호를 판독하여 상기 제1 메모리 칩의 전력 모드를 제어하는 제1 메모리 칩 전력 모드 제어기 및
    상기 액세스 어드레스 디코더로부터 상기 제2 칩 선택 신호를 수신하고, 상기 제2 칩 선택 신호를 판독하여 상기 제2 메모리 칩의 전력 모드를 제어하는 제2 메모리 칩 전력 모드 제어기를 포함하는, 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 메모리 칩 전력 모드 제어기는 상기 제1 메모리 칩의 전력 모드를 상기 일반 모드와 상기 저전력 모드에서 전환시키는 제1 칩 전력 제어 신호를 상기 제1 메모리 칩에 전송하고,
    상기 제2 메모리 칩 전력 모드 제어기는 상기 제2 메모리 칩의 전력 모드를 상기 일반 모드와 상기 저전력 모드에서 전환시키는 제2 칩 전력 제어 신호를 상기 제2 메모리 칩에 전송하는, 메모리 장치.
  6. 제5항에 있어서,
    상기 저전력 모드로 전환되는 상기 제1 메모리 칩은, 상기 제1 메모리 칩 전력 모드 제어기 또는 외부로부터 수신되는 제1 리텐션 제어 신호에 따라 리텐션 모드(retention mode) 또는 전력 차단 모드(power down mode)로 설정되고,
    상기 저전력 모드로 전환되는 상기 제2 메모리 칩은, 상기 제2 메모리 칩 전력 모드 제어기 또는 외부로부터 수신되는 제2 리텐션 제어 신호에 따라 리텐션 모드 또는 전력 차단 모드로 설정되는, 메모리 장치.
  7. 제1 메모리 칩 및 제2 메모리 칩을 포함하는 제1 메모리 블록;
    상기 제1 메모리 칩 및 상기 제2 메모리 칩의 전력 모드를 각각 제어하는 메모리 전력 모드 제어기; 및
    상기 제1 메모리 블록에 대한 셀 전압을 제어하는 전압 제어기를 포함하고,
    상기 메모리 전력 모드 제어기는 상기 제1 메모리 블록의 전력 상태를 나타내는 메모리 상태 신호를 상기 전압 제어기에 전송하고,
    상기 전압 제어기는 상기 메모리 상태 신호에 따라 상기 셀 전압을 제어하는 셀 전압 제어 신호를 상기 제1 메모리 블록에 전송하는,
    메모리 장치.
  8. 제7항에 있어서,
    상기 제1 메모리 블록의 모든 메모리 칩이 리텐션 모드로 설정되는 경우, 상기 셀 전압 제어 신호에 따라 상기 메모리 블록에 인가되는 셀 전압이 감소하는, 메모리 장치.
  9. 제7항에 있어서,
    상기 제1 메모리 블록의 모든 메모리 칩이 전력 차단 모드로 설정되는 경우, 상기 셀 전압 제어 신호에 따라 상기 메모리 블록에 셀 전압의 인가가 중단되는, 메모리 장치.
  10. 제7항에 있어서,
    제3 메모리 칩 및 제4 메모리 칩을 포함하는 제2 메모리 블록을 더 포함하고,
    상기 메모리 전력 모드 제어기는 상기 제1 메모리 칩, 상기 제2 메모리 칩, 상기 제3 메모리 칩 및 상기 제4 메모리 칩의 전력 모드를 각각 제어하고,
    상기 전압 제어기는 상기 제1 메모리 블록 및 상기 제2 메모리 블록에 대한 셀 전압을 각각 제어하고,
    상기 메모리 전력 모드 제어기는 상기 제1 메모리 블록 및 상기 제2 메모리 블록의 전력 상태를 나타내는 메모리 상태 신호를 상기 전압 제어기에 전송하고,
    상기 전압 제어기는 상기 메모리 상태 신호에 따라 제1 셀 전압 제어 신호 및 제2 셀 전압 제어 신호를 상기 제1 메모리 블록 및 상기 제2 메모리 블록에 각각 전송하는,
    메모리 장치.
  11. 제10항에 있어서,
    상기 제1 메모리 블록의 모든 메모리 칩이 리텐션 모드로 설정되고, 상기 제1 메모리 블록의 모든 메모리 칩이 전력 차단 모드로 설정되는 경우,
    상기 제1 셀 전압 제어 신호에 따라 상기 제1 메모리 블록에 인가되는 셀 전압이 감소하고,
    상기 제2 셀 전압 제어 신호에 따라 상기 제2 메모리 블록에 셀 전압의 인가가 중단되는, 메모리 장치.
  12. 제10항에 있어서,
    상기 제1 메모리 블록의 모든 메모리 칩이 일반 모드로 설정되고, 상기 제1 메모리 블록의 모든 메모리 칩이 리텐션 모드로 설정되는 경우,
    상기 제1 셀 전압 제어 신호에 따라 상기 제1 메모리 블록에 인가되는 셀 전압은 그대로 유지되고,
    상기 제2 셀 전압 제어 신호에 따라 상기 제2 메모리 블록에 인가되는 셀 전압이 감소하는, 메모리 장치.
  13. 제10항에 있어서,
    상기 제1 메모리 블록의 모든 메모리 칩이 일반 모드로 설정되고, 상기 제1 메모리 블록의 모든 메모리 칩이 전력 차단 모드로 설정되는 경우,
    상기 제1 셀 전압 제어 신호에 따라 상기 제1 메모리 블록에 인가되는 셀 전압은 그대로 유지되고,
    상기 제2 셀 전압 제어 신호에 따라 상기 제2 메모리 블록에 셀 전압의 인가가 중단되는, 메모리 장치.
  14. 제1 메모리 칩 및 제2 메모리 칩을 포함하는 제1 메모리 블록;
    상기 제1 메모리 칩 및 상기 제2 메모리 칩의 전력 모드를 각각 제어하는 메모리 전력 모드 제어기; 및
    상기 제1 메모리 블록에 대한 클럭을 제어하는 클럭 제어기를 포함하고,
    상기 메모리 전력 모드 제어기는 상기 제1 메모리 블록의 전력 상태를 나타내는 메모리 상태 신호를 상기 클럭 제어기에 전송하고,
    상기 클럭 제어기는 상기 메모리 상태 신호에 따라 상기 클럭을 제어하는 클럭 제어 신호를 상기 제1 메모리 블록에 전송하는,
    메모리 장치.
  15. 제14항에 있어서,
    상기 제1 메모리 블록의 모든 메모리 칩이 저전력 모드로 설정되는 경우, 상기 클럭 제어 신호에 따라 상기 제1 메모리 블록에 클럭 게이팅이 수행되는, 메모리 장치.
  16. 메모리 액세스 요청으로부터 액세스 어드레스를 디코딩하는 단계;
    상기 디코딩 결과에 기반하여 메모리 칩 단위로 액세스 요청의 발생 여부를 결정하는 단계;
    상기 액세스 요청이 발생하지 않은 메모리 칩에 대해 유휴 시간을 카운트하는 단계;
    상기 카운트한 값이 임계값을 초과하는 경우, 상기 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 전환하는 단계를 포함하는
    메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 액세스 요청이 발생하지 않은 메모리 칩의 전력 모드를 저전력 모드로 전환하는 단계는, 리텐션 제어 신호에 따라 상기 메모리 칩의 전력 모드를 리텐션 모드 또는 전력 차단 모드로 설정하는 단계를 포함하는, 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    하나의 메모리 블록에 포함되는 모든 메모리 칩이 상기 리텐션 모드로 설정되는 경우, 상기 메모리 블록에 인가되는 셀 전압을 감소시키는 단계를 더 포함하는 메모리 장치의 동작 방법.
  19. 제17항에 있어서,
    하나의 메모리 블록에 포함되는 모든 메모리 칩이 상기 전력 차단 모드로 설정되는 경우, 상기 메모리 블록에 셀 전압의 인가를 중단하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  20. 제17항에 있어서,
    하나의 메모리 블록에 포함되는 모든 메모리 칩이 상기 저전력 모드로 설정되는 경우, 상기 메모리 블록에 대해 클럭 게이팅을 수행하는 단계를 더 포함하는 메모리 장치의 동작 방법.
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