KR20200033690A - 파워다운모드를 제공하는 반도체장치 및 이를 사용하여 파워다운모드를 제어하는 방법 - Google Patents

파워다운모드를 제공하는 반도체장치 및 이를 사용하여 파워다운모드를 제어하는 방법 Download PDF

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Abstract

반도체장치는 파워다운진입신호 및 리셋신호를 토대로 동작구간신호를 생성하는 동작구간신호생성회로; 및 상기 동작구간신호를 토대로 리셋동작이 수행되어 파워다운모드에 진입하는 경우 전원전압의 공급을 유지하기 위한 전원스위치제어신호를 생성하는 전원스위치제어신호생성회로를 포함한다.

Description

파워다운모드를 제어하는 방법을 수행하는 반도체장치{SEMICONDUCTOR DEVICE EXECUTING A METHOD FOR CONTROLLING A POWER DOWN MODE}
본 발명은 파워다운모드를 제공할 수 있는 반도체장치에 관한 것이다.
반도체장치는 적은 전원을 소모하면서도 높은 셀 용량과 빠른 속도를 가지는 것을 목적으로 설계된다. 따라서 대부분의 반도체장치는 데이터 억세스 동작을 수행하지 않을 때에는 구동전류를 최소한으로 소모하는 파워다운모드를 가지고 있다.
반도체장치는 파워다운모드에 진입하는 경우 전원전압의 공급을 차단하거나 클럭의 전달을 차단하여 구동전류의 소모를 최대한 억제한다.
본 발명은 파워다운모드를 제어하는 방법을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 파워다운진입신호 및 리셋신호를 토대로 동작구간신호를 생성하는 동작구간신호생성회로; 및 상기 동작구간신호를 토대로 리셋동작이 수행되어 파워다운모드에 진입하는 경우 전원전압의 공급을 유지하기 위한 전원스위치제어신호를 생성하는 전원스위치제어신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 리셋동작이 수행되어 파워다운모드에 진입하는 경우 전원전압의 공급을 유지하기 위한 전원스위치제어신호를 생성하는 전원스위치제어신호생성회로; 및 상기 파워다운모드에 진입하는 경우 버퍼회로를 활성화하고, 상기 파워다운모드에서 탈출하는 경우 상기 버퍼회로를 비활성화하기 위한 파워다운제어신호를 생성하는 파워다운제어신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 리셋동작이 수행되어 파워다운모드에 진입하는 경우 버퍼회로를 비활성화하고, 리셋동작을 수행하는 논리회로에 전원전압의 공급을 유지하는 단계; 및 상기 파워다운모드에서 탈출하는 경우 상기 버퍼회로를 활성화하는 단계를 포함하는 파워다운모드를 제어하는 방법을 제공한다.
본 발명에 의하면 리셋동작에 의해 파워다운모드에 진입하더라도 리셋동작 시 사용되는 논리회로에 전원전압의 공급을 유지함으로써, 리셋동작을 안정적으로 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 커맨드 또는 리셋신호에 의해 파워다운모드에 진입하고, 칩선택신호가 토글링될 때 파워다운모드에서 탈출함으로써, 클럭인에이블신호 없이 파워다운모드에 안정적으로 진입 및 탈출할 수 있는 효과도 있다.
또한, 본 발명에 의하면 파워다운모드에서 탈출한 후 모드레지스터라이트커맨드가 입력되는 경우 리셋동작 시 사용되는 논리회로에 전원전압의 공급을 차단함으로써, 리셋동작이 수행되는 구간을 충분히 확보할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 파워다운진입신호생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 동작구간신호생성회로의 일 실시예에 따른 회로도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 파워다운제어신호생성회로의 일 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 버퍼회로의 일 실시예에 따른 회로도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 전원스위치제어신호생성회로의 일 실시예에 따른 회로도이다.
도 7은 도 1에 도시된 반도체장치에 포함된 동작회로의 일 실시예에 따른 회로도이다.
도 8은 도 1 내지 도 7에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1 내지 도 7에 도시된 반도체장치의 동작을 설명하기 위한 플로우차트이다.
도 10은 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 11은 도 1 및 도 10에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치(1)는 커맨드디코더(11), 파워다운진입신호생성회로(12), 동작구간신호생성회로(13), 파워다운제어신호생성회로(14), 버퍼회로(15), 전원스위치제어신호생성회로(16) 및 동작회로(17)를 포함할 수 있다.
커맨드디코더(11)는 커맨드(CMD<1:L>)를 디코딩하여 모드레지스터라이트커맨드(EMRW) 및 파워다운커맨드(PDEB)를 발생시킬 수 있다. 모드레지스터라이트커맨드(EMRW)는 모드레지스터라이트 동작을 위해 발생될 수 있다. 파워다운커맨드(PDEB)는 파워다운모드에 진입(entry)하기 위해 발생될 수 있다. 모드레지스터라이트커맨드(EMRW)는 실시예에 따라서 다양한 방식으로 발생될 수 있다. 예를 들어, 모드레지스터라이트커맨드(EMRW)는 로직하이레벨의 펄스로 발생될 수 있다. 모드레지스터라이트커맨드(EMRW)를 발생시기기 위한 커맨드(CMD<1:L>)의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다. 파워다운커맨드(PDEB)는 실시예에 따라서 다양한 방식으로 발생될 수 있다. 예를 들어, 파워다운커맨드(PDEB)는 로직로우레벨의 펄스로 발생될 수 있다. 파워다운커맨드(PDEB)를 발생시기기 위한 커맨드(CMD<1:L>)의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다. 커맨드(CMD<1:L>)의 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다. L은 자연수로 설정될 수 있다.
파워다운진입신호생성회로(12)는 파워다운커맨드(PDEB) 및 리셋신호(RSTB)를 토대로 파워다운진입신호(PD_ENT)를 발생시킬 수 있다. 파워다운진입신호생성회로(12)는 파워다운모드에 진입하기 위해 파워다운커맨드(PDEB)가 발생하거나 리셋동작을 위해 리셋신호(RSTB)가 발생하는 경우 파워다운진입신호(PD_ENT)를 발생시킬 수 있다. 리셋동작은 반도체장치(1)에 전원전압(VDD)이 공급되기 시작하는 초기동작 시 내부노드들의 로직레벨을 설정하는 초기화동작 등을 위해 수행될 수 있다. 리셋신호(RSTB)는 실시예에 따라서 다양한 방식으로 발생될 수 있다. 예를 들어, 리셋신호(RSTB)는 로직로우레벨의 펄스로 발생될 수 있다. 파워다운진입신호(PD_ENT)는 파워다운모드에 진입하거나 리셋동작이 수행되는 경우 발생될 수 있다. 파워다운진입신호(PD_ENT)는 실시예에 따라서 다양한 방식으로 발생될 수 있다. 예를 들어, 파워다운진입신호(PD_ENT)는 로직하이레벨의 펄스로 발생될 수 있다. 파워다운진입신호생성회로(12)의 보다 구체적인 구성 및 동작에 대한 설명은 도 2를 참고하여 후술한다.
동작구간신호생성회로(13)는 파워다운진입신호(PD_ENT), 리셋신호(RSTB), 칩선택신호(CS) 및 동작구간신호(CSE)를 토대로 동작구간신호(CSE)를 생성할 수 있다. 동작구간신호생성회로(13)는 파워다운모드에 진입하여 파워다운진입신호(PD_ENT)가 발생하는 경우 제1 로직레벨을 갖는 동작구간신호(CSE)를 생성할 수 있다. 동작구간신호생성회로(13)는 리셋동작을 수행하기 위해 리셋신호(RSTB)가 발생하는 경우 제1 로직레벨을 갖는 동작구간신호(CSE)를 생성할 수 있다. 동작구간신호생성회로(13)는 칩선택신호(CS)가 토글링하여 파워다운모드에서 탈출(exit)하는 경우 제2 로직레벨을 갖는 동작구간신호(CSE)를 생성할 수 있다. 칩선택신호(CS)는 반도체장치(1)의 외부에 위치한 메모리컨트롤러(도 11의 1002)에서 인가될 수 있다. 칩선택신호(CS)는 반도체장치(1)를 포함한 칩이 선택되는 경우 발생되는 신호로 구현될 수 있다. 본 실시예에서 제1 로직레벨은 로직로우레벨로 설정되고 제2 로직레벨은 로직하이레벨로 설정될 수 있다. 실시예에 따라서 제1 및 제2 로직레벨은 다양한 로직레벨로 설정될 수 있다. 동작구간신호생성회로(13)의 보다 구체적인 구성 및 동작에 대한 설명은 도 3을 참고하여 후술한다.
파워다운제어신호생성회로(14)는 동작구간신호(CSE)를 버퍼링하여 파워다운제어신호(PWDDB)를 생성할 수 있다. 동작구간신호(CSE)의 로직레벨은 파워다운제어신호(PWDDB)의 로직레벨과 동일하게 설정될 수 있다. 실시예에 따라서 파워다운제어신호(PWDDB)와 동작구간신호(CSE)의 로직레벨이 다르게 설정될 수도 있다. 파워다운제어신호생성회로(14)의 보다 구체적인 구성 및 동작에 대한 설명은 도 4를 참고하여 후술한다.
버퍼회로(15)는 파워다운제어신호(PWDDB)를 토대로 입력신호(SIN)를 버퍼링하여 출력신호(SOUT)를 생성할 수 있다. 버퍼회로(15)는 파워다운제어신호(PWDDB)가 제2 로직레벨인 경우 입력신호(SIN)를 버퍼링하는 동작을 활성화할 수 있다. 버퍼회로(15)는 파워다운제어신호(PWDDB)가 제1 로직레벨인 경우 입력신호(SIN)를 버퍼링하는 동작을 비활성화할 수 있다. 본 실시예에서 제1 로직레벨은 로직로우레벨로 설정되고 제2 로직레벨은 로직하이레벨로 설정될 수 있다. 실시예에 따라서 제1 및 제2 로직레벨은 다양한 로직레벨로 설정될 수 있다. 버퍼회로(15)의 보다 구체적인 구성 및 동작에 대한 설명은 도 5를 참고하여 후술한다.
전원스위치제어신호생성회로(16)는 모드레지스터라이트커맨드(EMRW), 리셋신호(RSTB) 및 동작구간신호(CSE)를 토대로 전원스위치제어신호(PWD_SW)를 생성할 수 있다. 전원스위치제어신호생성회로(16)는 리셋동작이 수행되어 리셋신호(RSTB)가 발생하는 경우 제2 로직레벨의 전원스위치제어신호(PWD_SW)를 생성할 수 있다. 전원스위치제어신호생성회로(16)는 파워다운모드에 진입하여 동작구간신호(CSE)가 제1 로직레벨을 갖는 경우 제2 로직레벨의 전원스위치제어신호(PWD_SW)를 생성할 수 있다. 전원스위치제어신호생성회로(16)는 파워다운모드에서 탈출하여 동작구간신호(CSE)가 제2 로직레벨을 갖는 상태에서 모드레지스터라이트커맨드(EMRW)가 발생하는 경우 제1 로직레벨의 전원스위치제어신호(PWD_SW)를 생성할 수 있다. 전원스위치제어신호생성회로(16)의 보다 구체적인 구성 및 동작에 대한 설명은 도 6을 참고하여 후술한다.
동작회로(17)는 전원스위치제어신호(PWD_SW)를 토대로 전원라인(도 7의 PSL)에 전원전압(VDD)의 공급 여부를 제어할 수 있다. 동작회로(17)는 전원스위치제어신호(PWD_SW)가 제1 로직레벨인 경우 전원라인(도 7의 PSL)에 전원전압(VDD)의 공급을 차단할 수 있다. 동작회로(17)는 전원스위치제어신호(PWD_SW)가 제2 로직레벨인 경우 전원라인(도 7의 PSL)에 전원전압(VDD)을 공급할 수 있다. 동작회로(17)의 보다 구체적인 구성 및 동작에 대한 설명은 도 7을 참고하여 후술한다.
도 2를 참고하면 파워다운진입신호생성회로(12)는 낸드게이트(NAND12)를 포함할 수 있다. 낸드게이트(NAND12)는 파워다운커맨드(PDEB) 및 리셋신호(RSTB)를 입력받아 부정논리곱 연산을 수행할 수 있다. 파워다운진입신호생성회로(12)는 파워다운모드에 진입하기 위해 파워다운커맨드(PDEB)가 로직로우레벨의 펄스로 발생하거나 리셋동작을 위해 리셋신호(RSTB)가 로직로우레벨의 펄스로 발생하는 경우 파워다운진입신호(PD_ENT)를 로직하이레벨로 발생시킬 수 있다.
도 3을 참고하면 동작구간신호생성회로(13)는 래치신호생성회로(21), 풀업신호생성회로(22) 및 동작구간신호출력회로(23)를 포함할 수 있다.
래치신호생성회로(21)는 인버터들(IV20, IV21, IV22), NMOS 트랜지스터(N21) 및 PMOS 트랜지스터(P21)를 포함할 수 있다. 인버터(IV20)는 동작구간신호(CSE)를 반전버퍼링하여 출력할 수 있다. NMOS 트랜지스터(N21)는 노드(nd21)와 접지전압(VSS) 사이에 연결되어 파워다운진입신호(PD_ENT)가 발생하는 경우 턴온되어 노드(nd21)를 접지전압(VSS)으로 구동할 수 있다. PMOS 트랜지스터(P21)는 전원전압(VDD)과 노드(nd21) 사이에 연결되어 인버터(IV20)의 출력신호가 로직로우레벨인 경우 턴온되어 노드(nd21)를 전원전압(VDD)으로 구동할 수 있다. 인버터(IV21)는 노드(nd21)의 신호를 반전버퍼링하여 래치신호(LAT)로 출력할 수 있다. 인버터(IV22)는 래치신호(LAT)를 반전버퍼링하여 노드(nd21)로 출력할 수 있다.
래치신호생성회로(21)는 파워다운진입신호(PD_ENT) 및 동작구간신호(CSE)를 토대로 래치신호(LAT)를 생성할 수 있다. 래치신호생성회로(21)는 파워다운모드에 진입하여 파워다운진입신호(PD_ENT)가 로직하이레벨로 발생하는 경우 로직하이레벨을 갖는 래치신호(LAT)를 생성할 수 있다. 래치신호생성회로(21)는 파워다운모드에서 탈출하여 로직하이레벨을 갖는 동작구간신호(CSE)가 입력되는 경우 로직로우레벨을 갖는 래치신호(LAT)를 생성할 수 있다.
풀업신호생성회로(22)는 낸드게이트들(NAND21, NAND22), 인버터들(IV23~IV26), 노어게이트들(NOR21, NOR22) 및 전달게이트들(T21, T22)을 포함할 수 있다. 낸드게이트(NAND21)는 래치신호(LAT), 리셋신호(RSTB) 및 동작구간신호(CSE)를 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV23)는 낸드게이트(NAND21)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV24)는 칩선택신호(CS)를 반전버퍼링하여 반전칩선택신호(CSB)를 출력할 수 있다. 전달게이트(T21)는 칩선택신호(CS)가 로직로우레벨인 경우 턴온되어 인버터(IV23)의 출력신호를 노어게이트(NOR21)로 전달할 수 있다. 노어게이트(NOR21)는 전달게이트(T21)를 통해 전달된 신호와 동작구간신호(CSE)를 입력받아 부정논리합 연산을 수행할 수 있다. 인버터(IV25)는 칩선택신호(CS)가 로직하이레벨인 경우 노어게이트(NOR21)의 출력신호를 노어게이트(NOR21)의 입력노드로 피드백할 수 있다. 전달게이트(T22)는 칩선택신호(CS)가 로직하이레벨인 경우 턴온되어 노어게이트(NOR21)의 출력신호를 노어게이트(NOR22)로 전달할 수 있다. 인버터(IV26)는 칩선택신호(CS)가 로직로우레벨인 경우 노어게이트(NOR22)의 출력신호를 노어게이트(NOR22)의 입력노드로 피드백할 수 있다. 낸드게이트(NAND22)는 래치신호(LAT) 및 노어게이트(NOR22)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 풀업신호(PU)를 생성할 수 있다.
풀업신호생성회로(22)는 파워다운모드에 진입하여 래치신호(LAT)가 로직하이레벨로 생성된 상태에서 리셋신호(RSTB) 및 반전동작구간신호(CSEB)가 로직하이레벨로 설정된 후 칩선택신호(CS)가 토글링하여 로직로우레벨에서 로직하이레벨로 천이하는 경우 로직로우레벨의 풀업신호(PU)를 생성할 수 있다.
동작구간신호출력회로(23)는 PMOS 트랜지스터(P22), NMOS 트랜지스터(N22), 인버터들(IV27~IV30) 및 낸드게이트(NAND23)을 포함할 수 있다. NMOS 트랜지스터(N22)는 노드(nd22)와 접지전압(VSS) 사이에 연결되어 파워다운진입신호(PD_ENT)가 발생하는 경우 턴온되어 노드(nd22)를 접지전압(VSS)으로 구동할 수 있다. PMOS 트랜지스터(P22)는 전원전압(VDD)과 노드(nd22) 사이에 연결되어 풀업신호(PU)가 로직로우레벨인 경우 턴온되어 노드(nd22)를 전원전압(VDD)으로 구동할 수 있다. 인버터(IV27)는 노드(nd22)의 신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV28)는 인버터(IV27)의 출력신호를 반전버퍼링하여 노드(nd22)로 출력할 수 있다. 인버터(IV29)는 인버터(IV27)의 출력신호를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND23)는 인버터(IV29)의 출력신호와 리셋신호(RSTB)를 입력받아 부정논리곱 연산을 수행하여 반전동작구간신호(CSEB)를 생성할 수 있다. 인버터(IV23)는 반전동작구간신호(CSEB)를 반전버퍼링하여 동작구간신호(CSE)로 출력할 수 있다.
동작구간신호출력회로(23)는 파워다운모드에 진입하여 파워다운진입신호(PD_ENT)가 로직하이레벨로 발생하는 경우 로직하이레벨을 갖는 반전동작구간신호(CSEB)와 로직로우레벨을 갖는 동작구간신호(CSE)를 생성할 수 있다. 동작구간신호출력회로(23)는 파워다운모드에서 탈출하여 로직로우레벨의 풀업신호(PU)가 생성되는 경우 로직로우레벨을 갖는 반전동작구간신호(CSEB)와 로직하이레벨을 갖는 동작구간신호(CSE)를 생성할 수 있다.
도 4를 참고하면 파워다운제어신호생성회로(14)는 인버터들(IV31, IV32)을 포함할 수 있다. 인버터(IV31)는 동작구간신호(CSE)를 반전버퍼링하여 출력할 수 있다. 인버터(IV32)는 인버터(IV31)의 신호를 반전버퍼링하여 출력할 수 있다. 파워다운제어신호생성회로(14)는 동작구간신호(CSE)를 버퍼링하여 파워다운제어신호(PWDDB)를 생성할 수 있다. 파워다운제어신호(PWDDB)의 로직레벨은 동작구간신호(CSE)의 로직레벨과 동일하게 생성될 수 있다.
도 5를 참고하면 버퍼회로(15)는 선택입력회로(31) 및 출력래치회로(32)를 포함할 수 있다. 선택입력회로(31)는 PMOS 트랜지스터(P31)와 NMOS 트랜지스터들(N31, N32)를 포함할 수 있다. PMOS 트랜지스터(P31)는 전원전압(VDD)과 노드(nd31) 사이에 연결되어 로직로우레벨의 입력신호(SIN)가 입력되는 경우 턴온되어 노드(nd31)를 전원전압(VDD)으로 구동할 수 있다. NMOS 트랜지스터들(N31)는 노드(nd31)와 노드(nd32) 사이에 연결되어 로직하이레벨의 입력신호(SIN)가 입력되는 경우 턴온될 수 있다. NMOS 트랜지스터들(N32)는 노드(nd32)와 접지전압(VSS) 사이에 연결되어 로직하이레벨의 파워다운제어신호(PWDDB)가 입력되는 경우 노드(nd32)를 접지전압(VSS)으로 구동할 수 있다. 출력래치회로(32)는 인버터들(IV33, IV34)을 포함할 수 있다. 인버터(IV33)는 노드(nd31)의 신호를 반전버퍼링하여 출력신호(SOUT)로 출력할 수 있다. 인버터(IV34)는 출력신호(SOUT)를 반전버퍼링하여 노드(nd31)로 출력할 수 있다.
버퍼회로(15)는 파워다운모드에 진입하지 않거나 파워다운모드에서 탈출한 경우 로직하이레벨로 설정되는 파워다운제어신호(PWDDB)을 입력받는다. 버퍼회로(15)는 파워다운제어신호(PWDDB)가 로직하이레벨인 경우 입력신호(SIN)를 버퍼링하여 출력신호(SOUT)를 생성하는 동작을 활성화할 수 있다. 버퍼회로(15)는 파워다운모드에 진입한 경우 로직로우레벨로 설정되는 파워다운제어신호(PWDDB)을 입력받는다. 버퍼회로(15)는 파워다운제어신호(PWDDB)가 로직로우레벨인 경우 입력신호(SIN)를 버퍼링하는 동작을 비활성화할 수 있다.
도 6을 참고하면 전원스위치제어신호생성회로(16)는 입력구동회로(41), 래치회로(42) 및 전원스위치제어신호출력회로(43)를 포함할 수 있다. 입력구동회로(41)는 PMOS 트랜지스터(P41)와 NMOS 트랜지스터들(N41)를 포함할 수 있다. PMOS 트랜지스터(P41)는 리셋동작을 수행하기 위해 로직로우레벨의 리셋신호(RSTB)가 입력되는 경우 턴온되어 노드(nd41)를 전원전압(VDD)으로 구동할 수 있다. NMOS 트랜지스터(N41)는 모드레지스터라이트동작을 위해 로직하이레벨의 모드레지스터라이트커맨드(EMRW)가 발생하는 경우 턴온되어 노드(nd41)를 접지전압(VSS)으로 구동할 수 있다. 래치회로(42)는 인버터들(IV41, IV42)을 포함할 수 있다. 인버터(IV41)는 노드(nd41)의 신호를 반전버퍼링하여 노드(nd42)로 출력할 수 있다. 인버터(IV42)는 노드(nd42)의 신호를 반전버퍼링하여 노드(nd41)로 출력할 수 있다. 전원스위치제어신호출력회로(43)는 낸드게이트들(NAND41, NAND42)과 인버터(IV43)를 포함할 수 있다. 낸드게이트(NAND41)는 노드(nd42)의 신호 및 리셋신호(RSTB)를 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV43)는 낸드게이트(NAND41)의 출력신호를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND42)는 인버터(IV43)의 출력신호 및 동작구간신호(CSE)를 입력받아 부정논리곱 연산을 수행할 수 있다.
전원스위치제어신호생성회로(16)는 리셋동작이 수행되어 리셋신호(RSTB)가 로직로우레벨로 발생하는 경우 로직하이레벨의 전원스위치제어신호(PWD_SW)를 생성할 수 있다. 전원스위치제어신호생성회로(16)는 파워다운모드에 진입하여 동작구간신호(CSE)가 로직로우레벨을 갖는 경우 로직하이레벨의 전원스위치제어신호(PWD_SW)를 생성할 수 있다. 전원스위치제어신호생성회로(16)는 파워다운모드에서 탈출하여 동작구간신호(CSE)가 로직하이레벨을 갖는 상태에서 모드레지스터라이트커맨드(EMRW)가 로직하이레벨로 발생하는 경우 로직로우레벨의 전원스위치제어신호(PWD_SW)를 생성할 수 있다.
도 7을 참고하면 동작회로(17)는 전원스위치회로(51) 및 논리회로(52)를 포함할 수 있다. 전원스위치회로(51)는 인버터(IV51)와 PMOS 트랜지스터(P51)를 포함할 수 있다. 인버터(IV51)는 전원스위치제어신호(PWD_SW)를 반전버퍼링하여 출력할 수 있다. PMOS 트랜지스터(P51)는 전원전압(VDD)과 전원라인(PSL) 사이에 연결되어 로직하이레벨의 전원스위치제어신호(PWD_SW)가 입력되는 경우 턴온되어 전원라인(PSL)에 전원전압(VDD)을 공급할 수 있다. 논리회로(52)는 전원라인(PSL)과 접지전압(VSS) 사이에 연결되어 전원라인(PSL)을 통해 전원전압(VDD)이 공급되는 경우 리셋동작에 필요한 내부동작을 수행할 수 있다.
동작회로(17)는 전원스위치제어신호(PWD_SW)가 로직로우레벨인 경우 전원라인(PSL)에 전원전압(VDD)의 공급을 차단할 수 있다. 동작회로(17)는 전원스위치제어신호(PWD_SW)가 로직하이레벨인 경우 전원라인(PSL)에 전원전압(VDD)을 공급할 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치(1)의 동작을 도 8 및 도 9를 참고하여 살펴보면 다음과 같다.
도 8을 참고하면 반도체장치(1)에서 리셋동작이 수행되어 파워다운모드에 진입하는 동작, 리셋동작이 종료된 후 칩선택신호(CS)가 토글링하여 파워다운모드에서 탈출하는 동작, 모드레지스터라이트커맨드(EMRW)가 발생하여 전원라인(PSL)에 전원전압(VDD)의 공급이 차단되는 동작 및 파워다운커맨드(PDEB)가 발생하여 다시 파워다운모드에 진입하는 동작을 확인할 수 있다.
도 8에 도시된 바와 같이, 리셋동작이 수행되어 리셋신호(RSTB)가 로직로우레벨로 발생되면 파워다운모드에 진입하여 동작구간신호(CSE)가 로직하이레벨에서 로직로우레벨로 천이한다. 로직로우레벨의 동작구간신호(CSE)에 의해 파워다운제어신호(PWDDB)가 로직하이레벨에서 로직로우레벨로 천이함으로써, 버퍼회로(15)의 동작을 비활성화시킬 수 있다. 리셋동작에 따라 동작구간신호(CSE)가 로직로우레벨로 천이하더라도 전원스위치제어신호(PWD_SW)는 로직하이레벨을 유지하므로 전원라인(PSL)을 통해 논리회로(52)에 전원전압(VDD)이 공급된다. 본 발명의 일 실시예에 따른 반도체장치(1)는 리셋동작이 수행되어 파워다운모드에 진입하더라도 리셋동작을 수행하는 논리회로(52)에 전원전압(VDD)의 공급을 유지함으로써 안정적인 리셋동작이 수행되도록 한다.
도 8에 도시된 바와 같이, 리셋동작이 종료되어 리셋신호(RSTB)가 로직하이레벨로 설정된 후 칩선택신호(CS)가 토글링하면 동작구간신호(CSE)가 로직로우레벨에서 로직하이레벨로 천이하여 파워다운모드에서 탈출하게 된다. 파워다운커맨드(PDEB)가 발생된 후 칩선택신호(CS)가 토글링하는 경우에도 동작구간신호(CSE)가 로직로우레벨에서 로직하이레벨로 천이하여 파워다운모드에서 탈출하게 된다. 로직하이레벨의 동작구간신호(CSE)에 의해 파워다운제어신호(PWDDB)가 로직로우레벨에서 로직하이레벨로 천이함으로써, 버퍼회로(15)의 동작을 활성화시킬 수 있다. 또한, 전원스위치제어신호(PWD_SW)는 로직하이레벨을 유지하므로 전원라인(PSL)을 통해 논리회로(52)에 전원전압(VDD)이 공급된다. 본 발명의 일 실시예에 따른 반도체장치(1)는 리셋신호(RSTB) 또는 파워다운커맨드(PDEB)가 발생하는 경우 파워다운모드에 안정적으로 진입하고, 리셋신호(RSTB) 또는 파워다운커맨드(PDEB)가 발생된 후 칩선택신호(CS)의 토글링에 의해 파워다운모드에서 안정적으로 탈출한다.
도 8에 도시된 바와 같이, 파워다운모드에서 탈출하여 동작구간신호(CSE)가 로직로우레벨에서 로직하이레벨로 천이한 후 모드레지스터라이트커맨드(EMRW)가 발생되면 전원스위치제어신호(PWD_SW)가 로직하이레벨에서 로직로우레벨로 천이하여 전원라인(PSL)을 통해 논리회로(52)에 전원전압(VDD)이 공급되는 것이 차단된다. 본 발명의 일 실시예에 따른 반도체장치(1)는 파워다운모드에서 탈출하더라도 모드레지스터라이트커맨드(EMRW)가 발생될 때까지 논리회로(52)에 전원전압(VDD)이 공급되는 것을 유지함으로써 리셋동작이 수행되는 구간을 충분히 확보할 수 있다.
도 9를 참고하여 본 발명의 일 실시예에 따른 반도체장치(1)의 동작을 순차적으로 살펴보되, 리셋동작에 따른 파워다운모드 진입단계(S1), 리셋동작이 종료된 후 파워다운모드 탈출단계(S2) 및 전원전압 공급 차단단계(S3)로 나누어 살펴보면 다음과 같다.
이하, 리셋동작에 따른 파워다운모드 진입단계(S1)를 구체적으로 살펴본다.
도 9에 도시된 바와 같이, 리셋동작이 수행(S11)되면 리셋신호(RSTB)가 발생하여 파워다운커맨드(PDEB)를 발생시키므로 파워다운모드에 진입한다.(S12) 파워다운모드에 진입하여 로직하이레벨에서 로직로우레벨로 천이하는 동작구간신호(CSE)에 의해 파워다운제어신호(PWDDB)가 로직하이레벨에서 로직로우레벨로 천이함으로써, 버퍼회로(15)의 동작을 비활성화시키고, 로직하이레벨을 유지하는 전원스위치제어신호(PWD_SW)에 의해 전원라인(PSL)을 통해 논리회로(52)에 전원전압(VDD)의 공급이 유지된다.(S13)
이하, 리셋동작이 종료된 후 파워다운모드 탈출단계(S2)를 구체적으로 살펴본다.
도 9에 도시된 바와 같이, 리셋동작이 종료(S21)되고, 칩선택신호(CS)가 토글링(S22)하면 동작구간신호(CSE)가 로직로우레벨에서 로직하이레벨로 천이하여 파워다운모드에서 탈출하게 된다.(S23) 파워다운제어신호(PWDDB)가 동작구간신호(CSE)에 의해 로직로우레벨에서 로직하이레벨로 천이함으로써, 버퍼회로(15)의 동작이 활성화된다.(S24)
이하, 전원전압 공급 차단단계(S3)를 구체적으로 살펴본다.
도 9에 도시된 바와 같이, 파워다운모드에서 탈출하여 동작구간신호(CSE)가 로직로우레벨에서 로직하이레벨로 천이한 후 모드레지스터라이트커맨드(EMRW)가 발생(S31)되면 전원스위치제어신호(PWD_SW)가 로직하이레벨에서 로직로우레벨로 천이하여 전원라인(PSL)을 통해 논리회로(52)에 전원전압(VDD)이 공급되는 것이 차단된다.(S3)
도 10에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 반도체장치(6)는 파워다운진입신호생성회로(61), 동작구간신호생성회로(62), 파워다운제어신호생성회로(63), 버퍼회로(64), 전원스위치제어신호생성회로(65) 및 동작회로(66)를 포함할 수 있다.
파워다운진입신호생성회로(61)는 제1 외부제어신호(EXS1) 및 리셋신호(RSTB)를 토대로 파워다운진입신호(PD_ENT)를 발생시킬 수 있다. 파워다운진입신호생성회로(61)는 파워다운모드에 진입하기 위해 제1 외부제어신호(EXS1)가 입력되거나 리셋동작을 위해 리셋신호(RSTB)가 발생하는 경우 파워다운진입신호(PD_ENT)를 발생시킬 수 있다. 제1 외부제어신호(EXS1)는 파워다운모드에 진입하기 위해 반도체장치(6)의 외부에서 인가될 수 있다. 실시예에 따라서 제1 외부제어신호(EXS1)는 메모리컨트롤러(도 11의 1002) 또는 테스트장치(미도시)에서 인가되도록 구현될 수 있다. 리셋동작은 반도체장치(6)에 전원전압(VDD)이 공급되기 시작하는 초기동작 시 내부노드들의 로직레벨을 설정하는 초기화동작 등을 위해 수행될 수 있다. 리셋신호(RSTB)는 실시예에 따라서 다양한 방식으로 발생될 수 있다. 예를 들어, 리셋신호(RSTB)는 로직로우레벨의 펄스로 발생될 수 있다. 파워다운진입신호(PD_ENT)는 파워다운모드에 진입하거나 리셋동작이 수행되는 경우 발생될 수 있다. 파워다운진입신호(PD_ENT)는 실시예에 따라서 다양한 방식으로 발생될 수 있다. 예를 들어, 파워다운진입신호(PD_ENT)는 로직하이레벨의 펄스로 발생될 수 있다.
동작구간신호생성회로(62)는 파워다운진입신호(PD_ENT), 리셋신호(RSTB), 칩선택신호(CS) 및 동작구간신호(CSE)를 토대로 동작구간신호(CSE)를 생성할 수 있다. 동작구간신호생성회로(62)는 파워다운모드에 진입하여 파워다운진입신호(PD_ENT)가 발생하는 경우 제1 로직레벨을 갖는 동작구간신호(CSE)를 생성할 수 있다. 동작구간신호생성회로(62)는 리셋동작을 수행하기 위해 리셋신호(RSTB)가 발생하는 경우 제1 로직레벨을 갖는 동작구간신호(CSE)를 생성할 수 있다. 동작구간신호생성회로(62)는 칩선택신호(CS)가 토글링하여 파워다운모드에서 탈출(exit)하는 경우 제2 로직레벨을 갖는 동작구간신호(CSE)를 생성할 수 있다. 칩선택신호(CS)는 반도체장치(6)의 외부에 위치한 메모리컨트롤러(도 11의 1002)에서 인가될 수 있다. 칩선택신호(CS)는 반도체장치(6)를 포함한 칩이 선택되는 경우 발생되는 신호로 구현될 수 있다. 본 실시예에서 제1 로직레벨은 로직로우레벨로 설정되고 제2 로직레벨은 로직하이레벨로 설정될 수 있다. 실시예에 따라서 제1 및 제2 로직레벨은 다양한 로직레벨로 설정될 수 있다.
파워다운제어신호생성회로(63)는 동작구간신호(CSE)를 버퍼링하여 파워다운제어신호(PWDDB)를 생성할 수 있다. 동작구간신호(CSE)의 로직레벨은 파워다운제어신호(PWDDB)의 로직레벨과 동일하게 설정될 수 있다. 실시예에 따라서 파워다운제어신호(PWDDB)와 동작구간신호(CSE)의 로직레벨이 다르게 설정될 수도 있다.
버퍼회로(64)는 파워다운제어신호(PWDDB)를 토대로 입력신호(SIN)를 버퍼링하여 출력신호(SOUT)를 생성할 수 있다. 버퍼회로(64)는 파워다운제어신호(PWDDB)가 제2 로직레벨인 경우 입력신호(SIN)를 버퍼링하는 동작을 활성화할 수 있다. 버퍼회로(64)는 파워다운제어신호(PWDDB)가 제1 로직레벨인 경우 입력신호(SIN)를 버퍼링하는 동작을 비활성화할 수 있다. 본 실시예에서 제1 로직레벨은 로직로우레벨로 설정되고 제2 로직레벨은 로직하이레벨로 설정될 수 있다. 실시예에 따라서 제1 및 제2 로직레벨은 다양한 로직레벨로 설정될 수 있다.
전원스위치제어신호생성회로(65)는 제2 외부제어신호(EXS2), 리셋신호(RSTB) 및 동작구간신호(CSE)를 토대로 전원스위치제어신호(PWD_SW)를 생성할 수 있다. 제2 외부제어신호(EXS2)는 반도체장치(6)의 외부에서 인가될 수 있다. 실시예에 따라서 제2 외부제어신호(EXS2)는 메모리컨트롤러(도 11의 1002) 또는 테스트장치(미도시)에서 인가되도록 구현될 수 있다. 전원스위치제어신호생성회로(65)는 리셋동작이 수행되어 리셋신호(RSTB)가 발생하는 경우 제2 로직레벨의 전원스위치제어신호(PWD_SW)를 생성할 수 있다. 전원스위치제어신호생성회로(65)는 파워다운모드에 진입하여 동작구간신호(CSE)가 제1 로직레벨을 갖는 경우 제2 로직레벨의 전원스위치제어신호(PWD_SW)를 생성할 수 있다. 전원스위치제어신호생성회로(65)는 파워다운모드에서 탈출하여 동작구간신호(CSE)가 제2 로직레벨을 갖는 상태에서 제2 외부제어신호(EXS2)가 발생하는 경우 제1 로직레벨의 전원스위치제어신호(PWD_SW)를 생성할 수 있다.
동작회로(66)는 전원스위치제어신호(PWD_SW)를 토대로 전원라인(PSL)에 전원전압(VDD)의 공급 여부를 제어할 수 있다. 동작회로(66)는 전원스위치제어신호(PWD_SW)가 제1 로직레벨인 경우 전원라인(PSL)에 전원전압(VDD)의 공급을 차단할 수 있다. 동작회로(66)는 전원스위치제어신호(PWD_SW)가 제2 로직레벨인 경우 전원라인(PSL)에 전원전압(VDD)을 공급할 수 있다.
앞서, 도 1 내지 도 10에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1 및 도 10에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 11에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 반도체장치 11: 커맨드디코더
12: 파워다운진입신호생성회로 13: 동작구간신호생성회로
14: 파워다운제어신호생성회로 15: 버퍼회로
16: 전원스위치제어신호생성회로 17: 동작회로
21: 래치신호생성회로 22: 풀업신호생성회로
23: 동작구간신호출력회로 31: 선택입력회로
32: 출력래치회로 41: 입력구동회로
42: 래치회로 43: 전원스위치제어신호출력회로
51: 전원스위치회로 52: 논리회로

Claims (20)

  1. 파워다운진입신호 및 리셋신호를 토대로 동작구간신호를 생성하는 동작구간신호생성회로; 및
    상기 동작구간신호를 토대로 리셋동작이 수행되어 파워다운모드에 진입하는 경우 전원전압의 공급을 유지하기 위한 전원스위치제어신호를 생성하는 전원스위치제어신호생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 파워다운진입신호는 상기 파워다운모드에 진입하기 위해 파워다운커맨드가 발생하거나 상기 리셋동작을 위해 상기 리셋신호가 발생하는 경우 발생되는 반도체장치.
  3. 제 2 항에 있어서, 상기 파워다운커맨드는 커맨드를 디코딩하여 생성되는 반도체장치.
  4. 제 1 항에 있어서, 상기 파워다운진입신호는 상기 파워다운모드에 진입하기 위해 외부제어신호가 입력되는 경우 발생되는 반도체장치.
  5. 제 1 항에 있어서, 상기 동작구간신호생성회로는 칩선택신호의 레벨이 천이하는 경우 상기 파워다운모드에서 탈출하기 위해 동작구간신호를 생성하는 반도체장치.
  6. 제 3 항에 있어서, 상기 동작구간신호는 상기 파워다운진입신호가 발생하거나 상기 리셋신호가 발생하는 경우 제1 로직레벨을 갖고, 상기 동작구간신호는 상기 리셋신호가 발생된 후 상기 칩선택신호의 레벨이 천이하는 경우 제2 로직레벨을 갖는 반도체장치.
  7. 제 1 항에 있어서, 상기 전원스위치제어신호생성회로는 상기 파워다운모드에서 탈출된 후 모드레지스터라이트커맨드가 발생하는 경우 상기 전원전압의 공급을 차단하기 위한 상기 전원스위치제어신호를 생성하는 반도체장치.
  8. 제 1 항에 있어서, 상기 모드레지스터라이트커맨드는 커맨드를 디코딩하여 생성되는 반도체장치.
  9. 제 1 항에 있어서, 상기 전원스위치제어신호생성회로는 상기 파워다운모드에서 탈출된 후 외부제어신호가 발생하는 경우 상기 전원전압의 공급을 차단하기 위한 상기 전원스위치제어신호를 생성하는 반도체장치.
  10. 제 1 항에 있어서,
    상기 파워다운모드에 진입하는 경우 버퍼회로를 활성화하고, 상기 파워다운모드에서 탈출하는 경우 상기 버퍼회로를 비활성화하기 위한 파워다운제어신호를 생성하는 파워다운제어신호생성회로를 더 포함하는 반도체장치.
  11. 리셋동작이 수행되어 파워다운모드에 진입하는 경우 전원전압의 공급을 유지하기 위한 전원스위치제어신호를 생성하는 전원스위치제어신호생성회로; 및
    상기 파워다운모드에 진입하는 경우 버퍼회로를 활성화하고, 상기 파워다운모드에서 탈출하는 경우 상기 버퍼회로를 비활성화하기 위한 파워다운제어신호를 생성하는 파워다운제어신호생성회로를 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 전원스위치제어신호생성회로는 상기 파워다운모드에서 탈출된 후 모드레지스터라이트커맨드가 발생하는 경우 상기 전원전압의 공급을 차단하기 위한 상기 전원스위치제어신호를 생성하는 반도체장치.
  13. 제 11 항에 있어서,
    파워다운진입신호 및 리셋신호를 토대로 동작구간신호를 생성하는 동작구간신호생성회로를 더 포함하되, 상기 전원스위치제어신호생성회로는 상기 동작구간신호를 토대로 상기 전원스위치제어신호를 생성하는 반도체장치.
  14. 제 13 항에 있어서, 상기 파워다운진입신호는 상기 파워다운모드에 진입하기 위해 파워다운커맨드가 발생하거나 상기 리셋신호가 발생하는 경우 발생되는 반도체장치.
  15. 제 13 항에 있어서, 상기 동작구간신호생성회로는 칩선택신호의 레벨이 천이하는 경우 상기 파워다운모드에서 탈출하기 위해 동작구간신호를 생성하는 반도체장치.
  16. 제 15 항에 있어서, 상기 동작구간신호는 상기 파워다운진입신호가 발생하거나 상기 리셋신호가 발생하는 경우 제1 로직레벨을 갖고, 상기 동작구간신호는 상기 리셋신호가 발생된 후 상기 칩선택신호의 레벨이 천이하는 경우 제2 로직레벨을 갖는 반도체장치.
  17. 리셋동작이 수행되어 파워다운모드에 진입하는 경우 버퍼회로를 비활성화하고, 리셋동작을 수행하는 논리회로에 전원전압의 공급을 유지하는 단계; 및
    상기 파워다운모드에서 탈출하는 경우 상기 버퍼회로를 활성화하는 단계를 포함하는 파워다운모드를 제어하는 방법.
  18. 제 17 항에 있어서, 상기 파워다운모드는 상기 리셋동작이 수행되거나 파워다운커맨드가 발생하는 경우 진입하는 파워다운모드를 제어하는 방법.
  19. 제 17 항에 있어서, 상기 리셋동작이 종료되고 칩선택신호의 레벨이 천이하는 경우 상기 파워다운모드에서 탈출하는 파워다운모드를 제어하는 방법.
  20. 제 17 항에 있어서, 상기 리셋동작이 종료되고 모드레지스터라이트커맨드가 발생되는 경우 상기 논리회로에 상기 전원전압의 공급을 차단하는 반도체장치.
KR1020180113300A 2018-09-20 2018-09-20 파워다운모드를 제공하는 반도체장치 및 이를 사용하여 파워다운모드를 제어하는 방법 KR20200033690A (ko)

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