KR20230109003A - 반도체장치 및 반도체시스템 - Google Patents

반도체장치 및 반도체시스템 Download PDF

Info

Publication number
KR20230109003A
KR20230109003A KR1020220004839A KR20220004839A KR20230109003A KR 20230109003 A KR20230109003 A KR 20230109003A KR 1020220004839 A KR1020220004839 A KR 1020220004839A KR 20220004839 A KR20220004839 A KR 20220004839A KR 20230109003 A KR20230109003 A KR 20230109003A
Authority
KR
South Korea
Prior art keywords
node
signal
address
boosting
word line
Prior art date
Application number
KR1020220004839A
Other languages
English (en)
Inventor
황정진
유성녀
최민준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020220004839A priority Critical patent/KR20230109003A/ko
Priority to US17/741,099 priority patent/US20230223061A1/en
Priority to CN202210785892.5A priority patent/CN116469430A/zh
Publication of KR20230109003A publication Critical patent/KR20230109003A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

반도체장치는 로우어드레스의 전압레벨을 부스팅하여 부스팅어드레스를 생성하고, 상기 로우어드레스 및 상기 부스팅어드레스를 토대로 제1 노드의 신호를 구동하는 어드레스입력회로; 및 상기 제1 노드의 신호를 토대로 제2 노드의 신호를 구동하고, 상기 제2 노드의 신호를 토대로 워드라인을 선택하기 위한 워드라인선택신호를 생성하는 워드라인선택신호생성회로를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 로우동작의 신뢰성을 향상시킬 수 있는 반도체장치 및 반도체시스템에 관한 것이다.
반도체장치는 메모리셀어레이에 데이터를 저장하거나 메모리셀어레이에 저장된 데이터를 출력하기 위해 로우동작 및 컬럼동작을 수행한다. 로우동작은 로우어드레스가 디코딩되어 메모리셀어레이에 포함된 워드라인들 중 적어도 하나를 선택하는 방식으로 수행되고, 컬럼동작은 컬럼어드레스가 디코딩되어 메모리셀어레이에 포함된 비트라인들 중 적어도 하나를 선택하는 방식으로 수행될 수 있다.
본 발명은 로우동작의 신뢰성을 향상시킬 수 있는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 로우어드레스의 전압레벨를 부스팅하여 부스팅어드레스를 생성하고, 상기 로우어드레스 및 상기 부스팅어드레스를 토대로 제1 노드의 신호를 구동하는 어드레스입력회로; 및 상기 제1 노드의 신호를 토대로 제2 노드의 신호를 구동하고, 상기 제2 노드의 신호를 토대로 워드라인을 선택하기 위한 워드라인선택신호를 생성하는 워드라인선택신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 로우어드레스를 토대로 제1 부스팅어드레스 및 제2 부스팅어드레스를 생성하고, 상기 로우어드레스 및 상기 제1 부스팅어드레스를 토대로 제1 노드의 신호를 구동하고, 상기 로우어드레스 및 상기 제2 부스팅어드레스를 토대로 제2 노드의 신호를 구동하는 어드레스입력회로; 상기 제1 노드의 신호를 토대로 제3 노드의 신호를 구동하고, 상기 제3 노드의 신호를 토대로 제1 워드라인을 선택하기 위한 제1 워드라인선택신호를 생성하는 제1 워드라인선택신호생성회로; 및 상기 제2 노드의 신호를 토대로 제4 노드의 신호를 구동하고, 상기 제4 노드의 신호를 토대로 제2 워드라인을 선택하기 위한 제2 워드라인선택신호를 생성하는 제2 워드라인선택신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 외부제어신호를 출력하는 컨트롤러; 및 상기 외부제어신호를 토대로 생성된 로우어드레스의 전압레벨을 부스팅하여 부스팅어드레스를 생성하고, 상기 로우어드레스 및 상기 부스팅어드레스를 토대로 제1 노드의 신호를 구동하며, 상기 제1 노드의 신호를 토대로 제2 노드의 신호를 구동하고, 상기 제2 노드의 신호를 토대로 워드라인을 선택하기 위한 워드라인선택신호를 생성하는 반도체장치를 포함하는 반도체시스템을 제공한다.
본 발명에 의하면 부스팅회로를 통해 로우어드레스의 전압레벨을 부스팅하여 생성된 부스팅어드레스를 어드레스입력회로의 MOS 트랜지스터에 인가함으로써, MOS 트랜지스터의 문턱전압이 증가하더라도 부스팅어드레스에 의해 MOS 트랜지스터가 턴온되는 타이밍이 늦어지는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 부스팅어드레스에 의해 로우동작에서 워드라인이 활성화되는 타이밍이 늦어지는 것을 방지함으로써, 로우동작과 컬럼동작 간의 타이밍차를 충분히 확보하여 로우동작 및 컬럼동작이 열화되는 것을 방지할 수 있는 효과도 있다.
또한, 본 발명에 의하면 저온상태에서 고온상태보다 높은 전압레벨을 갖는 소스전원을 토대로 워드라인을 구동함으로써, 저온상태에서 로우동작과 컬럼동작 간의 타이밍차를 충분히 확보하여 로우동작 및 컬럼동작이 열화되는 것을 방지할 수 있는 효과도 있다.
도 1은 본 발명의 일 예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 2는 본 발명의 일 예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 3은 본 발명의 일 예에 따른 로우디코더의 구성을 도시한 도면이다.
도 4는 본 발명의 다른 예에 따른 로우디코더의 구성을 도시한 도면이다.
도 5는 본 발명의 또 다른 예에 따른 로우디코더의 구성을 도시한 도면이다.
도 6은 본 발명의 일 예에 따른 소스전원생성회로의 회로도이다.
도 7 및 도 8은 소스전원생성회로의 동작을 설명하기 위한 회로도들이다.
도 9는 본 발명의 또 다른 예에 따른 로우디코더의 구성을 도시한 도면이다.
도 10은 본 발명의 일 예에 따른 전자시스템의 구성을 도시한 블록도이다.
도 11은 본 발명의 다른 예에 따른 전자시스템의 구성을 도시한 블록도이다.
다음의 실시예들의 기재에 있어서, "기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"을 갖는 신호에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"을 갖는 신호에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
"로직비트셋"은 신호에 포함된 비트들이 갖는 로직레벨들의 조합을 의미할 수 있다. 신호에 포함된 비트들 각각이 갖는 로직레벨이 변화될 때 신호의 로직비트셋이 다르게 설정될 수 있다. 예를 들어, 신호에 2 비트가 포함될 때 신호에 포함된 2 비트 각각의 로직레벨이 "로직로우레벨, 로직로우레벨"일 때 신호의 로직비트셋은 제1 로직비트셋으로 설정될 수 있고, 신호에 포함된 2 비트 각각의 로직레벨이 "로직로우레벨, 로직하이레벨"일 때 신호의 로직비트셋은 제2 로직비트셋으로 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 예에 따른 반도체시스템(1)의 구성을 도시한 블록도이다. 도 1에 도시된 바와 같이, 반도체시스템(1)은 컨트롤러(11) 및 반도체장치(13)를 포함할 수 있다.
컨트롤러(11)는 제1 컨트롤핀(11_1) 및 제2 컨트롤핀(11_3)을 포함할 수 있다. 반도체장치(13)는 제1 장치핀(13_1) 및 제2 장치핀(13_3)을 포함할 수 있다. 컨트롤러(11)는 제1 컨트롤핀(11_1) 및 제1 장치핀(13_1) 사이에 연결된 제1 전송라인(12_1)을 통해 외부제어신호(CA)를 반도체장치(13)로 전송할 수 있다. 본 예에서 외부제어신호(CA)에는 커맨드 및 어드레스가 포함될 수 있지만 이는 일 예일 뿐 이에 한정되지 않는다. 제1 컨트롤핀(11_1), 제1 전송라인(12_1) 및 제1 장치핀(13_1) 각각은 외부제어신호(CA)의 비트 수에 따라 다수 개로 구현될 수 있다. 컨트롤러(11)는 제2 컨트롤핀(11_3) 및 제2 장치핀(13_3) 사이에 연결된 제2 전송라인(12_3)을 통해 데이터(DATA)를 반도체장치(13)로 전송할 수 있다. 컨트롤러(11)는 제2 컨트롤핀(11_3) 및 제2 장치핀(13_3) 사이에 연결된 제2 전송라인(12_3)을 통해 데이터(DATA)를 수신할 수 있다.
반도체장치(13)는 외부제어신호(CA)를 디코딩하여 로우동작을 위한 로우어드레스(도 2의 RADD) 및 컬럼동작을 위한 컬럼어드레스(도 2의 CADD)를 생성하는 어드레스디코더(ADD DEC, 113)를 포함할 수 있다. 로우동작에는 액티브동작이 포함될 수 있고, 컬럼동작에는 리드동작 및 라이트동작이 포함될 수 있다. 반도체장치(13)는 로우어드레스(도 2의 RADD)를 토대로 메모리셀어레이(도 2의 117)에 포함된 워드라인들 중 적어도 하나를 선택하는 로우동작을 제어하는 로우디코더(ROW DEC, 115)를 포함할 수 있다.
도 2는 본 발명의 일 예에 따른 반도체장치(13A)의 구성을 도시한 블록도이다. 도 2에 도시된 바와 같이, 반도체장치(13A)는 커맨드디코더(COM DEC, 111), 어드레스디코더(ADD DEC, 113), 로우디코더(ROW DEC, 115), 메모리셀어레이(MA, 117), 컬럼디코더(COL DEC, 119), 입출력버퍼(I/O BUF, 121) 및 입출력제어회로(I/O CNT, 123)를 포함할 수 있다.
커맨드디코더(111)는 외부제어신호(CA)를 토대로 액티브신호(ACT), 리드신호(RD) 및 라이트신호(WT)를 생성할 수 있다. 커맨드디코더(111)는 외부제어신호(CA)에 포함된 커맨드를 디코딩하여 액티브신호(ACT), 리드신호(RD) 및 라이트신호(WT)를 생성할 수 있다. 커맨드디코더(111)는 외부제어신호(CA)에 포함된 비트들이 제1 로직비트셋을 가질 때 액티브동작에서 활성화되는 액티브신호(ACT)를 생성할 수 있다. 커맨드디코더(111)는 외부제어신호(CA)에 포함된 비트들이 제2 로직비트셋을 가질 때 리드동작에서 활성화되는 리드신호(RD)를 생성할 수 있다. 커맨드디코더(111)는 외부제어신호(CA)에 포함된 비트들이 제3 로직비트셋을 가질 때 라이트동작에서 활성화되는 라이트신호(WT)를 생성할 수 있다. 외부제어신호(CA)의 제1 로직비트셋, 제2 로직비트셋 및 제3 로직비트셋 각각은 실시예에 따라서 다양하게 설정될 수 있다.
어드레스디코더(113)는 외부제어신호(CA)를 디코딩하여 로우동작을 위한 로우어드레스(RADD) 및 컬럼동작을 위한 컬럼어드레스(CADD)를 생성할 수 있다. 로우동작에는 액티브동작이 포함될 수 있고, 컬럼동작에는 리드동작 및 라이트동작이 포함될 수 있다.
로우디코더(115)는 로우어드레스(RADD)를 토대로 메모리셀어레이(117)에 포함된 워드라인들 중 적어도 하나를 선택할 수 있다. 컬럼디코더(119)는 컬럼어드레스(CADD)를 토대로 메모리셀어레이(117)에 포함된 비트라인들 중 적어도 하나를 선택할 수 있다.
입출력버퍼(121)는 라이트동작이 수행될 때 데이터(DATA)를 버퍼링하여 글로벌데이터(GDQ)를 생성할 수 있다. 입출력제어회로(123)는 라이트동작이 수행될 때 입출력버퍼(121)로부터 글로벌데이터(GDQ)를 수신할 수 있다. 입출력제어회로(123)는 라이트동작이 수행될 때 글로벌데이터(GDQ)로부터 메모리셀어레이(117)에 저장하기 위한 로컬데이터(LDQ)를 생성할 수 있다. 입출력제어회로(123)는 리드동작이 수행될 때 메모리셀어레이(117)에서 출력되는 로컬데이터(LDQ)로부터 글로벌데이터(GDQ)를 생성할 수 있다. 입출력버퍼(121)는 리드동작이 수행될 때 입출력제어회로(123)로부터 글로벌데이터(GDQ)를 수신할 수 있다. 입출력버퍼(121)는 리드동작이 수행될 때 글로벌데이터(GDQ)를 버퍼링하여 데이터(DATA)를 출력할 수 있다.
도 3은 본 발명의 일 예에 따른 로우디코더(115A)의 구성을 도시한 도면이다. 도 3에 도시된 바와 같이, 로우디코더(115A)는 전압설정회로(211), 워드라인선택신호생성회로(213) 및 어드레스입력회로(215)를 포함할 수 있다.
전압설정회로(211)는 제1 PMOS 트랜지스터(21_1) 및 제2 PMOS 트랜지스터(21_2)를 포함할 수 있다. 제1 PMOS 트랜지스터(21_1)는 소스전원(VP)의 공급단 및 제1 노드(n11) 사이에 연결되고, 제2 노드(n12)의 신호를 토대로 턴온될 수 있다. 소스전원(VP)은 컨트롤러(도 1의 11)에서 인가되는 전원을 펌핑하여 생성될 수 있다. 제2 PMOS 트랜지스터(21_2)는 소스전원(VP)의 공급단 및 제2 노드(n12) 사이에 연결되고, 제1 노드(n11)의 신호를 토대로 턴온될 수 있다. 전압설정회로(211)는 로직하이레벨로 초기화된 워드라인선택신호(WLSB)에 의해 제2 노드(n12)의 신호를 로직로우레벨로 초기화할 수 있고, 로직로우레벨의 제2 노드(n12)의 신호에 의해 제1 노드(n11)의 신호를 로직하이레벨로 초기화할 수 있다. 전압설정회로(211)는 어드레스입력회로(215)를 통해 기 설정된 로직비트셋을 갖는 로우어드레스의 제1 내지 3 비트(RADD<1:3>)가 입력될 때 로직로우레벨로 구동되는 제1 노드(n11)에 의해 제2 노드(n12)를 로직하이레벨로 구동할 수 있다.
워드라인선택신호생성회로(213)는 제3 PMOS 트랜지스터(21_3), 제4 NMOS 트랜지스터(23_1) 및 제5 NMOS 트랜지스터(23_2)을 포함할 수 있다. 제3 PMOS 트랜지스터(21_3)는 소스전원(VP)의 공급단 및 제5 노드(n13) 사이에 연결되고, 제2 노드(n12)의 신호를 토대로 턴온될 수 있다. 제4 NMOS 트랜지스터(23_1)는 제5 노드(n13) 및 접지전압(VSS)의 공급단 사이에 연결되고, 제2 노드(n12)의 신호를 토대로 턴온될 수 있다. NMOS 트랜지스터(23_2)는 제2 노드(n12) 및 접지전압(VSS)의 공급단 사이에 연결되고, 제5 노드(n13)의 신호를 토대로 턴온될 수 있다. 워드라인선택신호생성회로(213)는 로직하이레벨로 초기화된 워드라인선택신호(WLSB)에 의해 제2 노드(n12)를 로직로우레벨로 구동할 수 있다. 워드라인선택신호(WLSB)는 초기화동작시 리셋신호(미도시)에 의해 로직하이레벨로 구동될 수 있다. 워드라인선택신호생성회로(213)는 제2 노드(n12)가 로직로우레벨일 때 워드라인선택신호(WLSB)를 로직하이레벨로 구동할 수 있다. 워드라인선택신호생성회로(213)는 어드레스입력회로(215)를 통해 기 설정된 로직비트셋을 갖는 로우어드레스의 제1 내지 3 비트(RADD<1:3>)가 입력되어 제1 노드(n11)이 로직로우레벨로 구동되고, 제2 노드(n12)가 로직하이레벨로 구동될 때 워드라인선택신호(WLSB)를 로직로우레벨로 구동할 수 있다. 로직로우레벨로 구동된 워드라인선택신호(WLSB)에 의해 메모리셀어레이(도 2의 117)에 포함된 워드라인들 중 적어도 하나가 선택될 수 있다. 워드라인선택신호생성회로(213)에서 선택되는 워드라인에는 메인워드라인 및 서브워드라인이 포함될 수 있다. 워드라인선택신호생성회로(213)는 워드라인을 구동하는 회로로 사용될 수도 있다.
어드레스입력회로(215)는 부스팅회로(217, BST CIR), 제1 NMOS 트랜지스터(23_3), 제2 제2 NMOS 트랜지스터(23_4) 및 제3 NMOS 트랜지스터(23_5)을 포함할 수 있다. 부스팅회로(217)는 로우어드레스의 제1 비트(RADD<1>)를 부스팅하여 부스팅어드레스(BSTA)를 생성할 수 있다. 부스팅어드레스(BSTA)는 로우어드레스의 제1 비트(RADD<1>)보다 높은 전압레벨로 생성될 수 있다. 일 예로, 부스팅회로(217)는 로우어드레스의 제1 비트(RADD<1>)와 동일 로직레벨을 갖는 부스팅어드레스(BSTA)를 생성할 수 있다. 실시예에 따라서, 부스팅회로(217)가 로우어드레스의 제1 비트(RADD<1>)와 반전된 로직레벨을 갖는 부스팅어드레스(BSTA)를 생성하도록 구현될 수도 있다. 제1 NMOS 트랜지스터(23_3)는 제1 노드(n11) 및 제3 노드(n14) 사이에 연결되고, 부스팅어드레스(BSTA)를 토대로 턴온될 수 있다. 일 예로, 제1 NMOS 트랜지스터(23_3)는 로우어드레스의 제1 비트(RADD<1>)가 로직하이레벨일 때 턴온될 수 있다. 제2 NMOS 트랜지스터(23_4)는 제3 노드(n14) 및 제4 노드(n15) 사이에 연결되고, 로우어드레스의 제2 비트(RADD<2>)를 토대로 턴온될 수 있다. 일 예로, 제2 NMOS 트랜지스터(23_4)는 로우어드레스의 제2 비트(RADD<2>)가 로직하이레벨일 때 턴온될 수 있다. 제3 NMOS 트랜지스터(23_5)는 제4 노드(n15) 및 접지전압(VSS)의 공급단 사이에 연결되고, 로우어드레스의 제3 비트(RADD<3>)를 토대로 턴온될 수 있다. 일 예로, 제3 NMOS 트랜지스터(23_5)는 로우어드레스의 제3 비트(RADD<3>)가 로직하이레벨일 때 턴온될 수 있다.
제1 NMOS 트랜지스터(23_3)는 제2 NMOS 트랜지스터(23_4) 및 제3 NMOS 트랜지스터(23_5) 각각보다 두꺼운(thick) 게이트산화막을 갖도록 형성되거나 유전률이 높게 설정된 게이트산화막을 갖도록 형성될 수 있다. 제1 NMOS 트랜지스터(23_3)의 문턱전압은 제2 NMOS 트랜지스터(23_4) 및 제3 NMOS 트랜지스터(23_5) 각각의 문턱전압보다 크게 설정되므로, 턴오프된 제1 NMOS 트랜지스터(23_3)에서 발생되는 누설전류가 감소될 수 있다. 제1 NMOS 트랜지스터(23_3)는 로우어드레스의 제1 비트(RADD<1>)보다 높은 전압레벨로 생성되는 부스팅어드레스(BSTA)에 의해 턴온되므로 저속동작상태에서도 충분한 게이트전압을 확보할 수 있어 턴온되는 타이밍이 늦어지는 것을 방지할 수 있고, 로우동작과 컬럼동작 간의 타이밍차를 충분히 확보하여 로우동작 및 컬럼동작이 열화되는 것을 방지할 수 있다. 저속동작상태에는 공정조건이 느린(slow) 상태, 컨트롤러(도1의 11)에서 공급되는 전원의 전압레벨인 낮은 상태 및 저온상태 등이 포함될 수 있다.
어드레스입력회로(215)는 로우어드레스의 제1 내지 3 비트(RADD<1:3>)가 기 설정된 로직비트셋일 때 제1 노드(n11)를 로직로우레벨로 구동할 수 있다. 일 예로, 로우어드레스의 제1 내지 3 비트(RADD<1:3>)의 기 설정된 로직비트셋은 로우어드레스의 제1 비트(RADD<1>), 로우어드레스의 제2 비트(RADD<2>) 및 로우어드레스의 제 3 비트(RADD<3>)가 모두 로직하이레벨로 설정되는 경우일 수 있으나 이는 실시예일 뿐 이에 한정되지 않는다.
도 4는 본 발명의 일 예에 따른 로우디코더(115B)의 구성을 도시한 도면이다. 도 4에 도시된 바와 같이, 로우디코더(115B)는 제1 전압설정회로(221), 제1 워드라인선택신호생성회로(223), 제2 전압설정회로(225), 제2 워드라인선택신호생성회로(227) 및 어드레스입력회로(229)를 포함할 수 있다.
제1 전압설정회로(221)는 제1 PMOS 트랜지스터(25_1) 및 제2 PMOS 트랜지스터(25_2)를 포함할 수 있다. 제1 PMOS 트랜지스터(25_1)는 소스전원(VP)의 공급단 및 제1 노드(n21) 사이에 연결되고, 제3 노드(n22)의 신호를 토대로 턴온될 수 있다. 제2 PMOS 트랜지스터(25_2)는 소스전원(VP)의 공급단 및 제3 노드(n22) 사이에 연결되고, 제1 노드(n21)의 신호를 토대로 턴온될 수 있다. 제1 전압설정회로(221)는 로직하이레벨로 초기화된 제1 워드라인선택신호(WLSB1)에 의해 제3 노드(n22)의 신호를 로직로우레벨로 초기화할 수 있고, 로직로우레벨의 제3 노드(n22)의 신호에 의해 제1 노드(n21)의 신호를 로직하이레벨로 초기화할 수 있다. 제1 전압설정회로(221)는 어드레스입력회로(229)를 통해 기 설정된 제1 로직비트셋을 갖는 로우어드레스의 제1 내지 3 비트(RADD<1:3>)가 입력될 때 로직로우레벨로 구동되는 제1 노드(n21)에 의해 제3 노드(n22)를 로직하이레벨로 구동할 수 있다.
제1 워드라인선택신호생성회로(223)는 제3 PMOS 트랜지스터(25_3), 제4 NMOS 트랜지스터(27_1) 및 제5 NMOS 트랜지스터(27_2)을 포함할 수 있다. 제3 PMOS 트랜지스터(25_3)는 소스전원(VP)의 공급단 및 제7 노드(n23) 사이에 연결되고, 제3 노드(n22)의 신호를 토대로 턴온될 수 있다. 제4 NMOS 트랜지스터(27_1)는 제7 노드(n23) 및 접지전압(VSS)의 공급단 사이에 연결되고, 제3 노드(n22)의 신호를 토대로 턴온될 수 있다. 제5 NMOS 트랜지스터(27_2)는 제3 노드(n22) 및 접지전압(VSS)의 공급단 사이에 연결되고, 제7 노드(n23)의 신호를 토대로 턴온될 수 있다. 제1 워드라인선택신호생성회로(223)는 로직하이레벨로 초기화된 제1 워드라인선택신호(WLSB1)에 의해 제3 노드(n22)를 로직로우레벨로 구동할 수 있다. 제1 워드라인선택신호(WLSB1)는 초기화동작시 리셋신호(미도시)에 의해 로직하이레벨로 구동될 수 있다. 제1 워드라인선택신호생성회로(223)는 제3 노드(n22)가 로직로우레벨일 때 제1 워드라인선택신호(WLSB1)를 로직하이레벨로 구동할 수 있다. 제1 워드라인선택신호생성회로(223)는 어드레스입력회로(229)를 통해 기 설정된 제1 로직비트셋을 갖는 로우어드레스의 제1 내지 3 비트(RADD<1:3>)가 입력되어 제1 노드(n21)이 로직로우레벨로 구동되고, 제3 노드(n22)가 로직하이레벨로 구동될 때 제1 워드라인선택신호(WLSB1)를 로직로우레벨로 구동할 수 있다. 로직로우레벨로 구동된 제1 워드라인선택신호(WLSB1)에 의해 메모리셀어레이(도 2의 117)에 포함된 워드라인들 중 적어도 하나가 선택될 수 있다.
제2 전압설정회로(225)는 제4 PMOS 트랜지스터(25_4) 및 제5 PMOS 트랜지스터(25_5)를 포함할 수 있다. 제4 PMOS 트랜지스터(25_4)는 소스전원(VP)의 공급단 및 제2 노드(n24) 사이에 연결되고, 제4 노드(n25)의 신호를 토대로 턴온될 수 있다. 제5 PMOS 트랜지스터(25_5)는 소스전원(VP)의 공급단 및 제4 노드(n25) 사이에 연결되고, 제2 노드(n24)의 신호를 토대로 턴온될 수 있다. 제2 전압설정회로(225)는 로직하이레벨로 초기화된 제2 워드라인선택신호(WLSB2)에 의해 제4 노드(n25)의 신호를 로직로우레벨로 초기화할 수 있고, 로직로우레벨의 제4 노드(n25)의 신호에 의해 제2 노드(n24)의 신호를 로직하이레벨로 초기화할 수 있다. 제2 전압설정회로(225)는 어드레스입력회로(229)를 통해 기 설정된 제2 로직비트셋을 갖는 로우어드레스의 제1 내지 3 비트(RADD<1:3>)가 입력될 때 로직로우레벨로 구동되는 제2 노드(n24)에 의해 제4 노드(n25)를 로직하이레벨로 구동할 수 있다.
제2 워드라인선택신호생성회로(227)는 제6 PMOS 트랜지스터(25_6), 제6 NMOS 트랜지스터(27_3) 및 제7 NMOS 트랜지스터(27_4)을 포함할 수 있다. 제6 PMOS 트랜지스터(25_6)는 소스전원(VP)의 공급단 및 제8 노드(n26) 사이에 연결되고, 제4 노드(n25)의 신호를 토대로 턴온될 수 있다. 제6 NMOS 트랜지스터(27_3)는 제8 노드(n26) 및 접지전압(VSS)의 공급단 사이에 연결되고, 제4 노드(n25)의 신호를 토대로 턴온될 수 있다. 제7 NMOS 트랜지스터(27_4)는 제4 노드(n25) 및 접지전압(VSS)의 공급단 사이에 연결되고, 제8 노드(n26)의 신호를 토대로 턴온될 수 있다. 제2 워드라인선택신호생성회로(227)는 로직하이레벨로 초기화된 제2 워드라인선택신호(WLSB2)에 의해 제4 노드(n25)를 로직로우레벨로 구동할 수 있다. 제2 워드라인선택신호(WLSB2)는 초기화동작시 리셋신호(미도시)에 의해 로직하이레벨로 구동될 수 있다. 제2 워드라인선택신호생성회로(227)는 제4 노드(n25)가 로직로우레벨일 때 제2 워드라인선택신호(WLSB2)를 로직하이레벨로 구동할 수 있다. 제2 워드라인선택신호생성회로(227)는 어드레스입력회로(229)를 통해 기 설정된 제2 로직비트셋을 갖는 로우어드레스의 제1 내지 3 비트(RADD<1:3>)가 입력되어 제2 노드(n24)가 로직로우레벨로 구동되고, 제4 노드(n25)가 로직하이레벨로 구동될 때 제2 워드라인선택신호(WLSB2)를 로직로우레벨로 구동할 수 있다. 로직로우레벨로 구동된 제2 워드라인선택신호(WLSB2)에 의해 메모리셀어레이(도 2의 117)에 포함된 워드라인들 중 적어도 하나가 선택될 수 있다.
어드레스입력회로(229)는 제1 부스팅회로(231, BST CIR(1)), 제2 부스팅회로(233, BST CIR(2)), 제1 NMOS 트랜지스터(27_5), 제4 제4 NMOS 트랜지스터(27_6), 제2 제2 NMOS 트랜지스터(27_7) 및 제3 NMOS 트랜지스터(27_8)을 포함할 수 있다.
제1 부스팅회로(231)는 로우어드레스의 제1 비트(RADD<1>)를 부스팅하여 제1 부스팅어드레스(BSTA1)를 생성할 수 있다. 제1 부스팅어드레스(BSTA1)는 로우어드레스의 제1 비트(RADD<1>)보다 높은 전압레벨로 생성될 수 있다. 일 예로, 제1 부스팅회로(231)는 로우어드레스의 제1 비트(RADD<1>)와 동일 로직레벨을 갖는 제1 부스팅어드레스(BSTA1)를 생성할 수 있다.
제2 부스팅회로(233)는 반전로우어드레스의 제1 비트(RADB<1>)를 부스팅하여 제2 부스팅어드레스(BSTA2)를 생성할 수 있다. 반전로우어드레스의 제1 비트(RADB<1>)는 로우어드레스의 제1 비트(RADD<1>)를 반전시켜 생성될 수 있다. 제2 부스팅어드레스(BSTA2)는 반전로우어드레스의 제1 비트(RADB<1>)보다 높은 전압레벨로 생성될 수 있다. 일 예로, 제1 부스팅회로(231)는 반전로우어드레스의 제1 비트(RADB<1>)와 동일 로직레벨을 갖는 제1 부스팅어드레스(BSTA1)를 생성할 수 있다.
제1 NMOS 트랜지스터(27_5)는 제1 노드(n21) 및 제5 노드(n27) 사이에 연결되고, 제1 부스팅어드레스(BSTA1)를 토대로 턴온될 수 있다. 일 예로, 제1 NMOS 트랜지스터(27_5)는 로우어드레스의 제1 비트(RADD<1>)가 로직하이레벨일 때 로직하이레벨로 생성되는 제1 부스팅어드레스(BSTA1)에 의해 턴온될 수 있다. 제4 NMOS 트랜지스터(27_6)는 제2 노드(n24) 및 제5 노드(n27) 사이에 연결되고, 제2 부스팅어드레스(BSTA2)를 토대로 턴온될 수 있다. 일 예로, 제4 NMOS 트랜지스터(27_6)는 반전로우어드레스의 제1 비트(RADB<1>)가 로직하이레벨일 때 로직하이레벨로 생성되는 제2 부스팅어드레스(BSTA2)에 의해 턴온될 수 있다. 제2 NMOS 트랜지스터(27_7)는 제 5노드(n27) 및 제6 노드(n28) 사이에 연결되고, 로우어드레스의 제2 비트(RADD<2>)를 토대로 턴온될 수 있다. 일 예로, 제2 NMOS 트랜지스터(27_7)는 로우어드레스의 제2 비트(RADD<2>)가 로직하이레벨일 때 턴온될 수 있다. 제3 NMOS 트랜지스터(27_8)는 제6 노드(n28) 및 접지전압(VSS)의 공급단 사이에 연결되고, 로우어드레스의 제3 비트(RADD<3>)를 토대로 턴온될 수 있다. 일 예로, 제3 NMOS 트랜지스터(27_8)는 로우어드레스의 제3 비트(RADD<3>)가 로직하이레벨일 때 턴온될 수 있다.
제1 NMOS 트랜지스터(27_5) 및 제4 NMOS 트랜지스터(27_6) 각각은 제2 NMOS 트랜지스터(27_7) 및 제3 NMOS 트랜지스터(27_8) 각각보다 두꺼운(thick) 게이트산화막을 갖도록 형성되거나 유전률이 높게 설정된 게이트산화막을 갖도록 형성될 수 있다. 제1 NMOS 트랜지스터(27_5) 및 제4 NMOS 트랜지스터(27_6) 각각의 문턱전압은 제2 NMOS 트랜지스터(27_7) 및 제3 NMOS 트랜지스터(27_8) 각각의 문턱전압보다 크게 설정되므로, 턴오프된 각각의 제1 NMOS 트랜지스터(27_5) 및 제4 NMOS 트랜지스터(27_6)에서 발생되는 누설전류가 감소될 수 있다. 제1 NMOS 트랜지스터(27_5)는 로우어드레스의 제1 비트(RADD<1>)보다 높은 전압레벨로 생성되는 제1 부스팅어드레스(BSTA1)에 의해 턴온되고, 제4 NMOS 트랜지스터(27_6)는 반전로우어드레스의 제1 비트(RADB<1>)보다 높은 전압레벨로 생성되는 제2 부스팅어드레스(BSTA2)에 의해 턴온되므로 저속동작상태에서도 충분한 게이트전압을 확보할 수 있어 턴온되는 타이밍이 늦어지는 것을 방지할 수 있고, 로우동작과 컬럼동작 간의 타이밍차를 충분히 확보하여 로우동작 및 컬럼동작이 열화되는 것을 방지할 수 있다.
어드레스입력회로(229)는 로우어드레스의 제1 내지 3 비트(RADD<1:3>)가 기 설정된 제1 로직비트셋일 때 제1 노드(n21)를 로직로우레벨로 구동할 수 있다. 일 예로, 로우어드레스의 제1 내지 3 비트(RADD<1:3>)의 기 설정된 제1 로직비트셋은 로우어드레스의 제1 비트(RADD<1>), 로우어드레스의 제2 비트(RADD<2>) 및 로우어드레스의 제 3 비트(RADD<3>)가 모두 로직하이레벨로 설정되는 경우일 수 있으나 이는 실시예일 뿐 이에 한정되지 않는다. 어드레스입력회로(229)는 로우어드레스의 제1 내지 3 비트(RADD<1:3>)가 기 설정된 제2 로직비트셋일 때 제2 노드(n24)를 로직로우레벨로 구동할 수 있다. 일 예로, 로우어드레스의 제1 내지 3 비트(RADD<1:3>)의 기 설정된 제2 로직비트셋은 로우어드레스의 제1 비트(RADD<1>)가 로직로우레벨로 설정되고, 로우어드레스의 제2 비트(RADD<2>) 및 로우어드레스의 제 3 비트(RADD<3>)가 모두 로직하이레벨로 설정되는 경우일 수 있으나 이는 실시예일 뿐 이에 한정되지 않는다.
도 5는 본 발명의 또 다른 예에 따른 로우디코더(115C)의 구성을 도시한 도면이다. 도 5에 도시된 바와 같이, 로우디코더(115C)는 소스전원생성회로(VP GEN, 210), 전압설정회로(211A), 워드라인선택신호생성회로(213A) 및 어드레스입력회로(215A)를 포함할 수 있다.
소스전원생성회로(210)는 온도전압(VTEMP) 및 기준전압(VREF)을 토대로 소스전원(VP)을 생성할 수 있다. 온도전압(VTEMP)은 온도에 따라 가변하는 전압레벨을 갖도록 설정될 수 있다. 일 예로, 온도전압(VTEMP)은 온도가 감소할수록 높은 전압레벨을 갖도록 설정될 수 있고, 온도가 증가할수록 낮은 전압레벨을 갖도록 설정될 수 있다. 기준전압(VREF)은 온도전압(VTEMP)의 전압레벨구간을 저온상태와 고온상태로 구분하기 위한 전압레벨을 갖도록 설정될 수 있다. 일 예로, 저온상태에서 온도전압(VTEMP)이 기준전압(VREF) 보다 큰 전압레벨을 갖도록 설정될 수 있고, 고온상태에서 온도전압(VTEMP)이 기준전압(VREF) 이하의 전압레벨을 갖도록 설정될 수 있다. 소스전원생성회로(VP GEN, 210)는 저온상태에서 고온상태에서보다 큰 전압레벨을 갖는 소스전원(VP)을 생성할 수 있다. 소스전원생성회로(210)의 보다 구체적인 구성 및 동작에 대한 설명은 도 6 내지 도 8을 참고하여 후술한다.
전압설정회로(211A), 워드라인선택신호생성회로(213A) 및 어드레스입력회로(215A) 각각은 도 3에 도시된 전압설정회로(211), 워드라인선택신호생성회로(213) 및 어드레스입력회로(215) 각각과 동일하게 구현되므로, 구체적인 구성 및 동작에 대한 설명은 생략한다.
로우디코더(115C)는 소스전원생성회로(210)를 포함하여 저온상태에서 고온상태보다 높은 전압레벨을 갖는 소스전원을 토대로 워드라인을 구동하므로, 저온상태에서 로우동작과 컬럼동작 간의 타이밍차를 충분히 확보하여 로우동작 및 컬럼동작이 열화되는 것을 방지할 수 있는 효과도 있다.
도 6은 본 발명의 일 예에 따른 소스전원생성회로(210A)의 구성을 도시한 도면이다. 도 6에 도시된 바와 같이, 소스전원생성회로(210A)는 비교기((311), 인버터들(313, 315) 및 PMOS 트랜지스터들(317, 319)을 포함할 수 있다.
비교기((311)는 온도전압(VTEMP) 및 기준전압(VREF)을 비교하여 비교신호(COM)를 생성할 수 있다. 비교기((311)는 저온상태에서 온도전압(VTEMP)이 기준전압(VREF) 보다 큰 전압레벨을 가질 때 로직하이레벨의 비교신호(COM)를 생성할 수 있다. 비교기((311)는 고온상태에서 온도전압(VTEMP)이 기준전압(VREF) 이하의 전압레벨을 가질 때 로직로우레벨의 비교신호(COM)를 생성할 수 있다.
인버터(313)는 비교신호(COM)를 반전버퍼링하여 제1 스위칭신호(SW1)를 생성할 수 있다. 인버터(315)는 제1 스위칭신호(SW1)를 반전버퍼링하여 제2 스위칭신호(SW2)를 생성할 수 있다. PMOS 트랜지스터(317)는 제1 스위칭신호(SW1)를 토대로 턴온되어 제1 소스전원(VP1)으로 소스전원(VP)를 구동할 수 있다. PMOS 트랜지스터(319)는 제2 스위칭신호(SW2)를 토대로 턴온되어 제2 소스전원(VP2)으로 소스전원(VP)를 구동할 수 있다. 제1 소스전원(VP1)은 제2 소스전원(VP2)보다 큰 전압레벨을 갖도록 설정될 수 있다. 일 예로, 제2 소스전원(VP2)은 컨트롤러(도 1의 11)에서 공급되는 전원전압(미도시)으로 설정될 수 있고, 제1 소스전원(VP1)은 전원전압(미도시)보다 큰 전압레벨을 갖고, 온도전압(VTEMP)보다 작은 전압레벨을 갖도록 설정될 수 있다. PMOS 트랜지스터(317)는 저온상태에서 턴온되어 제1 소스전원(VP1)으로 소스전원(VP)를 구동하고, PMOS 트랜지스터(319)는 고온상태에서 턴온되어 제2 소스전원(VP2)으로 소스전원(VP)를 구동하므로, 소스전원(VP)은 저온상태에서 고온상태보다 높은 전압레벨로 구동될 수 있다.
도 7 및 도 8을 참고하여 소스전원생성회로(210A)의 동작을 저온상태에서의 동작과 고온상태에서의 동작으로 나누어 살펴보면 다음과 같다.
도 7에 도시한 바와 같이, 저온상태에서 온도전압(VTEMP)이 기준전압(VREF) 보다 큰 전압레벨을 가지므로, 비교신호(COM)는 로직하이레벨('H')로 생성되고, 제1 스위칭신호(SW1)는 로직로우레벨('L')로 생성되며, 제2 스위칭신호(SW2)는 로직하이레벨('H')로 생성된다. 로직로우레벨('L')의 제1 스위칭신호(SW1)에 의해 PMOS 트랜지스터(317)가 턴온(ON)되므로, 소스전원(VP)은 제1 소스전원(VP1)으로 구동된다.
도 8에 도시한 바와 같이, 고온상태에서 온도전압(VTEMP)이 기준전압(VREF) 이하의 전압레벨을 가지므로, 비교신호(COM)는 로직로우레벨('L')로 생성되고, 제1 스위칭신호(SW1)는 로직하이레벨('H')로 생성되며, 제2 스위칭신호(SW2)는 로직로우레벨('L')로 생성된다. 로직로우레벨('L')의 제2 스위칭신호(SW2)에 의해 PMOS 트랜지스터(319)가 턴온(ON)되므로, 소스전원(VP)은 제2 소스전원(VP2)으로 구동된다.
도 9는 본 발명의 또 다른 예에 따른 로우디코더(115D)의 구성을 도시한 도면이다. 도 9에 도시된 바와 같이, 로우디코더(115D)는 소스전원생성회로(VP GEN, 220), 제1 전압설정회로(221A), 제1 워드라인선택신호생성회로(223A), 제2 전압설정회로(225A), 제2 워드라인선택신호생성회로(227A) 및 어드레스입력회로(229A)를 포함할 수 있다.
소스전원생성회로(220)는 온도전압(VTEMP) 및 기준전압(VREF)을 토대로 소스전원(VP)을 생성할 수 있다. 온도전압(VTEMP)은 온도에 따라 가변하는 전압레벨을 갖도록 설정될 수 있다. 일 예로, 온도전압(VTEMP)은 온도가 감소할수록 높은 전압레벨을 갖도록 설정될 수 있고, 온도가 증가할수록 낮은 전압레벨을 갖도록 설정될 수 있다. 기준전압(VREF)은 온도전압(VTEMP)의 전압레벨구간을 저온상태와 고온상태로 구분하기 위한 전압레벨을 갖도록 설정될 수 있다. 일 예로, 저온상태에서 온도전압(VTEMP)이 기준전압(VREF) 보다 큰 전압레벨을 갖도록 설정될 수 있고, 고온상태에서 온도전압(VTEMP)이 기준전압(VREF) 이하의 전압레벨을 갖도록 설정될 수 있다. 소스전원생성회로(VP GEN, 220)는 저온상태에서 고온상태에서보다 큰 전압레벨을 갖는 소스전원(VP)을 생성할 수 있다.
제1 전압설정회로(221A), 제1 워드라인선택신호생성회로(223A), 제2 전압설정회로(225A), 제2 워드라인선택신호생성회로(227A) 및 어드레스입력회로(229A) 각각은 도 3에 도시된 제1 전압설정회로(221), 제1 워드라인선택신호생성회로(223), 제2 전압설정회로(225), 제2 워드라인선택신호생성회로(227) 및 어드레스입력회로(229) 각각과 동일하게 구현되므로, 구체적인 구성 및 동작에 대한 설명은 생략한다.
로우디코더(115D)는 소스전원생성회로(220)를 포함하여 저온상태에서 고온상태보다 높은 전압레벨을 갖는 소스전원을 토대로 워드라인을 구동하므로, 저온상태에서 로우동작과 컬럼동작 간의 타이밍차를 충분히 확보하여 로우동작 및 컬럼동작이 열화되는 것을 방지할 수 있는 효과도 있다.
앞서, 도 1에서 살펴본 반도체장치(13) 및 도 2에서 살펴본 반도체장치(13A)는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 10을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에서 살펴본 반도체장치(13) 또는 도 2에서 살펴본 반도체장치(13A)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 10에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다. 메모리컨트롤러(1002)는 도 1에서 살펴본 컨트롤러(11)를 포함할 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 전자시스템(2000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 11에 도시된 바와 같이, 전자시스템(2000)은 호스트(2100) 및 반도체시스템(2200)을 포함할 수 있다.
호스트(2100) 및 반도체시스템(2200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(2100) 및 반도체시스템(2200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(2200)은 컨트롤러(2300)와 반도체장치들(2400(K:1))을 포함할 수 있다. 컨트롤러(2300)는 반도체장치들(2400(K:1))이 액티브동작, 리드동작 및 라이트동작을 수행하도록 반도체장치들(2400(K:1))을 제어할 수 있다. 반도체장치들(2400(K:1)) 각각은 부스팅회로(도 3 및 도 5의 217, 도 4 및 도 9의 231, 233)를 통해 생성된 부스팅어드레스(도 3 및 도 5의 BSTA, 도 4 및 도 9의 BSTA1, BSTA2)를 어드레스입력회로(도 3 및 도 5의 215, 도 4 및 도 9의 229)의 MOS 트랜지스터(도 3 및 도 5의 23_3, 도 4 및 도 9의 27_5, 27_6)에 인가함으로써, MOS 트랜지스터(도 3 및 도 5의 23_3, 도 4 및 도 9의 27_5, 27_6)의 문턱전압이 증가하더라도 부스팅어드레스(도 3 및 도 5의 BSTA, 도 4 및 도 9의 BSTA1, BSTA2)에 의해 MOS 트랜지스터(도 3 및 도 5의 23_3, 도 4 및 도 9의 27_5, 27_6)가 턴온되는 타이밍이 늦어지는 것을 방지할 수 있고, 로우동작과 컬럼동작 간의 타이밍차를 충분히 확보하여 로우동작 및 컬럼동작이 열화되는 것을 방지할 수 있다.
컨트롤러(2300)는 도 1에서 살펴본 컨트롤러(11)로 구현될 수 있다. 반도체장치들(2400(K:1)) 각각은 도 1에서 살펴본 반도체장치(13) 또는 도 2에서 살펴본 반도체장치(13A)로 구현될 수 있다. 반도체장치들(2400(K:1)) 각각은 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
1: 반도체시스템 11: 컨트롤러
13: 반도체장치 111: 커맨드디코더
113: 어드레스디코더 115: 로우디코더
117: 메모리셀어레이 119: 컬럼디코더
121: 입출력제어회로 123: 입출력버퍼

Claims (24)

  1. 로우어드레스의 전압레벨을 부스팅하여 부스팅어드레스를 생성하고, 상기 로우어드레스 및 상기 부스팅어드레스를 토대로 제1 노드의 신호를 구동하는 어드레스입력회로; 및
    상기 제1 노드의 신호를 토대로 제2 노드의 신호를 구동하고, 상기 제2 노드의 신호를 토대로 워드라인을 선택하기 위한 워드라인선택신호를 생성하는 워드라인선택신호생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 어드레스입력회로는
    상기 로우어드레스보다 높은 전압레벨을 갖는 상기 부스팅어드레스를 생성하는 반도체장치.
  3. 제 1 항에 있어서, 상기 로우어드레스는 제1 내지 제3 비트를 포함하고,
    상기 어드레스입력회로는
    상기 로우어드레스의 제1 비트를 부스팅하여 상기 부스팅어드레스를 생성하는 부스팅회로; 및
    상기 부스팅어드레스를 토대로 턴온되는 제1 NMOS 트랜지스터를 포함하는 반도체장치.
  4. 제 3 항에 있어서,
    상기 제1 NMOS 트랜지스터는 상기 제1 노드와 제3 노드 사이에 연결되고,
    상기 어드레스입력회로는
    상기 제3 노드와 접지전압 공급단 사이에 직렬 연결된 제2 NMOS 트랜지스터 및 제3 NMOS 트랜지스터를 더 포함하되,
    상기 제2 NMOS 트랜지스터는 상기 로우어드레스의 제2 비트를 토대로 턴온되고,
    상기 제3 NMOS 트랜지스터는 상기 로우어드레스의 제3 비트를 토대로 턴온되는 반도체장치.
  5. 제 4 항에 있어서, 상기 제1 NMOS 트랜지스터는
    상기 제2 NMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터 각각보다 두꺼운(thick) 게이트산화막을 갖도록 형성되거나 유전률이 높게 설정된 게이트산화막을 갖도록 형성되는 반도체장치.
  6. 제 1 항에 있어서,
    상기 제1 노드의 신호를 토대로 상기 제2 노드의 신호를 구동하고, 상기 제2 노드의 신호를 토대로 상기 제1 노드의 신호를 구동하는 전압설정회로를 더 포함하는 반도체장치.
  7. 제 1 항에 있어서, 상기 워드라인선택신호생성회로는
    상기 제2 노드의 신호를 토대로 상기 워드라인선택신호를 구동하고,
    상기 워드라인선택신호를 토대로 상기 제2 노드를 초기화하는 반도체장치.
  8. 제 1 항에 있어서,
    저온상태에서 고온상태보다 높은 전압레벨을 갖도록 설정된 소스전원을 생성하는 소스전원생성회로를 더 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 워드라인선택신호생성회로는
    상기 제2 노드의 신호를 토대로 상기 워드라인선택신호를 상기 소스전원으로 구동하는 반도체장치.
  10. 로우어드레스를 토대로 제1 부스팅어드레스 및 제2 부스팅어드레스를 생성하고, 상기 로우어드레스 및 상기 제1 부스팅어드레스를 토대로 제1 노드의 신호를 구동하고, 상기 로우어드레스 및 상기 제2 부스팅어드레스를 토대로 제2 노드의 신호를 구동하는 어드레스입력회로;
    상기 제1 노드의 신호를 토대로 제3 노드의 신호를 구동하고, 상기 제3 노드의 신호를 토대로 제1 워드라인을 선택하기 위한 제1 워드라인선택신호를 생성하는 제1 워드라인선택신호생성회로; 및
    상기 제2 노드의 신호를 토대로 제4 노드의 신호를 구동하고, 상기 제4 노드의 신호를 토대로 제2 워드라인을 선택하기 위한 제2 워드라인선택신호를 생성하는 제2 워드라인선택신호생성회로를 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 어드레스입력회로는
    상기 로우어드레스보다 높은 전압레벨을 갖는 상기 제1 부스팅어드레스 및 상기 제2 부스팅어드레스를 생성하는 반도체장치.
  12. 제 10 항에 있어서, 상기 로우어드레스는 제1 내지 제3 비트를 포함하고,
    상기 어드레스입력회로는
    상기 로우어드레스의 제1 비트를 부스팅하여 상기 제1 부스팅어드레스를 생성하는 제1 부스팅회로; 및
    상기 제1 부스팅어드레스를 토대로 턴온되는 제1 NMOS 트랜지스터를 포함하는 반도체장치.
  13. 제 12 항에 있어서,
    상기 제1 NMOS 트랜지스터는 상기 제1 노드와 제5 노드 사이에 연결되고,
    상기 어드레스입력회로는
    상기 제5 노드와 접지전압 공급단 사이에 직렬 연결된 제2 NMOS 트랜지스터 및 제3 NMOS 트랜지스터를 더 포함하되,
    상기 제2 NMOS 트랜지스터는 상기 로우어드레스의 제2 비트를 토대로 턴온되고,
    상기 제3 NMOS 트랜지스터는 상기 로우어드레스의 제3 비트를 토대로 턴온되는 반도체장치.
  14. 제 13 항에 있어서, 상기 제1 NMOS 트랜지스터는
    상기 제2 NMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터 각각보다 두꺼운(thick) 게이트산화막을 갖도록 형성되거나 유전률이 높게 설정된 게이트산화막을 갖도록 형성되는 반도체장치.
  15. 제 10 항에 있어서, 상기 로우어드레스는 제1 내지 제3 비트를 포함하고,
    상기 어드레스입력회로는
    상기 로우어드레스의 제1 비트를 반전시켜 생성된 반전로우어드레스의 제1 비트를 부스팅하여 상기 제2 부스팅어드레스를 생성하는 제2 부스팅회로; 및
    상기 제2 부스팅어드레스를 토대로 턴온되는 제4 NMOS 트랜지스터를 포함하는 반도체장치.
  16. 제 15 항에 있어서,
    상기 제4 NMOS 트랜지스터는 상기 제2 노드와 제5 노드 사이에 연결되고,
    상기 어드레스입력회로는
    상기 제5 노드와 접지전압 공급단 사이에 직렬 연결된 제2 NMOS 트랜지스터 및 제3 NMOS 트랜지스터를 더 포함하되,
    상기 제2 NMOS 트랜지스터는 상기 로우어드레스의 제2 비트를 토대로 턴온되고,
    상기 제3 NMOS 트랜지스터는 상기 로우어드레스의 제3 비트를 토대로 턴온되는 반도체장치.
  17. 제 10 항에 있어서,
    상기 제1 노드의 신호를 토대로 상기 제3 노드의 신호를 구동하고, 상기 제3 노드의 신호를 토대로 상기 제1 노드의 신호를 구동하는 제1 전압설정회로를 더 포함하는 반도체장치.
  18. 제 10 항에 있어서,
    상기 제2 노드의 신호를 토대로 상기 제4 노드의 신호를 구동하고, 상기 제4 노드의 신호를 토대로 상기 제2 노드의 신호를 구동하는 제2 전압설정회로를 더 포함하는 반도체장치.
  19. 제 10 항에 있어서, 상기 제1 워드라인선택신호생성회로는
    상기 제3 노드의 신호를 토대로 상기 제1 워드라인선택신호를 구동하고,
    상기 제1 워드라인선택신호를 토대로 상기 제3 노드를 초기화하는 반도체장치.
  20. 제 10 항에 있어서, 상기 제2 워드라인선택신호생성회로는
    상기 제4 노드의 신호를 토대로 상기 제2 워드라인선택신호를 구동하고,
    상기 제2 워드라인선택신호를 토대로 상기 제4 노드를 초기화하는 반도체장치.
  21. 제 10 항에 있어서,
    저온상태에서 고온상태보다 높은 전압레벨을 갖도록 설정된 소스전원을 생성하는 소스전원생성회로를 더 포함하는 반도체장치.
  22. 제 21 항에 있어서, 상기 워드라인선택신호생성회로는
    상기 제2 노드의 신호를 토대로 상기 워드라인선택신호를 상기 소스전원으로 구동하는 반도체장치.
  23. 외부제어신호를 출력하는 컨트롤러; 및
    상기 외부제어신호를 토대로 생성된 로우어드레스의 전압레벨을 부스팅하여 부스팅어드레스를 생성하고, 상기 로우어드레스 및 상기 부스팅어드레스를 토대로 제1 노드의 신호를 구동하며, 상기 제1 노드의 신호를 토대로 제2 노드의 신호를 구동하고, 상기 제2 노드의 신호를 토대로 워드라인을 선택하기 위한 워드라인선택신호를 생성하는 반도체장치를 포함하는 반도체시스템.
  24. 제 23 항에 있어서, 상기 컨트롤러는
    상기 반도체장치에 외부제어신호를 인가하고,
    상기 반도체장치는 상기 외부제어신호를 디코딩하여 로우동작을 위한 액티브신호 및 로우어드레스를 생성하는 반도체시스템.
KR1020220004839A 2022-01-12 2022-01-12 반도체장치 및 반도체시스템 KR20230109003A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220004839A KR20230109003A (ko) 2022-01-12 2022-01-12 반도체장치 및 반도체시스템
US17/741,099 US20230223061A1 (en) 2022-01-12 2022-05-10 Semiconductor device and semiconductor system
CN202210785892.5A CN116469430A (zh) 2022-01-12 2022-07-04 半导体器件和半导体系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220004839A KR20230109003A (ko) 2022-01-12 2022-01-12 반도체장치 및 반도체시스템

Publications (1)

Publication Number Publication Date
KR20230109003A true KR20230109003A (ko) 2023-07-19

Family

ID=87069921

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220004839A KR20230109003A (ko) 2022-01-12 2022-01-12 반도체장치 및 반도체시스템

Country Status (3)

Country Link
US (1) US20230223061A1 (ko)
KR (1) KR20230109003A (ko)
CN (1) CN116469430A (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254275A (ja) * 1994-01-31 1995-10-03 Toshiba Corp 半導体記憶装置
US6498756B2 (en) * 2000-06-28 2002-12-24 Hynix Semiconductor Inc. Semiconductor memory device having row repair circuitry
KR100532419B1 (ko) * 2003-02-06 2005-11-30 삼성전자주식회사 네거티브 전압이 공급되는 반도체 메모리 장치의 메인워드 라인 드라이버 회로
JP2005004835A (ja) * 2003-06-10 2005-01-06 Toshiba Corp 半導体記憶装置
JP4247170B2 (ja) * 2004-09-02 2009-04-02 株式会社東芝 半導体記憶装置
JP5563183B2 (ja) * 2007-02-15 2014-07-30 ピーエスフォー ルクスコ エスエイアールエル 半導体メモリ集積回路
KR101962784B1 (ko) * 2012-10-09 2019-03-27 삼성전자주식회사 온도에 따라 차별화된 리드 동작 및 라이트 동작을 갖는 반도체 메모리 장치

Also Published As

Publication number Publication date
CN116469430A (zh) 2023-07-21
US20230223061A1 (en) 2023-07-13

Similar Documents

Publication Publication Date Title
US9613666B1 (en) Semiconductor devices and semiconductor systems including the same
US20180136844A1 (en) Arithmetic circuit and a semiconductor device
KR20180000594A (ko) 반도체장치 및 반도체시스템
US20180040363A1 (en) Semiconductor devices and operations thereof
TWI770086B (zh) 半導體裝置
KR20180082928A (ko) 반도체장치
US9653133B2 (en) Semiconductor device and semiconductor system
KR20190031913A (ko) 반도체장치
KR20180106491A (ko) 반도체장치
US10553267B2 (en) Semiconductor device for initializing memory cells
US10037788B2 (en) Semiconductor devices and semiconductor systems
KR20230109003A (ko) 반도체장치 및 반도체시스템
KR20170013489A (ko) 반도체장치 및 반도체시스템
KR102563162B1 (ko) 집적회로
US10636460B2 (en) Semiconductor system including mode register control circuit
US11435815B2 (en) Semiconductor devices providing a power-down mode and methods of controlling the power-down mode using the semiconductor devices
KR20200106736A (ko) 결함구제회로
KR20170120406A (ko) 반도체장치 및 반도체시스템
KR20170033593A (ko) 반도체장치 및 반도체시스템
KR102638788B1 (ko) 반도체장치 및 반도체시스템
US20190311764A1 (en) Semiconductor system and semiconductor device
US11915783B2 (en) Semiconductor device related to operation of internal circuits
KR20190117078A (ko) 반도체장치
US10720190B2 (en) Semiconductor devices and semiconductor systems including the same
KR102628532B1 (ko) 반도체장치 및 반도체시스템