CN110675899A - 延迟电路和使用该延迟电路的半导体系统 - Google Patents

延迟电路和使用该延迟电路的半导体系统 Download PDF

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Abstract

本发明公开了一种延迟电路和使用所述延迟电路的半导体系统。所述半导体系统包括第二半导体器件。所述第二半导体器件被配置为接收外部时钟、第一代码信号和第二代码信号以及输入和输出数据。所述第二半导体器件被配置为根据所述第一代码信号和所述第二代码信号的组合来调节延迟量，通过根据被调节的延迟量将所述外部时钟延迟来产生内部时钟，并且同步于所述内部时钟来输入和输出数据。根据在将所述内部时钟延迟所经的路径中所包括的节点的电压电平，调节所述第二半导体器件的用于驱动所述内部时钟的驱动力。

Description

延迟电路和使用该延迟电路的半导体系统
相关申请的交叉引用
本申请要求2018年7月3日向韩国知识产权局提交的第10-2018-0077230号韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例总体而言涉及一种与将输入信号延迟以产生输出信号有关的延迟电路，以及一种使用该延迟电路的半导体系统。
背景技术
通常，半导体器件与其他半导体器件一起封装作为单个产品发布。这些半导体器件中的大多数通过用于经由输入焊盘接收从外部传送的各种信号的接收电路以及用于经由输出焊盘输出内部信号的输出电路来输入和输出各种信号。
经由其输入和输出这些各种信号的传输路径的延迟量由于特性不同而被设置为彼此不同。而且，当诸如SDRAM的同步半导体器件同步于时钟而输入和输出各种信号时，根据PVT(工艺、电压和温度)特性的变化可以不同地导致在输入和输出信号时的延迟量。因此，需要一种根据PVT特性的变化来对要输入和输出的信号的延迟时间进行调节的技术。
发明内容
在一个实施例中，延迟电路可以包括：第一缓冲器，其被配置为通过缓冲输入信号来生成第一延迟信号；电压调节电路，其被配置为通过将所述第一延迟信号延迟来产生第二延迟信号，并且被配置为通过响应于所述第二延迟信号调节第一节点的电压来调节所述第二延迟信号的电压电平，所述第一节点包括在将所述输入信号延迟所经的路径中；以及第二缓冲器，其被配置为通过缓冲所述第二延迟信号来产生输出信号。
在一个实施例中，延迟电路可以包括：第一缓冲器，其被配置为通过缓冲输入信号来产生第一延迟信号；延迟量调节电路，其被配置为响应于第一代码信号和第二代码信号来调节第一节点的电容值，所述第一节点包括在将所述输入信号延迟所经的路径中，并且所述延迟量调节电路被配置为通过根据被调节的所述电容值将所述第一延迟信号延迟来产生第二延迟信号；电压调节电路，其被配置为通过将所述第二延迟信号延迟来产生第三延迟信号，并且被配置为通过响应于所述第三延迟信号调节第二节点的电压来调节所述第三延迟信号的电压电平，所述第二节点包括在将所述输入信号延迟所经的路径中；以及第二缓冲器，其被配置为通过缓冲所述第三延迟信号来产生输出信号。
在一个实施例中，半导体系统可以包括第一半导体器件，其被配置为接收外部时钟、第一代码信号和第二代码信号以及输入和输出数据，根据所述第一代码信号和所述第二代码信号的组合来调节延迟量，通过根据被调节的所述延迟量将所述外部时钟延迟来产生内部时钟，以及同步于所述内部时钟来输入和输出数据，根据在将所述内部时钟延迟所经的路径中包括的节点的电压电平来调节所述第一半导体器件的用于驱动所述内部时钟的驱动力。
附图说明
图1是示出根据实施例的延迟电路的配置的示例的框图。
图2是示出图1所示的延迟电路中所包括的延迟量调节电路的配置的示例的电路图。
图3是用于帮助说明图2所示的延迟量调节电路的操作的表的示例。
图4是示出图1所示的延迟电路中所包括的电压调节电路的配置的示例的电路图。
图5是用于帮助说明根据该实施例的延迟电路的操作的图的示例。
图6是示出根据实施例的半导体系统的配置的示例的框图。
图7是示出应用有图1至图6所示的延迟电路和半导体系统的电子系统的配置的示例的图。
具体实施方式
在下文中，将通过实施例的各种示例参考附图在下面描述延迟电路和使用该延迟电路的半导体系统。
各种实施例可以针对延迟电路和使用该延迟电路的半导体系统，经由利用在用于将输入信号延迟的延迟电路中包括的节点的电压电平进行反馈并由此降低或升高节点的电压电平，能够通过减少输出信号被驱动到外部电压的电平的时段来降低电流消耗量。
根据实施例，经由利用在用于将输入信号延迟的延迟电路中包括的节点的电压电平进行反馈并由此降低或升高节点的电压电平，可以通过减少输出信号被驱动到外部电压的电平的时段来降低电流消耗量。
此外，根据实施例，可以提供延迟电路和使用该延迟电路的半导体系统，其中通过对在用于将输入信号延迟的延迟电路中包括的节点的电容值进行调节来调节延迟量。
如图1中所示，根据实施例的延迟电路可以包括第一缓冲器10、延迟量调节电路20、电压调节电路30和第二缓冲器40。
第一缓冲器10可以通过将输入信号IN延迟来产生第一延迟信号DLY1。第一缓冲器10可以通过将输入信号IN反相并缓冲来产生第一延迟信号DLY1。在输入信号IN为逻辑低电平的情况下，第一缓冲器10可以产生被驱动为逻辑高电平的第一延迟信号DLY1。在输入信号IN为逻辑高电平的情况下，第一缓冲器10可以产生被驱动为逻辑低电平的第一延迟信号DLY1。根据一个实施例，第一缓冲器10可以实现为缓冲电路，比如反相器或驱动器。根据一个实施例，输入信号IN可以被设置为包括在预定时段内产生的至少一个脉冲的信号。根据一个实施例，输入信号IN可以被设置为周期性切换的信号。输入信号IN可以被设置为从外部输入的时钟。
延迟量调节电路20可以响应于第一代码信号CODE<1>和第二代码信号CODE<2>来调节其延迟量。延迟量调节电路20可以通过将第一延迟信号DLY1延迟响应于第一代码信号CODE<1>和第二代码信号CODE<2>而被调节的延迟量来产生第二延迟信号DLY2。在第一代码信号CODE<1>被使能而第二代码信号CODE<2>被禁止的情况下，延迟量调节电路20的延迟量可以被设置为第一延迟量。在第一代码信号CODE<1>被禁止而第二代码信号CODE<2>被使能的情况下，延迟量调节电路20的延迟量可以被设置为第二延迟量。在第一代码信号CODE<1>被使能并且第二代码信号CODE<2>被使能的情况下，延迟量调节电路20的延迟量可以被设置为第三延迟量。第三延迟量可以被设置为比第二延迟量大的延迟量。第二延迟量可以被设置为比第一延迟量大的延迟量。第一代码信号CODE<1>和第二代码信号CODE<2>可以被设置为从外部输入以调节延迟电路的延迟量的信号。第一代码信号CODE<1>和第二代码信号CODE<2>可以被设置为从诸如模式寄存器组(MRS)的电路输入以调节延迟电路的延迟量的信号。
电压调节电路30可以通过将第二延迟信号DLY2延迟来产生第三延迟信号DLY3。电压调节电路30可以通过响应于第二延迟信号DLY2调节节点(图4的nd31)的电压电平来调节第三延迟信号DLY3的电压电平。通过根据第二延迟信号DLY2的电压电平来调节节点(图4的nd31)的电压电平，电压调节电路30可以将用于驱动第三延迟信号DLY3的驱动力调节到电源电压VDD或接地电压VSS。
第二缓冲器40可以通过将第三延迟信号DLY3延迟来产生输出信号OUT。第二缓冲器40可以通过将第三延迟信号DLY3反相并缓冲来产生输出信号OUT。在第三延迟信号DLY3为逻辑低电平的情况下，第二缓冲器40可以产生被驱动为逻辑高电平的输出信号OUT。在第三延迟信号DLY3为逻辑高电平的情况下，第二缓冲器40可以产生被驱动为逻辑低电平的输出信号OUT。根据一个实施例，第二缓冲器40可以实现为缓冲电路，比如反相器或驱动器。
参考图2，延迟量调节电路20可以包括第一延迟量调节电路210和第二延迟量调节电路220。
第一延迟量调节电路210可以包括与节点nd21耦接的第一电容器MC1和第二电容器MC2。第一延迟量调节电路210的第一电容器MC1和第二电容器MC2可以响应于第一代码信号CODE<1>而被开启(turn on)。在第一代码信号CODE<1>被使能为逻辑高电平的情况下，第一延迟量调节电路210的第一电容器MC1和第二电容器MC2可以被开启并使节点nd21的电容值增大。第一电容器MC1可以用由PMOS晶体管实现的MOS电容器来实现。第二电容器MC2可以用由NMOS晶体管实现的MOS电容器来实现。
第二延迟量调节电路220可以包括与节点nd21耦接的第三电容器MC3和第四电容器MC4。第二延迟量调节电路220的第三电容器MC3和第四电容器MC4可以响应于第二代码信号CODE<2>而被开启。在第二代码信号CODE<2>被使能为逻辑高电平的情况下，第二延迟量调节电路220的第三电容器MC3和第四电容器MC4可以被开启并使节点nd21的电容值增大。第三电容器MC3可以用由PMOS晶体管实现的MOS电容器来实现。第四电容器MC4可以用由NMOS晶体管来实现的MOS电容器来实现。
第三电容器MC3和第四电容器MC4的电容值可以被设置为比第一电容器MC1和第二电容器MC2的电容值大。根据实施例可以不同地设置第一电容器MC1、第二电容器MC2、第三电容器MC3和第四电容器MC4的电容值。
这样的延迟量调节电路20可以通过将第一延迟信号DLY1延迟响应于第一代码信号CODE<1>和第二代码信号CODE<2>而被调节的延迟量来产生第二延迟信号DLY2。
例如，下面将参考图3描述根据第一代码信号CODE<1>和第二代码信号CODE<2>设置的延迟量调节电路20的延迟量。
在第一代码信号CODE<1>被使能为逻辑高电平而第二代码信号CODE<2>被禁止为逻辑低电平的情况下，延迟量调节电路20可以被设置为第一延迟量。在延迟量调节电路20中，在第一代码信号CODE<1>被使能为逻辑高电平而第二代码信号CODE<2>被禁止为逻辑低电平的情况下，由第一延迟量调节电路210设置的电容值可以被耦接到节点nd21。由第一延迟量调节电路210设置的电容值可以被设置为上述第一延迟量。
在第一代码信号CODE<1>被禁止为逻辑低电平而第二代码信号CODE<2>被使能为逻辑高电平的情况下，延迟量调节电路20可以被设置为第二延迟量。在延迟量调节电路20中，在第一代码信号CODE<1>被禁止为逻辑低电平而第二代码信号CODE<2>被使能为逻辑高电平的情况下，由第二延迟量调节电路220设置的电容值可以被耦接到节点nd21。由第二延迟量调节电路220设置的电容值可以被设置为上述第二延迟量。
在第一代码信号CODE<1>被使能为逻辑高电平并且第二代码信号CODE<2>被使能为逻辑高电平的情况下，延迟量调节电路20可以被设置为第三延迟量。在延迟量调节电路20中，在第一代码信号CODE<1>被使能为逻辑高电平并且第二代码信号CODE<2>被使能为逻辑高电平的情况下，由第一延迟量调节电路210和第二延迟量调节电路220设置的电容值可以被耦接到节点nd21。由第一延迟量调节电路210和第二延迟量调节电路220设置的电容值可以被设置为上述第三延迟量。
参考图4，电压调节电路30可以包括第一驱动电路310、第二驱动电路320和第三驱动电路330。
第一驱动电路310可以包括串联耦接在电源电压VDD与节点nd31之间的PMOS晶体管P31和P32。第一驱动电路310可以包括串联耦接在节点nd31与接地电压VSS之间的NMOS晶体管N31和N32。PMOS晶体管P31和NMOS晶体管N31可以根据第二延迟信号DLY2的电压电平而被开启并驱动节点nd31。PMOS晶体管P32和NMOS晶体管N32可以根据节点nd31的电压电平而被开启。
在如上所述配置的第一驱动电路310中，在第二延迟信号DLY2的电压电平为低于预设电平的电压电平并且节点nd31的电压电平为低于预设电平的电压电平的情况下，用于将节点nd31驱动到电源电压VDD的电平的驱动力可以增大。在第一驱动电路310中，在第二延迟信号DLY2的电压电平为高于预设电平的电压电平并且节点nd31的电压电平为高于预设电平的电压电平的情况下，用于将节点nd31驱动到接地电压VSS的电平的驱动力可以增大。
预设电平可以被设置为用于开启PMOS晶体管和NMOS晶体管的电压电平。例如，在第二延迟信号DLY2的电压电平为低于预设电平的电压电平(逻辑低电平)的情况下，PMOS晶体管P31被开启，以及在第二延迟信号DLY2的电压电平为高于预设电平的电压电平(逻辑高电平)的情况下，NMOS晶体管N31被开启。
第二驱动电路320可以包括耦接在电源电压VDD与节点nd32之间的PMOS晶体管P33和耦接在节点nd32与接地电压VSS之间的NMOS晶体管N33。PMOS晶体管P33和NMOS晶体管N33可以根据节点nd31的电压电平而被开启并驱动节点nd32。随着节点nd32根据节点nd31的电压电平而被驱动，第二驱动电路320可以产生第三延迟信号DLY3。
在如上所述配置的第二驱动电路320中，在节点nd31的电压电平为低于预设电平的电压电平的情况下，用于将节点nd32驱动到电源电压VDD的电平的驱动力可以增大。在第二驱动电路320中，在节点nd31的电压电平为高于预设电平的电压电平的情况下，用于将节点nd32驱动到接地电压VSS的电平的驱动力可以增大。
第三驱动电路330可以包括耦接在电源电压VDD与节点nd33之间的PMOS晶体管P34、耦接在节点nd34与接地电压VSS之间的NMOS晶体管N34、耦接在电源电压VDD与节点nd34之间的PMOS晶体管P35、耦接在节点nd33与接地电压VSS之间的NMOS晶体管N35，耦接在电源电压VDD与节点nd31之间的PMOS晶体管P36和耦接在节点nd31与接地电压VSS之间的NMOS晶体管N36。
PMOS晶体管P34和NMOS晶体管N34可以根据第三延迟信号DLY3的电压电平而被开启，并驱动节点nd33和节点nd34。PMOS晶体管P34可以在第三延迟信号DLY3为低于预设电平的电压电平的情况下被开启并将节点nd33驱动到电源电压VDD的电平。NMOS晶体管N34可以在第三延迟信号DLY3为高于预设电平的电压电平的情况下被开启并将节点nd34驱动到接地电压VSS的电平。
PMOS晶体管P35和PMOS晶体管P36可以根据节点nd34的电压电平而被开启，并将节点nd31驱动到电源电压VDD的电平。PMOS晶体管P35和PMOS晶体管P36可以在节点nd34的电压电平为低于预设电平的电压电平的情况下被开启并将节点nd31驱动到电源电压VDD的电平。
NMOS晶体管N35和NMOS晶体管N36可以根据节点nd33的电压电平而被开启，并将节点nd31驱动到接地电压VSS的电平。NMOS晶体管N35和NMOS晶体管N36可以在节点nd33的电压电平为高于预设电平的电压电平的情况下被开启并将节点nd31驱动到接地电压VSS的电平。
在如上所述配置的第三驱动电路330中，在节点nd32的电压电平为低于预设电平的电压电平的情况下，用于将节点nd31驱动到接地电压VSS的驱动力可以增大。在第三驱动电路330中，在节点nd32的电压电平为高于预设电平的电压电平的情况下，用于将节点nd31驱动到电源电压VDD的驱动力可以增大。
以下将参考图5通过以其中输入信号IN是周期性切换的信号的情况为例描述根据实施例的延迟电路的操作。
第一缓冲器10通过将输入信号IN反相并缓冲来产生第一延迟信号DLY1。
延迟量调节电路20通过将第一延迟信号DLY1延迟响应于第一代码信号CODE<1>和第二代码信号CODE<2>而被调节的延迟量P1来产生第二延迟信号DLY2。
在电压调节电路30的第一驱动电路310中，在第二延迟信号DLY2的电压电平为低于预设电平的电压电平的时段P2中，用于将节点nd31驱动到电源电压VDD的电平的驱动力增大。
在电压调节电路30的第二驱动电路320中，随着节点nd31的电压电平被驱动到电源电压VDD的电平，用于将节点nd32驱动到接地电压VSS的电平的驱动力增大。也就是说，电压调节电路30的第二驱动电路320产生被驱动为逻辑低电平的第三延迟信号DLY3。
在电压调节电路30的第三驱动电路330中，随着节点nd32的电压电平被驱动到接地电压VSS的电平，用于将驱动节点nd31驱动到接地电压VSS的驱动力增大。
在电压调节电路30的第二驱动电路320中，随着节点nd31的电压电平被驱动到接地电压VSS，用于将节点nd32驱动到电源电压VDD的电平的驱动力增大。换言之，电压调节电路30的第二驱动电路320产生第三延迟信号DLY3，所述第三延迟信号DLY3在时段X中具有比逻辑低电平更高的电压电平。
第二缓冲器40通过将第三延迟信号DLY3反相并缓冲来产生输出信号OUT。
通过在第二延迟信号DLY2的电压电平为比预设电平低的电压电平的时段P2的时段X中降低节点nd31的电压电平，根据实施例的延迟电路产生具有比逻辑高电平更低的电压电平的输出信号OUT。
在电压调节电路30的第一驱动电路310中，在第二延迟信号DLY2的电压电平为比预设电平更高的电压电平的时段P3中，用于将节点nd31驱动到接地电压VSS的电平的驱动力增大。
在第二驱动电路320中，随着节点nd31的电压电平被驱动到接地电压VSS的电平，用于将节点nd32驱动到电源电压VDD的电平的驱动力增大。也就是说，第二驱动电路320产生被驱动为逻辑高电平的第三延迟信号DLY3。
在第三驱动电路330中，随着节点nd32的电压电平被驱动到电源电压VDD的电平，用于将节点nd31驱动到电源电压VDD的驱动力增大。
在第二驱动电路320中，随着节点nd31的电压电平被驱动到电源电压VDD，用于将节点nd32驱动到接地电压VSS的电平的驱动力增大。换言之，电压调节电路30的第二驱动电路320产生第三延迟信号DLY3，所述第三延迟信号DLY3在时段Y中具有比逻辑高电平更低的电压电平。
第二缓冲器40通过将第三延迟信号DLY3反相并缓冲来产生输出信号OUT。
通过在第二延迟信号DLY2的电压电平为比预设电平高的电压电平的时段P3的时段Y中升高节点nd31的电压电平，根据实施例的延迟电路产生具有比逻辑低电平更高的电压电平的输出信号OUT。
经由利用在用于将输入信号IN延迟的延迟电路中包括的节点nd32的电压电平进行反馈并因此降低或升高节点nd31的电压电平，根据实施例的延迟电路可以通过减少输出信号OUT被驱动到电源电压VDD或接地电压VSS的时段来降低电流消耗量。
参考图6，根据实施例的半导体系统可以包括第一半导体器件1和第二半导体器件2。第二半导体器件2可以包括延迟电路50和内部电路60。
第一半导体器件1可以输出外部时钟ECLK、第一代码信号CODE<1>和第二代码信号CODE<2>。第一半导体器件1可以输入和输出数据DATA。外部时钟ECLK可以被设置为周期性地切换以使第一半导体器件1与第二半导体器件2同步的信号。第一代码信号CODE<1>和第二代码信号CODE<2>可以被设置为用于对包括在第二半导体器件2中的延迟电路50的延迟量进行调节的信号。
延迟电路50可以通过根据延迟量将外部时钟ECLK延迟来产生内部时钟ICLK，所述延迟量根据第一代码信号CODE<1>和第二代码信号CODE<2>的组合而被调节的。延迟电路50的用于驱动内部时钟ICLK的驱动力可以根据其中包括的节点的电压电平而被调节。由于图5中所示的延迟电路50由与图1中所示的延迟电路相同的电路实现并执行与其相同的操作，因此本文将省略其详细描述。图5中所示的外部时钟ECLK可以被设置为图1中所示的输入信号IN，以及内部时钟ICLK可以被设置为输出信号OUT。
内部电路60可以同步于内部时钟ICLK来输入和输出数据DATA。内部电路60可以在写入操作中同步于内部时钟ICLK来从第一半导体器件1接收数据DATA。内部电路60可以在写入操作中同步于内部时钟ICLK来储存数据DATA。内部电路60可以在读取操作中同步于内部时钟ICLK将所储存的数据DATA输出到第一半导体器件1。内部电路60可以由储存或输出数据DATA的存储电路实现。
如上所述配置的第二半导体器件2可以根据第一代码信号CODE<1>和第二代码信号CODE<2>的组合来调节其延迟量，并且可以通过根据被调节的延迟量将外部时钟ECLK延迟来产生内部时钟ICLK。半导体器件2可以同步于内部时钟ICLK来输入和输出数据DATA。可以根据在将内部时钟ICLK延迟所经的路径中包括的节点的电压电平，对第二半导体器件2的用于驱动内部时钟ICLK的驱动力进行调节。
根据如上所述配置的根据实施例的半导体系统可以通过将在用于将外部时钟ECLK延迟的延迟电路50中包括的节点的电压电平进行反馈，减少内部时钟ICLK被驱动到电源电压(VDD)或接地电压(VSS)的电平的时段，由此来降低电流消耗量。
上述参考图1至图6描述的延迟电路和半导体系统可以应用于包括存储系统、图形系统、计算系统或移动系统等的电子系统。例如，参考图7，根据实施例的电子系统1000可以包括数据储存器1001、存储器控制器1002、缓冲存储器1003以及输入和输出(输入/输出)接口1004。
数据储存器1001根据来自存储器控制器1002的控制信号来储存从存储器控制器1002施加的数据，并且读出所储存的数据并将读出的数据输出到存储器控制器1002。数据储存器1001可以包括非易失性存储器，即使电源中断非易失性存储器也能够不丢失数据并持续储存数据。非易失性存储器可以实现为诸如NOR快闪存储器和NAND快闪存储器的快闪存储器，相变随机存取存储器(PRAM)，电阻式随机存取存储器(RRAM)，自旋转移扭矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)等。
存储器控制器1002对从外部设备(主机)通过输入/输出接口1004施加的命令进行解码，并根据解码结果控制针对数据储存器1001和缓冲存储器1003的数据的输入/输出。存储器控制器1002可以包括图6中所示的第一半导体器件1。虽然在图7中存储器控制器1002被示为一个块，但应注意，在存储器控制器1002中，可独立地配置用于控制非易失性存储器的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器。
缓冲存储器1003可以临时储存要在存储器控制器1002中处理的数据，即，要输入到数据储存器1001和从数据储存器1001输出的数据。缓冲存储器1003可以根据控制信号储存从存储器控制器1002施加的数据。缓冲存储器1003读出所储存的数据并将读出的数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，例如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)等。缓冲存储器1003可以包括图6所示的第二半导体器件2。
输入/输出接口1004提供在存储器控制器1002与外部设备(主机)之间的物理耦接，使得存储器控制器1002可以从外部设备接收用于输入/输出数据的控制信号，并与外部设备交换数据。输入/输出接口1004可以包括各种接口协议之一，例如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE等。
电子系统1000可以用作主机的辅助存储设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或微型快闪存储(CF)卡等。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，本文描述的延迟电路和使用其的半导体系统不应基于所描述的实施例而受到限制。

Claims (22)

1.一种延迟电路，包括：
第一缓冲器，其被配置为通过缓冲输入信号来产生第一延迟信号；
电压调节电路，其被配置为通过将所述第一延迟信号延迟来产生第二延迟信号，并且被配置为通过响应于所述第二延迟信号调节第一节点的电压电平来调节所述第二延迟信号的电压电平，所述第一节点包括在将所述输入信号延迟所经的路径中；以及
第二缓冲器，其被配置为通过缓冲所述第二延迟信号来产生输出信号。
2.根据权利要求1所述的延迟电路，其中，所述输入信号被设置为包括至少一个在预定时段内产生的脉冲的信号或者被设置为周期性切换的信号。
3.根据权利要求1所述的延迟电路，其中，所述电压调节电路包括：
第一驱动电路，其被配置为响应于所述第一延迟信号，根据所述第一节点的电压电平，对用于将所述第一节点驱动到电源电压或接地电压的驱动力进行调节；
第二驱动电路，其被配置为根据所述第一节点的所述电压电平，对用于将第二节点驱动到所述电源电压或所述接地电压的驱动力进行调节，所述第二延迟信号通过所述第二节点输出；以及
第三驱动电路，其被配置为根据所述第二节点的电压电平，对用于将所述第一节点驱动到所述电源电压或所述接地电压的驱动力进行调节。
4.根据权利要求3所述的延迟电路，其中，当所述第一节点的所述电压电平为低于预设电平的电压电平时，所述第一驱动电路的用于将所述第一节点驱动到所述电源电压的驱动力增大，以及当所述第一节点的所述电压电平高于所述预设电平时，所述第一驱动电路的用于将所述第一节点驱动到所述地电压的驱动力增大。
5.根据权利要求3所述的延迟电路，其中，当所述第二节点的所述电压电平为低于预设电平的电压电平时，所述第三驱动电路的用于将所述第一节点驱动到所述接地电压的驱动力增大，以及当所述第二节点的所述电压电平高于所述预设电平时，所述第三驱动电路的用于将所述第一节点驱动到所述电源电压的驱动力增大。
6.根据权利要求1所述的延迟电路，还包括：
延迟量调节电路，其被配置为响应于第一代码信号和第二代码信号来调节所述第一延迟信号的延迟量。
7.一种延迟电路，包括：
第一缓冲器，其被配置为通过缓冲输入信号来产生第一延迟信号；
延迟量调节电路，其被配置为响应于第一代码信号和第二代码信号来调节第一节点的电容值，所述第一节点被包括在将所述输入信号延迟所经的路径中，并且所述延迟量调节电路被配置为通过根据被调节的所述电容值将所述第一延迟信号延迟来产生第二延迟信号；
电压调节电路，其被配置为通过将所述第二延迟信号延迟来产生第三延迟信号，并且被配置为通过响应于所述第三延迟信号调节第二节点的电压电平来调节所述第三延迟信号的电压电平，所述第二节点被包括在将所述输入信号延迟所经的所述路径中；以及
第二缓冲器，其被配置为通过缓冲所述第三延迟信号来产生输出信号。
8.根据权利要求7所述的延迟电路，其中，所述输入信号被设置为包括至少一个在预定时段内产生的脉冲的信号或者被设置为周期性切换的信号。
9.根据权利要求7所述的延迟电路，其中，所述延迟量调节电路包括：
第一延迟量调节电路，其被配置为耦接到所述第一节点，并且响应于所述第一代码信号来将第一电容值提供给所述第一节点；以及
第二延迟量调节电路，其被配置为耦接到所述第一节点，并且响应于所述第二代码信号来将第二电容值提供给所述第一节点。
10.根据权利要求7所述的延迟电路，其中，所述延迟量调节电路在所述第一代码信号被使能时被设置为第一延迟量，在所述第二代码信号被使能时被设置为第二延迟量，并且在所述第一代码信号和所述第二代码信号两者都被使能时被设置为第三延迟量。
11.根据权利要求10所述的延迟电路，其中，所述第三延迟量大于所述第二延迟量，并且所述第二延迟量大于所述第一延迟量。
12.根据权利要求7所述的延迟电路，其中，所述电压调节电路包括：
第一驱动电路，其被配置为响应于所述第二延迟信号，根据所述第二节点的电压电平，对用于将所述第二节点驱动到电源电压或接地电压的驱动力进行调节；
第二驱动电路，其被配置为根据所述第二节点的所述电压电平，对用于将第三节点驱动到所述电源电压或所述接地电压的驱动力进行调节，所述第三延迟信号通过所述第三节点输出；以及
第三驱动电路，其被配置为根据所述第三节点的电压电平，对用于将所述第二节点驱动到所述电源电压或所述接地电压的驱动力进行调节。
13.根据权利要求12所述的延迟电路，其中，当所述第二节点的所述电压电平为低于预设电平的电压电平时，所述第一驱动电路的用于将所述第二节点驱动到所述电源电压的驱动力增大，以及当所述第二节点的所述电压电平高于所述预设电平时，所述第一驱动电路的用于将所述第二节点驱动到所述接地电压的驱动力增大。
14.根据权利要求12所述的延迟电路，其中，当所述第三节点的所述电压电平为低于预设电平的电压电平时，所述第三驱动电路的用于将所述第二节点驱动到所述接地电压的驱动力增大，以及当所述第三节点的所述电压电平高于所述预设电平时，所述第三驱动电路的用于将所述第二节点驱动到所述电源电压的驱动力增大。
15.一种半导体系统，包括：
第一半导体器件，其被配置为接收外部时钟、第一代码信号和第二代码信号以及输入和输出数据，根据所述第一代码信号和所述第二代码信号的组合来调节延迟量，通过根据被调节的所述延迟量将所述外部时钟延迟来产生内部时钟，以及同步于所述内部时钟来输入和输出数据，根据在将所述内部时钟延迟所经的路径中包括的节点的电压电平来对所述第一半导体器件的用于驱动所述内部时钟的驱动力进行调节。
16.根据权利要求15所述的半导体系统，还包括：
第二半导体器件，其被配置为输出所述外部时钟和所述第一代码信号和所述第二代码信号，以及输入和输出数据。
17.根据权利要求15所述的半导体系统，其中，所述第一半导体器件包括：
延迟电路，其被配置为通过根据所述延迟量将所述外部时钟延迟并且根据所述节点的所述电压电平调节用于驱动所述内部时钟的驱动力来产生所述内部时钟，所述延迟量根据所述第一代码信号和所述第二代码信号的组合来调节；以及
内部电路，其被配置为同步于所述内部时钟来输入和输出数据。
18.根据权利要求17所述的半导体系统，其中，所述延迟电路包括：
第一缓冲器，其被配置为通过缓冲所述外部时钟来产生第一延迟信号；
延迟量调节电路，其被配置为响应于所述第一代码信号和所述第二代码信号来调节第一节点的电容值，所述第一节点包括在将所述第一延迟信号延迟所经的路径中，并且所述延迟量调节电路被配置为通过根据被调节的所述电容值将所述第一延迟信号延迟来产生第二延迟信号；
电压调节电路，其被配置为通过将所述第二延迟信号延迟来产生第三延迟信号，并通过响应于所述第三延迟信号调节第二节点的电压来调节所述第三延迟信号的电压电平，所述第二节点包括在将所述第二延迟信号延迟所经的路径中；以及
第二缓冲器，其被配置为通过缓冲所述第三延迟信号来产生所述内部时钟。
19.根据权利要求18所述的半导体系统，其中，所述延迟量调节电路包括：
第一延迟量调节电路，其被配置为耦接到所述第一节点，并且响应于所述第一代码信号来将第一电容值提供给所述第一节点；以及
第二延迟量调节电路，其被配置为耦接到所述第一节点，并且响应于所述第二代码信号来将第二电容值提供给所述第一节点。
20.根据权利要求18所述的半导体系统，其中，所述电压调节电路包括：
第一驱动电路，其被配置为响应于所述第二延迟信号，根据所述第二节点的电压电平，对用于将所述第二节点驱动到电源电压或接地电压的驱动力进行调节；
第二驱动电路，其被配置为根据所述第二节点的所述电压电平，对用于将第三节点驱动到所述电源电压或所述接地电压的驱动力进行调节，所述第三延迟信号通过所述第三节点输出；以及
第三驱动电路，其被配置为根据所述第三节点的电压电平，对用于将所述第二节点驱动到所述电源电压或所述接地电压的驱动力进行调节。
21.根据权利要求20所述的半导体系统，其中，当所述第二节点的所述电压电平为低于预设电平的电压电平时，所述第一驱动电路的用于将所述第二节点驱动到所述电源电压的驱动力增大，以及当所述第二节点的所述电压电平高于所述预设电平时，所述第一驱动电路的用于将所述第二节点驱动到所述接地电压的驱动力增大。
22.根据权利要求20所述的半导体系统，其中，当所述第三节点的所述电压电平为低于预设电平的电压电平时，所述第三驱动电路的用于将所述第二节点驱动到所述接地电压的驱动力增大，以及当所述第三节点的所述电压电平高于所述预设电平时，所述第三驱动电路的用于将所述第二节点驱动到所述电源电压的驱动力增大。
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