KR102553854B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 테스트모드신호에 응답하여 백바이어스전압의 전압레벨에 따라 내부노드에 전하 공급시점을 조절하고, 상기 내부노드의 전하량에 따라 가변하는 제1 지연량에 의해 액티브신호를 지연하여 뱅크선택신호를 생성하는 지연량조절회로 및 상기 백바이어스전압을 입력 받아 구동되고, 상기 뱅크선택신호에 응답하여 어드레스를 입력 받아 내부어드레스를 생성하되, 상기 백바이어스전압의 전압레벨에 따라 가변하는 제2 지연량에 의해 상기 어드레스를 지연하는 지연량이 가변되는 어드레스입력회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 파워다운동작 중 뱅크선택신호의 생성구간 동안 어드레스에 의해 셀프리프레쉬동작을 수행하는 반도체장치에 관한 것이다.
일반적인 반도체장치들은 또 다른 반도체장치들과 패키지 되어 하나의 제품으로 출시된다. 이러한 대부분의 반도체장치는 외부에서 전송되는 각종 신호들을 입력패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력패드를 통해 출력하기 위한 출력회로에 의해 각종 신호들을 입출력한다.
이와 같은 각종 신호들이 입출력되는 전달 경로들은 각각의 특성차이에 의해 지연량이 각기 상이하게 설정된다. 또한, SDRAM과 같은 동기식 반도체장치들은 클럭(clock)에 동기 되어 각종 신호를 입출력하게 되는데, 신호 입출력 시 지연량은 PVT(Process Voltage Temperature) 특성 변화에 따라 다양하게 발생할 수 있다. 따라서, PVT(Process Voltage Temperature) 특성 변화에 맞추어 입출력되는 신호의 지연시간을 조절하기 위한 기술이 필요하다. 본 발명의 배경기술은 미국 등록특허 US 9,287,858호에 개시되어 있다.
본 발명은 파워다운모드 시 백바이어스전압의 전압레벨이 증가하는 경우 지연된 어드레스와 뱅크선택신호 간의 지연량을 매칭함으로써 셀프리프레쉬동작을 안정적으로 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 테스트모드신호에 응답하여 백바이어스전압의 전압레벨에 따라 내부노드에 전하 공급시점을 조절하고, 상기 내부노드의 전하량에 따라 가변하는 제1 지연량에 의해 액티브신호를 지연하여 뱅크선택신호를 생성하는 지연량조절회로 및 상기 백바이어스전압을 입력 받아 구동되고, 상기 뱅크선택신호에 응답하여 어드레스를 입력 받아 내부어드레스를 생성하되, 상기 백바이어스전압의 전압레벨에 따라 가변하는 제2 지연량에 의해 상기 어드레스를 지연하는 지연량이 가변되는 어드레스입력회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 파워다운모드 시 전압레벨이 증가하는 백바이어스전압에 응답하여 내부노드에 전하 공급시점을 지연하고, 상기 내부노드의 전하량에 따라 가변하는 제1 지연량에 의해 액티브신호를 지연하여 뱅크선택신호를 생성하는 지연량조절회로 및 상기 백바이어스전압을 입력 받아 구동되고, 상기 뱅크선택신호에 응답하여 어드레스를 입력 받아 내부어드레스를 생성하되, 상기 백바이어스전압의 전압레벨에 따라 가변하는 제2 지연량에 의해 상기 어드레스를 지연하는 지연량이 가변되는 어드레스입력회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 파워다운모드 시 백바이어스전압의 전압레벨이 증가하는 경우 지연된 어드레스와 뱅크선택신호 간의 지연량을 매칭함으로써 셀프리프레쉬동작을 안정적으로 수행할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 테스트모드제어회로의 구성을 도시한 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 지연량조절회로의 구성을 도시한 도면이다.
도 4는 도 3에 도시된 지연량조절회로에 포함된 제1 지연회로의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 지연량조절회로에 포함된 제2 지연회로의 구성을 도시한 회로도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 어드레스입력회로의 구성을 도시한 블럭도이다.
도 7 및 8은 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1 내지 도 7에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 전압조절회로(10), 테스트모드제어회로(20), 지연량조절회로(30), 어드레스입력회로(40) 및 코어회로(50)를 포함할 수 있다.
전압조절회로(10)는 파워다운신호(PD)에 응답하여 백바이어스전압(VBB)의 전압레벨을 조절할 수 있다. 전압조절회로(10)는 파워다운신호(PD)가 로직하이레벨로 인에이블되는 경우 백바이어스전압(VBB)의 전압레벨을 조절할 수 있다. 전압조절회로(10)는 파워다운신호(PD)가 로직하이레벨로 인에이블되는 경우 전압레벨이 증가하는 백바이어스전압(VBB)을 생성할 수 있다. 파워다운신호(PD)는 반도체장치가 파워다운모드에 진입하기 위해 인에이블되는 신호로 설정될 수 있다. 파워다운신호(PD)가 인에이블되는 로직레벨은 실시예에 따라 로직하이레벨 또는 로직로우레벨로 설정될 수 있다.
테스트모드제어회로(20)는 파워다운신호(PD) 및 테스트인에이블신호(TMEN)에 응답하여 테스트모드신호(TM)를 생성할 수 있다. 테스트모드제어회로(20)는 파워다운신호(PD)가 로직하이레벨로 인에이블되고 테스트인에이블신호(TMEN)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 테스트모드신호(TM)를 생성할 수 있다. 테스트인에이블신호(TMEN)는 파워다운모드 중 어드레스를 래치하기 위한 뱅크선택신호의 생성시점을 조절하기 위한 테스트모드에 진입하기 위해 인에이블되는 신호로 설정될 수 있다. 테스트모드신호(TM)가 인에이블되는 로직레벨은 실시예에 따라 로직하이레벨 또는 로직로우레벨로 설정될 수 있다.
지연량조절회로(30)는 테스트모드신호(TM)에 응답하여 백바이어스전압(VBB)의 전압레벨에 따라 내부노드(도 5의 nd31,nd32)에 전하 공급시점을 조절할 수 있다. 지연량조절회로(30)는 파워다운모드 시 전압레벨이 증가하는 백바이어스전압(VBB)에 응답하여 내부노드(도 5의 nd31,nd32)에 전하 공급시점을 지연할 수 있다. 지연량조절회로(30)는 내부노드(도 5의 nd31,nd32)의 전하량에 따라 가변하는 제1 지연량에 의해 액티브신호(BKACT)를 지연하여 뱅크선택신호(BKSEL)를 생성할 수 있다. 제1 지연량은 백바이어스전압(VBB)의 전압레벨에 비례하여 지연량이 증가될 수 있다.
어드레스입력회로(40)는 백바이어스전압(VBB)을 입력 받아 구동될 수 있다. 어드레스입력회로(40)는 뱅크선택신호(BKSEL)에 응답하여 어드레스(ADD<1:N>)를 입력 받아 내부어드레스(IADD<1:N>)를 생성할 수 있다. 어드레스입력회로(40)는 백바이어스전압(VBB)의 전압레벨에 따라 어드레스(ADD<1:N>)를 지연하는 제2 지연량이 가변될 수 있다. 어드레스입력회로(40)는 제2 지연량에 의해 어드레스(ADD<1:N>)를 지연하여 내부어드레스(IADD<1:N>)를 생성할 수 있다. 제2 지연량은 백바이어스전압(VBB)의 전압레벨에 비례하여 지연량이 증가될 수 있다. 어드레스(ADD<1:N>)는 파워다운동작 중 셀프리프레쉬동작 시 코어회로(50)에 포함된 다수의 워드라인(미도시)을 순차적으로 활성화하기 위해 카운팅되는 신호로 설정될 수 있다. 어드레스(ADD<1:N>)는 코어회로(50)에 포함된 다수의 워드라인(미도시)을 활성화하기 위해 외부로부터 입력되는 신호로 설정될 수 있다.
코어회로(50)는 다수의 워드라인(미도시)을 포함하고, 다수의 워드라인(미도시)에 연결된 다수의 메모리셀(미도시)을 포함할 수 있다. 코어회로(50)는 파워다운모드 중 셀프리프레쉬동작 시 순차적으로 카운팅되는 내부어드레스(IADD<1:N>)에 응답하여 다수의 워드라인(미도시)이 순차적으로 활성화 할 수 있다. 코어회로(50)는 내부어드레스(IADD<1:N>)에 응답하여 다수의 메모리셀(미도시)을 활성화 할 수 있다. 코어회로(50)는 활성화 된 메모리셀(미도시)에 데이터(미도시)를 저장 또는 메모리셀(미도시)에 저장된 데이터(미도시)를 출력할 수 있다.
도 2를 참고하면 테스트모드제어회로(20)는 낸드게이트(NAND21) 및 인버터(IV21)를 포함할 수 있다.
테스트모드제어회로(20)는 파워다운신호(PD) 및 테스트인에이블신호(TMEN)에 응답하여 인에이블되는 테스트모드신호(TM)를 생성할 수 있다. 테스트모드제어회로(20)는 파워다운신호(PD) 및 테스트인에이블신호(TMEN)를 논리곱 연산을 수행하여 테스트모드신호(TM)를 생성할 수 있다. 테스트모드제어회로(20)는 파워다운신호(PD)가 로직하이레벨이고 테스트인에이블신호(TMEN)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 테스트모드신호(TM)를 생성할 수 있다.
도 3을 참고하면 지연량조절회로(30)는 전달신호생성회로(31), 지연회로(32) 및 논리회로(33)를 포함할 수 있다.
전달신호생성회로(31)는 테스트모드신호(TM)에 응답하여 액티브신호(BKACT)를 제1 전달신호(TS1) 또는 제2 전달신호(TS2)로 전달할 수 있다. 전달신호생성회로(31)는 테스트모드신호(TM)가 로직로우레벨로 디스에이블되는 경우 액티브신호(BKACT)를 제1 전달신호(TS1)로 전달할 수 있다. 전달신호생성회로(31)는 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 경우 액티브신호(BKACT)를 제2 전달신호(TS2)로 전달할 수 있다.
지연회로(32)는 제1 지연회로(310) 및 제2 지연회로(320)를 포함할 수 있다.
제1 지연회로(310)는 제1 전달신호(TS1)를 버퍼링하여 제1 지연신호(DS1)를 생성할 수 있다. 제1 지연회로(310)는 제1 전달신호(TS1)를 소정구간 지연하여 제1 지연신호(DS1)를 생성할 수 있다. 제1 지연회로(310)의 지연량은 실시예에 따라 다양하게 설정될 수 있다.
제2 지연회로(320)는 제2 전달신호(TS2)를 버퍼링하여 제2 지연신호(DS2)를 생성할 수 있다. 제2 지연회로(320)는 백바이어스전압(VBB)의 전압레벨에 따라 제1 지연량이 설정될 수 있다. 제2 지연회로(320)는 제1 지연량으로 제2 전달신호(TS2)를 지연하여 제2 지연신호(DS2)를 생성할 수 있다.
이와 같은 지연회로(32)는 제1 전달신호(TS1)를 소정구간 지연하여 제1 지연신호(DS1)를 생성할 수 있다. 지연회로(32)는 백바이어스전압(VBB)의 전압레벨에 따라 설정되는 제1 지연량으로 제2 전달신호(TS2)를 지연하여 제2 지연신호(DS2)를 생성할 수 있다.
논리회로(33)는 제1 지연신호(DS1) 및 제2 지연신호(DS2) 중 어느 하나가 로직하이레벨로 생성되는 경우 로직하이레벨로 인에이블되는 뱅크선택신호(BKSEL)를 생성할 수 있다. 논리회로(33)는 제1 지연신호(DS1) 및 제2 지연신호(DS2)를 논리합 연산을 수행하여 뱅크선택신호(BKSEL)를 생성할 수 있다.
도 4를 참고하면 제1 지연회로(310)는 인버터들(IV31,IV32) 및 저항들(R31,R32)을 포함할 수 있다.
제1 지연회로(310)는 인버터들(IV31,IV32) 및 저항들(R31,R32)이 직렬로 연결되어 구현될 수 있다. 제1 지연회로(310)는 인버터들(IV31,IV32) 및 저항들(R31,R32)에 의해 설정되는 지연량으로 제1 전달신호(TS1)를 지연하여 제1 지연신호(DS1)를 생성할 수 있다. 제1 지연회로(310)는 다수의 인버터들이 연결되는 인버터체인으로 구현될 수 있다.
도 5를 참고하면 제2 지연회로(320)는 제1 버퍼(321), 제2 전하공급회로(322), 제2 버퍼(323) 및 제2 전하공급회로(324)를 포함할 수 있다.
제1 버퍼(321)는 인버터(IV33) 및 저항(R33)을 포함할 수 있다. 제1 버퍼(321)는 인버터(IV33) 및 저항(R33)이 직렬연결되어 구현될 수 있다. 제1 버퍼(321)는 제2 전달신호(TS2)를 반전 버퍼링하여 내부노드(nd31)로 출력할 수 있다.
제1 전하공급회로(322)는 스위치소자들(N31,N32), 제1 캐패시터(MC1) 및 제2 캐패시터(MC2)를 포함할 수 있다. 스위치소자(N31)는 내부노드(nd31)와 제1 캐패시터(MC1) 사이에 연결되고, 백바이어스전압(VBB)에 응답하여 턴온될 수 있다. 스위치소자(N32)는 내부노드(nd31)와 제2 캐패시터(MC2) 사이에 연결되고, 백바이어스전압(VBB)에 응답하여 턴온될 수 있다. 제1 캐패시터(MC1)의 게이트는 스위치소자(N31)와 연결되고 바디전압에 백바이어스전압(VBB)을 인가 받을 수 있다. 제1 캐패시터(MC1)는 PMOS 트랜지스터형 캐패시터로 구현되어 내부노드(nd31)의 전하량을 조절할 수 있다. 제1 캐패시터(MC1)는 바디전압의 전압레벨이 증가하는 경우 턴온전압레벨이 증가할 수 있다. 제1 캐패시터(MC1)는 내부노드(nd31)의 전압레벨이 턴온전압레벨까지 증가하는 경우 턴온될 수 있다. 제1 캐패시터(MC1)는 턴온전압레벨이 증가할 수 록 턴온 시간이 지연될 수 있다. 턴온전압레벨은 트랜지스터의 문턱전압(Vth: Threshold voltage)으로 설정될 수 있다. 제2 캐패시터(MC2)의 게이트는 스위치소자(N32)와 연결되고 바디전압에 접지전압(VSS)을 인가 받을 수 있다. 제2 캐패시터(MC2)는 NMOS 트랜지스터형 캐패시터로 구현되어 내부노드(nd31)의 전하량을 조절할 수 있다.
이와 같은 제1 전하공급회로(322)는 내부노드(nd31)에 연결되어 백바이어스전압(VBB)의 전압레벨에 따라 구동시점이 조절되어 내부노드(nd31)에 전하를 공급할 수 있다. 제1 전하공급회로(322)는 백바이어스전압(VBB)의 전압레벨이 증가하는 경우 구동시점이 지연되어 내부노드(nd31)에 전하를 공급할 수 있다.
제2 버퍼(323)는 인버터(IV34) 및 저항(R34)을 포함할 수 있다. 제2 버퍼(323)는 인버터(IV34) 및 저항(R34)이 직렬연결되어 구현될 수 있다. 제2 버퍼(323)는 내부노드(nd31)의 신호를 반전 버퍼링하여 내부노드(nd32)로 출력할 수 있다. 내부노드(nd32)는 제2 지연신호(DS2)가 출력되는 노드로 설정될 수 있다.
제2 전하공급회로(324)는 스위치소자들(N33,N34), 제3 캐패시터(MC3) 및 제4 캐패시터(MC4)를 포함할 수 있다. 스위치소자(N33)는 내부노드(nd32)와 제3 캐패시터(MC3) 사이에 연결되고, 백바이어스전압(VBB)에 응답하여 턴온될 수 있다. 스위치소자(N34)는 내부노드(nd32)와 제4 캐패시터(MC4) 사이에 연결되고, 백바이어스전압(VBB)에 응답하여 턴온될 수 있다. 제3 캐패시터(MC3)의 게이트는 스위치소자(N33)와 연결되고 바디전압에 백바이어스전압(VBB)을 인가 받을 수 있다. 제3 캐패시터(MC3)는 PMOS 트랜지스터형 캐패시터로 구현되어 내부노드(nd32)의 전하량을 조절할 수 있다. 제3 캐패시터(MC3)는 바디전압의 전압레벨이 증가하는 경우 턴온전압레벨이 증가할 수 있다. 제3 캐패시터(MC3)는 내부노드(ND32)의 전압레벨이 턴온전압레벨까지 증가하는 경우 턴온될 수 있다. 제3 캐패시터(MC3)는 턴온전압레벨이 증가할 수 록 턴온 시간이 지연될 수 있다. 턴온전압레벨은 PMOS 트랜지스터의 문턱전압(Vth: Threshold voltage)으로 설정될 수 있다. 제4 캐패시터(MC4)의 게이트는 스위치소자(N34)와 연결되고 바디전압에 접지전압(VSS)을 인가 받을 수 있다. 제4 캐패시터(MC4)는 NMOS 트랜지스터형 캐패시터로 구현되어 내부노드(nd32)의 전하량을 조절할 수 있다.
이와 같은 제2 전하공급회로(324)는 내부노드(nd32)에 연결되어 백바이어스전압(VBB)의 전압레벨에 따라 구동시점이 조절되어 내부노드(nd32)에 전하를 공급할 수 있다. 제2 전하공급회로(324)는 백바이어스전압(VBB)의 전압레벨이 증가하는 경우 구동시점이 지연되어 내부노드(nd32)에 전하를 공급할 수 있다.
도 6을 참고하면 어드레스입력회로(40)는 래치회로(41) 및 전달회로(42)를 포함할 수 있다.
래치회로(41)는 어드레스(ADD<1:N>)를 래치할 수 있다. 래치회로(41)는 백바이어스전압(VBB)의 전압레벨에 따라 설정되는 제2 지연량으로 래치된 어드레스(ADD<1:N>)를 지연하여 래치어드레스(LADD<1:N>)로 출력할 수 있다. 래치회로(41)는 일반적인 래치회로로 구현되어 백바이어스전압(VBB)의 전압레벨이 증가할 수록 지연량이 증가할 수 있다.
전달회로(42)는 뱅크선택신호(BKSEL)에 응답하여 래치어드레스(LADD<1:N>)를 내부어드레스(IADD<1:N>)로 출력할 수 있다. 전달회로(42)는 뱅크선택신호(BKSEL)가 로직하이레벨로 인에이블되는 경우 래치어드레스(LADD<1:N>)를 내부어드레스(IADD<1:N>)로 출력할 수 있다. 전달회로(42)는 뱅크선택신호(BKSEL)가 로직하이레벨로 인에이블되는 구간 동안 래치어드레스(LADD<1:N>)를 내부어드레스(IADD<1:N>)로 출력할 수 있다.
도 7을 참고하여 본 발명의 일 실시예에 따른 반도체장치의 파워다운모드 중 테스트모드에 진입하지 않고 셀프리프레쉬동작을 위한 래치어드레스와 뱅크선택신호의 생성시점을 설명하면 다음과 같다.
우선, 백바이어스전압(VBB)의 전압레벨이 0.9V로 생성되는 경우를 설명하면 다음과 같다.
전압조절회로(10)는 파워다운모드에 진입하기 위해 로직하이레벨로 인에이블되는 파워다운신호(PD)에 응답하여 0.9V의 전압레벨을 갖는 백바이어스전압(VBB)을 생성한다.
테스트모드제어회로(20)는 로직하이레벨의 파워다운신호(PD) 및 로직로우레벨의 테스트인에이블신호(TMEN)에 의해 로직로우레벨로 디스에이블되는 테스트모드신호(TM)를 생성한다.
지연량조절회로(30)의 전달신호생성회로(31)는 테스트모드신호(TM)가 로직로우레벨로 디스에이블되는 경우 액티브신호(BKACT)를 제1 전달신호(TS1)로 전달한다.
지연량조절회로(30)의 지연회로(32)는 제1 전달신호(TS1)를 버퍼링하여 제1 지연신호(DS1)를 생성한다.
지연량조절회로(30)의 논리회로(33)는 제1 지연신호(DS1) 및 제2 지연신호(DS2)를 논리합 연산을 수행하여 X2 시점에 로직하이레벨로 인에이블되는 뱅크선택신호(BKSEL)를 생성한다.
어드레스입력회로(40)의 래치회로(41)는 백바이어스전압(VBB)의 전압레벨에 따라 설정되는 제2 지연량으로 래치된 어드레스(ADD<1:N>)를 지연하여 래치어드레스(LADD<1:N>)로 출력한다. 이때, 래치어드레스(LADD<1:N>)가 생성되는 시점은 X1 시점이다.
전달회로(42)는 X2 시점에 뱅크선택신호(BKSEL)에 응답하여 래치어드레스(LADD<1:N>)를 내부어드레스(IADD<1:N>)로 출력한다.
코어회로(50)는 내부어드레스(IADD<1:N>)에 따라 다수의 워드라인(미도시) 중 하나가 활성화 되어 셀프리프레쉬동작을 수행한다.
다음으로, 백바이어스전압(VBB)의 전압레벨이 1.2V로 증가하는 경우를 설명하면 다음과 같다.
전압조절회로(10)는 파워다운모드에 진입하기 위해 로직하이레벨로 인에이블되는 파워다운신호(PD)에 응답하여 1.2V의 전압레벨을 갖는 백바이어스전압(VBB)을 생성한다.
테스트모드제어회로(20)는 로직하이레벨의 파워다운신호(PD) 및 로직로우레벨의 테스트인에이블신호(TMEN)에 의해 로직로우레벨로 디스에이블되는 테스트모드신호(TM)를 생성한다.
지연량조절회로(30)의 전달신호생성회로(31)는 테스트모드신호(TM)가 로직로우레벨로 디스에이블되는 경우 액티브신호(BKACT)를 제1 전달신호(TS1)로 전달한다.
지연량조절회로(30)의 지연회로(32)는 제1 전달신호(TS1)를 버퍼링하여 제1 지연신호(DS1)를 생성한다.
지연량조절회로(30)의 논리회로(33)는 제1 지연신호(DS1) 및 제2 지연신호(DS2)를 논리합 연산을 수행하여 X2 시점에 로직하이레벨로 인에이블되는 뱅크선택신호(BKSEL)를 생성한다.
어드레스입력회로(40)의 래치회로(41)는 백바이어스전압(VBB)의 전압레벨이 1.2V로 증가하므로 앞서 백바이어스전압(VBB)의 전압레벨이 0.9V인 경우보다 지연량이 증가한 제2 지연량으로 래치된 어드레스(ADD<1:N>)를 지연하여 래치어드레스(LADD<1:N>)로 출력한다. 이때, 래치어드레스(LADD<1:N>)가 생성되는 시점은 X2 시점이다.
전달회로(42)는 X2 시점에 뱅크선택신호(BKSEL)에 응답하여 래치어드레스(LADD<1:N>)를 내부어드레스(IADD<1:N>)로 출력한다. 이때, X2 시점은 래치어드레스(LADD<1:N>)가 생성되는 시점이므로 내부어드레스(IADD<1:N>)는 X2 시점 이전의 래치어드레스(LADD<1:N>) 또는 X2 시점 이후의 래치어드레스(LADD<1:N>)로부터 생성될 가능성이 있다.
코어회로(50)는 내부어드레스(IADD<1:N>)에 따라 다수의 워드라인(미도시) 중 하나가 활성화 되어 셀프리프레쉬동작을 수행한다. 하지만, 활성화되는 워드라인(미도시)은 원치 않은 워드라인(미도시)일 수 있다.
다음으로, 백바이어스전압(VBB)의 전압레벨이 1.5V로 증가하는 경우를 설명하면 다음과 같다.
전압조절회로(10)는 파워다운모드에 진입하기 위해 로직하이레벨로 인에이블되는 파워다운신호(PD)에 응답하여 1.5V의 전압레벨을 갖는 백바이어스전압(VBB)을 생성한다.
테스트모드제어회로(20)는 로직하이레벨의 파워다운신호(PD) 및 로직로우레벨의 테스트인에이블신호(TMEN)에 의해 로직로우레벨로 디스에이블되는 테스트모드신호(TM)를 생성한다.
지연량조절회로(30)의 전달신호생성회로(31)는 테스트모드신호(TM)가 로직로우레벨로 디스에이블되는 경우 액티브신호(BKACT)를 제1 전달신호(TS1)로 전달한다.
지연량조절회로(30)의 지연회로(32)는 제1 전달신호(TS1)를 버퍼링하여 제1 지연신호(DS1)를 생성한다.
지연량조절회로(30)의 논리회로(33)는 제1 지연신호(DS1) 및 제2 지연신호(DS2)를 논리합 연산을 수행하여 X2 시점에 로직하이레벨로 인에이블되는 뱅크선택신호(BKSEL)를 생성한다.
어드레스입력회로(40)의 래치회로(41)는 백바이어스전압(VBB)의 전압레벨이 1.2V로 증가하므로 앞서 백바이어스전압(VBB)의 전압레벨이 1.2V인 경우보다 지연량이 증가한 제2 지연량으로 래치된 어드레스(ADD<1:N>)를 지연하여 래치어드레스(LADD<1:N>)로 출력한다. 이때, 래치어드레스(LADD<1:N>)가 생성되는 시점은 X3 시점이다.
전달회로(42)는 X2 시점에 뱅크선택신호(BKSEL)에 응답하여 래치어드레스(LADD<1:N>)를 내부어드레스(IADD<1:N>)로 출력한다. 이때, X2 시점은 래치어드레스(LADD<1:N>)가 생성되기 이전 시점이므로 내부어드레스(IADD<1:N>)는 X3 시점 이전의 래치어드레스(LADD<1:N>)로부터 생성된다.
코어회로(50)는 내부어드레스(IADD<1:N>)에 따라 다수의 워드라인(미도시) 중 하나가 활성화 되어 셀프리프레쉬동작을 수행한다. 하지만, 활성화되는 워드라인(미도시)은 원치 않은 워드라인(미도시)임을 알 수 있다.
이와 같은 본 발명의 반도체장치는 파워다운모드 시 백바이어스전압(VBB)의 전압레벨이 증가하는 경우 지연된 래치어드레스(LADD<1:N>)와 뱅크선택신호(BKSEL) 간의 지연량 미스 매칭으로 인해 셀프리프레쉬동작 오류가 발생할 수 있다.
도 8을 참고하여 본 발명의 일 실시예에 따른 반도체장치의 파워다운모드 중 테스트모드에 진입하여 셀프리프레쉬동작을 위한 래치어드레스와 뱅크선택신호의 생성시점을 설명하면 다음과 같다.
우선, 백바이어스전압(VBB)의 전압레벨이 0.9V로 생성되는 경우를 설명하면 다음과 같다.
전압조절회로(10)는 파워다운모드에 진입하기 위해 로직하이레벨로 인에이블되는 파워다운신호(PD)에 응답하여 0.9V의 전압레벨을 갖는 백바이어스전압(VBB)을 생성한다.
테스트모드제어회로(20)는 로직하이레벨의 파워다운신호(PD) 및 로직하이레벨의 테스트인에이블신호(TMEN)에 의해 로직하이레벨로 인에이블되는 테스트모드신호(TM)를 생성한다.
지연량조절회로(30)의 전달신호생성회로(31)는 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 경우 액티브신호(BKACT)를 제2 전달신호(TS2)로 전달한다.
지연량조절회로(30)의 지연회로(32)는 백바이어스전압(VBB)의 전압레벨에 따라 설정되는 제1 지연량으로 제2 전달신호(TS2)를 지연하여 제2 지연신호(DS2)를 생성한다.
지연량조절회로(30)의 논리회로(33)는 제1 지연신호(DS1) 및 제2 지연신호(DS2)를 논리합 연산을 수행하여 Y2 시점에 로직하이레벨로 인에이블되는 뱅크선택신호(BKSEL)를 생성한다.
어드레스입력회로(40)의 래치회로(41)는 백바이어스전압(VBB)의 전압레벨에 따라 설정되는 제2 지연량으로 래치된 어드레스(ADD<1:N>)를 지연하여 래치어드레스(LADD<1:N>)로 출력한다. 이때, 래치어드레스(LADD<1:N>)가 생성되는 시점은 Y1 시점이다.
전달회로(42)는 Y2 시점에 뱅크선택신호(BKSEL)에 응답하여 래치어드레스(LADD<1:N>)를 내부어드레스(IADD<1:N>)로 출력한다.
코어회로(50)는 내부어드레스(IADD<1:N>)에 따라 다수의 워드라인(미도시) 중 하나가 활성화 되어 셀프리프레쉬동작을 수행한다.
다음으로, 백바이어스전압(VBB)의 전압레벨이 1.2V로 증가하는 경우를 설명하면 다음과 같다.
전압조절회로(10)는 파워다운모드에 진입하기 위해 로직하이레벨로 인에이블되는 파워다운신호(PD)에 응답하여 1.2V의 전압레벨을 갖는 백바이어스전압(VBB)을 생성한다.
테스트모드제어회로(20)는 로직하이레벨의 파워다운신호(PD) 및 로직하이레벨의 테스트인에이블신호(TMEN)에 의해 로직하이레벨로 인에이블되는 테스트모드신호(TM)를 생성한다.
지연량조절회로(30)의 지연회로(32)는 백바이어스전압(VBB)의 전압레벨이 0.9V인 경우보다 지연량이 증가한 제1 지연량으로 제2 전달신호(TS2)를 지연하여 제2 지연신호(DS2)를 생성한다.
지연량조절회로(30)의 논리회로(33)는 제1 지연신호(DS1) 및 제2 지연신호(DS2)를 논리합 연산을 수행하여 Y4 시점에 로직하이레벨로 인에이블되는 뱅크선택신호(BKSEL)를 생성한다.
어드레스입력회로(40)의 래치회로(41)는 백바이어스전압(VBB)의 전압레벨이 1.2V로 증가하므로 앞서 백바이어스전압(VBB)의 전압레벨이 0.9V인 경우보다 지연량이 증가한 제2 지연량으로 래치된 어드레스(ADD<1:N>)를 지연하여 래치어드레스(LADD<1:N>)로 출력한다. 이때, 래치어드레스(LADD<1:N>)가 생성되는 시점은 Y3 시점이다.
전달회로(42)는 Y4 시점에 뱅크선택신호(BKSEL)에 응답하여 래치어드레스(LADD<1:N>)를 내부어드레스(IADD<1:N>)로 출력한다. 이때, 내부어드레스(IADD<1:N>)는 Y3 시점 이후의 래치어드레스(LADD<1:N>)로부터 생성된다.
코어회로(50)는 내부어드레스(IADD<1:N>)에 따라 다수의 워드라인(미도시) 중 하나가 활성화 되어 셀프리프레쉬동작을 수행한다.
다음으로, 백바이어스전압(VBB)의 전압레벨이 1.5V로 증가하는 경우를 설명하면 다음과 같다.
전압조절회로(10)는 파워다운모드에 진입하기 위해 로직하이레벨로 인에이블되는 파워다운신호(PD)에 응답하여 1.5V의 전압레벨을 갖는 백바이어스전압(VBB)을 생성한다.
테스트모드제어회로(20)는 로직하이레벨의 파워다운신호(PD) 및 로직하이레벨의 테스트인에이블신호(TMEN)에 의해 로직하이레벨로 인에이블되는 테스트모드신호(TM)를 생성한다.
지연량조절회로(30)의 지연회로(32)는 백바이어스전압(VBB)의 전압레벨이 1.2V인 경우보다 지연량이 증가한 제1 지연량으로 제2 전달신호(TS2)를 지연하여 제2 지연신호(DS2)를 생성한다.
지연량조절회로(30)의 논리회로(33)는 제1 지연신호(DS1) 및 제2 지연신호(DS2)를 논리합 연산을 수행하여 Y6 시점에 로직하이레벨로 인에이블되는 뱅크선택신호(BKSEL)를 생성한다.
어드레스입력회로(40)의 래치회로(41)는 백바이어스전압(VBB)의 전압레벨이 1.5V로 증가하므로 앞서 백바이어스전압(VBB)의 전압레벨이 1.2V인 경우보다 지연량이 증가한 제2 지연량으로 래치된 어드레스(ADD<1:N>)를 지연하여 래치어드레스(LADD<1:N>)로 출력한다. 이때, 래치어드레스(LADD<1:N>)가 생성되는 시점은 Y5 시점이다.
전달회로(42)는 Y6 시점에 뱅크선택신호(BKSEL)에 응답하여 래치어드레스(LADD<1:N>)를 내부어드레스(IADD<1:N>)로 출력한다. 이때, 내부어드레스(IADD<1:N>)는 Y5 시점 이후의 래치어드레스(LADD<1:N>)로부터 생성된다.
코어회로(50)는 내부어드레스(IADD<1:N>)에 따라 다수의 워드라인(미도시) 중 하나가 활성화 되어 셀프리프레쉬동작을 수행한다.
이와 같은 본 발명의 반도체장치는 파워다운모드 시 백바이어스전압(VBB)의 전압레벨이 증가하는 경우 지연된 래치어드레스(LADD<1:N>)와 뱅크선택신호(BKSEL) 간의 지연량을 매칭함으로써 셀프리프레쉬동작을 안정적으로 수행할 수 있다.
앞서, 도 1 내지 도 8에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 9를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 9에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다. 버퍼메모리(1003)는 도 1에 도시된 반도체장치를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
10. 전압조절회로 20. 테스트모드제어회로
30. 지연량조절회로 31. 전달신호생성회로
32. 지연회로 33. 논리회로
40. 어드레스입력회로 41. 래치회로
42. 전달회로 50. 코어회로
310. 제1 지연회로 320. 제2 지연회로
321. 제1 버퍼 322. 제1 전하공급회로
323. 제2 버퍼 324. 제2 전하공급회로

Claims (20)

  1. 테스트모드신호에 응답하여 백바이어스전압의 전압레벨에 따라 내부노드에 전하 공급시점을 조절하고, 상기 내부노드의 전하량에 따라 가변하는 제1 지연량에 의해 액티브신호를 지연하여 뱅크선택신호를 생성하는 지연량조절회로; 및
    상기 백바이어스전압을 입력 받아 구동되고, 상기 뱅크선택신호에 응답하여 어드레스를 입력 받아 내부어드레스를 생성하되, 상기 백바이어스전압의 전압레벨에 따라 가변하는 제2 지연량에 의해 상기 어드레스를 지연하는 지연량이 가변되는 어드레스입력회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 지연량 및 상기 제2 지연량은 상기 백바이어스전압의 전압레벨에 비례하여 지연량이 증가하는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 백바이어스전압은 파워다운모드 시 전압레벨이 증가하는 전압인 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 어드레스는 파워다운모드 중 셀프리프레쉬동작 시 순차적으로 카운팅되는 신호인 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 지연량조절회로는
    상기 테스트모드신호에 응답하여 상기 액티브신호를 제1 전달신호 또는 제2 전달신호로 전달하는 전달신호생성회로;
    상기 제1 전달신호를 소정구간 지연하여 제1 지연신호를 생성하고, 상기 백바이어스전압의 전압레벨에 따라 설정되는 상기 제1 지연량으로 상기 제2 전달신호를 지연하여 제2 지연신호를 생성하는 지연회로; 및
    상기 제1 지연신호 또는 상기 제2 지연신호 중 어느 하나가 생성되는 경우 인에이블되는 상기 뱅크선택신호를 생성하는 논리회로를 포함하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 지연회로는
    상기 제1 전달신호를 소정구간 지연하여 상기 제1 지연신호를 생성하는 제1 지연회로; 및
    상기 백바이어스전압의 전압레벨에 따라 설정되는 상기 제1 지연량으로 상기 제2 전달신호를 지연하여 상기 제2 지연신호를 생성하는 제2 지연회로를 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 제2 지연회로는
    상기 제2 지연신호를 반전 지연하여 제1 내부노드로 출력하는 제1 버퍼;
    상기 제1 내부노드에 연결되어 상기 백바이어스전압의 전압레벨에 따라 구동시점이 조절되어 상기 제1 내부노드에 전하를 공급하는 제1 전하공급회로;
    상기 제1 내부노드의 신호를 반전 지연하여 상기 제2 지연신호가 출력되는 제2 내부노드로 출력하는 제2 버퍼; 및
    상기 제2 내부노드에 연결되어 상기 백바이어스전압의 전압레벨에 따라 구동시점이 조절되어 상기 제2 내부노드에 전하를 공급하는 제2 전하공급회로를 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 제1 전하공급회로 및 상기 제2 전하공급회로는 상기 백바이어스전압을 바디전압으로 공급받고, 상기 백바이어스전압의 전압레벨이 증가하는 경우 턴온전압레벨이 증가하는 트랜지스터를 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 어드레스입력회로는
    상기 어드레스를 래치하고, 상기 백바이어스전압의 전압레벨에 따라 설정되는 상기 제2 지연량으로 래치된 상기 어드레스를 지연하여 래치어드레스로 출력하는 래치회로; 및
    상기 뱅크선택신호에 응답하여 상기 래치어드레스를 상기 내부어드레스로 출력하는 전달회로를 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    파워다운모드 시 인에이블되는 파워다운신호에 응답하여 상기 백바이어스전압의 전압레벨을 조절하는 전압조절회로;
    상기 파워다운신호 및 테스트인에이블신호가 인에이블되는 경우 인에이블되는 상기 테스트모드신호를 생성하는 테스트모드제어회로; 및
    다수의 워드라인을 포함하고, 상기 내부어드레스에 응답하여 활성화되는 워드라인에 대한 셀프리프레쉬동작을 수행하는 코어회로를 더 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 테스트인에이블신호는 상기 파워다운모드 시 상기 뱅크선택신호의 생성시점을 조절하기 위한 테스트모드에 진입하기 위해 인에이블되는 신호인 반도체장치.
  12. 파워다운모드 시 전압레벨이 증가하는 백바이어스전압에 응답하여 내부노드에 전하 공급시점을 지연하고, 상기 내부노드의 전하량에 따라 가변하는 제1 지연량에 의해 액티브신호를 지연하여 뱅크선택신호를 생성하는 지연량조절회로; 및
    상기 백바이어스전압을 입력 받아 구동되고, 상기 뱅크선택신호에 응답하여 어드레스를 입력 받아 내부어드레스를 생성하되, 상기 백바이어스전압의 전압레벨에 따라 가변하는 제2 지연량에 의해 상기 어드레스를 지연하는 지연량이 가변되는 어드레스입력회로를 포함하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제1 지연량 및 상기 제2 지연량은 상기 백바이어스전압의 전압레벨에 비례하여 지연량이 증가하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 지연량조절회로는
    테스트모드신호에 응답하여 상기 액티브신호를 제1 전달신호 또는 제2 전달신호로 전달하는 전달신호생성회로;
    상기 제1 전달신호를 소정구간 지연하여 제1 지연신호를 생성하고, 상기 백바이어스전압의 전압레벨에 따라 설정되는 상기 제1 지연량으로 상기 제2 전달신호를 지연하여 제2 지연신호를 생성하는 지연회로; 및
    상기 제1 지연신호 또는 상기 제2 지연신호 중 어느 하나가 생성되는 경우 인에이블되는 상기 뱅크선택신호를 생성하는 논리회로를 포함하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 테스트모드신호는 상기 파워다운모드 시 상기 뱅크선택신호의 생성시점을 조절하기 위한 테스트모드에 진입하기 위해 인에이블되는 신호인 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 지연회로는
    상기 제1 전달신호를 소정구간 지연하여 상기 제1 지연신호를 생성하는 제1 지연회로; 및
    상기 백바이어스전압의 전압레벨에 따라 설정되는 상기 제1 지연량으로 상기 제2 전달신호를 지연하여 상기 제2 지연신호를 생성하는 제2 지연회로를 포함하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 제2 지연회로는
    상기 제2 지연신호를 반전 지연하여 제1 내부노드로 출력하는 제1 버퍼;
    상기 제1 내부노드에 연결되어 상기 백바이어스전압의 전압레벨에 따라 구동시점이 조절되어 상기 제1 내부노드에 전하를 공급하는 제1 전하공급회로;
    상기 제1 내부노드의 신호를 반전 지연하여 상기 제2 지연신호가 출력되는 제2 내부노드로 출력하는 제2 버퍼; 및
    상기 제2 내부노드에 연결되어 상기 백바이어스전압의 전압레벨에 따라 구동시점이 조절되어 상기 제2 내부노드에 전하를 공급하는 제2 전하공급회로를 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 제1 전하공급회로 및 상기 제2 전하공급회로는 상기 백바이어스전압을 바디전압으로 공급받고, 상기 백바이어스전압의 전압레벨이 증가하는 경우 턴온전압레벨이 증가하는 트랜지스터를 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 어드레스입력회로는
    상기 어드레스를 래치하고, 상기 백바이어스전압의 전압레벨에 따라 설정되는 상기 제2 지연량으로 래치된 상기 어드레스를 지연하여 래치어드레스로 출력하는 래치회로; 및
    상기 뱅크선택신호에 응답하여 상기 래치어드레스를 상기 내부어드레스로 출력하는 전달회로를 포함하는 반도체장치.
  20. 테스트모드신호에 응답하여 백바이어스전압의 전압레벨에 따라 가변되는 제1 지연량에 의해 액티브신호를 지연하여 뱅크선택신호를 생성하는 지연량조절회로; 및
    상기 백바이어스전압을 입력 받아 구동되고, 상기 뱅크선택신호에 응답하여 어드레스를 입력 받아 내부어드레스를 생성하되, 상기 백바이어스전압의 전압레벨에 따라 가변하는 제2 지연량에 의해 상기 어드레스를 지연하는 어드레스입력회로를 포함하는 반도체장치.
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