KR100655084B1 - 센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치 - Google Patents

센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치 Download PDF

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김수환
박철성
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삼성전자주식회사
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Abstract

반도체 메모리 장치에서 센스앰프를 인에이블하기 위한 센스앰프 인에이블 회로가 개시된다. 그러한 센스앰프 인에이블 회로는 딜레이 제어 신호에 응답하여, 센스앰프 인에이블 신호를 딜레이하여, 이를 센스앰프 인에이블 딜레이 신호로서 출력하는 딜레이부 및 온도 의존 특성을 갖는 레퍼런스 신호를 수신하여 상기 딜레이 제어 신호의 세기를 제어하는 딜레이 제어부를 구비한다. 그리하여, 본 발명은 SOI 상에 메모리 셀이 형성되어지고 벌크 실리콘 상에 센스앰프 인에이블 회로가 형성되는 경우 온도가 낮아짐에 따라 센스앰프 인에이블 신호의 딜레이를 조절함으로써 센싱 타임의 크기를 늘릴 수 있으며, 센스앰프에서의 인에이블 시점을 보다 원활하게 제어할 수 있고, 센스앰프의 센싱 페일을 줄임으로써 반도체 메모리 장치의 동작 불량을 줄이는 효과를 갖는다.
센스앰프, SOI, 딜레이(delay), 인에이블(enable)

Description

센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치{Circuit for enabling sense amplifier and semiconductor memory device having the same}
도 1은 종래의 센스앰프 인에이블 회로를 보인 회로도.
도 2는 센싱 마진 및 센싱 타임을 설명하기 위한 타이밍도.
도 3은 도 1의 센스앰프 인에이블 회로에서 온도가 변하는 경우의 센싱 마진 및 센싱 타임을 설명하기 위한 타이밍도.
도 4는 본 발명의 일 실시예에 따른 센스앰프 인에이블 회로의 구성을 개략적으로 보인 블록도.
도 5는 도 4에서의 딜레이부 및 딜레이 제어부를 보인 회로도.
도 6은 도 5에서의 레퍼런스 신호의 온도에 따른 변화를 간략히 보인 그래프.
도 7은 도 5에서의 레퍼런스 신호를 생성하기 위한 레퍼런스 신호 생성부를 보인 회로도.
도 8은 도 7에서 비교기로 입력되는 두 개의 입력 신호를 보인 그래프
도 9는 도 7에서의 레퍼런스 신호의 온도의 변화에 따른 변화를 보인 그래프.
도 10은 본 발명의 온도에 따른 센스앰프 인에이블 타임을 종래의 기술과 비교한 그래프.
<도면의 주요부분에 대한 부호의 설명>
SA_EN : 센스앰프 인에이블 신호
DSA_EN : 센스앰프 인에이블 딜레이 신호
VCC1, VCC2 : 전원 전압
INV11 ~ INV14, INV21 ~ INV23 : 인버터
PM11 ~ PM14, PM31, PM41 : 피모스 트랜지스터
NM11 ~ NM14, NM21 ~ NM24, NM31 ~ NM36 : 엔모스 트랜지스터
VDREF : 레퍼런스 신호 106 : 딜레이부
116 : 딜레이 제어부 R1 ~ R4 : 저항
TG1 ~ TG3 : 전송 게이트 126 : 디폴트 전압 셋팅부
136 : 레퍼런스 신호 미세 조절부 146 : 저전압 셋팅부
COM1 : 비교기 N1, N2 : 노드
VREF1, VREF2 : 입력 신호
본 발명은 반도체 메모리 장치에서의 센스앰프 인에이블 회로에 관한 것으로서, 보다 상세하게는 온도의 변화에 따라 센스앰프의 인에이블 타임을 조절할 수 있는 반도체 메모리 장치에서의 센스앰프 인에이블 회로에 관한 것이다.
일반적으로, 모스 트랜지스터의 제조공정에서 소자 분리는 소자간의 분리 및 모스 트랜지스터의 래치 업 현상을 방지하기 위하여, 큰 면적을 확보하도록 형성된다. 이 때, 분리 영역은 칩의 면적을 증가시키고, 고집적화를 저해하는 요소가 된다. 따라서, 종래에는 이와 같은 문제점을 해결하기 위한 SOI(Silicon on insulator)가 제안되었다.
SOI는 실리콘(silicon) 기판 상에 형성되는 반도체 소자들을 보다 효과적으로 상호 분리하는 기술로서, 절연층(insulator) 위에 실리콘 단결정층이 있는 구조를 갖는다. SOI 구조는 회로를 형성하는 웨이퍼의 표면과 하층 사이에 얇은 절연층이 매립(bury)되어 있기 때문에 접합 분리(juncition isolation) 기술보다 빛에 강하고 높은 공급 전압에 강한 특성을 나타낸다. 또한, SOI 상에 형성된 소자는 결과적으로 요구하는 공정수가 벌크 실리콘(bulk silicon) 상에 형성된 소자보다 적으며, 칩 내에 형성된 소자들 간에 나타나는 용량성 결합(capacitive coupling)이 적은 이점을 갖는다.
하부의 벌크 실리콘 상에 소자를 형성하고 상부의 실리콘 단결정층에 소자를 형성하는 경우, 그러한 구조는 입체적이면서도 스택되는 형태를 갖게 된다. 따라서 상기와 같은 구조의 반도체 메모리 장치는 스택 타입의 반도체 메모리 장치로 정의된다. 예를 들어, SRAM의 메모리 셀이 형성되는 경우라면, 상기 구조를 갖는 SRAM 은 스택 타입(stacked type) SRAM으로 정의된다.
상기 SOI를 사용하는 반도체 메모리 장치의 예는 미국특허번호 6,060,738 및 6,288,949 등에 개시되어져 있다.
상기 SOI상에 메모리 셀이 형성되는 경우 그의 구조적인 특성(예를 들면, 하부의 벌크 실리콘 상에 형성된 소자에는 백 바이어스 전압(VBB)이 가해질 수 있으나, SOI 상에 형성된 소자에는 백 바이어스 전압(VBB)이 가해질 수 없음)으로 인해 벌크 실리콘 상에 형성된 메모리 셀보다 동작이 불량할 수 있다.
특히, 종래의 벌크 실리콘 상에 형성된 메모리 셀들은 온도가 감소하면 트랜지스터의 성능(performance)이 증가하여 온도가 감소함에 따라 펄스 폭이나 센싱 타임이 감소해도 크게 문제되지 않았다.
하지만, SOI 상에 형성된 메모리 셀들은 온도가 증가함에 따라 트랜지스터의 딜레이가 감소하는 경우에는 문제가 생길 수 있다.
더욱이, 벌크 실리콘과 SOI를 서로 혼용하여 사용하는 경우에는 트랜지스터들의 온도에 따른 딜레이의 경향이 서로 다르게 될 수 있으므로, 이들의 딜레이를 제어하는 제어 회로가 필요하게 된다.
도 1은 종래의 센스앰프 인에이블 회로를 보인 회로도이다.
도 1을 참조하면, 종래의 반도체 메모리 장치는 메모리 셀(2), 센스앰프(4) 및 센스앰프 인에이블 회로(6)를 구비한다.
상기 반도체 메모리 장치의 리드(Read) 동작에 있어서, 메모리 셀(2)에 저장된 데이터(data, dataB)가 상기 메모리 셀(2)에 대응되는 비트라인 쌍으로 전송된 다. 상기 데이터(data, dataB)는 센스앰프(sense amp., 4)에 의해 감지 및 증폭된 후 후속되는 리드 경로(read path)를 따라 출력된다. 물론, 상기 메모리 셀(2)에 연결된 워드라인(word line)이 로우 어드레스 디코더(미도시)에 의해 먼저 선택되어져야 한다.
여기서, 상기 메모리 셀(2)이 연결된 워드라인이 선택되는 시점부터 상기 센스앰프(4)가 인에이블되는 시점 즉 센스 앰프 인에이블 신호가 인가되는 시점까지는, 상기 비트라인 쌍의 센싱 마진이 충분히 생겨야 한다. 이는 도 2의 타이밍도에 잘 나타나 있으므로, 도 2를 참조하여 이하에서 설명하도록 한다.
상기 센스앰프 인에이블 회로(6)는 센스앰프 인에이블 신호(SA_EN)를 수신한다. 그리하여, 상기 센스앰프 인에이블 회로(6)는 센스앰프 인에이블 딜레이 신호(DSA_EN)를 생성하여 상기 센스앰프(4)로 인가한다. 상기 센스앰프 인에이블 회로(6)는 하나 또는 그 이상의 인버터들(INV1, INV2, INV3, INV4)을 구비한다. 상기 센스앰프 인에이블 딜레이 신호(DSA_EN)는 상기 센스앰프 인에이블 회로(6)에 의해 상기 센스앰프 인에이블 신호(SA_EN)가 소정 시간 딜레이된 신호이다.
하나의 인버터(INV1)를 예로 들어 설명하면, 상기 인버터(INV1)는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)를 구비한다. 상기 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)의 게이트는 공통으로 연결되어 있다. 상기 피모스 트랜지스터(PM1)의 소스 단자에는 전원 전압(VCC)이 인가되고, 상기 엔모스 트랜지스터(NM1)의 소스 단자는 접지된다. 그리고, 상기 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)의 드레인 단자는 연결되어져 있고, 이 단자가 상기 인버터 (INV1)의 출력 단자이다. 하나의 인버터(INV1)의 경우만 예로 들어 설명하였지만, 나머지 인버터들(INV2, INV3, INV4)도 상기 인버터(INV1)와 동일한 구성을 갖는다. 그리고, 인버터들의 개수도 다양할 수 있다.
상기 센스앰프 인에이블 회로(6)는 일반적으로 벌크 실리콘 상에 형성된다. 그리고, 상기 메모리 셀(2)이 벌크 실리콘 상에 형성되는 경우에는 온도가 낮아짐에 따라 메모리 셀의 성능이 높아지므로 센싱 타임(sensing time)도 함께 감소하는 특징을 갖는다. 그러나, SOI 상에 형성된 메모리 셀 또는 온도에 따라 종래의 메모리 셀과 반대의 경향인 메모리 셀을 갖는 반도체 메모리 장치에, 종래와 같이 벌크 실리콘 상에 형성된 센스앰프 인에이블 회로가 사용되는 경우에는 다음과 같은 문제가 발생된다.
먼저, 온도가 높은 경우의 센싱 타임 및 센싱 마진 등을 고려하여 센스앰프 인에이블 회로를 구성하게 되면 온도가 낮아지는 경우 낮아지는 메모리 셀의 성능으로 인해 페일(fail)을 유발하게 된다.
이와는 반대로, 온도가 낮은 경우의 센싱 타임 및 센싱 마진 등을 고려하여 센스앰프 인에이블 회로를 구성하게 되면 온도가 높아지는 경우 높아진 메모리 셀의 성능으로 인해 센싱은 비교적 잘된다. 그러나, 온도가 높아지는 경우 센스앰프 인에이블 회로의 딜레이량이 실제로 필요로 하는 양보다 많고, 이 딜레이량이 온도가 낮은 경우보다 커지게 되기 때문에 싸이클 타임의 감소를 가져오게 된다.
도 2는 도 1에서의 센싱 마진 및 센싱 타임을 설명하기 위한 타이밍도이다.
도 2를 참조하면, 비트라인 쌍(BL, BLB) 및 센스앰프 인에이블 딜레이 신호 (DSA_EN)의 타이밍도가 도시되어 있다.
상기 비트라인 쌍(BL, BLB)은 도 1에서 데이터(data, dataB)가 메모리 셀로부터 센스앰프로 전송되는 라인이다. 따라서, 상기 비트라인 쌍(BL, BLB)은 도 1에서의 데이터(data, dataB)로 넘버링된 라인으로 보아도 무방하다.
상기 센스앰프 인에이블 딜레이 신호(DSA_EN)는 앞서 설명된 바와 같이 센스앰프 인에이블 신호(SA_EN)가 상기 센스앰프를 거쳐 딜레이된 후의 신호이다.
참조부호 t1은 센싱 타임이고, 참조부호 m1은 센싱 마진(sensing margin)이다. 상기 센싱 타임(t1)은 워드라인의 인에이블시부터 센스앰프 인에이블 신호에 의해 센스앰프가 인에이블될 때까지의 시간을 말한다. 그리고, 상기 센싱 마진(m1)은 센스앰프가 인에이블된 경우 비트라인 쌍(BL, BLB)의 데이터를 감지하여 증폭할 수 있는 최소한의 폭을 말한다.
워드라인(미도시)이 선택된 후 메모리 셀의 데이터가 비트라인 쌍(BL, BLB)에 실리게 되면, 상기 비트라인 쌍(BL, BLB)은 소정의 센싱 마진(m1)을 갖게 된다. 상기 센싱 마진(m1)은 센스앰프가 인에이블된 경우 비트라인 쌍(BL, BLB)의 데이터를 감지하여 증폭할 수 있는 최소한의 폭이므로, 센스앰프 인에이블 신호(SA_EN)는 센싱 마진이 상기 센싱 마진(m1) 이상인 시점에서 인가되어야 한다. 즉, 상기 센스앰프 인에이블 신호(SA_EN)는 센싱 타임(t1)이 경과한 이후에 인가되어져야 센싱 페일(sensing fail)이 발생되지 않는다.
상기와 같은 센싱 마진 및 센싱 타임은 온도의 변화에 따라 변하게 되는데, 이는 이하의 도 3을 참조하여 설명한다.
도 3은 도 1의 센스앰프 인에이블 회로에서 온도가 변하는 경우의 센싱 마진 및 센싱 타임을 설명하기 위한 타이밍도이다.
도 3을 참조하면, 온도의 변화에 따라 변하는 센싱 마진 및 센싱 타임이 도시되어 있다. 센싱 마진(m1) 및 센싱 타임(t1)은 노멀한 온도인 경우를 나타내고, 센싱 마진(m2)는 센싱 타임(t2)에서 감지되는 마진이다. 벌크 실리콘 상에 센스앰프 인에이블 회로가 형성된 경우 상기 센스앰프 인에이블 회로를 구성하는 트랜지스터들의 전류 구동 능력이 온도가 낮아짐에 따라 높아지게 되므로, 상기 센스앰프 인에이블 회로에 의한 딜레이는 줄어들게 된다. 따라서, 상기 센싱 타임(t2)은 상기 센싱 타임(t1) 보다 작다. 센싱 마진(m3)은 센스앰프가 감지할 수 있는 데이터의 최소 폭을 의미한다. 센싱 타임(t3)는 상기 센싱 마진(m3)에 도달하기 위해 요구되는 시간으로서 상기 센싱 타임(t1)보다는 크다.
예를 들어, SOI 상에 형성된 메모리 셀을 갖는 반도체 메모리 장치에서는 온도가 낮아지는 경우, 상기 메모리 셀을 구성하는 트랜지스터들의 전류 구동 능력이 떨어지게 된다. 따라서, 센싱 타임이 t2인 경우의 센싱 마진 m2는 앞서 설명한 바와 같이 센싱 마진 m1보다 적다. 그러므로, 이 경우 상기 반도체 메모리 장치는 리드 동작시 페일이 발생하게 된다.
상기의 경우, 센싱 마진이 m3 이상이 되어야 페일이 발생되지 않는다고 가정하면, 센싱 타임은 t3로 증가해야 한다. 즉, 센스앰프 인에이블 회로에 의해 센스앰프 인에이블 신호가 노멀한 경우의 센싱 타임(t1)보다도 t3-t1의 시간만큼 더 딜레이되어져야 한다.
이와 같이, 통상적인 벌크 실리콘 상에 형성된 메모리 셀의 경우에는 온도가 하강하면 메모리 셀을 구성하는 트랜지스터의 전류 구동 능력이 커지게 되어 센싱 타임(t1)이 센싱 타임(t2)으로 줄어들어도 크게 문제되지 않았다. 왜냐하면, 센싱 마진도 그만큼 빨리 커지기 때문이다.
그러나, SOI 상에 형성된 메모리 셀의 경우에는 온도가 감소함에 따라 셀을 구성하는 트랜지스터의 전류 구동 능력이 감소하게 되므로, 비트라인 쌍에 나타나는 데이터가 센스앰프에 의해 감지 및 증폭될 수 있는 센싱 마진 확보를 위해 센싱 타임을 증가시켜야 하는 문제점이 있다.
따라서, 본 발명의 목적은 온도가 감소함에 따라 메모리 셀을 구성하는 트랜지스터의 전류 구동 능력이 감소하게 되는 반도체 메모리 장치에 있어서 센싱 타임이 증가해야 하는 문제점을 개선하기 위한 센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 센싱 페일을 줄임으로써 반도체 메모리 장치의 동작시 페일을 줄일 수 있는 센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 센스앰프의 인에이블 시점을 제어하기 위한 센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 SOI 상에 메모리 셀이 형성되어지고 벌크 실리콘 상에 센스앰프 인에이블 회로가 형성되는 경우 온도가 낮아짐에 따라 더 큰 센싱 타임을 제공하기 위한 센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 온도가 높은 경우의 센싱 타임 및 센싱 마진 등을 고려하여 센스앰프 인에이블 회로를 구성하는 경우 온도가 낮아짐에 따라 낮아지는 메모리 셀의 성능으로 인해 발생되는 페일을 감소시키기 위한 센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 온도가 낮은 경우의 센싱 타임 및 센싱 마진 등을 고려하여 센스앰프 인에이블 회로를 구성하는 경우 온도가 높아짐에 따라 높아지는 메모리 셀의 성능으로 인해 센스앰프 인에이블 회로의 딜레이량이 실제로 필요로 하는 양보다 많아 온도가 낮은 경우의 딜레이량보다 커지게 되기 때문에 발생되는 싸이클 타임의 감소 문제를 개선하기 위한 센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치를 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따른 반도체 메모리 장치에서 센스앰프를 인에이블하기 위한 센스앰프 인에이블 회로는, 딜레이 제어 신호에 응답하여, 센스앰프 인에이블 신호를 딜레이하여 이를 센스앰프 인에이블 딜레이 신호로서 출력하는 딜레이부; 및 온도 감소 의존 특성을 갖는 레퍼런스 신호를 수신하여 상기 딜레이 제어 신호의 세기를 제어하는 딜레이 제어부를 구비함을 특징으로 한다.
여기서, 상기 반도체 메모리 장치는 스택 타입의 반도체 메모리 장치일 수 있다.
또한, 상기 온도 감소 의존 특성은 온도가 감소함에 따라 상기 레퍼런스 신호의 전압 레벨이 감소하는 특성일 수 있다.
또한, 상기 딜레이부는, 제1 전원 전압 인가 단자와 상기 딜레이부의 출력단 사이에 연결되고, 게이트 단자로 상기 센스앰프 인에이블 신호가 인가되는 피모스 트랜지스터; 및 상기 딜레이부의 출력단과 상기 딜레이 제어부 사이에 연결되고, 상기 피모스 트랜지스터의 게이트 단자를 공유하는 엔모스 트랜지스터를 구비하는 적어도 하나 이상의 단위 인버터를 포함할 수 있다.
또한, 상기 딜레이 제어부는 상기 단위 인버터의 엔모스 트랜지스터의 소스 단자와 접지 단자 사이에 연결되고, 레퍼런스 신호가 게이트 단자로 인가되는 제어 트랜지스터를 구비할 수 있다.
또한, 상기 제어 트랜지스터는 엔모스 트랜지스터일 수 있다.
또한, 상기 센스앰프 인에이블 회로는 상기 레퍼런스 신호를 생성하는 레퍼런스 신호 생성부를 더 구비할 수 있다.
또한, 상기 레퍼런스 신호 생성부는, 외부 전원 전압이 제1 전원 전압 이상인 경우에는 상기 레퍼런스 신호 생성부의 출력단으로 레퍼런스 신호를 제공하는 디폴트 전압 셋팅부; 공정상의 변화에 기인한 딜레이 요소를 반영하여 상기 레퍼런스 신호를 미세하게 조절하는 레퍼런스 신호 미세 조절부; 및 상기 외부 전원 전압이 상기 제1 전원 전압 미만인 경우에는 상기 레퍼런스 신호 생성부의 출력단으로 일정한 레벨의 레퍼런스 신호를 제공하는 저전압 셋팅부를 구비할 수 있다.
또한, 상기 디폴트 전압 셋팅부는, 상기 제1 전원 전압 인가 단자와 상기 레퍼런스 신호 생성부의 출력단 사이에 연결된 제1 피모스 트랜지스터; 및 상기 레퍼런스 신호 생성부의 출력단과 접지 단자 사이에 직렬로 연결되고 공통 게이트 단자로 상기 제1 전원 전압이 인가되는 적어도 하나 이상의 엔모스 트랜지스터를 구비할 수 있다.
또한, 상기 레퍼런스 신호 미세 조절부는, 공정상의 변화에 기인한 딜레이 테스트 결과에 따르는 바이패스 신호에 의해 제어되며, 제2 전원 전압이 전압 분배되어 상기 제1 피모스 트랜지스터의 기판에 인가되도록 하기 위한 전압 분배 회로를 구비할 수 있다.
또한, 상기 저전압 셋팅부는, 상기 제1 전원 전압 인가 단자와 상기 레퍼런스 신호 생성부의 출력단 사이에 연결된 제2 피모스 트랜지스터; 및 제1 입력 신호 및 제2 입력 신호를 비교하여 상기 제2 피모스 트랜지스터를 턴온 또는 턴오프시키기 위한 신호를 상기 제2 피모스 트랜지스터의 게이트 단자로 출력하는 비교기를 구비할 수 있다.
또한, 상기 비교기는, 상기 외부 전원 전압이 상기 제1 전원 전압 미만인 경우에 상기 제2 피모스 트랜지스터를 턴온시키기 위한 신호를 출력하고, 상기 외부 전원 전압이 상기 제1 전원 전압 이상인 경우에 상기 제2 피모스 트랜지스터를 턴오프시키기 위한 신호를 출력할 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 반도체 메모리 장치에서 센스앰프를 인에이블하기 위한 센스앰프 인에이블 회로는, 딜레이 제어 신 호에 응답하여, 센스앰프 인에이블 신호를 딜레이하여 이를 센스앰프 인에이블 딜레이 신호로서 출력하는 딜레이부; 온도 감소 의존 특성을 갖는 레퍼런스 신호를 생성하기 위한 레퍼런스 신호 생성부; 및 상기 레퍼런스 신호를 수신하여 상기 딜레이 제어 신호의 세기를 제어하는 딜레이 제어부를 구비함을 특징으로 한다.
여기서, 상기 레퍼런스 신호 생성부는, 외부 전원 전압이 제1 전원 전압 이상인 경우에는 상기 레퍼런스 신호 생성부의 출력단으로 레퍼런스 신호를 제공하는 디폴트 전압 셋팅부; 공정상의 변화에 기인한 딜레이 요소를 반영하여 상기 레퍼런스 신호를 미세하게 조절하는 레퍼런스 신호 미세 조절부; 및 상기 외부 전원 전압이 상기 제1 전원 전압 미만인 경우에는 상기 레퍼런스 신호 생성부의 출력단으로 일정한 레벨의 레퍼런스 신호를 제공하는 저전압 셋팅부를 구비할 수 있다.
또한, 상기 딜레이 제어부는, 상기 딜레이부의 엔모스 트랜지스터의 소스 단자와 접지 단자 사이에 연결되며, 게이트 단자로 상기 레퍼런스 신호가 인가되는 적어도 하나 이상의 제어 트랜지스터를 구비할 수 있다.
또한, 상기 디폴트 전압 셋팅부는, 상기 제1 전원 전압 인가 단자와 상기 레퍼런스 신호 생성부의 출력단 사이에 연결된 제1 피모스 트랜지스터; 및 상기 레퍼런스 신호 생성부의 출력단과 접지 단자 사이에 직렬로 연결되고 공통 게이트 단자로 상기 제1 전원 전압이 인가되는 적어도 하나 이상의 엔모스 트랜지스터를 구비할 수 있다.
또한, 상기 레퍼런스 신호 미세 조절부는, 공정상의 변화에 기인한 딜레이 테스트 결과에 따르는 바이패스 신호에 의해 제어되며, 외부 전원 전압이 전압 분 배되어 상기 제1 피모스 트랜지스터의 기판에 인가되도록 하기 위한 전압 분배 회로를 구비할 수 있다.
또한, 상기 저전압 셋팅부는, 상기 제1 전원 전압 인가 단자와 상기 레퍼런스 신호 생성부의 출력단 사이에 연결된 제2 피모스 트랜지스터; 및 제1 입력 신호 및 제2 입력 신호를 비교하여 상기 제2 피모스 트랜지스터를 턴온 또는 턴오프시키기 위한 신호를 상기 제2 피모스 트랜지스터의 게이트 단자로 출력하는 비교기를 구비할 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 스택 타입의 반도체 메모리 장치는, 비트라인에 나타나는 데이터를 감지 및 증폭하기 위한 센스앰프; 및 온도 감소 의존 특성을 갖는 레퍼런스 신호를 수신하여 상기 센스앰프를 인에이블하기 위한 센스앰프 인에이블 딜레이 신호를 생성하는 센스앰프 인에이블 회로를 구비함을 특징으로 한다.
여기서, 상기 센스앰프 인에이블 회로는, 딜레이 제어 신호에 응답하여, 센스앰프 인에이블 신호를 딜레이하여 이를 센스앰프 인에이블 딜레이 신호로서 출력하는 딜레이부; 상기 레퍼런스 신호를 생성하는 레퍼런스 신호 생성부; 및 상기 레퍼런스 신호를 수신하여 상기 딜레이 제어 신호의 세기를 제어하는 딜레이 제어부를 구비할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한 다. 이하의 실시예에서의 설명들은 단지 본 발명이 속하는 기술 분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 보다 철저한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것이 불과하다. 따라서, 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 4는 본 발명의 일 실시예에 따른 센스앰프 인에이블 회로의 구성을 개략적으로 보인 블록도이다.
도 4를 참조하면, 센스앰프(40), 딜레이부(106), 딜레이 제어부(116) 및 레퍼런스 신호 생성부(156)가 도시되어 있다.
상기 센스앰프(40)는 비트라인(미도시)에 나타나는 데이터를 감지 및 증폭하는 부분이다.
상기 딜레이부(106)는 딜레이 제어 신호(DCS)에 응답하여, 센스앰프 인에이블 신호(SA_EN)를 딜레이하여 상기 센스앰프(40)를 인에이블하기 위한 센스앰프 인에이블 딜레이 신호(DSA_EN)로서 출력한다. 즉, 상기 딜레이부(106)는 상기 딜레이 제어부(116)로부터 생성되는 딜레이 제어 신호(DCS)에 응답하여, 상기 센스앰프 인에이블 신호(SA_EN)를 딜레이한다. 그리하여, 딜레이된 상기 센스앰프 인에이블 신호(SA_EN)를 상기 센스앰프(40)를 인에이블하기 위한 신호인 센스앰프 인에이블 딜레이 신호(DSA_EN)로서 출력한다.
상기 딜레이 제어부(116)는 레퍼런스 신호(VDREF)를 수신하여 상기 딜레이 제어 신호(DCS)의 세기를 제어한다. 상기 레퍼런스 신호(VDREF)는 온도 감소 의존 특성을 갖는다. 상기 레퍼런스 신호(VDREF)의 온도 감소 의존 특성이라 함은 상기 레퍼런스 신호(VDREF)의 전압 레벨은 온도가 감소함에 따라 감소하는 특성을 말한다. 상기 레퍼런스 신호(VDREF)는 이하에서 도 6을 참조하여 상세히 설명될 것이다.
상기 레퍼런스 신호 생성부(156)는 상기 딜레이 제어부(116)을 제어하기 위한 레퍼런스 신호(VDREF)를 생성한다.
상기 딜레이부(106) 및 딜레이 제어부(116)는 도 5를 참조하여 상세히 설명되고, 상기 레퍼런스 신호 생성부(156)는 도 7을 참조하여 상세히 설명된다.
도 5는 도 4에서의 딜레이부(106) 및 딜레이 제어부(116)를 보인 회로도이다.
도 5를 참조하면, 상기 센스앰프 인에이블 회로는 딜레이부(106) 및 딜레이 제어부(116)를 포함한다.
상기 딜레이부(106)는 적어도 하나 이상의 인버터(INV11, INV12, INV13, INV14)를 구비한다. 그리하여, 상기 딜레이부(106)는 센스앰프 인에이블 신호(SA_EN)를 딜레이하여 센스앰프 인에이블 딜레이 신호(DSA_EN)를 출력한다.
상기 센스앰프 인에이블 신호(SA_EN)는 반도체 메모리 장치에서 비트라인 쌍(미도시)의 데이터를 감지 및 증폭하기 위한 센스앰프를 인에이블하기 위한 신호이다. 그리고, 상기 센스앰프 인에이블 딜레이 신호(DAS_EN)는 상기 센스앰프 인에이블 신호(SA_EN)가 딜레이된 신호이므로 딜레이된 센스앰프 인에이블 신호라고도 한다.
상기 딜레이 제어부(116)는 상기 딜레이부(106)를 구성하는 적어도 하나 이 상의 인버터(INV11, INV12, INV13, INV14) 각각에 대응되게 연결된 제어 트랜지스터(NM21, NM22, NM23, NM24)를 구비한다. 상기 제어 트랜지스터(NM21, NM22, NM23, NM24)는 상기 딜레이부(106)를 구성하는 인버터(INV11, INV12, INV13, INV14)의 풀다운 트랜지스터인 엔모스 트랜지스터(NM11, NM12, NM13, NM14)에 연결된다. 그리고, 상기 제어 트랜지스터(NM21, NM22, NM23, NM24) 각각은 딜레이 제어 신호(DCS1, DCS2, DCS3, DCS4)를 출력한다. 상기 인버터 및 제어 트랜지스터의 개수는 요구되는 딜레이 타임에 따라 다양한 개수가 사용될 수 있다.
하나의 인버터(INV11)을 예로 들면, 상기 인버터(INV11)는 피모스 트랜지스터(PM11) 및 엔모스 트랜지스터(NM11)를 구비한다. 상기 피모스 트랜지스터(PM11)의 소스 단자에는 전원전압(VCC1)이 인가되고, 상기 엔모스 트랜지스터(NM11)의 소스 단자는 상기 딜레이 제어부(116)를 구성하는 제어 트랜지스터(NM21)가 연결된다. 상기 제어 트랜지스터(NM21)의 드레인 단자는 상기 인버터((NV11)의 엔모스 트랜지스터(NM11)의 소스 단자에 연결되고, 상기 제어 트랜지스터(NM21)의 소스 단자는 접지된다. 그리고, 상기 제어 트랜지스터(NM21)의 게이트 단자에는 레퍼런스 신호(VDREF)가 인가된다. 상기 레퍼런스 신호(VDREF)의 전압 레벨은 온도의 감소에 따라 감소하는 특성을 갖는다. 인버터(INV12)에는 제어 트랜지스터(NM22)가 연결되고, 인버터(INV13)에는 제어 트랜지스터(NM23)가 연결되며, 인버터(INV14)에는 제어 트랜지스터(NM24)가 연결된다. 상기 제어 트랜지스터들(NM21, NM22, NM23, NM24)은 엔모스 트랜지스터들일 수 있다. 그리고, 상기 전원전압(VCC1)은 내부 전압 변환기(Internal Voltage Converter)를 거친 전압으로서, 이하에서 설명된 전원 전압(VCC2)보다 낮은 레벨의 전압이다.
이와 같이, 상기 딜레이 제어부(116)는 상기 딜레이부(106)에 연결되어 상기 레퍼런스 신호(VDREF)를 수신하여 상기 딜레이 제어 신호(DCS1 ~ DCS4)의 세기를 제어한다. 즉, 상기 레퍼런스 신호(VDREF)의 세기에 따라 상기 딜레이 제어부(116)로 흐르는 전류가 조절된다.
즉, 상기 제어 트랜지스터들(NM21, NM22, NM23, NM24)의 액티브 영역에서, 상기 레퍼런스 신호(VDREF)가 증가하면 상기 제어 트랜지스터들(NM21, NM22, NM23, NM24)의 드레인 소스간 전류는 증가하게 된다. 이 경우 상기 제어부(106)의 드라이빙 능력은 증가하게 되어, 상기 센스앰프 인에이블 딜레이 신호(DSA_EN)가 출력되는 시점이 빨리지게 된다. 즉, 상기 딜레이부(106)에서의 딜레이가 줄어들게 된다.
반대로, 상기 레퍼런스 신호(VDREF)가 감소하면, 상기 제어 트랜지스터들(NM21, NM22, NM23, NM24)의 드레인 소스간 전류는 감소하게 된다. 이 경우 상기 제어부(106)의 드라이빙 능력은 감소하게 되어, 상기 센스앰프 인에이블 딜레이 신호(DSA_EN)가 출력되는 시점이 느려지게 된다. 즉, 상기 딜레이부(106)에서의 딜레이가 증가하게 된다.
도 6은 도 5에서의 레퍼런스 신호의 온도에 따른 변화를 간략히 보인 그래프이다.
도 6을 참조하면, 상기 레퍼런스 신호(VDREF)의 전압 레벨은 온도가 감소함에 따라 감소하는 특징을 보인다. 즉, 상기 레퍼런스 신호(VDREF)는 온도 감소 의존 특성을 갖는다.
SOI 상에 메모리 셀이 형성된 경우에는 온도가 감소함에 따라, 상기 메모리 셀을 구성하는 트랜지스터들의 전류 드라이빙 능력이 저하된다. 따라서, 딜레이부(도 5의 106)에서의 딜레이를 증가시키기 위해, 딜레이 제어부(도 5의 116)는 온도가 감소함에 따라 상기 레퍼런스 신호(VDREF)의 전압 레벨도 감소되도록 제어한다. 그리하여, 센스앰프가 비트라인에 나타나는 신호를 감지할 수 있는 센싱 마진이 충분히 확보된다.
SOI 상에 메모리 셀이 형성되는 경우에는 상기 반도체 메모리 장치를 스택 타입의 반도체 메모리 장치라 할 수 있다. 즉, 스택 타입의 반도체 메모리 장치에서의 메모리 셀은 벌크 실리콘 및 단결정 실리콘에 형성되어 스택되는 구조를 갖는다.
도 7은 도 5에서의 레퍼런스 신호(VDREF)를 생성하기 위한 레퍼런스 신호 생성부를 보인 회로도이다.
도 7을 참조하면, 상기 레퍼런스 신호 생성부는 디폴트 전압 셋팅부(126), 레퍼런스 신호 미세 조절부(136) 및 저전압 셋팅부(146)를 구비한다.
상기 디폴트 전압 셋팅부(126)는 제1 피모스 트랜지스터(PM31) 및 적어도 하나 이상의 엔모스 트랜지스터(NM31 ~ NM36) 및 퓨즈(F31 ~ F35)를 구비한다.
상기 제1 피모스 트랜지스터(PM31)는 제1 전원 전압 인가 단자(VCC1)와 상기 레퍼런스 신호 생성부의 출력단(N1) 사이에 연결된다.
상기 엔모스 트랜지스터(NM31 ~ NM36)는 상기 레퍼런스 신호 생성부의 출력단(N1)과 접지 단자 사이에 직렬로 연결되고 공통 게이트 단자에는 상기 제1 전원 전압(VCC1)이 인가된다.
상기 퓨즈(F31 ~ F35)는 상기 엔모스 트랜지스터(NM31 ~ NM36)가 상기 레퍼런스 신호 생성부의 출력단(N1)의 전압 레벨 변동에 관여할 것인가의 여부를 결정한다. 즉, 퓨즈가 절단되면 상기 레퍼런스 신호 생성부의 출력단(N1)의 전압 레벨 변동에 관여하고, 퓨즈가 절단되지 않으면 쇼트된 상태이므로 상기 레퍼런스 신호 생성부의 출력단(N1)의 전압 레벨 변동에 관여하지 않게 된다.
그리하여, 상기 디폴트 전압 셋팅부(126)는 제1 전원 전압(VCC1)이 소정 전압(VCOM) 이상인 경우에는 상기 레퍼런스 신호 생성부의 출력단(N1)으로 상기 레퍼런스 신호(VDREF)를 제공한다. 상기 전압(VCOM)은 도 8에 도시되어 있다.
상기 제1 피모스 트랜지스터(PM31)는 온도가 감소함에 따라 문턱 전압(threshold voltage)이 증가하므로, 상기 레퍼런스 신호 생성부의 출력단(N1)의 전압은 온도가 감소함에 따라 감소하게 된다.
상기 레퍼런스 신호 미세 조절부(136)는 바이패스 신호(BYP1, BYP2, BYP3)에 의해 제어되어 제2 전원 전압(VCC2)을 전압 분배한다. 상기 바이패스 신호(BYP1, BYP2, BYP3)는 공정상의 변화에 기인한 딜레이 테스트 결과에 따라 선택되는 신호이다. 그리하여, 상기 레퍼런스 신호 미세 조절부(136)는 상기 분배된 전압을 노드(N2)로 제공하여 상기 제1 피모스 트랜지스터(PM31)의 기판(substrate)에 제공한다.
상기 제1 피모스 트랜지스터(PM31)의 기판에 인가되는 전압은 기판 바이어스 전압(substrate bias voltage) 또는 백 바이어스 전압(back bias voltage)이라고도 하며, 일반적으로 VBB로 표시한다. 즉, 상기 VBB가 상기 제1 피모스 트랜지스터(PM31)를 둘러싸고 있는 N-웰에 인가된다. 상기 VBB는 VCC로부터 내부 기판 바이어스 회로에 의해 생성된다. 상기 VBB를 인가하는 이유는 칩 내의 PN 접합이 부분적으로 포워드 바이어스 되는 것을 방지하여 메모리 셀의 데이터의 손실이나 래치업(latch-up)등을 방지하기 위해서이다. 또한, 상기 VBB를 인가하는 다른 이유는 바디 이펙트(body effect, 또는 백 게이트 이펙트(back gate effect)라고도 함)에 따른 모스 트랜지스터의 문턱 전압의 변화를 줄여 회로의 동작을 안정화시키기 위함이다.
따라서, 상기 레퍼런스 신호 미세 조절부(136)는 상기 제1 피모스 트랜지스터(PM31)의 기판 바이어스 전압을 제공하여 상기 제1 피모스 트랜지스터(PM31)의 문턱 전압을 조절한다. 그리하여, 출력 단자(N1)의 전압 레벨을 조절할 수 있다. 즉, 상기 제1 피모스 트랜지스터(PM31)의 문턱 전압이 높아지면, 상기 출력 단자(N1)의 전압 레벨은 낮아져, 상기 레퍼런스 신호(VDREF)의 레벨도 낮아지게 된다. 반대로, 상기 제1 피모스 트랜지스터(PM31)의 문턱 전압이 낮아지면, 상기 출력 단자(N1)의 전압 레벨은 높아져, 상기 레퍼런스 신호(VDREF)의 레벨은 높아지게 된다.
상기 제1 피모스 트랜지스터(PM31)의 기판 바이어스 전압 즉 노드 N2의 전압을 높이려면, 바이패스 신호(BYP1) 또는 바이패스 신호(BYP2)가 하이 레벨이 되어야 한다.
예를 들어, 상기 바이패스 신호(BYP1)가 하이 레벨이고, 상기 바이패스 신호 (BYP2)가 로우 레벨이며, 바이패스 신호(BYP3)가 로우 레벨인 경우, 상기 제2 전원 전압(VCC2)으로부터 접지 단자까지의 저항은 R2, R3, R4이다. 즉, 상기 바이패스 신호(BYP1)가 하이 레벨인 경우, 전송 게이트(TG1)이 턴온되어 저항 R1은 쇼트되어진다. 그리하여, 노드(N2)의 전압은 저항 R1, R2, R3, R4가 모두 존재할 경우의 노드(N2)의 전압보다 더 높다. 상기 저항 R2의 쇼트는 상기 바이패스 신호(BYP2)를 인가 받는 전송 게이트(TG2)에 의해 이루어지고, 상기 저항 R3의 쇼트는 상기 바이패스 신호(BYP3)를 인가받는 전송 게이트(TG3)에 의해 이루어진다.
만약, 바이패스 신호(BYP1, BYP2) 모두 하이 레벨인 경우에는 노드(N2)의 전압 레벨은 외부 전원 전압(VCC2)와 같아진다.
이와 같이 노드(N2)의 전압 레벨이 조절됨으로써, 상기 제1 피모스 트랜지스터(PM31)의 기판 바이어스 전압이 조절된다. 그리하여, 상기 제1 피모스 트랜지스터(PM31)의 문턱 전압이 조절되어 상기 레퍼런스 신호(VDREF)의 전압 레벨이 조절된다.
물론, 상기 바이패스 신호(BYP1, BYP2, BYP3)는 공정의 변화에 기인한 딜레이 테스트 결과에 따라 하이 또는 로우 레벨을 갖게 된다. 상기 저항의 개수, 전송 게이트의 개수 및 바이패스 신호의 개수는 사용자의 의도에 따라 다양하게 설계될 수 있다.
이와 같이, 상기 레퍼런스 신호 미세 조절부(136)는 공정상의 변화에 기인한 딜레이 요소를 반영하여 상기 레퍼런스 신호(VDREF)를 미세하게 조절한다.
상기 저전압 셋팅부(146)는 제2 피모스 트랜지스터(PM41) 및 비교기(COM1)를 구비한다.
상기 제2 피모스 트랜지스터(PM41)는 상기 제1 전원 전압 인가 단자(VCC1)와 상기 레퍼런스 신호 생성부의 출력단(N1) 사이에 연결된다.
상기 비교기(COM1)는 제1 입력 신호(VREF1) 및 제2 입력 신호(VREF2)를 비교하여 상기 제2 피모스 트랜지스터(PM41)를 턴온(turn on) 또는 턴오프(turn off)시키기 위한 신호를 상기 제2 피모스 트랜지스터(PM41)의 게이트 단자로 출력한다.
즉, 상기 비교기(COM1)는 상기 외부 전원 전압 즉 제1 전원 전압(VCC1)이 상기 소정의 전압(VCOM) 미만인 경우에 상기 제2 피모스 트랜지스터(PM41)를 턴온시키기 위한 신호를 출력한다. 또한, 상기 비교기(COM1)는 상기 제1 전원 전압(VCC1)이 상기 전압(VCOM) 이상인 경우에 상기 제2 피모스 트랜지스터(PM41)를 턴오프시키기 위한 신호를 출력한다.
그리하여, 상기 저전압 셋팅부(146)는 상기 제1 전원 전압(VCC1)이 상기 전압(VCOM) 미만인 경우에는 상기 레퍼런스 신호 생성부의 출력단(N1)으로 일정한 레벨의 레퍼런스 신호를 제공한다.
도 8은 도 7에서 비교기(COM1)로 입력되는 두 개의 입력 신호(VREF1, VREF2)를 보인 그래프이다.
도 7 및 도 8을 참조하여 상기 저전압 셋팅부(146)를 부연 설명하면, 제1 전원 전압(VCC1)이 소정의 전압(VCOM) 이상인 경우에는 제2 피모스 트랜지스터(PM41)는 턴오프되고, 상기 제1 전원 전압(VCC1)이 상기 전압(VCOM) 미만인 경우에는 상기 제2 피모스 트랜지스터(PM41)는 턴온된다. 비교기(COM1)는 상기 입력 신호들 (VREF1, VREF2)을 인가받아, 상기 제2 피모스 트랜지스터(PM41)를 턴온 또는 턴오프시키기 위한 신호들을 생성하는 역할을 한다. 상기 비교기(COM1)는 두 개의 입력 신호들(VREF1, VREF2)을 인가 받아서 두 개의 입력 신호들(VREF1, VREF2)의 차이에 의해 다른 신호를 출력하면 충분하다. 따라서, 상기 비교기(COM1)는 상기 입력 신호들(VREF1, VREF2)를 입력으로 하는 차동 증폭기일 수 있다.
도 9는 도 7에서의 레퍼런스 신호(VDREF)의 온도의 변화에 따른 변화를 보인 그래프이다.
도 9를 참조하면, 도 7에서의 레퍼런스 신호 생성부의 출력단(N1)의 전압 레벨, 즉 레퍼런스 신호(VDREF)의 전압 레벨은 온도가 감소함에 따라 감소한다.
그래프 g1은 레퍼런스 신호 미세 조절부(136)에 의해 제1 피모스 트랜지스터(PM31)의 문턱 전압이 조절되지 않은 경우의 그래프이고, 그래프 g2, g3는 상기 레퍼런스 신호 미세 조절부(136)에 의해 제1 피모스 트랜지스터(PM31)의 문턱 전압이 조절된 경우의 그래프들이다. g2는 상기 레퍼런스 신호 미세 조절부(136)의 출력단(N2)의 전압을 높임에 따라 상기 제1 피모스 트랜지스터(PM31)의 문턱 전압이 증가되는 경우이고, g3은 상기 레퍼런스 신호 미세 조절부(136)의 출력단(N2)의 전압을 낮춤에 따라 상기 제1 피모스 트랜지스터(PM31)의 문턱 전압이 낮아지는 경우이다. 즉, 상기 제1 피모스 트랜지스터(PM31)의 문턱 전압이 낮을수록 상기 레퍼런스 신호(VDREF)의 전압 레벨은 높아지고, 상기 제1 피모스 트랜지스터(PM31)의 문턱 전압이 높을수록 상기 레퍼런스 신호(VDREF)의 전압 레벨은 낮아진다.
도 10은 본 발명의 온도에 따른 센스앰프 인에이블 타임(Tws)을 종래의 기술 과 비교한 그래프이다.
도 10을 참조하면, 그래프 g4는 종래의 기술에 따른 센스앰프 인에이블 타임(Tws)을 도시한 그래프이고, 그래프 g5는 본 발명에 따른 센스앰프 인에이블 타임(Tws)을 도시한 그래프이다. 여기서, 센스앰프 인에이블 타임(Tws)은 워드라인이 선택된 때부터 센스앰프가 인에이블되는 때까지의 경과 시간으로서, 딜레이로 표현될 수 있다.
종래의 기술에 따른 센스앰프 인에이블 타임(Tws) 즉 딜레이는 온도가 감소함에 따라 감소하는 특징을 보이는 반면, 본 발명에 따른 센스앰프 인에이블 타임(Tws) 즉 딜레이는 온도가 감소함에 따라 증가하는 특징을 보인다.
그리하여, 본 발명은 SOI 상에 메모리 셀이 형성되어지고 벌크 실리콘 상에 센스앰프 인에이블 회로가 형성되는 경우 온도가 낮아짐에 따라 센스앰프 인에이블 신호의 딜레이를 늘림으로써 센싱 타임의 크기를 늘릴 수 있다.
따라서, 반도체 메모리 장치의 설계시 온도가 높은 경우의 센싱 타임 및 센싱 마진 등을 고려하여 센스앰프 인에이블 회로를 구성함으로 인해 발생되는 온도가 낮아지는 경우에 있어서의 페일 발생을 감소시킬 수 있다. 또한, 온도가 낮은 경우의 센싱 타임 및 센싱 마진 등을 고려하여 센스앰프 인에이블 회로를 구성함으로 인해 발생되는 온도가 높아지는 경우에 있어서의 문제점을 개선할 수 있다.
상기한 본 발명에 따른 센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 개선된 센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치를 제공함으로써 온도가 감소함에 따라 메모리 셀을 구성하는 트랜지스터의 전류 구동 능력이 감소하게 되는 반도체 메모리 장치에 있어서의 센싱 타임을 증가시키는 효과를 갖는다.
또한, 본 발명은 SOI 상에 메모리 셀이 형성되어지고 벌크 실리콘 상에 센스앰프 인에이블 회로가 형성되는 경우 온도가 변함에 따라 센스앰프 인에이블 신호의 딜레이를 조절함으로써 센싱 타임의 크기를 조절할 수 있는 효과를 갖는다.
또한, 본 발명은 센스앰프에서의 인에이블 시점을 보다 원활하게 제어할 수 있고, 센스앰프의 센싱 페일을 줄임으로써 반도체 메모리 장치의 동작 불량을 줄이는 효과를 갖는다.

Claims (20)

  1. 반도체 메모리 장치에서 센스앰프를 인에이블하기 위한 센스앰프 인에이블 회로에 있어서:
    딜레이 제어 신호에 응답하여, 센스앰프 인에이블 신호를 딜레이하여 이를 센스앰프 인에이블 딜레이 신호로서 출력하는 딜레이부; 및
    온도 감소 의존 특성을 갖는 레퍼런스 신호를 수신하여 상기 딜레이 제어 신호의 세기를 제어하는 딜레이 제어부를 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  2. 제1항에 있어서,
    상기 반도체 메모리 장치는 스택 타입의 반도체 메모리 장치인 것을 특징으로 하는 센스앰프 인에이블 회로.
  3. 제1항에 있어서,
    상기 온도 감소 의존 특성은 온도가 감소함에 따라 상기 레퍼런스 신호의 전압 레벨이 감소하는 특성임을 특징으로 하는 센스앰프 인에이블 회로.
  4. 제1항에 있어서, 상기 딜레이부는,
    제1 전원 전압 인가 단자와 상기 딜레이부의 출력단 사이에 연결되고, 게이트 단자로 상기 센스앰프 인에이블 신호가 인가되는 피모스 트랜지스터; 및
    상기 딜레이부의 출력단과 상기 딜레이 제어부 사이에 연결되고, 상기 피모스 트랜지스터의 게이트 단자를 공유하는 엔모스 트랜지스터를 구비하는 적어도 하나 이상의 단위 인버터를 포함함을 특징으로 하는 센스앰프 인에이블 회로.
  5. 제4항에 있어서,
    상기 딜레이 제어부는 상기 단위 인버터의 엔모스 트랜지스터의 소스 단자와 접지 단자 사이에 연결되고, 레퍼런스 신호가 게이트 단자로 인가되는 제어 트랜지스터를 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  6. 제5항에 있어서,
    상기 제어 트랜지스터는 엔모스 트랜지스터임을 특징으로 하는 센스앰프 인에이블 회로.
  7. 제1항에 있어서,
    상기 센스앰프 인에이블 회로는 상기 레퍼런스 신호를 생성하는 레퍼런스 신호 생성부를 더 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  8. 제7항에 있어서, 상기 레퍼런스 신호 생성부는,
    외부 전원 전압이 제1 전원 전압 이상인 경우에는 상기 레퍼런스 신호 생성부의 출력단으로 레퍼런스 신호를 제공하는 디폴트 전압 셋팅부;
    공정상의 변화에 기인한 딜레이 요소를 반영하여 상기 레퍼런스 신호를 미세하게 조절하는 레퍼런스 신호 미세 조절부; 및
    상기 외부 전원 전압이 상기 제1 전원 전압 미만인 경우에는 상기 레퍼런스 신호 생성부의 출력단으로 일정한 레벨의 레퍼런스 신호를 제공하는 저전압 셋팅부를 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  9. 제8항에 있어서, 상기 디폴트 전압 셋팅부는,
    상기 제1 전원 전압 인가 단자와 상기 레퍼런스 신호 생성부의 출력단 사이에 연결된 제1 피모스 트랜지스터; 및
    상기 레퍼런스 신호 생성부의 출력단과 접지 단자 사이에 직렬로 연결되고 공통 게이트 단자로 상기 제1 전원 전압이 인가되는 적어도 하나 이상의 엔모스 트 랜지스터를 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  10. 제9항에 있어서, 상기 레퍼런스 신호 미세 조절부는,
    공정상의 변화에 기인한 딜레이 테스트 결과에 따르는 바이패스 신호에 의해 제어되며, 제2 전원 전압이 전압 분배되어 상기 제1 피모스 트랜지스터의 기판에 인가되도록 하기 위한 전압 분배 회로를 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  11. 제8항에 있어서, 상기 저전압 셋팅부는,
    상기 제1 전원 전압 인가 단자와 상기 레퍼런스 신호 생성부의 출력단 사이에 연결된 제2 피모스 트랜지스터; 및
    제1 입력 신호 및 제2 입력 신호를 비교하여 상기 제2 피모스 트랜지스터를 턴온 또는 턴오프시키기 위한 신호를 상기 제2 피모스 트랜지스터의 게이트 단자로 출력하는 비교기를 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  12. 제11항에 있어서, 상기 비교기는,
    상기 외부 전원 전압이 상기 제1 전원 전압 미만인 경우에 상기 제2 피모스 트랜지스터를 턴온시키기 위한 신호를 출력하고, 상기 외부 전원 전압이 상기 제1 전원 전압 이상인 경우에 상기 제2 피모스 트랜지스터를 턴오프시키기 위한 신호를 출력함을 특징으로 하는 센스앰프 인에이블 회로.
  13. 반도체 메모리 장치에서 센스앰프를 인에이블하기 위한 센스앰프 인에이블 회로에 있어서:
    딜레이 제어 신호에 응답하여, 센스앰프 인에이블 신호를 딜레이하여 이를 센스앰프 인에이블 딜레이 신호로서 출력하는 딜레이부;
    온도 감소 의존 특성을 갖는 레퍼런스 신호를 생성하기 위한 레퍼런스 신호 생성부; 및
    상기 레퍼런스 신호를 수신하여 상기 딜레이 제어 신호의 세기를 제어하는 딜레이 제어부를 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  14. 제13항에 있어서, 상기 레퍼런스 신호 생성부는,
    외부 전원 전압이 제1 전원 전압 이상인 경우에는 상기 레퍼런스 신호 생성부의 출력단으로 레퍼런스 신호를 제공하는 디폴트 전압 셋팅부;
    공정상의 변화에 기인한 딜레이 요소를 반영하여 상기 레퍼런스 신호를 미세하게 조절하는 레퍼런스 신호 미세 조절부; 및
    상기 외부 전원 전압이 상기 제1 전원 전압 미만인 경우에는 상기 레퍼런스 신호 생성부의 출력단으로 일정한 레벨의 레퍼런스 신호를 제공하는 저전압 셋팅부를 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  15. 제14항에 있어서, 상기 딜레이 제어부는,
    상기 딜레이부의 엔모스 트랜지스터의 소스 단자와 접지 단자 사이에 연결되며, 게이트 단자로 상기 레퍼런스 신호가 인가되는 적어도 하나 이상의 제어 트랜지스터를 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  16. 제14항에 있어서, 상기 디폴트 전압 셋팅부는,
    상기 제1 전원 전압 인가 단자와 상기 레퍼런스 신호 생성부의 출력단 사이에 연결된 제1 피모스 트랜지스터; 및
    상기 레퍼런스 신호 생성부의 출력단과 접지 단자 사이에 직렬로 연결되고 공통 게이트 단자로 상기 제1 전원 전압이 인가되는 적어도 하나 이상의 엔모스 트랜지스터를 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  17. 제16항에 있어서, 상기 레퍼런스 신호 미세 조절부는,
    공정상의 변화에 기인한 딜레이 테스트 결과에 따르는 바이패스 신호에 의해 제어되며, 외부 전원 전압이 전압 분배되어 상기 제1 피모스 트랜지스터의 기판에 인가되도록 하기 위한 전압 분배 회로를 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  18. 제17항에 있어서, 상기 저전압 셋팅부는,
    상기 제1 전원 전압 인가 단자와 상기 레퍼런스 신호 생성부의 출력단 사이에 연결된 제2 피모스 트랜지스터; 및
    제1 입력 신호 및 제2 입력 신호를 비교하여 상기 제2 피모스 트랜지스터를 턴온 또는 턴오프시키기 위한 신호를 상기 제2 피모스 트랜지스터의 게이트 단자로 출력하는 비교기를 구비함을 특징으로 하는 센스앰프 인에이블 회로.
  19. 스택 타입의 반도체 메모리 장치에 있어서:
    비트라인에 나타나는 데이터를 감지 및 증폭하기 위한 센스앰프; 및
    온도 감소 의존 특성을 갖는 레퍼런스 신호를 수신하여 상기 센스앰프를 인에이블하기 위한 센스앰프 인에이블 딜레이 신호를 생성하는 센스앰프 인에이블 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 센스앰프 인에이블 회로는,
    딜레이 제어 신호에 응답하여, 센스앰프 인에이블 신호를 딜레이하여 이를 센스앰프 인에이블 딜레이 신호로서 출력하는 딜레이부;
    상기 레퍼런스 신호를 생성하는 레퍼런스 신호 생성부; 및
    상기 레퍼런스 신호를 수신하여 상기 딜레이 제어 신호의 세기를 제어하는 딜레이 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100962027B1 (ko) 2008-11-12 2010-06-08 주식회사 하이닉스반도체 반도체 메모리 장치의 센싱 인에이블 신호 제어 회로
US10607684B2 (en) 2018-07-03 2020-03-31 SK Hynix Inc. Semiconductor devices

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7558140B2 (en) * 2007-03-31 2009-07-07 Sandisk 3D Llc Method for using a spatially distributed amplifier circuit
KR100838367B1 (ko) * 2007-04-05 2008-06-13 주식회사 하이닉스반도체 이단 입력버퍼를 구비하는 반도체메모리소자
JP5259270B2 (ja) * 2008-06-27 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2010086415A (ja) * 2008-10-01 2010-04-15 Panasonic Corp メモリインターフェース
US7876631B2 (en) * 2008-12-17 2011-01-25 Qualcomm Incorporated Self-tuning of signal path delay in circuit employing multiple voltage domains
US8588020B2 (en) * 2011-11-16 2013-11-19 United Microelectronics Corporation Sense amplifier and method for determining values of voltages on bit-line pair
TWI512753B (zh) * 2011-11-16 2015-12-11 United Microelectronics Corp 感測放大器與位元線對的電壓判讀方法
US9264034B2 (en) 2013-12-19 2016-02-16 Nxp B.V. Circuit and method for body biasing
US9385703B2 (en) * 2013-12-19 2016-07-05 Nxp B.V. Circuit and method for body biasing
CN104111682B (zh) * 2014-05-05 2016-02-03 西安电子科技大学 低功耗、低温度系数基准源电路
KR20160049829A (ko) * 2014-10-28 2016-05-10 에스케이하이닉스 주식회사 지연 조정 장치 및 이를 포함하는 동작 장치
CN114121072B (zh) 2020-08-27 2023-12-12 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
CN114121058B (zh) 2020-08-27 2023-08-29 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
CN114121073B (zh) * 2020-08-27 2023-09-12 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
CN114121096B (zh) 2020-08-27 2024-03-26 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212477A (en) * 1991-11-01 1993-05-18 Motorola, Inc. Method for sizing message characters for a display
US6321158B1 (en) * 1994-06-24 2001-11-20 Delorme Publishing Company Integrated routing/mapping information
US5559707A (en) * 1994-06-24 1996-09-24 Delorme Publishing Company Computer aided routing system
KR100256620B1 (ko) * 1995-10-30 2000-05-15 모리 하루오 네비게이션장치
US5627789A (en) * 1995-12-27 1997-05-06 Intel Corporation Sense amplifier circuitry for differential semiconductor memories
EP1460604A3 (en) * 1996-04-16 2006-11-02 Xanavi Informatics Corporation Map display device, navigation device and map display method
US5682353A (en) * 1996-06-13 1997-10-28 Waferscale Integration Inc. Self adjusting sense amplifier clock delay circuit
KR100260760B1 (ko) * 1996-07-31 2000-07-01 모리 하루오 터치패널을 병설한 정보표시장치
KR100288284B1 (ko) * 1996-09-30 2001-05-02 모리 하루오 차량용 네비게이션장치
JP3919855B2 (ja) * 1996-10-17 2007-05-30 株式会社ザナヴィ・インフォマティクス ナビゲーション装置
US5944769A (en) * 1996-11-08 1999-08-31 Zip2 Corporation Interactive network directory service with integrated maps and directions
JP3827735B2 (ja) * 1997-07-02 2006-09-27 三菱電機株式会社 車載用ナビゲーション装置
JP3587691B2 (ja) * 1998-07-30 2004-11-10 日本電信電話株式会社 ナビゲーション方法および装置およびこの方法を処理するプログラムを記録した記録媒体
JP3307344B2 (ja) * 1998-10-29 2002-07-24 日本電気株式会社 半導体記憶装置
US6452597B1 (en) * 1999-08-24 2002-09-17 Microsoft Corporation Displaying text on a limited-area display surface
JP3749821B2 (ja) * 1999-09-30 2006-03-01 株式会社東芝 歩行者用道案内システムおよび歩行者用道案内方法
KR100759346B1 (ko) * 1999-10-19 2007-09-17 아메리칸 캘카어 인코포레이티드 사용자 선호도에 기초한 효과적인 내비게이션 기술
JP3751795B2 (ja) * 1999-11-22 2006-03-01 株式会社東芝 歩行者用道案内文自動作成装置および方法並びに記録媒体
US7599795B1 (en) * 2000-02-29 2009-10-06 Smarter Agent, Llc Mobile location aware search engine and method of providing content for same
US6587782B1 (en) * 2000-03-14 2003-07-01 Navigation Technologies Corp. Method and system for providing reminders about points of interests while traveling
JP2001324345A (ja) * 2000-05-15 2001-11-22 Alpine Electronics Inc ナビゲーション装置及びナビゲーション装置の経路案内方法
JP4170090B2 (ja) * 2000-07-04 2008-10-22 三菱電機株式会社 ナビゲーション装置のランドマーク表示方法
US6671619B2 (en) * 2000-08-16 2003-12-30 Alpine Electronics, Inc. Navigation device
US6477460B2 (en) * 2001-02-27 2002-11-05 Metro One Telecommunications, Inc. Process and system for the annotation of machine-generated directions with easily recognized landmarks and other relevant information
US20020154174A1 (en) * 2001-04-23 2002-10-24 Redlich Arthur Norman Method and system for providing a service in a photorealistic, 3-D environment
JP2002372427A (ja) * 2001-06-15 2002-12-26 Alpine Electronics Inc ナビゲーション装置
JP4240446B2 (ja) * 2002-06-24 2009-03-18 富士通テン株式会社 画像表示装置
US6735137B2 (en) * 2001-12-12 2004-05-11 Hynix Semiconductor Inc. Semiconductor memory device employing temperature detection circuit
JP3933955B2 (ja) * 2002-02-19 2007-06-20 株式会社日立製作所 車載装置
EP1481221B1 (en) * 2002-03-01 2010-11-17 TeleCommunication Systems, Inc. Method and apparatus for sending, retrieving, and planning location relevant information
US7107285B2 (en) * 2002-03-16 2006-09-12 Questerra Corporation Method, system, and program for an improved enterprise spatial system
DE10241928B4 (de) * 2002-09-10 2008-07-03 Qimonda Ag Synchronisationseinrichtung für eine Halbleiterspeichereinrichtung und Halbleiterspeichereinrichtung
JP2004334929A (ja) * 2003-04-30 2004-11-25 Yamaha Corp メモリ回路
KR100545705B1 (ko) * 2003-12-01 2006-01-24 주식회사 하이닉스반도체 능동적 지연회로를 갖는 반도체 소자 및 그를 위한 방법
KR20050081492A (ko) * 2004-02-13 2005-08-19 디브이에스 코리아 주식회사 전방 실제 영상을 사용한 자동차 항법 장치 및 그 제어 방법
US7317449B2 (en) * 2004-03-02 2008-01-08 Microsoft Corporation Key-based advanced navigation techniques
JP4477456B2 (ja) * 2004-09-06 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体メモリ
US7480567B2 (en) * 2004-09-24 2009-01-20 Nokia Corporation Displaying a map having a close known location
US8150617B2 (en) * 2004-10-25 2012-04-03 A9.Com, Inc. System and method for displaying location-specific images on a mobile device
US7177207B1 (en) * 2004-12-17 2007-02-13 Lattice Semiconductor Corporation Sense amplifier timing
JP2006214965A (ja) * 2005-02-07 2006-08-17 Denso Corp 交差点拡大表示を行うためのナビゲーション装置およびプログラム
JP4983088B2 (ja) * 2005-08-03 2012-07-25 株式会社デンソー 地図データ生成装置および情報案内装置
US20070078596A1 (en) * 2005-09-30 2007-04-05 John Grace Landmark enhanced directions
US20070083428A1 (en) * 2005-10-12 2007-04-12 Susanne Goldstein System and method for navigation by advertising landmark

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100962027B1 (ko) 2008-11-12 2010-06-08 주식회사 하이닉스반도체 반도체 메모리 장치의 센싱 인에이블 신호 제어 회로
US7978553B2 (en) 2008-11-12 2011-07-12 Hynix Semiconductor Inc. Apparatus for controlling I/O strobe signal in semiconductor memory apparatus
US10607684B2 (en) 2018-07-03 2020-03-31 SK Hynix Inc. Semiconductor devices

Also Published As

Publication number Publication date
CN101004945B (zh) 2011-04-27
US20070165474A1 (en) 2007-07-19
US7379355B2 (en) 2008-05-27
CN101004945A (zh) 2007-07-25

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