JP2004334929A - メモリ回路 - Google Patents
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Abstract
【課題】アクセスタイミングを、チップ完成後において変更することができ、これにより、不良品を良品に直すことができるメモリ回路を提供する。
【解決手段】遅延制御回路１０は、外部からデータ設定が可能なレジスタと、このレジスタ内のデータによって遅延時間が設定される遅延回路によって構成され、書込信号ＷＥを遅延させて書込アンプ１１へ出力する。遅延制御回路１３も同様に、外部からデータ設定が可能なレジスタと、このレジスタ内のデータによって遅延時間が設定される遅延回路によって構成される。そして、読出信号Ｒを遅延させてセンスアンプ１４へ出力する。このような構成により、アクセスタイミングによる不良の場合に、レジスタ書き換えによって、良品に直すことが可能となる。
【選択図】 図１
【解決手段】遅延制御回路１０は、外部からデータ設定が可能なレジスタと、このレジスタ内のデータによって遅延時間が設定される遅延回路によって構成され、書込信号ＷＥを遅延させて書込アンプ１１へ出力する。遅延制御回路１３も同様に、外部からデータ設定が可能なレジスタと、このレジスタ内のデータによって遅延時間が設定される遅延回路によって構成される。そして、読出信号Ｒを遅延させてセンスアンプ１４へ出力する。このような構成により、アクセスタイミングによる不良の場合に、レジスタ書き換えによって、良品に直すことが可能となる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、アクセスタイミングを半導体チップの完成後において変更することができるメモリ回路に関する。
【０００２】
【従来の技術】
半導体ＬＳＩによるメモリ回路は、データを記憶するメモリセルアレイと、メモリセルアレイの各メモリセルにデータを書き込みあるいは読み出す制御回路とから構成される。この場合、メモリセルアレイのアクセスタイミングは、ゲート遅延を利用した遅延回路によって生成されるのが一般的である。通常、メモリ回路の設計者は、デバイスパラメータを使用してシミュレーションを行うことによってゲート段数を調整し、アクセスタイミングを最適化する。
【０００３】
また、特許文献１には、回路設計時にメモリセルアレイの構成および容量に応じて遅延時間を任意に設定できるメモリ設計技術が記載されている。また、特許文献２、３にも同種の技術が記載されている。
【０００４】
【特許文献１】
特開平０８−１２３８３８号公報
【特許文献２】
特開２００２−２５２５５号公報
【特許文献３】
特開２００２−２６１４８１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、例えば、開発されたばかりのプロセスを利用する場合や、チップシュリンクを行った場合には、シミュレーション結果と実チップの特性が大きく外れ、アクセス不良を起こすことが多く、その場合、不良品として処理せざるを得なかった。また、物理的に遅延段数を変更することが可能な遅延回路は、一旦、ＬＳＩのレジンを薬品等で溶解してＬＳＩを露出させＦＩＢ等の装置を用いてメタル配線を直接切り貼りして遅延段数を変更する方式であるため、不良解析にしか利用できず、良品として出荷することができなかった。
本発明は上記事情を考慮してなされたもので、アクセス不良のメモリ回路のアクセスタイミングを、チップ完成後において変更することができ、これにより、不良品を良品に直すことができるメモリ回路を提供することにある。
【０００６】
【課題を解決するための手段】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、外部から入力される書込信号によって、外部から入力されるアドレスで指定されたメモリセルの書き込みが行われ、また、外部から入力される読出信号によって、外部から入力されるアドレスで指定されたメモリセルの読み出しが行われるメモリ回路において、外部からデータ設定が可能な第１のレジスタと、前記第１のレジスタ内のデータによって遅延時間が設定される遅延手段であって、前記書込信号を遅延させて出力する第１の遅延手段とを具備することを特徴とするメモリ回路。
【０００７】
請求項２に記載の発明は、請求項１に記載のメモリ回路において、外部からデータ設定が可能な第２のレジスタと、前記第２のレジスタ内のデータによって前記書込信号のアサート期間が設定される第１のアサート期間設定回路を有することを特徴とする。
請求項３に記載の発明は、外部から入力される読出信号によって、外部から入力されるアドレスで指定されたメモリセルの読み出しが行われるメモリ回路において、外部からデータ設定が可能な第３のレジスタと、前記第３のレジスタ内のデータによって遅延時間が設定される遅延手段であって、前記読出信号を遅延させて出力する第２の遅延手段とを具備することを特徴とするメモリ回路である。
【０００８】
請求項４に記載の発明は、請求項１または請求項２に記載のメモリ回路において、外部からデータ設定が可能な第４のレジスタと、前記第４のレジスタ内のデータによって前記読出信号のアサート期間が設定される第２のアサート期間設定回路を有することを特徴とする。
請求項５に記載の発明は、請求項１〜請求項４のいずれかの項に記載のメモリ回路において、前記第１および第２のの遅延手段は、複数の増幅器をシリーズ接続してなる第１〜第ｎ（ｎ：２以上の整数）のシリーズ接続回路と、前記シリーズ接続回路の１つを前記レジスタの出力に基づいて選択する選択手段とを具備することを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態によるメモリ回路の構成を示すブロック図である。この図において、符号１はローアドレスＲａｄｄが一時記憶されるローアドレスバッファ、２はローアドレスバッファ１の出力をデコードするローアドレスデコーダ、３はメモリセルアレイであり、このメモリセルアレイ３のワード線がローアドレスデコーダ２の出力によって駆動される。４はカラムアドレスＣａｄｄが一時記憶されるカラムアドレスバッファ、５はカラムアドレスバッファ４の出力をデコードするカラムアドレスデコーダであり、このカラムアドレスデコーダ５の出力によってメモリセルアレイ３のビット線が駆動される。
【００１０】
符号１０は書込信号ＷＥを一定時間遅延させる遅延制御回路である。１１は書込アンプであり、遅延制御回路１０の出力信号ＷＥ１のタイミングでアクティブとなり、書込データＤｉｎを増幅し、Ｉ／Ｏ回路６を介してメモリセルアレイ３へ出力する。１３はリード信号Ｒを一定時間遅延させる遅延制御回路である。１４はセンスアンプであり、遅延制御回路１３の出力信号Ｒ１のタイミングでアクティブとなり、メモリセルアレイ３から読み出されたデータを増幅して出力する。
【００１１】
図２はメモリセルアレイ３を構成する各メモリセル３ａおよびビット線をプリチャージするプリチャージ回路１６と、センスアンプ１４の関係を示す図である。ローアドレスによってワード線が駆動されると、２個のＦＥＴがオンとなり、記憶素子のデータが２本のビット線に出力される。そして、カラムアドレスによって選択されたビット線のデータがセンスアンプ１４によって増幅され、出力データＤｏｕｔとしてセンスアンプ１４から出力される。
【００１２】
図３は遅延制御回路１０、１３の基礎となる遅延回路の構成を示す回路図である。この図において、２１は外部のＣＰＵ（中央処理装置）によって書き換え可能なレジスタ、２２はレジスタ２１の出力をデコードするデコーダ、２３は可変遅延回路である。この可変遅延回路２３において、２４Ａ〜２４Ｅはトライステートバッファであり、デコーダ２２の出力に応じて、いずれか１つのみがアクティブ状態となる。２５、２５・・・はそれぞれ所定個数（偶数個）のインバータを直列接続した増幅器（遅延ゲート）である。
【００１３】
このような構成において、トライステートバッファ２４Ａがアクティブ状態になると、入力端ＩＮの信号がトライステートバッファ２４Ａを通して出力され、トライステートバッファ２４Ｂがアクティブ状態になると、入力端ＩＮの信号が１個の増幅器２５によって遅延され、トライステートバッファ２４Ｂを通して出力され、トライステートバッファ２４Ｃがアクティブ状態になると、入力端ＩＮの信号が２個増幅器によって遅延され、トライステートバッファ２４Ｃを通して出力される。同様に、トライステートバッファ２４Ｄ、２４Ｅがアクティブ状態になると、入力端ＩＮの信号が３個、４個の増幅器によって遅延され、トライステートバッファ２４Ｄ、２４Ｅを通して出力される。このように、図３の遅延回路は、遅延時間をレジスタ２１のデータによって変えることができる。
【００１４】
図４は上述した遅延回路を用いて構成した遅延制御回路１０の構成を示すブロック図であり、この図において、３０は書込信号ＷＥが入力される端子、２１ａ、２２ａ、２３ａはそれぞれ図３に示すレジスタ２１、デコーダ２２、可変遅延回路２３と同一構成の回路である。同様に、２１ｂ、２２ｂ、２３ｂはそれぞれ図３に示すレジスタ２１、デコーダ２２、可変遅延回路２３と同一構成の回路である。端子３０へ入力された書込信号ＷＥは可変遅延回路２３ａによって遅延され、アンドゲート３１の第１入力端および可変遅延回路２３ｂの入力端へ供給される。可変遅延回路２３ｂは入力された信号をさらに遅延し、アンドゲート３１の第２入力端へ供給する。アンドゲート３１は可変遅延回路２３ａ、２３ｂの各出力のアンドをとり、その結果を端子３２から信号ＷＥ１として出力する。
【００１５】
このような構成において、可変遅延回路２３ａは書込信号ＷＥを一定時間遅延させ、言い換えれば、位相を制御して出力する。また、可変遅延回路２３ｂおよびアンドゲート３１は、可変遅延回路２３ａによって位相を制御された信号のアサート期間を制御して出力する。すなわち、書込信号ＷＥは、レジスタ２１ａ、２１ｂ内のデータに基づいて位相およびアサート期間が制御され、書込アンプ１１へ出力される。書き込みアンプ１１は、信号ＷＥ１のタイミングで書き込みデータＤｉｎをＩ／Ｏ回路６を介してメモリセルアレイ３のビット線へ出力する。
【００１６】
次に、図５は、遅延制御回路１３の構成を示すブロック図であり、この図において、Ｒはリード信号、ＣＫはクロックパルスである。４１はＤ−ＦＦ（ディレイ・フリップフロップ）であり、クロックパルスＣＫの立ち上がりにおいてリード信号Ｒを読み込み、アンドゲート４２へ出力する。アンドゲート４２はリード信号Ｒ、Ｄ−ＦＦ４１の出力およびクロックパルスＣＫのアンドをとり、その結果を信号Ａとして出力する。２３ｃ、２３ｄ、２３ｅは各々、図３に示す可変遅延回路２３と同一構成の可変遅延回路である。なお、これらの可変遅延回路２３ｃ〜２３ｅには各々対応して図３に示すレジスタ２１およびデコーダ２２が設けられているが、図５においては図示を省略している。４３はオアゲートであり、アンドゲート４２の出力Ａと可変遅延回路２３ｄの出力Ｃのオアをとって出力する。４４はアンドゲートであり、アンドゲート４２の出力Ａと可変遅延回路２３ｄの出力Ｃのアンドをとり、可変遅延回路２３ｅへ出力する。
【００１７】
次に、上述した遅延制御回路１３の動作を図６に示すタイミングチャートを参照して説明する。
まず、リード信号Ｒ（図６（ロ））が立ち上がり、同時に、アドレス（図６（ハ））がローアドレスバッファ１およびカラムアドレスバッファ４に読み込まれると、次のクロックパルスＣＫ（図６（イ））の立ち上がりにおいて、アンドゲート４２の出力信号Ａ（図６（ニ））が立ち上がる。信号Ａが立ち上がると、オアゲート４３の出力が立ち上がり、プリチャージ信号ＰＣ（図６（チ））としてメモリセルアレイ３へ出力される。これにより、メモリセルアレイ３の各ビット線のプリチャージが行われる。また、信号Ａが立ち上がると、その立ち上がりから可変遅延回路２３ｃの遅延時間が経過後に同可変遅延回路２３ｃの出力信号Ｂ（図６（ホ））が立ち上がり、ワード線信号ＷＤ（図６（ト））としてローアドレスデコーダ２へ出力される。このワード線信号ＷＤのタイミングでメモリセルアレイ３の各ワード線へローアドレスデコーダ２の出力が加えられる。
【００１８】
また、可変遅延回路２３ｃの出力信号Ｂが立ち上がると、その立ち上がりから可変遅延回路２３ｄの遅延時間が経過後に同可変遅延回路２３ｄの出力信号Ｃ（図６（ヘ））が立ち上がり、これにより、アンドゲート４４の出力が立ち上がる。アンドゲート４４の出力信号が立ち上がると、その立ち上がりから可変遅延回路２３ｅの遅延時間が経過後に同可変遅延回路２３ｅの出力信号が立ち上がり、センスアンプ起動信号Ｒ１（図６（リ））としてセンスアンプ１４へ出力される。これにより、センスアンプ１４がアクティブ状態となり、センスアンプ１４からリードデータＤｏｕｔ（図６（ヌ））が出力される。
【００１９】
次にクロックパルスＣＫが立ち下がると、信号Ａが立ち下がる。信号Ａが立ち下がると、アンドゲート４４の出力信号が立ち下がり、可変遅延回路２３ｅの遅延時間後にセンスアンプ起動信号Ｒ１が立ち下がり、センスアンプ１４が再び非動作状態となる。また、信号Ａが立ち下がると、可変遅延回路２３ｃの遅延時間後に信号Ｂ（ワード線信号ＷＤ）が立ち下がり、信号Ｂが立ち下がると、可変遅延回路２３ｄの遅延時間後に信号Ｃが立ち下がる。信号Ｃが立ち下がると、プリチャージ信号ＰＣが立ち下がる。
【００２０】
図７は上述した実施形態の効果を説明するための図である。図７（イ）はビット線の電位差がセンスアンプの差動入力感度に達する前にセンスアンプの起動が行われており、このため、正常な値を読み出すことができない。これに対し、図７（ロ）はビット線の電位差がセンスアンプの差動入力感度に達した後にセンスアンプの起動が行われており、これにより、正常な値を読み出すことができる。上述した実施形態によれば、センスアンプ起動信号Ｒ１の発生タイミングを可変遅延回路２３ｃ〜２３ｅによって自由に設定することができ、これにより、図７（ロ）のタイミングでセンスアンプ起動信号Ｒ１を発生させることができる。
【００２１】
このように、上記実施形態によれば、タイミング不良による不良品であっても、初期化プログラムでＬＳＩ起動時にレジスタを書き替えることにより、良品とすることができる。また、フラッシュメモリ等の不揮発性メモリを内蔵したＬＳＩの場合には、上記初期化プログラムを工場出荷時に設定することが考えられる。
なお、上記実施形態においては、遅延制御回路１０、１３に各々図４および図５に示す回路を用いたが、例えば、遅延制御回路１３に図４の回路を用いてもよく、また、遅延制御回路１０に図３の回路を用いてもよい。
また、上記実施形態は書込／読出可能なメモリ回路であるが、この発明は読出し専用のメモリ回路にも適用することができる。
また、書込／読出可能メモリ回路であっても、書込側または読出側の双方に遅延手段を設けるのでなく、一方にのみ遅延手段を設けてもよい。
【００２２】
【発明の効果】
以上説明したように、この発明によれば、メモリ回路のアクセスタイミングを、レジスタの書き換えによって変更することができる。これにより、チップ完成後においてもタイミング不良による不良品を良品に直すことができ、歩留まりを向上させることができる効果が得られる。また、この発明によれば、電気的に遅延回路の段数を変化させることができるので、メモリ回路の不良解析を容易に行うことができる。
【図面の簡単な説明】
【図１】この発明の一実施形態によるメモリ回路の構成を示すブロック図である。
【図２】同実施形態におけるメモリセルアレイ３を構成する各メモリセル３ａおよびプリチャージ回路１６と、センスアンプ１４の関係を示す図である。
【図３】同実施形態における遅延制御回路１０、１３の基礎となる遅延回路の構成を示す回路図である。
【図４】同実施形態における遅延制御回路１０の構成を示すブロック図である。
【図５】同実施形態における遅延制御回路１３の構成を示すブロック図である。
【図６】遅延制御回路１３の動作を説明するためのタイミングチャートである。
【図７】同実施形態の効果を説明するための図である。
【符号の説明】
３…メモリセルアレイ、１０、１３…遅延制御回路、１１…書込アンプ、１４…センスアンプ、２１、２１ａ、２１ｂ…レジスタ、２２、２２ａ、２２ｂ…デコーダ、２３、２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ…可変遅延回路、２４Ａ〜２４Ｅ…トライステートバッファ、２５…増幅器、３１、４２、４４…アンドゲート、４１…Ｄ−ＦＦ、４３…オアゲート。
【発明の属する技術分野】
この発明は、アクセスタイミングを半導体チップの完成後において変更することができるメモリ回路に関する。
【０００２】
【従来の技術】
半導体ＬＳＩによるメモリ回路は、データを記憶するメモリセルアレイと、メモリセルアレイの各メモリセルにデータを書き込みあるいは読み出す制御回路とから構成される。この場合、メモリセルアレイのアクセスタイミングは、ゲート遅延を利用した遅延回路によって生成されるのが一般的である。通常、メモリ回路の設計者は、デバイスパラメータを使用してシミュレーションを行うことによってゲート段数を調整し、アクセスタイミングを最適化する。
【０００３】
また、特許文献１には、回路設計時にメモリセルアレイの構成および容量に応じて遅延時間を任意に設定できるメモリ設計技術が記載されている。また、特許文献２、３にも同種の技術が記載されている。
【０００４】
【特許文献１】
特開平０８−１２３８３８号公報
【特許文献２】
特開２００２−２５２５５号公報
【特許文献３】
特開２００２−２６１４８１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、例えば、開発されたばかりのプロセスを利用する場合や、チップシュリンクを行った場合には、シミュレーション結果と実チップの特性が大きく外れ、アクセス不良を起こすことが多く、その場合、不良品として処理せざるを得なかった。また、物理的に遅延段数を変更することが可能な遅延回路は、一旦、ＬＳＩのレジンを薬品等で溶解してＬＳＩを露出させＦＩＢ等の装置を用いてメタル配線を直接切り貼りして遅延段数を変更する方式であるため、不良解析にしか利用できず、良品として出荷することができなかった。
本発明は上記事情を考慮してなされたもので、アクセス不良のメモリ回路のアクセスタイミングを、チップ完成後において変更することができ、これにより、不良品を良品に直すことができるメモリ回路を提供することにある。
【０００６】
【課題を解決するための手段】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、外部から入力される書込信号によって、外部から入力されるアドレスで指定されたメモリセルの書き込みが行われ、また、外部から入力される読出信号によって、外部から入力されるアドレスで指定されたメモリセルの読み出しが行われるメモリ回路において、外部からデータ設定が可能な第１のレジスタと、前記第１のレジスタ内のデータによって遅延時間が設定される遅延手段であって、前記書込信号を遅延させて出力する第１の遅延手段とを具備することを特徴とするメモリ回路。
【０００７】
請求項２に記載の発明は、請求項１に記載のメモリ回路において、外部からデータ設定が可能な第２のレジスタと、前記第２のレジスタ内のデータによって前記書込信号のアサート期間が設定される第１のアサート期間設定回路を有することを特徴とする。
請求項３に記載の発明は、外部から入力される読出信号によって、外部から入力されるアドレスで指定されたメモリセルの読み出しが行われるメモリ回路において、外部からデータ設定が可能な第３のレジスタと、前記第３のレジスタ内のデータによって遅延時間が設定される遅延手段であって、前記読出信号を遅延させて出力する第２の遅延手段とを具備することを特徴とするメモリ回路である。
【０００８】
請求項４に記載の発明は、請求項１または請求項２に記載のメモリ回路において、外部からデータ設定が可能な第４のレジスタと、前記第４のレジスタ内のデータによって前記読出信号のアサート期間が設定される第２のアサート期間設定回路を有することを特徴とする。
請求項５に記載の発明は、請求項１〜請求項４のいずれかの項に記載のメモリ回路において、前記第１および第２のの遅延手段は、複数の増幅器をシリーズ接続してなる第１〜第ｎ（ｎ：２以上の整数）のシリーズ接続回路と、前記シリーズ接続回路の１つを前記レジスタの出力に基づいて選択する選択手段とを具備することを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態によるメモリ回路の構成を示すブロック図である。この図において、符号１はローアドレスＲａｄｄが一時記憶されるローアドレスバッファ、２はローアドレスバッファ１の出力をデコードするローアドレスデコーダ、３はメモリセルアレイであり、このメモリセルアレイ３のワード線がローアドレスデコーダ２の出力によって駆動される。４はカラムアドレスＣａｄｄが一時記憶されるカラムアドレスバッファ、５はカラムアドレスバッファ４の出力をデコードするカラムアドレスデコーダであり、このカラムアドレスデコーダ５の出力によってメモリセルアレイ３のビット線が駆動される。
【００１０】
符号１０は書込信号ＷＥを一定時間遅延させる遅延制御回路である。１１は書込アンプであり、遅延制御回路１０の出力信号ＷＥ１のタイミングでアクティブとなり、書込データＤｉｎを増幅し、Ｉ／Ｏ回路６を介してメモリセルアレイ３へ出力する。１３はリード信号Ｒを一定時間遅延させる遅延制御回路である。１４はセンスアンプであり、遅延制御回路１３の出力信号Ｒ１のタイミングでアクティブとなり、メモリセルアレイ３から読み出されたデータを増幅して出力する。
【００１１】
図２はメモリセルアレイ３を構成する各メモリセル３ａおよびビット線をプリチャージするプリチャージ回路１６と、センスアンプ１４の関係を示す図である。ローアドレスによってワード線が駆動されると、２個のＦＥＴがオンとなり、記憶素子のデータが２本のビット線に出力される。そして、カラムアドレスによって選択されたビット線のデータがセンスアンプ１４によって増幅され、出力データＤｏｕｔとしてセンスアンプ１４から出力される。
【００１２】
図３は遅延制御回路１０、１３の基礎となる遅延回路の構成を示す回路図である。この図において、２１は外部のＣＰＵ（中央処理装置）によって書き換え可能なレジスタ、２２はレジスタ２１の出力をデコードするデコーダ、２３は可変遅延回路である。この可変遅延回路２３において、２４Ａ〜２４Ｅはトライステートバッファであり、デコーダ２２の出力に応じて、いずれか１つのみがアクティブ状態となる。２５、２５・・・はそれぞれ所定個数（偶数個）のインバータを直列接続した増幅器（遅延ゲート）である。
【００１３】
このような構成において、トライステートバッファ２４Ａがアクティブ状態になると、入力端ＩＮの信号がトライステートバッファ２４Ａを通して出力され、トライステートバッファ２４Ｂがアクティブ状態になると、入力端ＩＮの信号が１個の増幅器２５によって遅延され、トライステートバッファ２４Ｂを通して出力され、トライステートバッファ２４Ｃがアクティブ状態になると、入力端ＩＮの信号が２個増幅器によって遅延され、トライステートバッファ２４Ｃを通して出力される。同様に、トライステートバッファ２４Ｄ、２４Ｅがアクティブ状態になると、入力端ＩＮの信号が３個、４個の増幅器によって遅延され、トライステートバッファ２４Ｄ、２４Ｅを通して出力される。このように、図３の遅延回路は、遅延時間をレジスタ２１のデータによって変えることができる。
【００１４】
図４は上述した遅延回路を用いて構成した遅延制御回路１０の構成を示すブロック図であり、この図において、３０は書込信号ＷＥが入力される端子、２１ａ、２２ａ、２３ａはそれぞれ図３に示すレジスタ２１、デコーダ２２、可変遅延回路２３と同一構成の回路である。同様に、２１ｂ、２２ｂ、２３ｂはそれぞれ図３に示すレジスタ２１、デコーダ２２、可変遅延回路２３と同一構成の回路である。端子３０へ入力された書込信号ＷＥは可変遅延回路２３ａによって遅延され、アンドゲート３１の第１入力端および可変遅延回路２３ｂの入力端へ供給される。可変遅延回路２３ｂは入力された信号をさらに遅延し、アンドゲート３１の第２入力端へ供給する。アンドゲート３１は可変遅延回路２３ａ、２３ｂの各出力のアンドをとり、その結果を端子３２から信号ＷＥ１として出力する。
【００１５】
このような構成において、可変遅延回路２３ａは書込信号ＷＥを一定時間遅延させ、言い換えれば、位相を制御して出力する。また、可変遅延回路２３ｂおよびアンドゲート３１は、可変遅延回路２３ａによって位相を制御された信号のアサート期間を制御して出力する。すなわち、書込信号ＷＥは、レジスタ２１ａ、２１ｂ内のデータに基づいて位相およびアサート期間が制御され、書込アンプ１１へ出力される。書き込みアンプ１１は、信号ＷＥ１のタイミングで書き込みデータＤｉｎをＩ／Ｏ回路６を介してメモリセルアレイ３のビット線へ出力する。
【００１６】
次に、図５は、遅延制御回路１３の構成を示すブロック図であり、この図において、Ｒはリード信号、ＣＫはクロックパルスである。４１はＤ−ＦＦ（ディレイ・フリップフロップ）であり、クロックパルスＣＫの立ち上がりにおいてリード信号Ｒを読み込み、アンドゲート４２へ出力する。アンドゲート４２はリード信号Ｒ、Ｄ−ＦＦ４１の出力およびクロックパルスＣＫのアンドをとり、その結果を信号Ａとして出力する。２３ｃ、２３ｄ、２３ｅは各々、図３に示す可変遅延回路２３と同一構成の可変遅延回路である。なお、これらの可変遅延回路２３ｃ〜２３ｅには各々対応して図３に示すレジスタ２１およびデコーダ２２が設けられているが、図５においては図示を省略している。４３はオアゲートであり、アンドゲート４２の出力Ａと可変遅延回路２３ｄの出力Ｃのオアをとって出力する。４４はアンドゲートであり、アンドゲート４２の出力Ａと可変遅延回路２３ｄの出力Ｃのアンドをとり、可変遅延回路２３ｅへ出力する。
【００１７】
次に、上述した遅延制御回路１３の動作を図６に示すタイミングチャートを参照して説明する。
まず、リード信号Ｒ（図６（ロ））が立ち上がり、同時に、アドレス（図６（ハ））がローアドレスバッファ１およびカラムアドレスバッファ４に読み込まれると、次のクロックパルスＣＫ（図６（イ））の立ち上がりにおいて、アンドゲート４２の出力信号Ａ（図６（ニ））が立ち上がる。信号Ａが立ち上がると、オアゲート４３の出力が立ち上がり、プリチャージ信号ＰＣ（図６（チ））としてメモリセルアレイ３へ出力される。これにより、メモリセルアレイ３の各ビット線のプリチャージが行われる。また、信号Ａが立ち上がると、その立ち上がりから可変遅延回路２３ｃの遅延時間が経過後に同可変遅延回路２３ｃの出力信号Ｂ（図６（ホ））が立ち上がり、ワード線信号ＷＤ（図６（ト））としてローアドレスデコーダ２へ出力される。このワード線信号ＷＤのタイミングでメモリセルアレイ３の各ワード線へローアドレスデコーダ２の出力が加えられる。
【００１８】
また、可変遅延回路２３ｃの出力信号Ｂが立ち上がると、その立ち上がりから可変遅延回路２３ｄの遅延時間が経過後に同可変遅延回路２３ｄの出力信号Ｃ（図６（ヘ））が立ち上がり、これにより、アンドゲート４４の出力が立ち上がる。アンドゲート４４の出力信号が立ち上がると、その立ち上がりから可変遅延回路２３ｅの遅延時間が経過後に同可変遅延回路２３ｅの出力信号が立ち上がり、センスアンプ起動信号Ｒ１（図６（リ））としてセンスアンプ１４へ出力される。これにより、センスアンプ１４がアクティブ状態となり、センスアンプ１４からリードデータＤｏｕｔ（図６（ヌ））が出力される。
【００１９】
次にクロックパルスＣＫが立ち下がると、信号Ａが立ち下がる。信号Ａが立ち下がると、アンドゲート４４の出力信号が立ち下がり、可変遅延回路２３ｅの遅延時間後にセンスアンプ起動信号Ｒ１が立ち下がり、センスアンプ１４が再び非動作状態となる。また、信号Ａが立ち下がると、可変遅延回路２３ｃの遅延時間後に信号Ｂ（ワード線信号ＷＤ）が立ち下がり、信号Ｂが立ち下がると、可変遅延回路２３ｄの遅延時間後に信号Ｃが立ち下がる。信号Ｃが立ち下がると、プリチャージ信号ＰＣが立ち下がる。
【００２０】
図７は上述した実施形態の効果を説明するための図である。図７（イ）はビット線の電位差がセンスアンプの差動入力感度に達する前にセンスアンプの起動が行われており、このため、正常な値を読み出すことができない。これに対し、図７（ロ）はビット線の電位差がセンスアンプの差動入力感度に達した後にセンスアンプの起動が行われており、これにより、正常な値を読み出すことができる。上述した実施形態によれば、センスアンプ起動信号Ｒ１の発生タイミングを可変遅延回路２３ｃ〜２３ｅによって自由に設定することができ、これにより、図７（ロ）のタイミングでセンスアンプ起動信号Ｒ１を発生させることができる。
【００２１】
このように、上記実施形態によれば、タイミング不良による不良品であっても、初期化プログラムでＬＳＩ起動時にレジスタを書き替えることにより、良品とすることができる。また、フラッシュメモリ等の不揮発性メモリを内蔵したＬＳＩの場合には、上記初期化プログラムを工場出荷時に設定することが考えられる。
なお、上記実施形態においては、遅延制御回路１０、１３に各々図４および図５に示す回路を用いたが、例えば、遅延制御回路１３に図４の回路を用いてもよく、また、遅延制御回路１０に図３の回路を用いてもよい。
また、上記実施形態は書込／読出可能なメモリ回路であるが、この発明は読出し専用のメモリ回路にも適用することができる。
また、書込／読出可能メモリ回路であっても、書込側または読出側の双方に遅延手段を設けるのでなく、一方にのみ遅延手段を設けてもよい。
【００２２】
【発明の効果】
以上説明したように、この発明によれば、メモリ回路のアクセスタイミングを、レジスタの書き換えによって変更することができる。これにより、チップ完成後においてもタイミング不良による不良品を良品に直すことができ、歩留まりを向上させることができる効果が得られる。また、この発明によれば、電気的に遅延回路の段数を変化させることができるので、メモリ回路の不良解析を容易に行うことができる。
【図面の簡単な説明】
【図１】この発明の一実施形態によるメモリ回路の構成を示すブロック図である。
【図２】同実施形態におけるメモリセルアレイ３を構成する各メモリセル３ａおよびプリチャージ回路１６と、センスアンプ１４の関係を示す図である。
【図３】同実施形態における遅延制御回路１０、１３の基礎となる遅延回路の構成を示す回路図である。
【図４】同実施形態における遅延制御回路１０の構成を示すブロック図である。
【図５】同実施形態における遅延制御回路１３の構成を示すブロック図である。
【図６】遅延制御回路１３の動作を説明するためのタイミングチャートである。
【図７】同実施形態の効果を説明するための図である。
【符号の説明】
３…メモリセルアレイ、１０、１３…遅延制御回路、１１…書込アンプ、１４…センスアンプ、２１、２１ａ、２１ｂ…レジスタ、２２、２２ａ、２２ｂ…デコーダ、２３、２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ…可変遅延回路、２４Ａ〜２４Ｅ…トライステートバッファ、２５…増幅器、３１、４２、４４…アンドゲート、４１…Ｄ−ＦＦ、４３…オアゲート。
Claims (5)
- 外部から入力される書込信号によって、外部から入力されるアドレスで指定されたメモリセルの書き込みが行われ、また、外部から入力される読出信号によって、外部から入力されるアドレスで指定されたメモリセルの読み出しが行われるメモリ回路において、
外部からデータ設定が可能な第１のレジスタと、
前記第１のレジスタ内のデータによって遅延時間が設定される遅延手段であって、前記書込信号を遅延させて出力する第１の遅延手段と、
を具備することを特徴とするメモリ回路。 - 外部からデータ設定が可能な第２のレジスタと、前記第２のレジスタ内のデータによって前記書込信号のアサート期間が設定される第１のアサート期間設定回路を有することを特徴とする請求項１に記載のメモリ回路。
- 外部から入力される読出信号によって、外部から入力されるアドレスで指定されたメモリセルの読み出しが行われるメモリ回路において、
外部からデータ設定が可能な第３のレジスタと、
前記第３のレジスタ内のデータによって遅延時間が設定される遅延手段であって、前記読出信号を遅延させて出力する第２の遅延手段と、
を具備することを特徴とするメモリ回路。 - 外部からデータ設定が可能な第４のレジスタと、前記第４のレジスタ内のデータによって前記読出信号のアサート期間が設定される第２のアサート期間設定回路を有することを特徴とする請求項１または請求項２に記載のメモリ回路。
- 前記第１および第２のの遅延手段は、複数の増幅器をシリーズ接続してなる第１〜第ｎ（ｎ：２以上の整数）のシリーズ接続回路と、前記シリーズ接続回路の１つを前記レジスタの出力に基づいて選択する選択手段とを具備することを特徴とする請求項１〜請求項４のいずれかの項に記載のメモリ回路。
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