JP4499252B2 - 外部からデータ入出力モードが制御可能な半導体メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に外部からデータ入出力モードが制御可能な半導体メモリ装置に関する。
【0002】
【従来の技術】
半導体メモリ装置は、内部にメモリを具備している。これによりユーザは外部から前記メモリにデータを書き込んだり、または前記メモリに記憶されているデータを読み出したりすることができる。このように、前記メモリにデータが書込まれたり、または前記メモリからデータが読み出されたりすることをデータが入出力されると言う。前記データは多数個が同時に入出力できる。前記メモリに同時に入出力されるデータは前記半導体メモリ装置の入出力モードによってその数が変わる。例えば、前記入出力モードとしては、×4、×8、×16がある。入出力モードが×4である場合、前記メモリに同時に入出力されるデータは4個であり、入出力モードが×8である場合、前記メモリに同時に入出力されるデータは8個であり、そして入出力モードが×16である場合、前記メモリに同時に入出力されるデータは16個である。前記入出力モードは半導体メモリ装置の設計時にいずれか一つに設定される。前記入出力モードを設定する回路が入出力モード制御回路である。
【0003】
図1は、従来の半導体メモリ装置に具備される入出力モード制御回路の回路図である。図1を参照すれば、従来の入出力モード制御回路101は、第1入出力モード設定部111及び第2入出力モード設定部112を具備する。第1入出力モード設定部111は×16を設定する回路であり、第2入出力モード設定部112は×4を設定する回路である。もし、信号P16が論理“ハイ”であれば前記半導体メモリ装置の入出力モードは×16に設定され、信号P4が論理“ハイ”であれば半導体メモリ装置の入出力モードは×4に設定される。もし、信号P4、P16ともに論理“ロー”であれば半導体メモリ装置の入出力モードは×8に設定される。信号P4、P16ともに論理“ハイ”になる場合はない。
【0004】
第1入出力モード設定部111は、パッド121、NMOSトランジスタ131、PMOSトランジスタ141及びインバータI51〜I53を具備し、第2入出力モード設定部112はパッド122、NMOSトランジスタ132、PMOSトランジスタ142及びインバータI54〜I56を具備する。もし、半導体メモリ装置の入出力モードを×16に設定しようとする場合にはパッド121を接地状態にし、×4に設定しようとする場合にはパッド122を接地状態にすれば良い。NMOSトランジスタ131、132及びPMOSトランジスタ141、142は電源電圧Vccが半導体メモリ装置に印加された状態では常時ターンオンされている。ところで、PMOSトランジスタ141、142はNMOSトランジスタ131、132よりも小さい。
【0005】
もし、パッド121が接地状態になると、ノードN1は接地電圧GNDレベルに下がり信号P16は論理“ハイ”になる。もし、パッド121がフローティング状態になると、ノードN1は電源電圧Vccレベルに上がり信号P16は論理“ロー”になる。もし、パッド121がフローティング状態になり、かつ、パッド122が接地状態になると、ノードN2は接地電圧GNDレベルに下がり信号P4は論理“ハイ”になる。もし、パッド122がフローティング状態になると、ノードN2は電源電圧Vccレベルに上がり信号P4は論理“ロー”になる。パッド121、122がいずれもフローティング状態になる場合には信号P4、P16はいずれも論理“ロー”になる。すなわち、半導体メモリ装置の入出力モードは×8になる。
【0006】
前述したように、従来の半導体メモリ装置は、いずれか一つの入出力モードに設定された状態でパッケージ組立てが完了すると、それ以上の入出力モードの変更はできない。このため、次のような問題が存在している。先ず第一に、半導体メモリ装置を入出力モード別に個々にテストしなければならないため、生産性が低下する。第二に、半導体メモリ装置の入出力モードによる駆動差によってテスト能率が低減する。そして第三に、半導体メモリ装置の評価時に試料が区分されるので入出力モード別に完壁な評価がし難い。
【0007】
【発明が解決しようとする課題】
本発明は上記事情に鑑みて成されたものであり、その目的は、外部から入出力モードが自由に制御できる半導体メモリ装置を提供することである。
【0008】
【課題を解決するための手段】
前記目的を達成するために、本発明は、半導体メモリ装置において、複数個のパッドと、前記複数個のパッドと電気的に接続され、複数個の信号を入力されて複数個の入出力モード信号を出力する入出力モード設定回路とを具備し、テストモード時に、前記入出力モード設定回路は、前記入力される複数個の信号に応答して前記複数個のパッドから入力される信号を遮断し、前記複数個の入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、正常動作時に、前記入出力モード設定回路は、前記複数個のパッドから入力される信号に応答して前記複数個の入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定する半導体メモリ装置を提供する。
【0009】
さらに、前記目的を達成するために、本発明は、半導体メモリ装置において、複数個のパッドと、他の複数個のパッドと、前記複数個のパッド及び前記他の複数個のパッドと電気的に接続され、複数個の入出力モード信号を発生する入出力モード設定回路とを具備し、テストモード時に前記他の複数個のパッドのいずれか一つに前記半導体メモリ装置の電源電圧よりも高電圧が印加されれば、前記入出力モード設定回路は前記複数個のパッドから入力される信号を遮断し、前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、正常動作時に前記他の複数個のパッドには前記高電圧が印加せず、前記入出力モード設定回路は、前記複数個のパッドから入力される信号に応答して前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定する半導体メモリ装置を提供する。
【0010】
好ましくは、前記高電圧は、短時間の間にのみ前記他の複数個のパッドのいずれか一つに印加され、前記高電圧が前記パッドのいずれか一つに印加されてから前記電源電圧が前記半導体メモリ装置に印加される。
【0011】
さらに、前記目的を達成するために、本発明は、半導体メモリ装置において、複数個のパッドと、前記複数個のパッドと電気的に接続され、複数個のモードレジスタアドレス信号を入力されて複数個の入出力モード信号を出力する入出力モード設定回路とを具備し、テストモード時に、前記入出力モード設定回路は、前記複数個のモードレジスタアドレス信号に応答して前記複数個のパッドから入力される信号を遮断し、前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、正常動作時に、前記入出力モード設定回路は、前記複数個のパッドから入力される信号に応答して前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定する半導体メモリ装置を提供する。
【0012】
好ましくは、第1内部信号は前記電源電圧が所定レベル以上になると活性化する電源感知信号であり、第2内部信号は前記半導体メモリ装置の書込みイネーブル信号とローアドレスストローブ信号及びカラムアドレスストローブ信号がいずれも論理“ロー”にイネーブルされるときに活性化する入出力モード制御信号である。
【0013】
本発明によれば、外部から半導体メモリ装置の入出力モードが制御可能となる。
【0014】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【0015】
以下、添付した図面に基づき、本発明の好適な実施形態について説明することによって、本発明を詳細に説明する。図中、同一の構成要素には同一の符号を使用した。
【0016】
図2は、本発明の第1実施形態による半導体メモリ装置の概略ブロック図である。図2を参照すれば、本発明の第1実施形態による半導体メモリ装置201は、メモリセルアレイ261、感知増幅器271、入出力マルチプレクサ281、入出力モード設定回路211、多数の入出力バッファB0〜B15及び多数のパッド251〜255、PD0〜PD15を具備する。
【0017】
パッド251〜253は半導体メモリ装置201に基本的に具備される。正常動作時に外部信号がパッド251〜253に印加され、テストモード時には半導体メモリ装置201の電源電圧Vccよりも高電圧が前記パッド251〜253のいずれか一つに印加される。パッド254、255は半導体メモリ装置201の入出力モードを設定するためのものであって、パッケージ組立て時に接地端にワイヤボンディングされて接地されるか、またはフローティング状態のままでいる。パッド254、255が接地状態、またはフローティング状態になるかによって半導体メモリ装置201は3種類の入出力モードのいずれか一つに設定される。例えば、パッド254のみが接地状態になると半導体メモリ装置201の入出力モードは×4に設定され、パッド255のみが接地状態になると半導体メモリ装置201の入出力モードは×16に設定され、パッド254、255がいずれもフローティング状態になると半導体メモリ装置201の入出力モードは×8に設定される。パッド254、255がいずれも接地状態になる場合はない。
【0018】
入出力モード設定回路211はパッド251〜253に電気的に接続される。入出力モード設定回路211は、テストモード時にパッド251〜253のいずれか一つに印加される前記高電圧に応答して入出力モード信号P4、P16を発生する。このとき、入出力モード設定回路211はパッド254、255に印加される信号が入力されることを遮断する。テストモード時に前記高電圧がパッド251〜253のうちどのパッドに印加されかによって半導体メモリ装置201の入出力モードが決定される。例えば、前記高電圧がパッド251に印加されれば入出力モード信号P4が論理“ハイ”となって、半導体メモリ装置201の入出力モードは×4に設定される。前記高電圧がパッド252に印加されれば入出力モード信号P4、P16がいずれも論理“ロー”となって、半導体メモリ装置201の入出力モードは×8に設定される。前記高電圧がパッド253に印加されれば入出力モード信号P16が論理“ハイ”となって、半導体メモリ装置201の入出力モードは×16になる。
【0019】
入出力モード設定回路211は、パッド回路221、制御信号発生回路231及び入出力モード信号発生回路241を具備する。
【0020】
図3は、このパッド回路221の詳細図である。図3を参照すれば、パッド回路221はパッド251〜253に電気的に接続され、かつ、PMOSトランジスタ311〜322、NMOSトランジスタ341〜343、バッファ351〜353を具備する。バッファ351〜353はそれぞれ偶数個のインバータにより構成される。バッファ351〜353から第1〜第3信号SV4、SV8、SV16が発生される。NMOSトランジスタ341〜343は半導体メモリ装置201に電源電圧Vccが印加される限りターンオン状態に保たれる。したがって、パッド251〜253に前記高電圧が印加されないときには第1ないし第3信号SV4、SV8、SV16はいずれも論理“ロー”になる。
【0021】
パッド251に高電圧、例えば、8Vの電圧が印加されれば、PMOSトランジスタ311〜314がいずれもターンオンされるので、ノードNは5.2Vに高くなる。ここで、PMOSトランジスタ311〜314のしきい値電圧は0.7Vであり、PMOSトランジスタ311〜314はNMOSトランジスタ341よりも遥かに小さい。したがって、第1信号SV4は論理“ハイ”に活性化する。これと同様に、パッド252に前記高電圧が印加されれば第2信号SV8が論理“ハイ”に活性化し、パッド253に前記高電圧が印加されれば第3信号SV16が論理“ハイ”に活性化する。
【0022】
図4は、制御信号発生回路231の詳細図である。図4を参照すれば、制御信号発生回路231は、NANDゲート411〜419、インバータ421〜423、NMOSトランジスタ431〜433、バッファ441、442及びORゲート451を具備する。バッファ441、442はそれぞれ偶数個のインバータにより構成される。制御信号発生回路231は第1内部信号である電源感知信号PVCCHと第2内部信号PWCBR及び第1ないし第3信号SV4、SV8、SV16を入力されて第1ないし第3制御信号ORGSM、MFE、MHEを発生する。
【0023】
電源感知信号PVCCHは電源電圧Vccが所定電圧以下であれば論理“ロー”に非活性化し、所定電圧以上であれば論理“ハイ”に活性化する。したがって、電源感知信号PVCCHは電源電圧Vccが半導体メモリ装置201に印加されれば、初期には非活性化してから所定時間が経過すれば活性化し、電源電圧Vccの半導体メモリ装置201に印加される間は継続して活性化する。
【0024】
第2内部信号PWCBRは、図10に示すように、書込みイネーブル信号WEBとローアドレスストローブ信号RASB及びカラムアドレスストローブ信号CASBがいずれも論理“ロー”にイネーブルされた状態でクロック信号CLKが論理“ロー”から論理“ハイ”に遷移するときに論理“ハイ”に活性化し、書込みイネーブル信号WEBとローアドレスストローブ信号RASB及びカラムアドレスストローブ信号CASBのいずれか一つが論理“ハイ”にディスエーブルされた状態でクロック信号CLKが論理“ロー”から論理“ハイ”に遷移するときに論理“ロー”に非活性化する。
【0025】
書込みイネーブル信号WEBが論理“ロー”にイネーブルされるときに外部データはメモリセルアレイ261に書き込まれる。ローアドレスストローブ信号RASBが論理“ロー”にイネーブルされるときにローアドレスが外部から半導体メモリ装置201に入力され、カラムアドレスストローブ信号CASBが論理“ロー”にイネーブルされるときにカラムアドレスが外部から半導体メモリ装置201に入力される。半導体メモリ装置201は、第2内部信号PWCBRが論理“ハイ”にイネーブルされるときにテストモードに入る。第1ないし第3信号SV4、SV8、SV16は同時に論理“ハイ”になることはなく、そのうち一つのみが論理“ハイ”になる。
【0026】
テストモード時に第2内部信号PWCBRが論理“ハイ”に活性化し、かつ第1信号SV4が論理“ハイ”に活性化する場合、NANDゲート411は論理“ロー”を出力する。すると、NANDゲート413は論理“ハイ”を出力することになり、ノードN4は論理“ハイ”になる。電源感知信号PVCCHが論理“ハイ”で、かつノードN4が論理“ハイ”であるので、NANDゲート412は論理“ロー”を出力する。この状態で、制御信号SV4が論理“ロー”になってもノードN4は継続して論理“ハイ”に保たれる。すなわち、NANDゲート412、413はラッチ回路を形成し、これによりノードN4は電源電圧Vccが半導体メモリ装置201に印加される間には継続して論理“ハイ”に保たれる。それから電源電圧Vccの供給が中断されると、NMOSトランジスタ431がターンオンされてノードN4は論理“ロー”になる。もちろん、これはインバータ421に電源電圧Vccが印加される場合に限られる。インバータ421に電源電圧Vccが印加されない場合、ノードN4はフローティング状態になる。ノードN4が論理“ハイ”であればORゲート451の第1制御信号ORGSMは論理“ハイ”に活性化する。
【0027】
これと同様に、第2信号SV8が論理“ハイ”になるときに信号ORGS2は論理“ハイ”になり、第3信号SV16が論理“ハイ”に活性化するときには信号ORGS3は論理“ハイ”になる。第1制御信号ORGSMは、信号ORGS1、ORGS2、ORGS3のうちいずれか一つが論理“ハイ”になれば論理“ハイ”に活性化する。信号ORGS1、ORGS3が論理“ハイ”になれば第2及び第3制御信号MFE、MHEも論理“ハイ”に活性化する。
【0028】
図3及び図4を参照すれば、前記高電圧がパッド251に印加された状態で電源電圧Vccが半導体メモリ装置201に印加されれば、信号ORGS1、MFEは論理“ハイ”になる。以降には、前記高電圧がパッド251に印加されなくなっても信号ORGS1、MFEは継続して論理“ハイ”に保たれる。すなわち、前記高電圧はパッド251に短時間の間にのみ印加されても信号ORGS1、MFEは論理“ハイ”に継続して発生できる。これと同様に、パッド252に前記高電圧が短時間の間にのみ印加されても信号ORGS2、ORGSMは論理“ハイ”に継続して発生され、パッド253に前記高電圧が短時間の間に印加される場合にも信号ORGS3、MHE、ORGSMは論理“ハイ”に継続して発生される。
【0029】
第1信号SV4が論理“ロー”の状態で電源電圧Vccがオフしてからオンすると、NMOSトランジスタ431が瞬間的にターンオンしてノードN4を接地電圧GNDレベルに下げる。すると、NANDゲート411、412の出力がいずれも論理“ハイ”となってNANDゲート413の出力を論理“ロー”にする。こうなると、電源感知信号PVCCHが活性化してもノードN4、すなわち、信号GS1、MFEは論理“ロー”になる。この状態は、NANDゲート411の出力が論理“ロー”とならない限り続く。信号ORGS2、ORGS3、MHEに対しても同様である。信号ORGS1、ORGS2、ORGS3がいずれも論理“ロー”であれば第1制御信号ORGSMは論理“ロー”に非活性化する。
【0030】
図5は、入出力モード信号発生回路241の詳細図である。図5を参照すれば、入出力モード信号発生回路241は、伝送ゲート511〜518及びインバータ521〜528を具備する。テストモード時に第1制御信号ORGSMは論理“ハイ”に活性化する。第1制御信号ORGSMが論理“ハイ”であれば伝送ゲート511、515はオフし、伝送ゲート513、517はオンする。伝送ゲート511、515がオフすると、パッド254、255に印加される信号は伝送ゲート511、515によって遮断される。この状態で第2制御信号MFEが論理“ハイ”に活性化すると、伝送ゲート514がオンしてノードN5は接地電圧GNDレベルに下がる。したがって、入出力モード信号P4は論理“ハイ”となって、半導体メモリ装置201の入出力モードは×4に設定される。第1制御信号ORGSMが活性化した状態で第2制御信号MFEが論理“ロー”であれば、伝送ゲート512はオンして伝送ゲート514はオフする。すると、ノードN5は電源電圧Vccレベルになり、これにより入出力モード信号P4は論理“ロー”になる。
【0031】
第1制御信号ORGSMが論理“ハイ”に活性化した状態で第3制御信号MHEが論理“ハイ”に活性化すると、伝送ゲート518がオンしてノードN6は接地電圧GNDレベルに下がる。したがって、入出力モード信号P16は論理“ハイ”となって、半導体メモリ装置201の入出力モードは×16に設定される。第1制御信号ORGSMが論理“ハイ”の状態で第3制御信号MHEが論理“ロー”であれば伝送ゲート516はオンし伝送ゲート518はオフする。すると、ノードN6が電源電圧Vccレベルとなり、これにより入出力モード信号P16は論理“ロー”になる。
【0032】
第1制御信号ORGSMが論理“ハイ”の状態で、もし、第2及び第3制御信号MFE、MHEがいずれも論理“ロー”であれば、入出力モード信号P4、P16はいずれも論理“ロー”になる。したがって、半導体メモリ装置201の入出力モードは×8に設定される。第1制御信号ORGSMが論理“ハイ”の状態で第2及び第3制御信号MFE、MHEがいずれも論理“ハイ”になる場合はない。
【0033】
外部からパッドPD0〜PD15に印加されるデータはバッファB0〜B15と入出力マルチプレクサ281及び感知増幅器271を介してメモリセルアレイ261に書き込まれる。メモリセルアレイ261に記憶されているデータは感知増幅器271と入出力マルチプレクサ281とバッファB0〜B15及びパッドPD0〜PD15を介して外部に読み出される。入出力マルチプレクサ281は、半導体メモリ装置201の入出力モードによってメモリセルアレイ261に同時に入出力されるデータの数を調節する。もし、半導体メモリ装置201の入出力モードが×4であれば、入出力マルチプレクサ281はメモリセルアレイ261から感知増幅器271を介して出力されるデータを同時に4個ずつ入出力バッファB0〜B15に伝送したり、または外部から印加されるデータを同時に4個ずつ感知増幅器271を介してメモリセルアレイ261に伝送する。もし、半導体メモリ装置201の入出力モードが×8であれば、メモリセルアレイ261に同時に入出力されるデータは8個であり、もし、半導体メモリ装置201の入出力モードが×16であれば、メモリセルアレイ261に同時に入出力されるデータは16個である。
【0034】
このように、外部からパッド251〜253のうちいずれか一つのパッドに高電圧を印加するかどうかによって半導体メモリ装置201の入出力モードは変わる。したがって、パッケージが完全に組み立てられた状態であっても半導体メモリ装置の特性を入出力モード別にテストすることができる。
【0035】
図6は、本発明の第2実施形態による半導体メモリ装置の概略ブロック図である。図6を参照すれば、本発明の第2実施形態による半導体メモリ装置201は、メモリセルアレイ261、感知増幅器271、入出力マルチプレクサ281、入出力モード設定回路611、入出力バッファB0〜B15及びパッドPD0〜PD15を具備する。
【0036】
入出力モード設定回路611はパッド254、255に電気的に接続され、モードレジスタアドレス信号MRA4B〜MRA10B、第1内部信号の電源感知信号PVCCH並びに第2及び第3内部信号PWCBR、PMRSPDを入力されて入出力モード信号P4、P16を発生する。入出力モード設定回路611は、モードレジスタセット回路621、制御信号発生回路631及び入出力モード信号発生回路641を具備する。
【0037】
図7は、モードレジスタセット回路621の詳細図である。図7を参照すれば、モードレジスタセット回路621は、NORゲート711、712、NANDゲート731〜734及びインバータ721〜724を具備する。モードレジスタセット回路621は、モードレジスタアドレス信号MRA4B〜MRA8Bと電源感知信号PVCCH及び第2内部信号PWCBRを入力されて第1及び第2モードレジスタ信号ORGSET、MRSETを発生する。第1モードレジスタ信号ORGSETを論理“ハイ”に活性化させるためには、モードレジスタアドレス信号MRA4B〜MRA7B及び第2内部信号PWCBRが論理“ハイ”に活性化し、モードレジスタアドレス信号MRA8Bは論理“ロー”にならなければならない。モードレジスタアドレス信号MRA7Bが論理“ハイ”であり、モードレジスタアドレス信号MRA8Bが論理“ロー”であれば、NORゲート711の出力は論理“ハイ”になる。また、モードレジスタアドレス信号MRA4B〜MRA6Bがいずれも論理“ハイ”であれば、インバータ723の出力は論理“ハイ”になる。この状態で第2内部信号PWCBRが論理“ハイ”に活性化すると、NANDゲート732に入力される信号がいずれも論理“ハイ”であるから、第1モードレジスタ信号ORGSETは論理“ハイ”に活性化する。ここで、NANDゲート732及びインバータ724は論理積回路の役割をする。
【0038】
第2モードレジスタ信号MRSETは電源感知信号PVCCHが論理“ロー”になると論理“ハイ”に活性化する。また、第2モードレジスタ信号MRSETは、第2内部信号PWCBRとモードレジスタアドレス信号MRA7B、MRA8Bがいずれも論理“ハイ”であり、モードレジスタアドレス信号MRA4B〜MRA6Bのいずれか一つが論理“ロー”の時に論理“ハイ”に活性化する。モードレジスタアドレス信号MRA7B、MRA8Bがいずれも論理“ハイ”であればNORゲート712は論理“ハイ”を出力する。また、モードレジスタアドレス信号MRA4B〜MRA6Bのうちいずれか一つが論理“ロー”であればNANDゲート731は論理“ハイ”を出力する。この状態で第2内部信号PWCBRが論理“ハイ”に活性化するとNANDゲート733の出力は論理“ロー”になる。したがって、NANDゲート734によって第2モードレジスタ信号MRSETは論理“ハイ”になる。
【0039】
図8は、制御信号発生回路631の詳細図である。図8を参照すれば、制御信号発生回路631は、PMOSトランジスタ811〜815、NMOSトランジスタ851、伝送ゲート821〜825、インバータ831〜834、836、ラッチ回路841〜845、NANDゲート861及びバッファ871,872を具備する。制御信号発生回路631は電源感知信号PVCCHと第1及び第2モードレジスタ信号ORGSET、MRSET、第3内部信号PMRSPD及びモードレジスタアドレス信号MRA9B、MRA10Bを入力されて第1ないし第3制御信号ORGSM、MHE、MFEを発生する。
【0040】
第1制御信号ORGSMは、電源感知信号PVCCH及び第1モードレジスタ信号ORGSETが論理“ハイ”の時に論理“ハイ”に活性化する。第1モードレジスタ信号ORGSETが論理“ハイ”であれば伝送ゲート821がオンする。この状態で電源感知信号PVCCHが論理“ハイ”であれば、インバータ831の出力が論理“ロー”となってPMOSトランジスタ811をターンオンさせる。すると、電源電圧Vccが伝送ゲート821を介してラッチ回路841に印加され、ラッチ回路841の出力は論理“ロー”になる。ラッチ回路841の出力はインバータ832によって反転されるので、第1制御信号ORGSMは論理“ハイ”に活性化する。第1制御信号ORGSMは電源電圧Vccの供給が切れるか、または第2モードレジスタ信号MRSETが論理“ハイ”になる時に論理“ロー”にディスエーブルされる。電源電圧Vccの供給が切れると、電源感知信号PVCCHが論理“ロー”になる。すると、NANDゲート861の出力が論理“ハイ”となってNMOSトランジスタ851をターンオンさせる。これと同様に、第2モードレジスタ信号MRSETが論理“ハイ”になるとインバータ833の出力が論理“ロー”となってNMOSトランジスタ851をターンオンさせる。NMOSトランジスタ851がターンオンすると第1制御信号ORGSMは論理“ロー”になる。
【0041】
第3制御信号MHEは、第1モードレジスタ信号ORGSET及び第3内部信号PMRSPDが論理“ハイ”であり、モードレジスタアドレス信号MRA9Bが論理“ロー”の時に論理“ハイ”に活性化する。第1モードレジスタ信号ORGSET及び第3内部信号PMRSPDが論理“ハイ”であれば伝送ゲート822、823がオンする。
【0042】
第3内部信号PMRSPDは、図10に示すように、書込みイネーブル信号WEBとローアドレスストローブ信号RASB及びカラムアドレスストローブ信号CASBがいずれも論理“ロー”にイネーブルされた状態でクロック信号CLKが論理“ロー”から論理“ハイ”に遷移する時に論理“ハイ”に活性化し、活性化モードで書込みイネーブル信号WEBとローアドレスストローブ信号RASB及びカラムアドレスストローブ信号CASBのうちいずれか一つが論理“ハイ”にディスエーブルされた状態でクロック信号CLKが論理“ロー”から論理“ハイ”に遷移する時に論理“ロー”に非活性化する。第3内部信号PMRSPDは、第2内部信号PWCBRに代えうる。
【0043】
この状態でモードレジスタアドレス信号MRA9Bが論理“ロー”であれば、これは伝送ゲート822を介してラッチ回路842に入力される。ラッチ回路842は入力を反転させるので、ラッチ回路842の出力は論理“ハイ”になる。ラッチ回路842の出力はインバータ834によって反転され、伝送ゲート823を介してラッチ回路843に入力される。ラッチ回路843は論理“ハイ”を出力し、これはバッファ871によりバッファリングされて第3制御信号MHEとして発生される。したがって、第3制御信号MHEは論理“ハイ”に活性化する。
【0044】
第2制御信号MFEは、第1モードレジスタ信号ORGSET及び第3内部信号PMRSPDが論理“ハイ”であり、モードレジスタアドレス信号MRA10Bが論理“ロー”の時に論理“ハイ”に活性化する。第1モードレジスタ信号ORGSET及び第3内部信号PMRSPDが論理“ハイ”であれば伝送ゲート824、825がオンする。この状態でモードレジスタアドレス信号MRA10Bが論理“ロー”であれば、これは伝送ゲート824を介してラッチ回路844に入力される。ラッチ回路844は入力を反転させるので、ラッチ回路844の出力は論理“ハイ”になる。ラッチ回路844の出力はインバータ836により反転され、伝送ゲート825を介してラッチ回路845に入力される。ラッチ回路845は論理“ハイ”を出力し、これはバッファ872によりバッファリングされて第2制御信号MFEとして発生される。したがって、第2制御信号MFEは論理“ハイ”に活性化する。
【0045】
図9は、入出力モード信号発生回路641の詳細図である。図9を参照すれば、入出力モード信号発生回路641は、パッド254、255と電気的に接続され、伝送ゲート911〜918及びインバータ921〜928を具備する。入出力モード信号発生回路641は、第1ないし第3制御信号ORGSM、MFE、MHEを入力されて入出力モード信号P4、P16を発生する。第1制御信号ORGSMが論理“ハイ”であれば伝送ゲート913、917はオンし、伝送ゲート911、915がオフしてパッド254、255を介して入出力モード設定回路641に入力される信号は遮断される。この状態で第2制御信号MFEが論理“ハイ”になると、入出力モード信号P4が論理“ハイ”にイネーブルされて半導体メモリ装置201の入出力モードは×4に設定され、第3制御信号MHEが論理“ハイ”になると、入出力モード信号P16が論理“ハイ”にイネーブルされて半導体メモリ装置201の入出力モードは×16に設定される。第2及び第3制御信号MFE、MHEともが同時に論理“ハイ”になる場合はない。第2及び第3制御信号MFE、MHEがいずれも論理“ロー”になると、入出力モード信号P4、P16がいずれも論理“ロー”となって半導体メモリ装置201の入出力モードは×8に設定される。
【0046】
第1制御信号ORGSMが論理“ハイ”の状態で第2制御信号MFEが論理“ハイ”になると、伝送ゲート912はオフし、伝送ゲート914はインバータ921の出力が論理“ロー”であるからオンする。したがって、ノードN7は接地電圧GNDレベルとなり、これはインバータ922〜924により反転されるので、入出力モード信号P4は論理“ハイ”にイネーブルされる。もし、第2制御信号MFEが論理“ロー”になると、伝送ゲート914はオフし、伝送ゲート912はオンする。したがって、ノードN7は電源電圧Vccレベルとなりこれはインバータ922〜924により反転されるので、入出力モード信号P4は論理“ロー”にディスエーブルされる。
【0047】
第1制御信号ORGSMが論理“ハイ”の状態で第3制御信号MHEが論理“ロー”になると、伝送ゲート916はオフし、伝送ゲート918はインバータ925の出力が論理“ロー”であるからオンする。したがって、ノードN8は接地電圧GNDレベルとなり、これはインバータ926〜928により反転されるので、入出力モード信号P16は論理“ハイ”にイネーブルされる。もし、第3制御信号MHEが論理“ロー”になると、伝送ゲート918はオフし、伝送ゲート916はオンする。したがって、ノードN8は電源電圧Vccレベルになりこれはインバータ926〜928により反転されるので、入出力モード信号P16は論理“ロー”にディスエーブルされる。
【0048】
このように、モードレジスタアドレス信号MRA4B〜MRA10Bを用いて半導体メモリ装置201の入出力モードを自由に制御できる。したがって、パッケージが完全に組み立てられた状態であっても、半導体メモリ装置201の特性を入出力モード別にテストすることができる。
【0049】
図2及び図6において、半導体メモリ装置201は3種類の入出力モードをもつものだと説明したが、半導体メモリ装置201の入出力モードは前述のようにして3種類以下または3種類以上に構成できる。例えば、半導体メモリ装置201の入出力モードは×32、×64、×128などに設定可能である。
【0050】
【発明の効果】
以上述べたように、本発明によれば、外部から半導体メモリ装置201のデータ入出力モードを自由に制御できる。これにより、半導体メモリ装置の生産性の向上が図られると共に、半導体メモリ装置の入出力モードによる駆動差がなくなってテスト能率が高くなる。さらに、半導体メモリ装置を入出力モード別に完壁に評価することができる。
【0051】
図面及び明細書には最適の実施形態が開示されている。ここで、特定の用語が使用されたが、これは単に本発明を説明するための目的から使用されたものであって、意味の限定や請求範囲に記載された本発明の範囲を制限するために使用されたものではない。よって、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他の実施形態が可能なのは理解できる筈である。よって、本発明の真の技術的な保護範囲は請求範囲の技術的な思想によって定まるべきである。
【図面の簡単な説明】
【図1】 従来の半導体メモリ装置に具備される入出力モード制御回路の回路図である。
【図2】 本発明の第1実施形態による半導体メモリ装置の概略ブロック図である。
【図3】 図2のパッド回路の回路図である。
【図4】 図2の制御信号発生回路の回路図である。
【図5】 図2の入出力モード信号発生回路の回路図である。
【図6】 本発明の第2実施形態による半導体メモリ装置の概略ブロック図である。
【図7】 図6のモードレジスタセット信号発生回路の回路図である。
【図8】 図6の制御信号発生回路の回路図である。
【図9】 図6の入出力モード信号発生回路の回路図である。
【図10】 図6の信号のタイミング図である。
【符号の説明】
201 半導体メモリ装置
211 入出力モード設定回路
251〜255、PD0〜PD15 パッド
B0〜B15 入出力バッファ
P4、P16 入出力モード信号
MFE、ORGSM、MHE 第1ないし第3制御信号
SV4、SV8、SV16 第1、第2、第3信号
Claims (12)
- 半導体メモリ装置において、
複数個のパッドと、
他の複数個のパッドと、前記複数個のパッド及び前記他の複数個のパッドと電気的に接続され、複数個の入出力モード信号を発生させ、電源電圧が所定電圧以上である時に活性化される第1内部信号に応答して動作する入出力モード設定回路とを具備し、
テストモード時に前記他の複数個のパッドのいずれか一つに前記半導体メモリ装置の電源電圧よりも高電圧が印加されれば、前記入出力モード設定回路は前記複数個のパッドから入力される信号を遮断し、前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、
正常動作時に前記他の複数個のパッドには前記高電圧が印加せず、前記入出力モード設定回路は、前記複数個のパッドから入力される信号に応答して前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、
前記入出力モード設定回路は、
前記他の複数個のパッドに接続され、第1ないし第3信号を出力し、前記他の複数個のパッドのうちいずれか一つに前記高電圧が印加されれば前記第1ないし第3信号のいずれか一つのみが活性化するパッド回路と、
前記パッド回路から出力される信号と前記第1内部信号及び第2内部信号に応答して第1ないし第3制御信号を発生し、前記第1及び第2内部信号が活性化した状態で前記第1ないし第3信号のうちいずれか一つが活性化したときに該活性化した前記第1ないし第3信号のうちの前記一つをラッチして前記第1ないし第3制御信号のうち少なくとも第1制御信号を活性化させる制御信号発生回路と、
前記制御信号発生回路に接続され、前記第1ないし第3制御信号に応答して前記複数個の入出力モード信号を出力し、前記第1制御信号が活性化する時に前記複数個のパッドから入力される信号を全て遮断し、前記第2及び第3制御信号に応答して前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にする入出力モード信号発生回路とを具備することを特徴とする半導体メモリ装置。 - 前記高電圧は、短時間の間にのみ前記他の複数個のパッドのいずれか一つに印加されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記高電圧が前記パッドのいずれか一つに印加されてから前記電源電圧が前記半導体メモリ装置に印加されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記複数個のパッドは、全てがフローティング状態になるものと、そのうちの一つが前記半導体メモリ装置の接地端と接地されるものとのいずれか一方に設定されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記第1内部信号は前記電源電圧が所定レベル以上になると活性化する電源感知信号であり、前記第2内部信号は前記半導体メモリ装置の書込みイネーブル信号とローアドレスストローブ信号及びカラムアドレスストローブ信号がいずれも論理“ロー”にイネーブルされるときに活性化する入出力モード制御信号であることを特徴とする請求項1記載の半導体メモリ装置。
- 正常動作時に前記複数個の他のパッドには前記正常動作に必要とされる信号が印加されることを特徴とする請求項1記載の半導体メモリ装置。
- 前記複数個のパッドは2個であり、前記他の複数個のパッドは3個であることを特徴とする請求項1記載の半導体メモリ装置。
- 半導体メモリ装置において、
複数個のパッドと、
前記複数個のパッドと電気的に接続され、複数個のモードレジスタアドレス信号を入力されて複数個の入出力モード信号を出力し、電源電圧が所定電圧以上である時に活性化される第1内部信号に応答して動作する入出力モード設定回路とを具備し、
テストモード時に、前記入出力モード設定回路は、前記複数個のモードレジスタアドレス信号に応答して前記複数個のパッドから入力される信号を遮断し、前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、
正常動作時に、前記入出力モード設定回路は、前記複数個のパッドから入力される信号に応答して前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、
前記入出力モード設定回路は、
前記複数個のモードレジスタアドレス信号の一部と第1及び第2内部信号を入力されて第1及び第2モードレジスタ信号を発生し、前記複数個のモードレジスタアドレス信号の一部と前記第1及び第2内部信号が活性化すると前記第1モードレジスタ信号が活性化するモードレジスタセット回路と、
前記モードレジスタセット回路の第1及び第2モードレジスタ信号と前記第1及び第3内部信号及び前記複数個のモードレジスタアドレス信号の他の一部を入力されて第1ないし第3制御信号を出力し、前記モードレジスタセット回路の第1モードレジスタ信号及び前記第1内部信号が活性化すると前記第1制御信号を活性化させ、前記第3内部信号が活性化する時に前記複数個のモードレジスタアドレス信号の他の一部に応答して前記第2及び第3制御信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にする制御信号発生回路と、
前記第1ないし第3制御信号を入力され、前記第1制御信号が活性化すると前記複数個のパッドから入力される信号を遮断し、前記第2及び第3制御信号に応答して前記複数個の入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にする入出力モード信号発生回路とを具備することを特徴とする半導体メモリ装置。 - 前記複数個のパッドは、全てがフローティング状態になるものと、そのうち一つが前記半導体メモリ装置の接地端と接地されるものとのいずれか一方に設定されることを特徴とする請求項8に記載の半導体メモリ装置。
- 前記第1内部信号は電源電圧が所定レベル以上になると活性化する電源感知信号であり、前記第2内部信号は前記半導体メモリ装置の書込みイネーブル信号とローアドレスストローブ信号及びカラムアドレスストローブ信号がいずれも論理“ロー”にイネーブルされるときに活性化する入出力モード制御信号であることを特徴とする請求項8に記載の半導体メモリ装置。
- 正常動作時に、前記モードレジスタセット回路の第2モードレジスタ信号と第1及び第2内部信号が非活性化して前記第1ないし第3制御信号を非活性化させ、これにより前記入出力モード信号発生回路は前記複数個のパッドから入力される信号に応答して前記入出力モード信号を論理“ハイ”及び論理“ロー”のいずれか一方にすることを特徴とする請求項10に記載の半導体メモリ装置。
- 前記複数個のパッドは、2個であることを特徴とする請求項8に記載の半導体メモリ装置。
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