JPH103787A

JPH103787A - 半導体記憶装置

Info

Publication number: JPH103787A
Application number: JP8152430A
Authority: JP
Inventors: Kyoji Yamazaki; 恭治山崎; Tadaaki Yamauchi; 忠昭山内; Mikio Asakura; 幹雄朝倉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-06-13
Filing date: 1996-06-13
Publication date: 1998-01-06
Also published as: US5875145A; US5978299A

Abstract

(57)【要約】【課題】動作回路の増加に対応して、十分な電力を安
定して供給可能な半導体記憶装置を提供する。【解決手段】コラムデコーダ１０８を含む内部周辺回
路の動作時に、クロック発生回路１１３からＶＤＣＥ信
号が出力され、周辺用ＶＤＣ回路１１７に入力される
と、ｉｎｔ．Ｖｃｃの供給能力が向上し、入力手段１２
０，出力バッファ１１２，センスアンプ１０９を除くコ
ラムデコーダ１０８を含む内部周辺回路にｉｎｔ．Ｖｃ
ｃを供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、内部回路に内部電源電圧を供給する回路を含
む半導体記憶装置に関する。

【０００２】

【従来の技術】図２５は、従来の半導体記憶装置２６０
０の構成を示すブロック図である。

【０００３】以下、図中同一符号は同一または相当部分
を示す。図２５を参照して、半導体記憶装置２６００
は、行および列に配置された複数のメモリセルを含むメ
モリセルアレイ１０５と、複数のメモリセルに接続され
た複数のワード線ＷＬおよびビット線ＢＬと、行（ワー
ド線）を選択するためのロウデコーダ１０７と、列（ビ
ット線）を選択するためのコラムデコーダ１０８と、外
部信号を内部信号に変換する入力初段１２０と、入力初
段１２０からの内部信号に応答して内部アドレスを生成
するアドレスバッファ１０６と、後述のコラムデコーダ
１０８を含みコラムデコーダ１０８に連動するコラム系
１３０と、昇圧電圧Ｖｐｐを発生する昇圧電圧発生回路
（以下、Ｖｐｐ回路と称す）１１８と、センスアンプ１
０９に内部電源電圧を供給するセンスアンプ用降圧回路
（以下、センスアンプ用ＶＤＣ回路と称す）１１６と、
入力初段１２０とセンスアンプ１０９とコラム系１３０
内の出力バッファ１１２を除く内部周辺回路へ内部電源
電圧を供給する周辺用降圧回路（以下、周辺用ＶＤＣ回
路と称す）２６０１とを備える。

【０００４】入力初段１２０は、さらに、外部ロウアド
レスストローブ信号（以下、ｅｘｔ．／ＲＡＳと称す）
を内部ロウアドレスストローブ信号（以下、ｉｎｔ．／
ＲＡＳと称す）に変換するＲＡＳバッファ１０１と、外
部コラムアドレスストローブ信号（以下、ｅｘｔ．／Ｃ
ＡＳと称す）を内部コラムアドレスストローブ信号（以
下、ｉｎｔ．／ＣＡＳと称す）に変換するＣＡＳバッフ
ァ１０２と、外部ライトイネーブル信号（以下、ｅｘ
ｔ．／ＷＥと称す）を内部ライトイネーブル信号（以
下、ｉｎｔ．／ＷＥと称す）に変換するＷＥバッファ１
０３と、外部アウトプットイネーブル信号（以下、ｅｘ
ｔ．／ＯＥと称す）を内部アウトプットイネーブル信号
（以下、ｉｎｔ．／ＯＥと称す）に変換するＯＥバッフ
ァ１０４とを備える。

【０００５】コラム系１３０は、さらに、コラムアドレ
スに基づいてビット線を選択するコラムデコーダ１０８
と、選択されたビット線に接続されたメモリセルから読
出されたデータをさらに増幅するプリアンプ１１１と、
外部データ入出力ピン（以下、ｅｘｔ．ＤＱピンと称
す）にデータを出力する出力バッファ１１２と、プリア
ンプ１１１や出力バッファ１１２を制御するためのクロ
ック信号を発生するクロック発生回路１１３と、ｅｘ
ｔ．ＤＱピンからデータが入力されるデータインバッフ
ァ１１４と、メモリセルへの書込を制御するライトドラ
イバ１１５とを備える。

【０００６】図２６は、図２５の周辺用ＶＤＣ回路２６
０１を示す回路図である。図２６を参照して、周辺用Ｖ
ＤＣ回路２６０１は、内部電源電圧（以下、ｉｎｔ．Ｖ
ｃｃと称す）を出力するためのｉｎｔ．Ｖｃｃ出力ノー
ドＮ１と、ＰチャネルＭＯＳトランジスタ（以下、ＰＭ
ＯＳトランジスタと称す）２０１と、差動増幅器２０５
とを備える。

【０００７】ＰＭＯＳトランジスタ２０１のソース電極
は外部電源電圧（以下、ｅｘｔ．Ｖｃｃと称す）を与え
るｅｘｔ．Ｖｃｃノードに接続され、ドレイン電極はｉ
ｎｔ．Ｖｃｃ出力ノードＮ１と差動増幅器２０５の非反
転入力端子（＋）とに接続され、ゲート電極は差動増幅
器２０５の出力端子に接続されている。差動増幅器の反
転入力端子には基準電圧Ｖｒｅｆが入力されている。

【０００８】周辺用ＶＤＣ回路２６０１において、ｉｎ
ｔ．Ｖｃｃ出力ノードＮ１における電圧ｉｎｔ．Ｖｃｃ
と基準電圧Ｖｒｅｆとが比較され、ｉｎｔ．ＶｃｃがＶ
ｒｅｆと等しくなるようにＰＭＯＳトランジスタ２０５
のゲート電圧が制御され、ｅｘｔ．Ｖｃｃに基づいてｉ
ｎｔ．Ｖｃｃが発生され、半導体記憶装置２６００の内
部周辺回路に供給される。

【０００９】さて、半導体記憶装置２６００では、ｅｘ
ｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳは、ＲＡＳバッフ
ァ１０１およびＣＡＳバッファ１０２によりｉｎｔ．／
ＲＡＳおよびｉｎｔ．／ＣＡＳに変換されている。ここ
で、外部アドレス（以下ｅｘｔ．Ａｄｄと称す）が入力
され、アドレスバッファ１０６に取込まれると、電圧レ
ベルがシフトされ、ｉｎｔ．ＲＡＳ（ロウアドレスおよ
びコラムアドレス）が生成される。そして、ｉｎｔ．Ｒ
ＡＳとｉｎｔ．ＣＡＳの立下がりに応答して、このロウ
アドレスとコラムアドレスとに対応するワード線および
ビット線に接続されたメモリセルが選択され、このメモ
リセルにおいてデータが読出または書込まれる。

【００１０】たとえば、データ読出時、まず、ロウデコ
ーダ１０７で、ロウアドレスに対応するワード線が選択
され、ワード線に接続された複数のメモリセルの各々に
接続された複数のビット線を介して、順に入力されるコ
ラムアドレスに対応するメモリセルからのデータが読出
され、センスアンプ１０９に伝送され増幅される。そし
て、増幅されたデータは、入出力線（以下、Ｉ／Ｏ線と
称す）１１０を介してプリアンプ１１１に伝送される。
データは、プリアンプ１１１でさらに増幅され、出力バ
ッファ１１２からｅｘｔ．ＤＱピンへデータが出力され
る。このとき、クロック発生回路１１３から発生される
クロック信号により、プリアンプ１１や出力バッファ１
１２の出力やイコライズのタイミングが制御されてい
る。

【００１１】また、データ書込時では、ｅｘｔ．ＤＱピ
ンから入力されたデータは、データインバッファ１１４
を介し、ライトドライバ１１５に送られる。そして、読
出時と同様に、まず、ロウデコーダ１０７によりロウア
ドレスに対応するワード線が選択され、次に、コラムデ
コーダ１０８により、コラムアドレスに対応するビット
線に接続されたメモリセルが順に選択されて、ライトド
ライバ１１５からのデータが、Ｉ／Ｏ線１１０を介して
伝送され書込まれていく。

【００１２】このように、読出／書込動作の１サイクル
のうち、半導体記憶装置の消費電力が大きくなるのは、
コラムアドレスの入力に対応して動作するコラム系１３
０を中心とする内部周辺回路が動作するときである。

【００１３】

【発明が解決しようとする課題】しかしながら、図２５
の従来の半導体記憶装置２６００に備えられた周辺用Ｖ
ＤＣ回路２６０１のｉｎｔ．Ｖｃｃの供給能力を高める
ため、系のゲインを大きくすると、図２５に示した周辺
用ＶＤＣ回路２６０１は、ｉｎｔ．Ｖｃｃ出力ノードＮ
１の電位がフィードバックされているので、ゲインが大
きすぎると発振する場合があるという問題点があった。

【００１４】図２７は、従来の半導体記憶装置２８００
の他の構成を示すブロック図である。

【００１５】図２７を参照して、半導体基板２８００
は、図２５の半導体記憶装置２６００において、プリア
ンプ１１１と出力バッファ１１２とデータインバッファ
１１４とライトドライバ１１５とを、プリアンプ１１１
ａ，１１１ｂと出力バッファ１１２ａ，１１２ｂとデー
タインバッファ１１４ａ，１１４ｂとライトドライバ１
１５ａ、１１５ｂとを備え複数のｅｘｔ．ＤＱピンを有
する入出力回路１，２とに置換え、入出力回路１，２と
周辺用ＶＤＣ回路２６０１との間にｅｘｔ．Ｖｃｃまた
はＧＮＤに選択的に接続されるパッド１７０５をさらに
備えたものである。

【００１６】他の回路構成およびそれらの動作は、半導
体記憶装置２６００と同様であるので説明を省略する。

【００１７】半導体記憶装置２８００は、与えられた１
つのアドレスに応答して入出力されるデータの数が大小
さまざまな複数の語構成、たとえば、×１，×４，×
８，×１６語構成などの中からいずれかの語構成を選択
可能なものである。語構成の切換はパッド１７０５に与
える電圧に基づいて発生される活性化信号により選択さ
れる。

【００１８】この語構成の選択可能な半導体記憶装置２
８００においては、入出力されるデータの数が多くなる
に互い動作する内部周辺回路が増加する。よって、より
大きな語構成を選択すれば消費電力も大きくなるので、
前述のコラム系動作時の場合と同様に、周辺回路ＶＤＣ
２６０１のｉｎｔ．Ｖｃｃ供給能力を高めようとする
と、周辺用ＶＤＣ回路２６０１が発振する可能性が高く
なるという問題点があった。

【００１９】本発明は、以上のような問題点を解決する
ためになされたもので、動作回路の増加に対応して、十
分なｉｎｔ．Ｖｃｃの安定した供給が可能となる半導体
記憶装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明の請求項１に係る
半導体記憶装置は、行および列に配置された複数のメモ
リセルを含むメモリセルアレイと、列を選択する列選択
手段を含む周辺回路と、外部電源電圧に基づいて内部電
源電圧を発生し、列選択手段が活性化されるとき、周辺
回路に供給する内部電源電圧の供給能力が向上する内部
電源電圧供給手段とを設けたものである。

【００２１】本発明の請求項２に係る半導体記憶装置
は、請求項１の半導体記憶装置において、内部電源電圧
供給手段に、常時、内部電源電圧を出力する第１の内部
電源電圧出力手段と、列選択手段が活性化されるとき、
内部電源電圧を出力する第２の内部電源電圧出力手段
と、をさらに設けたものである。

【００２２】本発明の請求項３に係る半導体記憶装置
は、請求項１の半導体記憶装置において、内部電源電圧
供給手段に、内部電源電圧を出力するための内部電源電
圧出力ノードと、一方のソース／ドレイン電極が第１の
外部電源ノードに接続され、他方のソース／ドレイン電
極が内部電源電圧出力ノードに接続された第１のＭＯＳ
トランジスタと、一方端が前記内部電源電圧出力ノード
に接続された抵抗素子と、反転入力端子に基準電圧が入
力され、非反転入力端子が抵抗素子の他方端に接続さ
れ、出力端子が第１のＭＯＳトランジスタのゲート電極
に接続された差動増幅器と、一方電極が抵抗素子の他方
端に接続され、他方電極が第２の外部電源ノ−ドに接続
された第２のＭＯＳトランジスタと、第２のＭＯＳトラ
ンジスタのゲート電極にゲート電圧を供給するゲート電
圧供給手段と、を設け、ゲート電圧供給手段に、ゲート
電圧を供給するためのゲート電圧供給ノードと、第２の
外部電源ノードとゲート電圧供給ノードとの間に接続さ
れた定電流源と、一方のソース／ドレイン電極とバック
ゲート電極とがゲート電圧供給ノードに接続され、他方
のソース／ドレイン電極とゲート電極とが第２の外部電
源ノードに接続された第３のＭＯＳトランジスタとを設
けたものである。

【００２３】本発明の請求項４に係る半導体記憶装置
は、請求項１の半導体記憶装置において、内部電源電圧
供給手段に、内部電源電圧を出力するための内部電源電
圧出力ノードと、一方のソース／ドレイン電極が第１の
外部電源ノードに接続され、他方のソース／ドレイン電
極が内部電源電圧出力ノードに接続された第１のＭＯＳ
トランジスタと、一方端が前記内部電源電圧出力ノード
に接続された抵抗素子と、反転入力端子に基準電圧が入
力され、非反転入力端子が抵抗素子の他方端に接続さ
れ、出力端子が第１のＭＯＳトランジスタのゲート電極
に接続された差動増幅器と、一方電極が抵抗素子の他方
端に接続され、他方電極が第２の外部電源ノ−ドに接続
された第２のＭＯＳトランジスタと、第２のＭＯＳトラ
ンジスタのゲート電極にゲート電圧を供給するゲート電
圧供給手段と、を設け、ゲート電圧供給手段に、ゲート
電圧を供給するためのゲート電圧供給ノードと、第２の
外部電源ノードとゲート電圧供給ノードとの間に接続さ
れた定電流源と、基板電圧を供給する基板電圧供給回路
と、一方のソース／ドレイン電極がゲート電圧供給ノー
ドに接続され、他方のソース／ドレイン電極とゲート電
極とが第２の外部電源ノードに接続され、バックゲ−ト
電極に基板電圧が供給される第３のＭＯＳトランジスタ
とを設けたものである。

【００２４】本発明の請求項５に係る半導体記憶装置
は、請求項１の半導体記憶装置において、内部電源電圧
供給手段に、内部電源電圧を出力するための内部電源電
圧出力ノードと、一方のソース／ドレイン電極が第１の
外部電源ノードに接続され、他方のソース／ドレイン電
極が内部電源電圧出力ノードに接続された第１のＭＯＳ
トランジスタと、反転入力端子に基準電圧が入力され、
非反転入力端子が内部電源電圧出力ノードに接続され、
出力端子が第１のＭＯＳトランジスタのゲート電極に接
続された差動増幅器と、一方のソース／ドレイン電極が
内部電源電圧出力ノードに接続され、他方のソース／ド
レイン電極が第２の外部電源ノードに接続された第２の
ＭＯＳトランジスタとを設け、差動増幅器に、一方のソ
ース／ドレイン電極が第１の外部電源ノードに接続され
た第３のＭＯＳトランジスタと、一方のソース／ドレイ
ン電極が第１の外部電源ノードに接続され、他方のソー
ス／ドレイン電極が出力端子に接続され、ゲート電極が
第３のＭＯＳトランジスタのゲート電極と他方のソース
／ドレイン電極とに接続された第４のＭＯＳトランジス
タと、一方のソース／ドレイン電極が第３のＭＯＳトラ
ンジスタの他方のソース／ドレイン電極と第３のＭＯＳ
トランジスタのゲート電極とに接続された第５のＭＯＳ
トランジスタと、一方のソース／ドレイン電極が第４の
ＭＯＳトランジスタの他方のソース／ドレイン電極に接
続され、ゲート電極に基準電圧が与えられた第６のＭＯ
Ｓトランジスタと、一方のソース／ドレイン電極が第５
のＭＯＳトランジスタの他方のソース／ドレイン電極と
第６のＭＯＳトランジスタの他方のソース／ドレイン電
極とに接続され、他方のソース／ドレイン電極が第２の
外部電源ノードに接続された第７のＭＯＳトランジスタ
と、第７のＭＯＳトランジスタのゲート電極にゲート電
圧を発生し供給するゲート電圧発生手段とを設けたもの
である。

【００２５】本発明の請求項６に係る半導体記憶装置
は、請求項５の半導体記憶装置において、ゲート電圧発
生手段は、列選択手段が非活性化状態のとき第１の電圧
を発生し、列選択手段が活性化されるとき第１の電圧よ
りも高い第２の電圧を発生する。

【００２６】本発明の請求項７に係る半導体記憶装置
は、請求項１の半導体記憶装置において、内部電源電圧
供給手段に、内部電源電圧を出力するための内部電源電
圧出力ノードと、一方のソース／ドレイン電極が第１の
外部電源ノードに接続され、他方のソース／ドレイン電
極が内部電源電圧出力ノードに接続された第１のＭＯＳ
トランジスタと、一方のソース／ドレイン電極が第２の
外部電源ノードに接続され、他方のソース／ドレイン電
極が内部電源電圧出力ノードに接続された第２のＭＯＳ
トランジスタと、反転入力端子に基準電圧が入力され、
非反転入力端子が内部電源電圧出力ノードに接続され、
出力端子が第１のＭＯＳトランジスタのゲート電極に接
続された差動増幅器と、列選択手段が活性化されると
き、差動増幅器の出力端子と第２のＭＯＳトランジスタ
のゲート電極とを接続するスイッチング手段とを設けた
ものである。

【００２７】本発明の請求項８に係る半導体記憶装置
は、請求項７の半導体記憶装置において、列選択手段が
非活性化状態のとき、第２のＭＯＳトランジスタをオフ
にする制御手段をさらに設けたものである。

【００２８】本発明の請求項９に係る半導体記憶装置
は、請求項２の半導体記憶装置において、第２の内部電
源電圧出力手段に、内部電源電圧を出力するための内部
電源電圧出力ノードと、一方のソース／ドレイン電極が
外部電源ノードに接続され、他方のソース／ドレイン電
極が内部電源電圧出力ノードに接続されたＭＯＳトラン
ジスタと、反転入力端子に基準電圧が入力され、非反転
入力端子が内部電源電圧出力ノードに接続された差動増
幅器と、列選択手段が活性化されるとき、ＭＯＳトラン
ジスタのゲート電極と差動増幅器の出力端子とを接続す
るスイッチング手段とを設けたものである。

【００２９】本発明の請求項１０に係る半導体記憶装置
は、請求項２の半導体記憶装置において、前記第２の内
部電源電圧出力手段に、内部電源電圧を出力するための
内部電源電圧出力ノードと、一方のソース／ドレイン電
極が外部電源ノードに接続され、他方のソース／ドレイ
ン電極が内部電源電圧出力ノードに接続されたＭＯＳト
ランジスタと、反転入力端子に基準電圧が入力され、非
反転入力端子が内部電源電圧出力ノードに接続された差
動増幅器と、列選択手段が活性化されるとき、ＭＯＳト
ランジスタのゲート電極と差動増幅器の出力端子とを接
続する第１のスイッチング手段と、所定のノードを、外
部電源ノードの電位と内部電源電圧出力ノードの電位と
の中間の電位にプリチャージするプリチャージ手段と、
列選択手段が非活性化状態のとき、ＭＯＳトランジスタ
のゲート電極と所定のノードとを接続する第２のスイッ
チング手段とを設けたものである。

【００３０】本発明の請求項１１に係る半導体記憶装置
は、請求項９または１０の半導体記憶装置において、第
２の内部電源電圧出力手段に、列選択手段が非活性化状
態のとき、ＭＯＳトランジスタをオフする制御手段を設
けたものである。

【００３１】本発明の請求項１２に係る半導体記憶装置
は、与えられた１つのアドレスに応答して第１の数のデ
ータを入出力する第１の語構成と、与えられた１つのア
ドレスに応答して第２の数のデータを入出力する第２の
語構成とを選択的に活性化する活性化手段と、活性化手
段を含む周辺回路と、外部電源電圧に基づいて内部電源
電圧を発生し、第２の語構成が活性化されるとき、周辺
回路に供給する内部電源電圧の供給能力が向上する内部
電源電圧供給手段とを設けたものである。

【００３２】本発明の請求項１３に係る半導体記憶装置
は、請求項１２に記載の半導体記憶装置において、内部
電源電圧供給手段に、常時、内部電源電圧を出力する第
１の内部電源電圧出力手段と、第２の語構成が活性化さ
れるとき、内部電源電圧を出力する第２の内部電源電圧
出力手段とをさらに設けたものである。

【００３３】本発明の請求項１４に係る半導体記憶装置
は、請求項１２の半導体記憶装置において、内部電源電
圧供給手段に、内部電源電圧を出力するための内部電源
電圧出力ノードと、一方のソース／ドレイン電極が第１
の外部電源ノードに接続され、他方のソース／ドレイン
電極が内部電源電圧出力ノードに接続された第１のＭＯ
Ｓトランジスタと、一方端が内部電源電圧出力ノードに
接続された抵抗素子と、反転入力端子に基準電圧が入力
され、非反転入力端子が抵抗素子の他方端に接続され、
出力端子が第１のＭＯＳトランジスタのゲート電極に接
続された差動増幅器と、一方のソース／ドレイン電極が
抵抗素子の他方端に接続され、他方のソース／ドレイン
電極が第２の外部電源ノードに接続された第２のＭＯＳ
トランジスタと、第２のＭＯＳトランジスタのゲート電
極にゲート電圧を供給するゲート電圧供給手段とを設
け、ゲート電圧供給手段に、第２の外部電源ノードとゲ
ート電圧供給ノードとの間に接続された定電流源と、一
方のソース／ドレイン電極とバックゲートとがゲート電
圧供給ノードに接続され、他方のソース／ドレイン電極
とゲート電極とが第２の外部電源ノードに接続された第
３のＭＯＳトランジスタとを設けたものである。

【００３４】本発明の請求項１５に係る半導体記憶装置
は、請求項１２の半導体記憶装置において、内部電源電
圧供給手段に、内部電源電圧を出力するための内部電源
電圧出力ノードと、一方のソース／ドレイン電極が第１
の外部電源ノードに接続され、他方のソース／ドレイン
電極が内部電源電圧出力ノードに接続された第１のＭＯ
Ｓトランジスタと、一方端が内部電源電圧出力ノードに
接続された抵抗素子と、反転入力端子に基準電圧が入力
され、非反転入力端子が抵抗素子の他方端に接続され、
出力端子が第１のＭＯＳトランジスタのゲート電極に接
続された差動増幅器と、一方のソース／ドレイン電極が
抵抗素子の他方端に接続され、他方のソース／ドレイン
電極が第２の外部電源ノードに接続された第２のＭＯＳ
トランジスタと、第２のＭＯＳトランジスタのゲート電
極にゲート電圧を供給するゲート電圧供給手段とを設
け、ゲート電圧供給手段に、第２の外部電源ノードとゲ
ート電圧供給ノードとの間に接続された定電流源と、基
板電圧を供給する基板電圧供給回路と、一方のソース／
ドレイン電極がゲート電圧供給ノードに接続され、他方
のソース／ドレイン電極とゲート電極とが第２の外部電
源ノードに接続され、バックゲート電極に基板電圧が供
給される第３のＭＯＳトランジスタとを設けたものであ
る。本発明の請求項１６に係る半導体記憶装置は、請求
項１２の半導体記憶装置において、内部電源電圧供給手
段に、内部電源電圧を出力するための内部電源電圧出力
ノードと、一方のソース／ドレイン電極が第１の外部電
源ノードに接続され、他方のソース／ドレイン電極が内
部電源電圧出力ノードに接続された第１のＭＯＳトラン
ジスタと、反転入力端子に基準電圧が入力され、非反転
入力端子が内部電源電圧出力ノードに接続され、出力端
子が第１のＭＯＳトランジスタのゲート電極に接続され
た差動増幅器と、一方のソース／ドレイン電極が内部電
源電圧出力ノードに接続され、他方のソース／ドレイン
電極が第２の外部電源ノードに接続された第２のＭＯＳ
トランジスタと、を設け、差動増幅器に、一方のソース
／ドレイン電極が第１の外部電源ノードに接続された第
３のＭＯＳトランジスタと、一方のソース／ドレイン電
極が第１の外部電源ノードに接続され、他方のソース／
ドレイン電極が出力端子に接続され、ゲート電極が第３
のＭＯＳトランジスタのゲート電極と第３のＭＯＳトラ
ンジスタの他方のソース／ドレイン電極とに接続された
第４のＭＯＳトランジスタと、一方のソース／ドのレイ
ン電極が第３のＭＯＳトランジスタの他方のソース／ド
レイン電極と第３のＭＯＳトランジスタのゲート電極と
に接続された第５のＭＯＳトランジスタと、一方のソー
ス／ドレイン電極が第４のＭＯＳトランジスタの他方の
ソース／ドレイン電極に接続され、ゲート電極に基準電
圧が供給された第６のＭＯＳトランジスタと、一方のソ
ース／ドレイン電極が第５のＭＯＳトランジスタの他方
のソース／ドレイン電極と第６のＭＯＳトランジスタの
他方のソース／ドレイン電極とに接続され、他方のソー
ス／ドレイン電極が第２の外部電源ノードに接続された
第７のＭＯＳトランジスタと、第７のＭＯＳトランジス
タのゲート電極にゲート電圧を発生し供給するゲート電
圧発生手段とを設けたものである。

【００３５】本発明の請求項１７に係る半導体記憶装置
は、請求項１６の半導体記憶装置において、ゲート電圧
発生手段は、第２の語構成が非活性化状態のとき第１の
電圧を供給し、第２の語構成が活性化されるとき第１の
電圧よりも高い第２の電圧を供給する。

【００３６】本発明の請求項１８に係る半導体記憶装置
は、請求項１２の半導体記憶装置において、内部電源電
圧供給手段に、内部電源電圧を出力するための内部電源
電圧出力ノードと、一方のソース／ドレイン電極が第１
の外部電源ノードに接続され、他方のソース／ドレイン
電極が内部電源電圧出力ノードに接続された第１のＭＯ
Ｓトランジスタと、一方のソース／ドレイン電極は第２
の外部電源ノードに接続され、他方のソース／ドレイン
電極が内部電源電圧出力ノードに接続された第２のＭＯ
Ｓトランジスタと、反転入力端子に基準電圧が入力さ
れ、非反転入力端子が内部電源電圧出力ノードに接続さ
れ、出力端子が第１のＭＯＳトランジスタのゲート電極
に接続された差動増幅器と、第２の語構成が活性化され
るとき、差動増幅器の出力端子と第１のＭＯＳトランジ
スタのゲート電極とを接続するスイッチング手段とを設
けたものである。

【００３７】本発明の請求項１９に係る半導体記憶装置
は、請求項１８の半導体記憶装置において、第２の語構
成が非活性化状態のとき、第２のＭＯＳトランジスタを
オフにする制御手段をさらに設けたものである。

【００３８】本発明の請求項２０に係る半導体記憶装置
は、請求項１３の半導体記憶装置において、第２の内部
電源電圧出力手段に、内部電源電圧を出力するための内
部電源電圧出力ノードと、一方のソース／ドレイン電極
が外部電源ノードに接続され、他方のソース／ドレイン
電極が内部電源電圧出力ノードに接続されたＭＯＳトラ
ンジスタと、反転入力端子に基準電圧が入力され、非反
転入力端子が内部電源電圧出力ノードに接続された差動
増幅器と、第２の語構成が活性化されるとき、ＭＯＳト
ランジスタのゲート電極と差動増幅器の出力端子とを接
続するスイッチング手段とを設けたものである。

【００３９】本発明の請求項２１に係る半導体記憶装置
は、請求項２０の半導体記憶装置において、第２の語構
成が非活性化状態のとき、第２のＭＯＳトランジスタを
オフにする制御手段をさらに設けたものである。

【００４０】本発明の請求項２２に係る半導体記憶装置
は、行および列に配置された複数のメモリセルを含むメ
モリセルアレイと、外部電源電圧に基づいて内部電源電
圧を発生する内部電源電圧供給手段とを設け、内部電源
電圧供給手段に、内部電源電圧を出力するための内部電
源電圧出力ノードと、一方のソース／ドレイン電極が第
１の外部電源ノードに接続され、他方のソース／ドレイ
ン電極が内部電源電圧出力ノードに接続された第１のＭ
ＯＳトランジスタと、一方端が前記内部電源電圧出力ノ
ードに接続された抵抗素子と、反転入力端子に基準電圧
が入力され、非反転入力端子が抵抗素子の他方端に接続
され、出力端子が第１のＭＯＳトランジスタのゲート電
極に接続された差動増幅器と、一方電極が抵抗素子の他
方端に接続され、他方電極が第２の外部電源ノ−ドに接
続された第２のＭＯＳトランジスタと、第２のＭＯＳト
ランジスタのゲート電極にゲート電圧を供給するゲート
電圧供給手段とを設け、ゲート電圧供給手段に、ゲート
電圧を供給するためのゲート電圧供給ノードと、第２の
外部電源ノードとゲート電圧供給ノードとの間に接続さ
れた定電流源と、一方のソース／ドレイン電極とバック
ゲート電極とがゲート電圧供給ノードに接続され、他方
のソース／ドレイン電極とゲート電極とが第２の外部電
源ノードに接続された第３のＭＯＳトランジスタとを設
けたものである。

【００４１】本発明の請求項２３に係る半導体記憶装置
は、行および列に配置された複数のメモリセルを含むメ
モリセルアレイと、外部電源電圧に基づいて内部電源電
圧を発生する内部電源電圧供給手段とを設け、反転入力
端子に基準電圧が入力され、非反転入力端子が抵抗素子
の他方端に接続され、出力端子が第１のＭＯＳトランジ
スタのゲート電極に接続された差動増幅器と、一方電極
が抵抗素子の他方端に接続され、他方電極が第２の外部
電源ノ−ドに接続された第２のＭＯＳトランジスタと、
第２のＭＯＳトランジスタのゲート電極にゲート電圧を
供給するゲート電圧供給手段とを設け、ゲート電圧供給
手段に、ゲート電圧を供給するためのゲート電圧供給ノ
ードと、第２の外部電源ノードとゲート電圧供給ノード
との間に接続された定電流源と、基板電圧を供給する基
板電圧供給回路と、を設け、一方のソース／ドレイン電
極がゲート電圧供給ノードに接続され、他方のソース／
ドレイン電極とゲート電極とが第２の外部電源ノードに
接続され、バックゲート電極に基板電圧が供給される第
３のＭＯＳトランジスタとを設けたものである。

【００４２】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。

【００４３】（１）実施の形態１図１は、本発明の半導体記憶装置の実施の形態１の半導
体記憶装置１００の構成を示すブロック図である。

【００４４】図１を参照して、半導体記憶装置１００
は、行および列に配置された複数のメモリセルを含むメ
モリセルアレイ１０５と、複数のメモリセルに接続され
た複数のワード線ＷＬと、複数のメモリセルに接続され
複数のワード線ＷＬと交差する複数のビット線ＢＬと、
行（ワード線）を選択するためのロウデコーダ１０７
と、列（ビット線）を選択するための外部デコーダ１０
８と、外部信号を内部信号に変換する入力初段１２０
と、入力初段１２０からの内部信号に応答して内部アド
レスを生成するアドレスバッファ１０６と、後述のコラ
ムデコーダを含みコラムデコーダ１０８に連動するコラ
ム系１３０と、昇圧電圧Ｖｐｐを発生するＶｐ１１８ｐ
回路と、センスアンプ１０９に内部電源電圧を供給する
センスアンプ用ＶＤＣ回路１１６と、入力初段１２０と
センスアンプ１０９とコラム系１３０内の出力バッファ
１１２を除く内部周辺回路へ内部電源電圧を供給する周
辺用ＶＤＣ回路１１７とを備える。

【００４５】入力初段１２０は、さらに、ｅｘｔ．／Ｒ
ＡＳをｉｎｔ．／ＲＡＳに変換するＲＡＳバッファ１０
１と、ｅｘｔ．／ＣＡＳをｉｎｔ．／ＣＡＳに変換する
ＣＡＳバッファ１０２と、ｅｘｔ．／ＷＥをｉｎｔ．／
ＷＥに変換するＷＥバッファ１０３と、ｅｘｔ．／ＯＥ
をｉｎｔ．／ＯＥに変換するＯＥバッファ１０４とを備
える。

【００４６】コラム系１３０は、さらに、コラムアドレ
スに基づいてビット線を選択するコラムデコーダ１０８
と、選択されたビット線に接続されたメモリセルからＩ
／Ｏ線を介して得られたデータをさらに増幅するプリア
ンプ１１１と、ｅｘｔ．ＤＱピンへ増幅されたデータを
出力する出力バッファ１１２と、プリアンプ１１１およ
び出力バッファ１１２の各々のデータ出力やイコライズ
のタイミングを制御するクロック信号を発生するクロッ
ク発生回路１１３と、ｅｘｔ．ＤＱピンからデータが入
力されるデータインバッファ１１４と、メモリセルへの
書込を制御するライトドライバ１１５とを備える。

【００４７】ＲＡＳバッファ１０１は、クロック発生回
路１１３とアドレスバッファ１０６とに接続されてい
る。ＣＡＳバッファ１０２は、クロック発生回路１１３
とアドレスバッファ１０６とデータインバッファ１１４
とライトイドライバ１１５とに接続されている。ＷＥバ
ッファ１０３は、クロック発生回路１１３とデータイン
バッファ１１４とライトドライバ１１５とに接続されて
いる。ＯＥバッファ１０４は、クロック発生回路１１３
に接続されている。

【００４８】アドレスバッファ１０６は、ロウデコーダ
１０７とコラムデコーダ１０８とに接続されている。ロ
ウデコーダ１０７は、メモリセルアレイ１０５内の複数
のワード線ＷＬに接続されている。センスアンプ１０９
は、メモリセルアレイ１０５内の複数のビット線ＢＬに
接続されている。複数のワード線ＷＬと複数のビット線
ＢＬとの各々交差点に複数のメモリセルが配置されてい
る。センスアンプ１０９とプリアンプ１１１とライトド
ライバ１１５とは、Ｉ／Ｏ線により接続されている。

【００４９】Ｖｐｐ回路１１８は、ｅｘｔ．Ｖｃｃに基
づいて、半導体記憶装置１００の内部回路に接続され
（図示せず）、昇圧電圧Ｖｐｐを供給している。センス
アンプ用ＶＤＣ回路１１６は、主としてセンスアンプ１
０９に接続され（図示せず）、ｅｘｔ．Ｖｃｃに基づい
て、ｉｎｔ．Ｖｃｃを供給している。周辺用ＶＤＣ回路
１１７は、クロック発生回路１１３に接続され、後述の
ＶＤＣＥ信号が入力されることにより、たとえば、入力
初段１２０と出力バッファ１１２とセンスアンプ１０９
を除くコラム系１３０内の上記各回路やアドレスバッフ
ァ１０６などに接続され（図示せず）、ｅｘｔ．Ｖｃｃ
に基づいて、それらの回路にｉｎｔ．Ｖｃｃを供給す
る。

【００５０】半導体記憶装置１００において、ｅｘｔ．
／ＲＡＳおよびｅｘｔ．／ＣＡＳは、ＲＡＳバッファ１
０１およびＣＡＳバッファ１０２によりｉｎｔ．／ＲＡ
Ｓおよびｉｎｔ．／ＣＡＳに変換されている。ここで、
外部アドレス（以下ｅｘｔ．Ａｄｄと称す）が入力さ
れ、アドレスバッファ１０６に取込まれると、電圧レベ
ルがシフトされ、ｉｎｔ．ＲＡＳ（ロウアドレスおよび
コラムアドレス）が生成される。そして、ｉｎｔ．ＲＡ
Ｓとｉｎｔ．ＣＡＳの立下がりに応答して、このロウア
ドレスとコラムアドレスとに対応するワード線およびビ
ット線に接続されたメモリセルが選択され、このメモリ
セルにおいてデータが読出または書込まれる。

【００５１】たとえば、データ読出時、まず、ロウデコ
ーダ１０７で、ロウアドレスに対応するワード線が選択
され、ワード線に接続された複数のメモリセルの各々に
接続された複数のビット線を介して、順に入力されるコ
ラムアドレスに対応するメモリセルからのデータが読出
され、センスアンプ１０９に伝送され増幅される。そし
て、増幅されたデータは、入出力線（以下、Ｉ／Ｏ線と
称す）１１０を介してプリアンプ１１１に伝送される。
データは、プリアンプ１１１でさらに増幅され、出力バ
ッファ１１２からｅｘｔ．ＤＱピンへデータが出力され
る。このとき、クロック発生回路１１３から発生される
クロック信号により、プリアンプ１１や出力バッファ１
１２の出力やイコライズのタイミングが制御されてい
る。

【００５２】また、データ書込時では、ｅｘｔ．ＤＱピ
ンから入力されたデータは、データインバッファ１１４
を介し、ライトドライバ１１５に送られる。そして、読
出時と同様に、まず、ロウデコーダ１０７によりロウア
ドレスに対応するワード線が選択され、次に、コラムデ
コーダ１０８により、コラムアドレスに対応するビット
線に接続されたメモリセルが順に選択されて、ライトド
ライバ１１５からのデータが、Ｉ／Ｏ線１１０を介して
伝送され書込まれていく。

【００５３】図２は、図１の周辺用ＶＤＣ回路１１７の
一例である周辺用ＶＤＣ回路２００を示す回路図であ
る。

【００５４】図２を参照して、周辺用ＶＤＣ回路２００
は、ＰＭＯＳトランジスタ２０１と抵抗素子２０３と差
動増幅器２０５とＮＭＯＳトランジスタ２０７とゲート
電圧供給回路２０９とを備える。

【００５５】ＰＭＯＳトランジスタ２０１のソース電極
は外部電源ノードに接続され、ドレイン電極はｉｎｔ．
Ｖｃｃ出力ノードＮ１に接続され、ゲート電極は差動増
幅器２０５の出力端子に接続されている。抵抗素子２０
３の一方端子はｉｎｔ．Ｖｃｃ出力ノードＮ１に接続さ
れ、他方端はＮＭＯＳトランジスタ２０７のドレイン電
極に接続されている。ＮＭＯＳトランジスタ２０７のソ
ース電極は接地され、ゲート電極はゲート電圧供給手段
２０９に接続されている。差動増幅器２０５の非反転入
力端子（＋）は抵抗素子２０３の他方端に接続され、反
転入力端子（−）には基準電圧Ｖｒｅｆが入力されてい
る。

【００５６】ここで、たとえば、抵抗素子２０３の代わ
りにＰＭＯＳトランジスタが挿入されたり、抵抗素子２
０３とＮＭＯＳトランジスタ２０７との間に、さらにダ
イオ−ド接続された電圧降下のためのＰＭＯＳトランジ
スタなどが接続されていてもよい。

【００５７】周辺用ＶＤＣ回路２００において、ｉｎ
ｔ．Ｖｃｃが高抵抗２０３（抵抗値Ｒ）により分圧さ
れ、ｉｎｔ．ＶｃｃからΔＶ＝ＲＩ電圧降下された電圧
がフィードバックされている。これにより、周辺用ＶＤ
Ｃ回路２００の感度を上げることができる。電流ＩはＮ
ＭＯＳトランジスタ２０７を流れる電流である。

【００５８】ところで、ＮＭＯＳトランジスタ２０７は
飽和領域で動作しており、電流Ｉはゲート電圧Ｖ_G1に依
存する。ゲート電圧Ｖ_G1を一定にすれば、電流Ｉを一定
にすることができ、安定して周辺用ＶＤＣ回路２００の
感度を上げることが可能となる。

【００５９】図３は、従来のゲート電圧供給回路３０９
を示す回路図である。図３を参照して、ゲート電圧供給
回路３０９は、定電流源３０１と、ＰＭＯＳトランジス
タ３０３とを備える。

【００６０】従来のゲート電圧供給回路３０９において
は、外部電源ノードとゲート電圧供給ノードＮ２との間
に定電流源３０１が接続されている。ＰＭＯＳトランジ
スタ３０３のソース電極はゲート電圧供給ノードＮ２に
接続され、バックゲート電極は外部電源ノードに接続さ
れ、ドレイン電極は接地されている。

【００６１】このように、従来のゲート電圧供給回路３
０９では、ＰＭＯＳトランジスタ３０３の基板降下によ
りゲート電圧Ｖ_G1のｅｘｔ．Ｖｃｃ依存性が大きかっ
た。そのため、ｉｎｔ．Ｖｃｃもまたｅｘｔ．Ｖｃｃへ
の依存性が大きかった。したがって、図２の周辺用ＶＤ
Ｃ回路２００にこのゲート電圧供給回路３０９を用いる
と、ＮＭＯＳトランジスタ２０７を流れる電流Ｉが安定
せず、周辺用ＶＤＣ回路２００の感度を安定して上げる
ことができなかった。

【００６２】図４は、図２のゲート電圧供給回路２０９
の例２０９ａを示す回路図である。図４を参照して、ゲ
ート電圧供給回路２０９ａは、定電流源３０１とＰＭＯ
Ｓトランジスタ４０３ａとを備える。

【００６３】外部電源ノードとゲート電圧供給ノードＮ
２との間に定電流源３０１が接続されている。ＰＭＯＳ
トランジスタ４０３ａのソース電極とバックゲート電極
とはゲート電圧供給ノードＮ２に接続され、ドレイン電
極とゲート電極とは接地されている。

【００６４】このように、ＰＭＯＳトランジスタ４０３
ａのバックゲート電極をゲート電圧供給ノードＮ２に接
続することにより、基板降下がなくなり、ｅｘｔ．Ｖｃ
ｃにゲート電圧Ｖ_G1がつられることなく、ほぼ一定のゲ
ート電圧Ｖ_G1をゲート電圧供給ノードＮ２から供給する
ことができる。すなわち、ゲート電圧Ｖ_G1のｅｘｔ．Ｖ
ｃｃ依存性をほぼなくすことができる。よって、図２の
周辺用ＶＤＣ回路２００のＮＭＯＳトランジスタ２０７
を流れる電流Ｉが安定し、周辺用ＶＤＣ回路２００の感
度を安定して上げることが可能となる。

【００６５】図５は、図２のゲート電圧供給回路２０９
の他の例２０９ｂを示す回路図である。

【００６６】図５を参照して、ゲート電圧供給回路２０
９ｂは、定電流源３０１と基板電圧を供給する基板電圧
供給回路４０５とＰＭＯＳトランジスタ４０３ｂとを備
える。

【００６７】外部電源ノードとゲート電圧供給ノードＮ
２との間に定電流３０１が接続されている。ＰＭＯＳト
ランジスタ４０３ｂのソース電極はゲート電圧供給ノー
ドＮ２に接続され、ドレイン電極とゲート電極とは接地
されている。さらに、ＰＭＯＳトランジスタ４０３ｂの
バックゲート電極には、基板電圧供給回路４０５の出力
ノ−ドに接続され、基板電圧が供給されている。

【００６８】このように、ＰＭＯＳトランジスタ４０３
ｂのバックゲート電極に基板電圧を供給することによ
り、基板降下がなくなり、ｅｘｔ．Ｖｃｃにゲート電圧
Ｖ_G1がつられることなく、ほぼ一定のゲート電圧Ｖ_G1を
ゲート電圧供給ノードＮ２から供給することができる。
すなわち、図３のゲート電圧供給回路２０９ａの場合と
同様に、ゲート電圧Ｖ_G1のｅｘｔ．Ｖｃｃ依存性をほぼ
なくすことができる。よって、図２の周辺用ＶＤＣ回路
２００のＮＭＯＳトランジスタ２０７を流れる電流Ｉが
安定し、周辺用ＶＤＣ回路２００の感度を安定して上げ
ることが可能となる。

【００６９】図６は、図２の差動増幅器２０５の他の例
である差動増幅器１０００を示す回路図である。

【００７０】図６を参照して、差動増幅器１０００は、
ＰＭＯＳトランジスタ１００１，１００２と、ＮＭＯＳ
トランジスタ１００３〜１００５と、ゲート電圧発生回
路１００６とを備える。

【００７１】ＰＭＯＳトランジスタ１００１，１００２
の各々のソース電極は外部電源ノードに接続され、ゲー
ト電極は共通に接続されている。ＮＭＯＳトランジスタ
１００３のドレイン電極はＰＭＯＳトランジスタ１００
１のドレイン電極に接続され、ゲート電極はｉｎｔ．Ｖ
ｃｃ出力ノードに接続されている。ＰＭＯＳトランジス
タ１００２のドレイン電極は差動増幅器１０００の出力
端子（ＯＵＴ）に接続されている。ＮＭＯＳトランジス
タ１００４のドレイン電極もまた出力端子（ＯＵＴ）に
接続され、ゲート電極には基準電圧Ｖｒｅｆが与えられ
る。ＮＭＯＳトランジスタ１００３，１００４の各々ソ
ース電極はＮＭＯＳトランジスタ１００５のドレイン電
極に接続されている。ＮＭＯＳトランジスタ１００５の
ソース電極は接地され、ゲート電極はゲート電圧供給回
路１００６に接続されている。

【００７２】ここで、ＮＭＯＳトランジスタ１００５ド
レイン電極とＮＭＯＳトランジスタ１００３およびＮＭ
ＯＳトランジスタ１００４の各々のソ−ス電極の接続点
との間に、スイッチとして動作するＮＭＯＳトランジス
タなどが挿入されることもある。

【００７３】図７は、図６のゲート電圧供給回路１００
６を示す回路図である。図７を参照して、ゲート電圧供
給回路１００６は、定電流源１１０１と、ＰＭＯＳトラ
ンジスタ１１０２，１１０３と、ＮＭＯＳトランジスタ
１１０４と、インバータ１１０５とを備える。

【００７４】外部電源ノードとゲート電圧供給ノードＮ
３との間に定電流源１１０１が接続されている。ＰＭＯ
Ｓトランジスタ１１０２のソース電極はゲート電圧供給
ノードＮ３に接続され、ドレイン電極とゲート電極とは
ＰＭＯＳトランジスタ１１０３のソース電極に接続され
ている。ＰＭＯＳトランジスタ１１０３のドレイン電極
とゲート電極とは接地されている。ＮＭＯＳトランジス
タ１１０４のドレイン電極はゲート電圧供給ノードＮ３
に接続され、ソース電極はＰＭＯＳトランジスタ１１０
２のドレイン電極およびゲート電極に接続されている。
ＮＭＯＳトランジスタトランジスタ１１０４のゲート電
極にはインバータ１１０５の出力ノードが接続されてい
る。インバータ１１０５の入力ノードには、クロック発
生回路１１３からダウンコンバータイネーブル信号（以
下、ＶＤＣＥ信号と称す）が入力されている。

【００７５】上記ＶＤＣＥ信号は、たとえば、消費電力
の大きくなるコラム系動作時に、周辺用ＶＤＣ回路１１
７がコラムデコーダ１０８を含む内部周辺回路に送る電
力を大きくする（ｉｎｔ．Ｖｃｃの供給能力を向上させ
る）ための制御信号である。

【００７６】以下に、ＶＤＣＥ信号の発生回路について
説明する。図８は、ＣＡＴ信号発生回路５００を示す回
路図である。

【００７７】図８を参照して、ＣＡＴ信号発生回路５０
０は、ＰＭＯＳトランジスタ５０１〜５０４と、ＮＭＯ
Ｓトランジスタ５０５，５０６と、インバータ５０７と
を備える。

【００７８】ＣＡＴ信号発生回路５００は、アドレス信
号の各ビットに対応して設けられる。（ｎビットの場合
はｎ個のＣＡＴ信号発生回路が設けられる。）アドレス
信号のｉ番目のビットＡｄｄ［ｉ］が入力されると、ｅ
ｘｔ．Ｖｃｃに基づいてＣＡＴ［ｉ］信号が発生され
る。（ＣＡＴ［ｉ］信号を総称してＣＡＴ信号とい
う。）図９は、アドレス変化検知信号（以下、ＡＴＤ信
号と称す）発生回路６００を示す回路図である。

【００７９】図９を参照して、ＡＴＤ信号発生回路６０
０は、遅延回路６０１と、インバータ６０２，６０４，
６０５と、ＮＯＲ回路６０３と、ｎ個のＮＭＯＳトラン
ジスタ６０６［ｉ］（ｉ＝１〜ｎ）と、ＰＭＯＳトラン
ジスタ６０７とを備える。

【００８０】ＡＴＤ信号発生回路６００において、ＮＭ
ＯＳトランジスタ６０６［ｉ］（ｉ＝１〜ｎ）は、アド
レス信号の各ビット（この例においてはｎビットとして
いる）に対応して設けられ、図８のＣＡＴ信号発生回路
５００によりオンオフする。そして、それらとｉｎｔ．
／ＣＥとに基づいて、アドレスの変化が検知されるとパ
ルスを生成するＡＴＤ信号が発生される。

【００８１】図１０は、ＡＴＤＮ信号発生回路７００を
示す回路図である。図１０を参照して、ＡＤＴＮ信号発
生回路７００は、遅延回路７０１と、インバータ７０２
と、ＮＡＮＤ回路７０３とを備える。

【００８２】ＡＴＤＮ信号発生回路７００は、ＡＴＤ信
号発生回路６００から発生されたパルス幅の短いＡＴＤ
信号をもとに、ｉｎｔ／ＣＥを用いることにより適当な
パルス幅のＡＴＤＮ信号を発生する。

【００８３】図１１は、コラムデコーダイネーブル信号
（以下、ＣＤＥ信号と称す）発生回路８００を示す回路
図である。

【００８４】図１１を参照して、ＣＤＥ信号発生回路８
００は、インバータ８０１〜８０３と、ＮＡＮＤ回路８
０４，８０５と、遅延回路８０６とを備える。

【００８５】ＣＤＥ信号発生回路８００は、図９のＡＴ
ＤＮ信号発生回路６００から発生されたＡＴＤＮ信号と
ｉｎｔ．／ＣＥとに基づいて、コラムデコーダ１０８
（図２７）を活性化するためのＣＤＥ信号を発生する。

【００８６】そして、図１０のＡＴＤＮ信号発生回路７
００に発生されたＡＴＤＮ信号または図１１のＣＤＥ信
号発生回路８００により発生されたＣＤＥ信号を、上記
ＶＤＣＥ信号として用いることができる。

【００８７】図１２は、ＶＤＣＥ信号発生回路の動作を
説明するためのタイミングチャートである。

【００８８】図１２のタイミングチャートを用いて図８
〜１０の各回路の動作を説明する。図１２を参照して、
ｉｎｔ．ＡｄｄのＸおよびＹは、それぞれＸアドレス
（ロウアドレス）およびＹアドレス（コラムアドレス）
の入力を示す。

【００８９】ｉｎｔ．／ＲＡＳが活性化されＬ（論理ロ
ー）レベルに立下がると、ｉｎｔ．／ＣＥが活性化され
Ｌレベルに立下がる。これにより図１０のＡＴＤＮ信号
発生回路７００は、非動作時Ｈ（論理ハイ）レベルであ
ったＡＴＤＮ信号をＬレベルに立下げる。そして、その
後、アドレスが変化するごとに、遅延回路６０１により
定められるパルス幅（通常５ｎｓｅｃ程度）のパルスを
発生する。このときのＡＴＤＮ信号発生回路７００にお
けるノードＮ_Fの変化は図示のとおりである。すなわ
ち、ノードＮ_Fにおいて、ＣＡＴ信号によりＬレベルの
パルスが発生し、遅延回路６０１によりｄｅｌａｙ１の
パルス幅（通常５ｎｓｅｃ程度）が決定される。

【００９０】そして、図１０のＡＴＤＮ信号発生回路７
００により、コラムデコーダ１０８を含む内部周辺回路
が活性化されるときに活性化されＨレベルとなるＡＴＤ
Ｎ信号が発生され、それがＶＤＣＥ信号として用いられ
る。このときのＡＴＤＮ信号発生回路７００におけるノ
ードＮ_Gの変化は図示のとおりである。すなわち、ノー
ドＮ_Gにおいて、入力されたｉｎｔ．／ＣＥは遅延回路
７０１によりｄｅｌａｙ３だけ遅延されＡＴＮＤ回路７
０３に入力される。ＡＴＤＮ信号はこのノードＮ_Gにお
ける信号によりＡＴＤＮ信号の始めのＨレベルの部分が
削除されている。

【００９１】また、図１１のＣＤＥ信号発生回路８００
の各ノードＮ_A，Ｎ_B，Ｎ_C，Ｎ_D，Ｎ_Eにおける信号
の変化は図示のとおりである。すなわち、ノードＮ_Aに
おいては、ＡＴＤ信号がインバータ８０１により反転さ
れた信号が発生する。ノードＮ_Bにおいては、ｉｎｔ．
／ＣＥがインバータ８０２により反転された信号が発生
する。ノードＮ_Eにおいては、ノードＮ_Dにおける信号
が遅延回路８０６によりｄｅｌａｙ２の分だけ遅延され
た信号が発生する。ノードＮ_Dにおいては、ノード
Ｎ_A，Ｎ_E，Ｎ_Bにおける信号がＮＡＮＤ回路で論理和
された信号が発生する。ＣＤＥ信号は、ノードＮ_Dにお
ける信号がインバータ８０３により反転されかつ遅延回
路８０６によりｄｅｌａｙ２だけ遅延された信号であ
る。

【００９２】このＣＤＥ信号は、ｉｎｔ．／ＣＥがＬレ
ベルになり、コラムデコーダ１０８を含む内部周辺回路
が活性化されるとき、ｄｅｌａｙ２のパルス幅（通常１
５ｎｓ程度）のパルスを発生し、その後アドレスが変化
するごとに同様のパルスが発生する。

【００９３】以上のようにして発生されたＡＴＤＮ信号
またはＣＤＥ信号をＶＤＣＥ信号として用いることによ
り、図７のゲート電圧発生回路１００６において、この
デコーダ１０８（を含む内部周辺回路）の非動作時は、
インバータ１００５にＬレベルの信号が入力される。す
ると、ＮＭＯＳトランジスタ１１０４がオンし、ゲート
電圧供給ノードＮ３とＰＭＯＳトランジスタ１１０３の
ソース電極とが短絡される。よって、ゲート電圧供給ノ
ードＮ３から供給されるゲート電圧Ｖ_G２は、ＰＭＯＳ
トランジスタ１１０３のしきい値電圧Ｖｔｈｐのみによ
る電圧Ｖｔｈｐとなる。

【００９４】一方、コラムデコーダ１０８（を含む内部
周辺回路）の動作時は、インバータ１００５にＨレベル
のパルスが入力される。すると、ＮＭＯＳトランジスタ
１００４がオフし、ゲート電圧供給ノードＮ３から供給
されるゲート電圧Ｖ_G２は、ＰＭＯＳトランジスタ１１
０２とＰＭＯＳトランジスタ１１０３との２つのＰＭＯ
Ｓトランジスタのしきい値電圧分である２×Ｖｔｈｐと
なって、コラムデコーダ１０８（を含む内部周辺回路）
の非動作時よりも高い電圧となる。

【００９５】したがって、コラムデコーダ１０８の動作
時には、ゲート電圧供給ノードＮ３から供給されるゲー
ト電圧Ｖ_G２が高くなるので、コラムデコーダ１０８の
動作時にのみ図６の差動増幅器１０００のゲインがアッ
プする。

【００９６】よって、消費電力が多いコラムデコーダ１
０８を含む内部周辺回路の動作時に、より大きな電力を
安定して供給することが可能となる。

【００９７】（２）実施の形態２図１３は、本発明の半導体記憶装置の実施の形態２の半
導体記憶装置内の周辺用ＶＤＣ回路１２００を示す回路
図である。

【００９８】図１３を参照して、周辺用ＶＤＣ回路１２
００は、ｉｎｔ．Ｖｃｃ出力ノードＮ１と、ＰＭＯＳト
ランジスタ２０１，１２０１，１２０２と、ＮＭＯＳト
ランジスタ１２０３と、差動増幅器２０５とを備える。

【００９９】ＰＭＯＳトランジスタ２０１のソース電極
は外部電源ノードに接続され、ドレイン電極はｉｎｔ．
Ｖｃｃ出力ノードＮ１に接続されている。ＰＭＯＳトラ
ンジスタ１２０１のソース電極は外部電源ノードに接続
され、ドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ１に
接続されている。差動増幅器２０５の反転入力端子には
基準電圧Ｖｒａｆは入力され、非反転入力端子はｉｎ
ｔ．Ｖｃｃ出力ノードＮ１に接続され、出力端子はＰＭ
ＯＳトランジスタ１２０１のゲート電極に接続されてい
る。ＰＭＯＳトランジスタ１２０４のソース電極は外部
電源ノードに接続され、ドレイン電極はＰＭＯＳトラン
ジスタ２０１のゲート電極に接続され、ゲート電極はＶ
ＤＣＥ信号が与えられる。ＮＭＯＳトランジスタ１２０
３のソース電極はＰＭＯＳトランジスタ２０１のゲート
電極に接続され、ドレイン電極は差動増幅器２０５の出
力端子に接続され、ゲート電極はＶＤＣＥ信号が与えら
れる。

【０１００】ＶＤＣＥ信号は図１２に示したものを使用
することができる。コラムデコーダ１０８を含む内部周
辺回路の非動作時にはＶＤＣＥ信号はＬレベルとなるの
で、ＮＭＯＳトランジスタ１２０３はオフし、差動増幅
器２０５の出力端子とＰＭＯＳトランジスタ２０１のゲ
ート電極とが遮断される。また、ＰＭＯＳトランジスタ
１２０２がオンし、ＰＭＯＳトランジスタ２０１のゲー
ト電極に外部電源ノードからｅｘｔ．Ｖｃｃが与えられ
る。これにより、ＰＭＯＳトランジスタ２０１は完全に
オフされる。

【０１０１】よって、動作するのはＰＭＯＳトランジス
タ１２０１と差動増幅器２０５のみとなり、ｉｎｔ．Ｖ
ｃｃの供給能力が小さくなり、供給される電力は少なく
なる。

【０１０２】一方、コラムデコーダ１０８を含む内部周
辺回路の動作時には、ＶＤＣＥ信号はＨレベルとなるの
で、ＮＭＯＳトランジスタ１２０３がオンし、差動増幅
器２０５の出力端子とＰＭＯＳトランジスタ２０１のゲ
ート電極とが接続される。また、ＰＭＯＳトランジスタ
１２０２はオフし、ＰＭＯＳトランジスタ２０１のゲー
ト電極は外部電源ノードからｅｘｔ．Ｖｃｃが与えられ
なくなり、差動増幅器２０５の出力端子の電圧に対応し
てＰＭＯＳトランジスタ２０１の導通状態が制御され
る。すなわち、ＰＭＯＳトランジスタ２０１はＰＭＯＳ
トランジスタ１２０１と同様に、ｉｎｔ．Ｖｃｃが基準
電圧Ｖｒｅｆと等しくなるように、ｅｘｔ．Ｖｃｃに基
づいてｉｎｔ．Ｖｃｃ出力ノードＮ１に電圧が供給され
る。

【０１０３】したがって、周辺用ＶＤＣ回路１１７ａ
は、図２７の従来の周辺用ＶＤＣ回路２６０１と比較し
て、ＰＭＯＳトランジスタ２０１による電圧供給分、ｉ
ｎｔ．Ｖｃｃの供給能力が向上し、消費電力が増加する
コラムデコーダ１０８を含む内部周辺回路の動作時にの
み、大きな電力を供給することが可能となる。

【０１０４】図１３においてＰＭＯＳトランジスタ１２
０２を省くこともできるが、ＰＭＯＳトランジスタ１２
０１を完全にオフするためには設けた方がよい。

【０１０５】差動増幅器２０５を図６の差動増幅器１０
００に置き換えると、より供給能力が向上する。

【０１０６】（３）実施の形態３図１４は、本発明の実施の形態３の半導体装置１３００
の構成を示すブロック図である。

【０１０７】図１４を参照して、半導体記憶装置１３０
０は、図１の半導体記憶装置１００において、周辺用Ｖ
ＤＣ回路１１７を、周辺用ＶＤＣ回路２６０１と周辺用
ＶＤＣ回路１３１７とに置き換えたものである。

【０１０８】周辺用ＶＤＣ回路２６０１は、ｉｎｔ．Ｖ
ｃｃを出力するためのｉｎｔ．Ｖｃｃ出力ノードＮ１と
ＰＭＯＳトランジスタと、差動増幅器２０５とを備え
る。

【０１０９】周辺用ＶＤＣ回路２６０１において、ＰＭ
ＯＳトランジスタ２０１のソース電極はｅｘｔ．Ｖｃｃ
を与えるｅｘｔ．Ｖｃｃノードに接続され、ドレイン電
極はｉｎｔ．Ｖｃｃ出力ノードＮ１と差動増幅器２０５
の非反転入力端子（＋）とに接続され、ゲート電極は差
動増幅器２０５の出力端子に接続されている。差動増幅
器の反転入力端子には基準電圧Ｖｒｅｆが入力されてい
る。

【０１１０】周辺用ＶＤＣ回路２６０１において、ｉｎ
ｔ．Ｖｃｃ出力ノードＮ１における電圧ｉｎｔ．Ｖｃｃ
と基準電圧Ｖｒｅｆとが比較され、ｉｎｔ．ＶｃｃがＶ
ｒｅｆと等しくなるようにＰＭＯＳトランジスタ２０５
のゲート電圧が制御され、ｅｘｔ．Ｖｃｃに基づいてｉ
ｎｔ．Ｖｃｃが発生され、半導体記憶装置２６００の内
部周辺回路に供給される。そして、半導体記憶装置１３
００内の入力初段１２０と出力バッファ１１２とセンス
アンプ１０９以外の内部回路に接続され、半導体記憶装
置１３００がアクティブ状態のとき、常時、ｉｎｔ．Ｖ
ｃｃを供給する。周辺用ＶＤＣ回路１３１７は、コラム
デコーダ１０８を含む内部周辺回路に接続され、コラム
デコーダ１０８を含む内部周辺回路の動作時に活性化さ
れ、ｉｎｔ．Ｖｃｃを供給する。

【０１１１】周辺用ＶＤＣ回路１３１７はクロック発生
回路１１３に接続され、クロック発生回路１１３からＶ
ＤＣＥ信号が入力される。

【０１１２】半導体記憶装置１３００の他の回路構成お
よびそれらの接続関係は、図１の半導体記憶装置１００
の場合と同様であるので説明を省略する。

【０１１３】図１５は、図１４の周辺用ＶＤＣ回路１３
００の一例である周辺用ＶＤＣ回路１４００を示す回路
図である。

【０１１４】図１５を参照して、周辺用ＶＤＣ回路１４
００は、ＰＭＯＳトランジスタ２０１，１２０２と、Ｎ
ＭＯＳトランジスタ１２０３と、差動増幅器２０５とを
備える。

【０１１５】差動増幅器２０５の反対入力端子には基準
電圧Ｖｒｅｆが入力され、非反転入力端子はｉｎｔ．Ｖ
ｃｃ出力ノードＮ１が接続されている。ＰＭＯＳトラン
ジスタ２０１のソース電極は外部電源ノードに接続さ
れ、ドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ１に接
続され、ゲート電極は差動増幅器２０５の出力端子に接
続されている。ＰＭＯＳトランジスタ１２０２は、ソー
ス電極が外部電源ノードに接続され、ドレイン電極がＰ
ＭＯＳトランジスタ２０１のゲート電極に接続され、ゲ
ート電極にはＶＤＣＥ信号が入力される。ＮＭＯＳトラ
ンジスタ１２０３は、ソース電極がＰＭＯＳトランジス
タ２０１のゲート電極に接続され、ドレイン電極が差動
増幅器２０５の出力端子に接続され、ゲート電極にはＶ
ＤＣ信号が入力されている。

【０１１６】周辺用ＶＤＣ回路１４００において、コラ
ムデコーダ１０８を含む内部周辺回路の非動作時には、
ＶＤＣＥ信号がＬレベルとなるので、ＮＭＯＳトランジ
スタ１２０３がオフし、差動増幅器２０５の出力端子と
ＰＭＯＳトランジスタ２０１のゲート電極とが遮断され
る。また、ＰＭＯＳトランジスタ１２０２がオンし、Ｐ
ＭＯＳトランジスタ２０１のゲート電極に、外部電源ノ
ードからｅｘｔ．Ｖｃｃが与えられる。これにより、Ｐ
ＭＯＳトランジスタ２０１が完全にオフする。

【０１１７】コラムデコーダ１０８を含む内部周辺回路
の動作時には、ＶＤＣＥ信号がＨレベルとなるので、Ｎ
ＭＯＳトランジスタ１２０３がオンし、差動増幅器２０
５の出力端子とＰＭＯＳトランジスタ２０１のゲート電
極とが接続される。また、ＰＭＯＳトランジスタ１２０
２がオフし、ＰＭＯＳトランジスタ２０１のゲート電極
には外部電源ノードからｅｘｔ．Ｖｃｃが与えられなく
なって、差動増幅器２０５の出力端子の電圧に対応して
ＰＭＯＳトランジスタ２０１の導通状態が制御される。
すなわち、ＰＭＯＳトランジスタ２０１はコラムデコー
ダ１０８を含む内部周辺回路の動作時のみ活性化され、
内部周辺回路にｉｎｔ．Ｖｃｃを供給する。

【０１１８】したがって、消費電力が増加するコラムデ
コーダを含む内部周辺回路の動作時にｉｎｔ．Ｖｃｃの
供給能力が向上し、大きな電力を安定して供給すること
が可能となる。

【０１１９】図１６は、図１５の周辺用ＶＤＣ回路１４
００の改良例である周辺用ＶＤＣ回路１５００を示す回
路図である。

【０１２０】図１６を参照して、周辺用ＶＤＣ回路１１
５００は、図１５の周辺用ＶＤＣ回路１４００に、さら
に、ＰＭＯＳトランジスタ１５０１〜１５０３とインバ
ータとを備えたものである。

【０１２１】ＰＭＯＳトランジスタ１５０１のソース電
極は外部電源ノードに接続され、ドレイン電極およびゲ
ート電極はノードＮ_HでＰＭＯＳトランジスタ１５０２
のソース電極に接続されている。ＰＭＯＳトランジスタ
１５０２のドレイン電極はノードＮ_IでＰＭＯＳトラン
ジスタ１２０２のソース電極に接続され、ゲート電極に
はｉｎｔ．／ＲＡＳが入力される。ＰＭＯＳトランジス
タ１５０３のソース電極は外部電源ノードに接続され、
ドレイン電極はＰＭＯＳトランジスタ２０１のゲート電
極に接続され、ゲート電極はインバータ１５０４の出力
ノードに接続されている。インバータ１５０４の入力ノ
ードにはｉｎｔ．／ＲＡＳが入力されている。ＰＭＯＳ
トランジスタ１２０２のドレイン電極とＰＭＯＳトラン
ジスタ２０１のゲート電極との接続ノードをノードＮ_J
とする。

【０１２２】図１７は、図１６の周辺用ＶＤＣ回路１５
００の動作を説明するためのタイミングチャートであ
る。

【０１２３】図１７のタイミングチャートを参照して周
辺用ＶＤＣ回路１５００の動作を説明する。

【０１２４】スタンバイ時、ｉｎｔ．／ＲＡＳはＨレベ
ルであるので、ＰＭＯＳトランジスタ１５０３がオン
し、ＰＭＯＳトランジスタ２０１のゲート電極に外部電
源ノードからｅｘｔ．Ｖｃｃが供給され、ＰＭＯＳトラ
ンジスタ２０１はオフ状態となっている。よって、ｉｎ
ｔ．Ｖｃｃ出力ノードＮ１にはｉｎｔ．Ｖｃｃが供給さ
れていない。また、リーク電流も流れないので、電力が
浪費されない。

【０１２５】一方、アクティブ時には、ｉｎｔ．／ＲＡ
ＳがＬレベルとなるので、ＰＭＯＳトランジスタ１５０
３がオフする。また、ＰＭＯＳトランジスタ１５０２が
オンしているので、ノードＮ_H，Ｎ_Iの電圧は（ｅｘ
ｔ．Ｖｃｃ−Ｖｔｈｐ）となる。（ＶｔｈｐはＰＭＯＳ
トランジスタ１５０１のしきい値電圧である。）ここ
で、コラムデコーダ１０８を含む内部周辺回路の非動作
時には、ＶＤＣ信号はＬレベルとなるので、ＮＭＯＳト
ランジスタ１２０３がオフし、差動増幅器２０５の出力
端子とＰＭＯＳトランジスタ２０１のゲート電極とが遮
断される。また、ＰＭＯＳトランジスタ１２０２がオン
し、ＰＭＯＳトランジスタ２０１のゲート電極に、既に
昇圧されていたノードＮ_Iの電圧（ｅｘｔＶｃｃ−Ｖｔ
ｈｐ）が与えられる。

【０１２６】コラムアドレスの切換えは通常非常に短い
周期で高速に行なわれるが、このようにノードＮ_Iの電
位を予めｅｘｔ．Ｖｃｃと接地電位との中間電位に昇圧
（プリチャ−ジ）しておくことにより、ＰＭＯＳトラン
ジスタ２０１を完全に、かつ、素早くオン／オフするこ
とが可能となる。したがって、コラムアドレスの切換え
にスムーズに追従してｉｎｔ．Ｖｃｃを供給することが
可能となる。上記周辺用ＶＤＣ回路１４００，１５００
には、本発明の実施の形態１で用いられている図４のゲ
ート電圧供給回路２０９および図７のゲート電圧発生回
路１００６を用いることが可能であり、実施の形態１の
場合と同様の効果を得ることができる。

【０１２７】また、ＶＤＣＥ信号も実施の形態１の場合
と同様のものを使用することができる。

【０１２８】（４）実施の形態４図１８は、本発明の半導体記憶装置の実施の形態４の半
導体記憶装置１７００の構成を示すブロック図である。

【０１２９】図１８を参照して、半導体記憶装置１７０
０は、実施の形態１の図１の半導体記憶装置１００にお
いて、プリアンプ１１１と出力バッファ１１２とデータ
インバッファ１１４とライトドライバ１１５とを、プリ
アンプ１１１ａ，１１１ｂと出力バッファ１１２ａ，１
１２ｂとデータインバッファ１１４ａ，１１４ｂとライ
トドライバ１１５ａ，１１５ｂとし、それらを複数のｅ
ｘｔ．ＤＱピンを有する入出力回路１，２として、入出
力回路１，２と周辺用ＶＤＣ回路１１７との間にｅｘ
ｔ．ＶｃｃまたはＧＮＤに選択的に接続されるパッド１
７０５をさらに備えたものである。

【０１３０】実施の形態４の半導体記憶装置１７００内
の他の回路構成は、前述の実施の形態１の半導体記憶装
置１００と同様の回路を用いることができ、それらの動
作は同様であるので説明を省略する。

【０１３１】半導体記憶装置１７００は、与えられた１
つのアドレスに応答して入出力されるデータの数が大小
さまざまな複数の語構成、たとえば、×１，×８，×１
６語構成などの中からいずれかの語構成を選択可能なも
のである。語構成の切換はパッド１７０５に与える電圧
に基づいて発生される活性化信号により選択される。

【０１３２】図１９は、図１８の半導体記憶装置１７０
０の主要部分１８００を示すブロック図である。

【０１３３】図１９を参照して、主要部分１８００は、
×８語構成と×１６語構成との切換えが可能な場合を一
例として示したものである。

【０１３４】半導体記憶装置１７００の主要部分１８０
０は、外部データ入出力ピンｅｘｔ．ＤＱと、アクティ
ブ時に、常時、活性化されるプリアンプ，出力バッフ
ァ，データインバッファ，ライトドライバ１１１ａ，１
１２ａ，１１４ａ，１１５ａ（以下、総称して入出力回
路１とする）と、×１６語構成が選択的に活性されたと
きのみ活性化されるプリアンプ，出力バッファ，データ
インバッファ，ライトドライバ１１１ｂ，１１２ｂ，１
１４ｂ，１１５ｂ（以下、総称して入出力回路２とす
る）と、ｅｘｔ．Ｖｃｃまたは接地電位（ＧＮＤ）のう
ちいずれかに接続可能なパッド１７０５と、入出力回路
１，２にｉｎｔ．Ｖｃｃを供給する周辺用ＶＤＣ回路１
３１７とを備える。

【０１３５】外部データ入出力ピンｅｘｔ．ＤＱは、さ
らに、１６本のｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱ１５の外
部データ入出力ピンを有する。

【０１３６】外部データ入出力ピンｅｘｔ．ＤＱ０〜ｅ
ｘｔ．ＤＱ７は、入出力回路内１の出力バッファ１１２
ａとデータインバッファ１１４ａとに接続されている。
外部データ入出力ピンｅｘｔ．ＤＱ８〜ｅｘｔ．ＤＱ１
５は入出力回路２内の出力バッファ１１２ｂとデータイ
ンバッファ１１４ｂとに接続されている。

【０１３７】×８語構成と×１６語構成とのどちらの語
構成を選択するかは、パッド１７０５にｅｘｔ．Ｖｃｃ
とＧＮＤとのどちらを接続するかにより決定される。

【０１３８】たとえば、ＧＮＤが接続されたときは、×
８語構成が選択され、ｅｘｔ．Ｖｃｃが接続されたとき
は、×１６語構成が選択されるようにする。この場合、
ｅｘｔ．Ｖｃｃが接続されたとき入出力回路１が活性化
され、かつ、周辺用ＶＤＣ回路１１７のｉｎｔ．Ｖｃｃ
供給能力を向上させるための制御信号（以下、１６Ｅ信
号と称す）が、入出力回路２と周辺用ＶＤＣ回路１１７
とに出力される。

【０１３９】周辺用ＶＤＣ回路１３１７は、入出力回路
１と入出力回路２とに接続されている。

【０１４０】パッド１７０５は、上述のようにｅｘｔ．
Ｖｃｃまたは接地電圧（ＧＮＤ）のいずれかに接続さ
れ、入出力回路２と周辺用ＶＤＣ回路１１７とに接続さ
れている。

【０１４１】周辺用ＶＤＣ回路１１７は、実施の形態１
の図２〜１２で説明したのと同様の周辺用ＶＤＣ回路を
利用可能である。ただし、ＶＤＣＥ信号の代わりに１６
Ｅ信号を入力したものとなる。

【０１４２】図２０は、図１９の周辺用ＶＤＣ回路１１
７内の差動増幅器２０５のゲート電圧発生回路１９００
を示す回路図である。

【０１４３】図１６を参照して、ゲート電圧発生回路１
９００は、実施の形態１の図７のゲート電圧発生回路１
００６において、ＶＤＣＥ信号を１６Ｅ信号に変えたも
のである。

【０１４４】これにより、実施の形態１で述べたのと同
様の効果を得ることができる。そして、実施の形態１の
図７〜１２で説明したのと同様に、図７のゲート電圧発
生回路１００６において、ＶＤＣＥ信号を上記１６Ｅ信
号に変えるだけで、周辺用ＶＤＣ回路１１７は、×１６
語構成が選択的に活性化されたときに、入出力回路１と
入出力回路２とにより、大きな電力を安定して供給する
ことが可能となる。

【０１４５】（５）実施の形態５図２１は、本発明の半導体記憶装置の実施の形態５の半
導体記憶装置内の周辺用ＶＤＣ回路２０００を示す回路
図である。

【０１４６】実施の形態５の半導体記憶装置内の他の回
路構成は、前述の実施の形態１の半導体記憶装置１００
と同様の回路を用いることができ、それらの動作は同様
であるので説明を省略する。

【０１４７】図２１を参照して、周辺用ＶＤＣ回路２０
００は、実施の形態２で説明した図１３の周辺用ＶＤＣ
回路１２００において、ＶＤＣＥ信号を上記１６Ｅ信号
に変えたものである。

【０１４８】これにより、周辺用ＶＤＣ回路１２００の
場合と同様にして、消費電力が増加する×１６語構成が
選択的に活性化されたときに、入出力回路１と入出力回
路２とにより、大きな電力を安定して供給することが可
能となる。

【０１４９】（６）実施の形態６図２２は、本発明の半導体記憶装置の実施の形態６の半
導体記憶装置２１００の構成を示すブロック図である。

【０１５０】図２２を参照して、半導体記憶装置２１０
０は、前述の実施の形態３の図１４の半導体記憶装置１
３００において、前述の図１８と同様に複数のｅｘｔ．
ＤＱピンを有する入出力回路１，２を備え、入出力回路
１，２と周辺用ＶＤＣ回路１１７との間にｅｘｔ．Ｖｃ
ｃまたはＧＮＤに選択的に接続されるパッド１７０５を
さらに備えたものである。

【０１５１】実施の形態６の半導体記憶装置内の他の回
路構成は、前述の実施の形態３の半導体記憶装置１３０
０と同様の回路を用いることができ、それらの動作は同
様であるので説明を省略する。

【０１５２】図２３は、図２２の半導体記憶装置２１０
０の主要部分２２００を示すブロック図である。

【０１５３】図２３を参照して、半導体記憶装置２１０
０の主要部分２２００は、外部データ入出力ピンｅｘ
ｔ．ＤＱと、アクティブ時に、常時、活性化される入出
力回路１と、×１６語構成が選択的に活性化されたとき
のみ活性化される入出力回路２と、入出力回路１にｉｎ
ｔ．Ｖｃｃを供給する周辺用ＶＤＣ回路２６０１と、入
出力回路２にｉｎｔ．Ｖｃｃを供給する周辺用ＶＤＣ回
路１３１７と、ｅｘｔ．Ｖｃｃまたは接地電位（ＧＮ
Ｄ）のいずれかに接続可能なパッド１７０５とを備え
る。

【０１５４】外部データ入出力ピンｅｘｔ．ＤＱは、さ
らに、ｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱ１５とを備える。

【０１５５】外部データ入出力ピンｅｘｔ．ＤＱ０〜ｅ
ｘｔ．ＤＱ７は入出力回路１内の出力バッファ１１２ａ
とデータインバッファ１１４ａとに接続され、外部デー
タ入出力ピンｅｘｔ．ＤＱ８〜ｅｘｔ．ＤＱ１５は入出
力回路２内の出力バッファ１１２ｂとデータインバッフ
ァ１１５ｂとに接続されている。×８語構成のときはデ
ータ入出力ピンｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱ７でのみ
データの入出力が行なわれ、入出力回路１のみが活性化
される。×１６語構成が選択されたときは、外部データ
入出力ピンｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱ１５のすべて
のピンでデータの入出力が行なわれ、入出力回路１に加
え入出力回路２も活性化される。

【０１５６】周辺用ＶＤＣ回路２６０１は入出力回路１
に接続され、周辺用ＶＤＣ回路１３１７は入出力回路２
に接続されている。パッド１７０５は、実施の形態３の
場合と同様に、ＧＮＤを接続すると×８語構成が選択さ
れ、ｅｘｔ．Ｖｃｃが接続されると×１６語構成が選択
されるようになっている。

【０１５７】パッド１７０５は、入出力回路２と周辺用
ＶＤＣ回路１３１７とに接続され、入出力回路２と周辺
用ＶＤＣ回路１３１７とに、×１６語構成が選択された
ときには実施の形態３で用いたのと全く同様の１６Ｅ信
号を出力する。

【０１５８】パッド１７０５にＧＮＤが接続され、×８
語構成が選択されたときは、外部データ入出力ピンｅｘ
ｔ．ＤＱ０〜ｅｘｔ．ＤＱ７でのみデータの入出力が行
なわれ、入出力回路１と周辺用ＶＤＣ回路２６０１のみ
が活性化される。周辺用ＶＤＣ回路２６０１は入出力回
路１にｉｎｔ．Ｖｃｃを供給する。

【０１５９】ｅｘｔ．Ｖｃｃがパッド１７０５に接続さ
れ、×１６語構成が選択された場合は、パッド１７０５
から入出力回路２と周辺用ＶＤＣ回路１３１７とに１６
Ｅ信号が入力され、入出力回路２と周辺用ＶＤＣ回路１
３１７とが活性化される。そして、入出力ピンｅｘｔ．
ＤＱ０〜ｅｘｔ．ＤＱ１５のすべてのピンでデータの入
出力が行なわれ、入出力回路２には周辺用ＶＤＣ回路１
３１７からｉｎｔ．Ｖｃｃが供給される。

【０１６０】図２４は、図２３の周辺用ＶＤＣ回路１３
１７の一例である周辺用ＶＤＣ回路２３００を示す回路
図である。

【０１６１】図２４を参照して、周辺用ＶＤＣ回路２３
００は、実施の形態３の図１５の周辺用ＶＤＣ回路１４
００において、ＶＤＣＥ信号を上記１６Ｅ信号に変えた
ものである。

【０１６２】これにより、周辺用ＶＤＣ回路１４００を
使用した場合と同様に、×１６語構成が選択的に活性化
されたときのみ周辺用ＶＤＣ回路２３００から入出力回
路２にｉｎｔ．Ｖｃｃが供給される。

【０１６３】したがって、×１６語構成が選択され消費
電力が増加しても、周辺用ＶＤＣ回路２３００でそれを
補う電力を供給することが可能となる。

【０１６４】

【発明の効果】本発明の請求項１の半導体記憶装置は、
列選択時の動作回路の増加に対応して、十分な内部電源
電圧を安定して供給することが可能な半導体記憶装置を
提供することができる。

【０１６５】本発明の請求項２の半導体記憶装置は、請
求項１の半導体記憶装置の効果に加えて、列選択手段が
活性化されるとき、内部電源電圧が第２の内部電源電圧
出力手段から動作回路に供給される。

【０１６６】本発明の請求項３の半導体記憶装置は、請
求項１の半導体記憶装置の効果に加えて、外部電源電圧
にほとんど依存せずほぼ一定のゲート電圧がゲート電圧
供給手段から第２のＭＯＳトランジスタに供給されるの
で、第２のＭＯＳトランジスタを流れる電流が安定し、
差動増幅器の感度を安定して上げることが可能となる。

【０１６７】本発明の請求項４の半導体記憶装置は、請
求項１の半導体記憶装置の効果に加えて、基板電圧供給
回路を用いることにより、外部電源電圧にほとんど依存
せずほぼ一定のゲート電圧がゲート電圧供給手段から第
２のＭＯＳトランジスタに供給されるので、第２のＭＯ
Ｓトランジスタを流れる電流が安定し、差動増幅器の感
度を安定して上げることが可能となる。

【０１６８】本発明の請求項５の半導体記憶装置は、請
求項１の半導体記憶装置の効果に加えて、ゲート電圧発
生手段で差動増幅器内の第７のＭＯＳトランジスタのゲ
ート電極のゲート電圧を制御することにより、差動増幅
器のゲインを調整し、所望の電力を安定して供給するこ
とが可能となる。

【０１６９】本発明の請求項６の半導体記憶装置は、請
求項５の半導体記憶装置の効果に加えて、ゲート電圧発
生手段で差動増幅器内の第７のＭＯＳトランジスタのゲ
ート電極のゲート電圧を制御することにより、差動増幅
器のゲインをアップし、より大きな電力を安定して供給
することが可能となる。

【０１７０】本発明の請求項７の半導体記憶装置は、請
求項１の半導体記憶装置の効果に加えて、列選択手段が
活性化されるとき、内部電源電圧の供給能力が向上し、
大きな電力を供給することが可能となる。

【０１７１】本発明の請求項８の半導体記憶装置は、請
求項７の半導体記憶装置の効果に加えて、列選択手段が
非活性化状態のとき、内部電源電圧の供給能力が小さく
なり、供給される電力を少なくすることが可能となる。

【０１７２】本発明の請求項９の半導体記憶装置は、請
求項２の半導体記憶装置の効果に加えて、列選択手段が
活性化されるとき、内部電源電圧が第２の内部電源電圧
出力手段から動作回路に供給される。

【０１７３】本発明の請求項１０の半導体記憶装置は、
請求項２の半導体記憶装置の効果に加えて、ＭＯＳトラ
ンジスタを完全に、かつ、素早くオン／オフすることが
でき列選択の切換えにスムーズに追従して内部電源電圧
を供給することが可能となる。

【０１７４】本発明の請求項１１の半導体記憶装置は、
請求項９または１０の半導体記憶装置の効果に加えて、
列選択手段が非活性化状態のとき、第２の内部電源電圧
出力手段から内部電源電圧が供給されなくなる。

【０１７５】本発明の請求項１２の半導体記憶装置は、
大きな語構成への切換えに伴う動作回路の増加に対応し
て、十分な内部電源電圧を安定して供給することが可能
な半導体記憶装置を提供することができる。

【０１７６】本発明の請求項１３の半導体記憶装置は、
請求項１２の半導体記憶装置の効果に加えて、大きな語
構成へ切換えられるとき、内部電源電圧が第２の内部電
源電圧出力手段から動作回路に供給される。

【０１７７】本発明の請求項１４の半導体記憶装置は、
請求項１２の半導体記憶装置の効果に加えて、外部電源
電圧にほとんど依存せずほぼ一定のゲート電圧がゲート
電圧供給手段から第２のＭＯＳトランジスタに供給され
るので、第２のＭＯＳトランジスタを流れる電流が安定
し、差動増幅器の感度を安定して上げることが可能とな
る。

【０１７８】本発明の請求項１５の半導体記憶装置は、
請求項１２の半導体記憶装置の効果に加えて、基板電圧
供給回路を用いることにより、外部電源電圧にほとんど
依存せずほぼ一定のゲート電圧がゲート電圧供給手段か
ら第２のＭＯＳトランジスタに供給されるので、第２の
ＭＯＳトランジスタを流れる電流が安定し、差動増幅器
の感度を安定して上げることが可能となる。

【０１７９】本発明の請求項１６の半導体記憶装置は、
請求項１２の半導体記憶装置の効果に加えて、ゲート電
圧発生手段で差動増幅器内の第７のＭＯＳトランジスタ
のゲート電極のゲート電圧を制御することにより、差動
増幅器のゲインを調整し、所望の電力を安定して供給す
ることが可能となる。

【０１８０】本発明の請求項１７の半導体記憶装置は、
請求項１２の半導体記憶装置の効果に加えて、ゲート電
圧発生手段で差動増幅器内の第７のＭＯＳトランジスタ
のゲート電極のゲート電圧を制御することにより、差動
増幅器のゲインをアップし、より大きな電力を安定して
供給することが可能となる。

【０１８１】本発明の請求項１８の半導体記憶装置は、
請求項１７の半導体記憶装置の効果に加えて、大きな語
構成へ切換えられたとき、内部電源電圧の供給能力が向
上し、大きな電力を供給することが可能となる。

【０１８２】本発明の請求項１９の半導体記憶装置は、
請求項１２の半導体記憶装置の効果に加えて、語構成が
小さいとき、内部電源電圧の供給能力が小さくなり、供
給される電力を少なくすることが可能となる。

【０１８３】本発明の請求項２０の半導体記憶装置は、
請求項１９の半導体記憶装置の効果に加えて、大きな語
構成へ切換えられたとき、内部電源電圧が第２の内部電
源電圧出力手段から動作回路に供給される。

【０１８４】本発明の請求項２１の半導体記憶装置は、
請求項１３の半導体記憶装置の効果に加えて、語構成が
小さいとき、第２の内部電源電圧出力手段から内部電源
電圧が供給されなくなる。

【０１８５】本発明の請求項２２の半導体記憶装置は、
外部電源電圧にほとんど依存せずほぼ一定のゲート電圧
がゲート電圧供給手段から第２のＭＯＳトランジスタに
供給されるので、第２のＭＯＳトランジスタを流れる電
流が安定し、差動増幅器の感度を安定して上げることが
可能となる。したがって、動作回路の増加に対応して、
十分な内部電源電圧を安定して供給することが可能な半
導体記憶装置を提供することができる。

【０１８６】本発明の請求項２３の半導体記憶装置は、
基板電圧供給回路を用いることにより、外部電源電圧に
ほとんど依存せずほぼ一定のゲート電圧がゲート電圧供
給手段から第２のＭＯＳトランジスタに供給されるの
で、第２のＭＯＳトランジスタを流れる電流が安定し、
差動増幅器の感度を安定して上げることが可能となる。
したがって、動作回路の増加に対応して、十分な内部電
源電圧を安定して供給することが可能な半導体記憶装置
を提供することができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の実施の形態１の半
導体記憶装置の構成を示すブロック図である。

【図２】図１の周辺用ＶＤＣ回路の例を示す回路図で
ある。

【図３】従来のゲート電圧供給回路を示す回路図であ
る。

【図４】図２のゲート電圧供給回路を例を示す回路図
である。

【図５】図２のゲート電圧供給回路を他の例を示す回
路図である。

【図６】周辺用ＶＤＣ回路内の差動増幅器を示す回路
図である。

【図７】図６のゲート電圧発生回路を示す回路図であ
る。

【図８】ＣＡＴ信号発生回路を示す回路図である。

【図９】ＡＴＤ信号発生回路を示す回路図である。

【図１０】ＡＴＤ信号発生回路を示す回路図である。

【図１１】ＣＥＴ信号発生回路を示す回路図である。

【図１２】ＶＤＣ信号の発生を示すタイミングチャー
トである。

【図１３】本発明の半導体記憶装置の実施の形態２の
半導体記憶装置内の周辺用ＶＤＣ回路を示す回路図であ
る。

【図１４】本発明の半導体記憶装置の実施の形態３の
半導体記憶装置の構成を示すブロック図である。

【図１５】図１４の周辺用ＶＤＣ回路を示す回路図で
ある。

【図１６】図１５の周辺用ＶＤＣ回路の改良例である
周辺用ＶＤＣ回路を示す回路図である。

【図１７】図１６の周辺用ＶＤＣ回路の動作を説明す
るためのタイミングチャートである。

【図１８】本発明の半導体記憶装置の実施の形態４の
半導体記憶装置の構成を示すブロック図である。

【図１９】図１８の半導体記憶装置の主要部分の構成
を示すブロック図である。

【図２０】図１９の周辺用ＶＤＣ回路内の差動増幅器
のゲート電圧発生回路を示す回路図である。

【図２１】本発明の半導体記憶装置の実施の形態５の
半導体記憶装置内の周辺用ＶＤＣ回路を示す回路図であ
る。

【図２２】本発明の半導体記憶装置の実施の形態６の
半導体記憶装置の構成を示すブロック図である。

【図２３】図２２の半導体記憶装置の主要部分の構成
を示すブロック図である。

【図２４】図２２の１６Ｅ信号が入力される周辺用Ｖ
ＤＣ回路を示す回路図である。

【図２５】従来の半導体記憶装置の構成を示すブロッ
ク図である。

【図２６】図２５の周辺用ＶＤＣ回路を示す回路図で
ある。

【図２７】従来の半導体記憶装置の他の例を示すブロ
ック図である。

【符号の説明】１００，１３００，１７００，２１００半導体記憶装
置、１１７，２００，１２００，１３１７，１４００，
２０００，２３００周辺用ＶＤＣ回路、１０５メモ
リセルアレイ、１３０コラム系、Ｎ１ｉｎｔ．Ｖｃ
ｃ出力ノ−ド、２０５，１０００差動増幅器、２０９
ａ，２０９ｂゲート電圧供給回路、Ｎ２ゲ−ト電圧
供給ノ−ド、１００６，１９００ゲート電圧発生回
路、４０５基板電圧供給回路、２０３抵抗素子、３０
１，１００１電流源、２０１，４０３ａ，４０３ｂ，
１００１，１００２，１２０１，１２０２，１２０２，
１５０１，１５０２，１５０３ＰＭＯＳトランジス
タ、２０７，１００３，１００４，１００５，１２０３
ＮＭＯＳトランジスタ。

Claims

【特許請求の範囲】

【請求項１】行および列に配置された複数のメモリセ
ルを含むメモリセルアレイと、前記列を選択する列選択手段を含む周辺回路と、外部電源電圧に基づいて内部電源電圧を発生し、前記列
選択手段が活性化されるとき、前記周辺回路に供給する
内部電源電圧の供給能力が向上する内部電源電圧供給手
段と、を備えた半導体記憶装置。
【請求項２】前記内部電源電圧供給手段は、常時、内部電源電圧を出力する第１の内部電源電圧出力
手段と、前記列選択手段が活性化されるとき、内部電源電圧を出
力する第２の内部電源電圧出力手段と、を、さらに備え
た請求項１に記載の半導体記憶装置。
【請求項３】前記内部電源電圧供給手段は、前記内部電源電圧を出力するための内部電源電圧出力ノ
ードと、一方のソース／ドレイン電極が第１の外部電源ノードに
接続され、他方のソース／ドレイン電極が前記内部電源
電圧出力ノードに接続された第１のＭＯＳトランジスタ
と、一方端が前記内部電源電圧出力ノードに接続された抵抗
素子と、反転入力端子に基準電圧が入力され、非反転入力端子が
前記抵抗素子の他方端に接続され、出力端子が前記第１
のＭＯＳトランジスタのゲート電極に接続された差動増
幅器と、一方電極が前記抵抗素子の他方端に接続され、他方電極
が第２の外部電源ノ−ドに接続された第２のＭＯＳトラ
ンジスタと、前記第２のＭＯＳトランジスタのゲート電極にゲート電
圧を供給するゲート電圧供給手段と、を備え、前記ゲート電圧供給手段は、ゲート電圧を供給するためのゲート電圧供給ノードと、前記第２の外部電源ノードと前記ゲート電圧供給ノード
との間に接続された定電流源と、一方のソース／ドレイン電極とバックゲート電極とが前
記ゲート電圧供給ノードに接続され、他方のソース／ド
レイン電極とゲート電極とが前記第２の外部電源ノード
に接続された第３のＭＯＳトランジスタと、を備えた請
求項１に記載の半導体記憶装置。
【請求項４】前記内部電源電圧供給手段は、前記内部電源電圧を出力するための内部電源電圧出力ノ
ードと、一方のソース／ドレイン電極が第１の外部電源ノードに
接続され、他方のソース／ドレイン電極が前記内部電源
電圧出力ノードに接続された第１のＭＯＳトランジスタ
と、一方端が前記内部電源電圧出力ノードに接続された抵抗
素子と、反転入力端子に基準電圧が入力され、非反転入力端子が
前記抵抗素子の他方端に接続され、出力端子が前記第１
のＭＯＳトランジスタのゲート電極に接続された差動増
幅器と、一方電極が前記抵抗素子の他方端に接続され、他方電極
が第２の外部電源ノ−ドに接続された第２のＭＯＳトラ
ンジスタと、前記第２のＭＯＳトランジスタのゲート電極にゲート電
圧を供給するゲート電圧供給手段と、を備え、前記ゲート電圧供給手段は、ゲート電圧を供給するためのゲート電圧供給ノードと、前記第２の外部電源ノードと前記ゲート電圧供給ノード
との間に接続された定電流源と、基板電圧を供給する基板電圧供給回路と、一方のソース／ドレイン電極が前記ゲート電圧供給ノー
ドに接続され、他方のソース／ドレイン電極とゲート電
極とが前記第２の外部電源ノードに接続され、バックゲ
ート電極に前記基板電圧が供給される第３のＭＯＳトラ
ンジスタと、を備えた請求項１に記載の半導体記憶装
置。
【請求項５】前記内部電源電圧供給手段は、前記内部電源電圧を出力するための内部電源電圧出力ノ
ードと、一方のソース／ドレイン電極が第１の外部電源ノードに
接続され、他方のソース／ドレイン電極が前記内部電源
電圧出力ノードに接続された第１のＭＯＳトランジスタ
と、反転入力端子に基準電圧が入力され、非反転入力端子が
前記内部電源電圧出力ノードに接続され、出力端子が前
記第１のＭＯＳトランジスタのゲート電極に接続された
差動増幅器と、一方のソース／ドレイン電極が前記内部電源電圧出力ノ
ードに接続され、他方のソース／ドレイン電極が第２の
外部電源ノードに接続された第２のＭＯＳトランジスタ
と、を備え、前記差動増幅器は、一方のソース／ドレイン電極が前記第１の外部電源ノー
ドに接続された第３のＭＯＳトランジスタと、一方のソース／ドレイン電極が前記第１の外部電源ノー
ドに接続され、他方のソース／ドレイン電極が出力端子
に接続され、ゲート電極が前記第３のＭＯＳトランジス
タのゲート電極と第３のＭＯＳトランジスタの他方のソ
ース／ドレイン電極とに接続された第４のＭＯＳトラン
ジスタと、一方のソース／ドレイン電極が前記第３のＭＯＳトラン
ジスタの他方のソース／ドレイン電極と前記第３のＭＯ
Ｓトランジスタのゲート電極とに接続された第５のＭＯ
Ｓトランジスタと、一方のソース／ドレイン電極が前記第４のＭＯＳトラン
ジスタの他方のソース／ドレイン電極に接続された第６
のＭＯＳトランジスタと、一方のソース／ドレイン電極が前記第５のＭＯＳトラン
ジスタの他方のソース／ドレイン電極と前記第６のＭＯ
Ｓトランジスタの他方のソース／ドレイン電極とに接続
され、他方のソース／ドレイン電極が第２の外部電源ノ
ードに接続され、ゲート電極に基準電圧が与えられた第
７のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタのゲート電極にゲート電
圧を発生し供給するゲート電圧発生手段と、を備えた請
求項１に記載の半導体記憶装置。
【請求項６】前記ゲート電圧発生手段は、前記列選択手段が非活性化状態のとき第１の電圧を発生
し、前記列選択手段が活性化されるとき前記第１の電圧
よりも高い第２の電圧を発生する請求項５に記載の半導
体記憶装置。
【請求項７】前記内部電源電圧供給手段は、内部電源電圧を出力するための内部電源電圧出力ノード
と、一方のソース／ドレイン電極が第１の外部電源ノードに
接続され、他方のソース／ドレイン電極が前記内部電源
電圧出力ノードに接続された第１のＭＯＳトランジスタ
と、一方のソース／ドレイン電極が第２の外部電源ノードに
接続され、他方のソース／ドレイン電極が前記内部電電
圧出力ノードに接続された第２のＭＯＳトランジスタ
と、反転入力端子に基準電圧が入力され、非反転入力端子が
前記内部電源電圧出力ノードに接続され、出力端子が前
記第１のＭＯＳトランジスタのゲート電極に接続された
差動増幅器と、前記列選択手段が活性化されるとき、前記差動増幅器の
出力端子と前記第２のＭＯＳトランジスタのゲート電極
とを接続するスイッチング手段と、を備えた請求項１に
記載の半導体記憶装置。
【請求項８】前記列選択手段が非活性化状態のとき、
前記第２のＭＯＳトランジスタをオフにする制御手段、
を、さらに備えた請求項７に記載の半導体記憶装置。
【請求項９】前記第２の内部電源電圧出力手段は、前記内部電源電圧を出力するための内部電源電圧出力ノ
ードと、一方のソース／ドレイン電極が外部電源ノードに接続さ
れ、他方のソース／ドレイン電極が前記内部電源電圧出
力ノードに接続されたＭＯＳトランジスタと、反転入力端子に基準電圧が入力され、非反転入力端子が
前記内部電源電圧出力ノードに接続された差動増幅器
と、前記列選択手段が活性化されるとき、前記ＭＯＳトラン
ジスタのゲート電極と前記差動増幅器の出力端子とを接
続するスイッチング手段と、を備えた請求項２に記載の
半導体記憶装置。
【請求項１０】前記第２の内部電源電圧出力手段は、前記内部電源電圧を出力するための内部電源電圧出力ノ
ードと、一方のソース／ドレイン電極が外部電源ノードに接続さ
れ、他方のソース／ドレイン電極が前記内部電源電圧出
力ノードに接続されたＭＯＳトランジスタと、反転入力端子に基準電圧が入力され、非反転入力端子が
前記内部電源電圧出力ノードに接続された差動増幅器
と、前記列選択手段が活性化されるとき、前記ＭＯＳトラン
ジスタのゲート電極と前記差動増幅器の出力端子とを接
続する第１のスイッチング手段と、所定のノードを、前記外部電源ノードの電位と前記内部
電源電圧出力ノードの電位との中間の電位にプリチャー
ジするプリチャージ手段と、前記列選択手段が非活性化状態のとき、前記ＭＯＳトラ
ンジスタのゲート電極と前記所定のノードとを接続する
第２のスイッチング手段と、を備えた請求項２に記載の
半導体記憶装置。
【請求項１１】前記第２の内部電源電圧出力手段は、前記列選択手段が非活性化状態のとき、前記ＭＯＳトラ
ンジスタをオフする制御手段、を備えた請求項９または
１０に記載の半導体記憶装置。
【請求項１２】与えられた１つのアドレスに応答して
第１の数のデータを入出力する第１の語構成と、与えら
れた１つのアドレスに応答して第２の数のデータを入出
力する第２の語構成とを選択的に活性化する活性化手段
と、前記活性化手段を含む周辺回路と、外部電源電圧に基づいて内部電源電圧を発生し、前記第
２の語構成が活性化されるとき、前記周辺回路に供給す
る内部電源電圧の供給能力が向上する内部電源電圧供給
手段と、を備えた半導体記憶装置。
【請求項１３】前記内部電源電圧供給手段は、常時、内部電源電圧を出力する第１の内部電源電圧出力
手段と、前記第２の語構成が活性化されるとき、内部電源電圧を
出力する第２の内部電源電圧出力手段と、を、さらに備
えた請求項１２に記載の半導体記憶装置。
【請求項１４】前記内部電源電圧供給手段は、前記内部電源電圧を出力するための内部電源電圧出力ノ
ードと、一方のソース／ドレイン電極が第１の外部電源ノードに
接続され、他方のソース／ドレイン電極が前記内部電源
電圧出力ノードに接続された第１のＭＯＳトランジスタ
と、一方端が前記内部電源電圧出力ノードに接続された抵抗
素子と、反転入力端子に基準電圧が入力され、非反転入力端子が
前記抵抗素子の他方端に接続され、出力端子が前記第１
のＭＯＳトランジスタのゲート電極に接続された差動増
幅器と、一方のソース／ドレイン電極が前記抵抗素子の他方端に
接続され、他方のソース／ドレイン電極が第２の外部電
源ノードに接続された第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのゲート電極にゲート電
圧を供給するゲート電圧供給手段と、を備え、前記ゲート電圧供給手段は、前記第２の外部電源ノードと前記ゲート電圧供給ノード
との間に接続された定電流源と、一方のソース／ドレイン電極とバックゲート電極とが前
記ゲート電圧供給ノードに接続され、他方のソース／ド
レイン電極とゲート電極とが前記第２の外部電源ノード
に接続された第３のＭＯＳトランジスタと、を備えた請
求項１２に記載の半導体記憶装置。
【請求項１５】前記内部電源電圧供給手段は、前記内部電源電圧を出力するための内部電源電圧出力ノ
ードと、一方のソース／ドレイン電極が第１の外部電源ノードに
接続され、他方のソース／ドレイン電極が前記内部電源
電圧出力ノードに接続された第１のＭＯＳトランジスタ
と、一方端が前記内部電源電圧出力ノードに接続された抵抗
素子と、反転入力端子に基準電圧が入力され、非反転入力端子が
前記抵抗素子の他方端に接続され、出力端子が前記第１
のＭＯＳトランジスタのゲート電極に接続された差動増
幅器と、一方電極が前記抵抗素子の他方端に接続され、他方電極
が第２の外部電源ノ−ドに接続された第２のＭＯＳトラ
ンジスタと、前記第２のＭＯＳトランジスタのゲート電極にゲート電
圧を供給するゲート電圧供給手段と、を備え、前記ゲート電圧供給手段は、ゲート電圧を供給するためのゲート電圧供給ノードと、前記第２の外部電源ノードと前記ゲート電圧供給ノード
との間に接続された定電流源と、基板電圧を供給する基板電圧供給回路と、一方のソース／ドレイン電極が前記第１の外部電源ノー
ドに接続され、他方のソース／ドレイン電極とゲート電
極とが前記第２の外部電源ノードに接続され、バックゲ
ート電極に前記基板電圧が供給される第３のＭＯＳトラ
ンジスタと、を備えた請求項１２に記載の半導体記憶装
置。
【請求項１６】前記内部電源電圧供給手段は、前記内部電源電圧を出力するための内部電源電圧出力ノ
ードと、一方のソース／ドレイン電極が第１の外部電源ノードに
接続され、他方のソース／ドレイン電極が前記内部電源
電圧出力ノードに接続された第１のＭＯＳトランジスタ
と、反転入力端子に基準電圧が入力され、非反転入力端子が
前記内部電源電圧出力ノードに接続され、出力端子が前
記第１のＭＯＳトランジスタのゲート電極に接続された
差動増幅器と、一方のソース／ドレイン電極が前記内部電源電圧出力ノ
ードに接続され、他方のソース／ドレイン電極が第２の
外部電源ノードに接続された第２のＭＯＳトランジスタ
と、を備え、前記差動増幅器は、一方のソース／ドレイン電極が前記第１の外部電源ノー
ドに接続された第３のＭＯＳトランジスタと、一方のソース／ドレイン電極が前記第１の外部電源ノー
ドに接続され、他方のソース／ドレイン電極が出力端子
に接続され、ゲート電極が前記第３のＭＯＳトランジス
タのゲート電極と前記第３のＭＯＳトランジスタの他方
のソース／ドレイン電極とに接続された第４のＭＯＳト
ランジスタと、一方のソース／ドレイン電極が前記第３のＭＯＳトラン
ジスタの他方のソース／ドレイン電極と前記第３のＭＯ
Ｓトランジスタのゲート電とに接続された第５のＭＯＳ
トランジスタと、一方のソース／ドレイン電極が前記第４のＭＯＳトラン
ジスタの他方のソース／ドレイン電極に接続され、ゲー
ト電極に基準電圧が与えられた第６のＭＯＳトランジス
タと、一方のソース／ドレイン電極が前記第５のＭＯＳトラン
ジスタの他方のソース／ドレイン電極と前記第６のＭＯ
Ｓトランジスタの他方のソース／ドレイン電極とに接続
され、他方のソース／ドレイン電極が第２の外部電源ノ
ードに接続された第７のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタのゲート電極にゲート電
圧を発生し供給するゲート電圧発生手段と、を備えた請
求項１２に記載の半導体記憶装置。
【請求項１７】前記ゲート電圧発生手段は、前記第２の語構成が非活性化状態のとき第１の電圧を発
生し、前記第２の語構成が活性化されるとき前記第１の
電圧よりも高い第２の電圧を発生する請求項１６に記載
の半導体記憶装置。
【請求項１８】前記内部電源電圧供給手段は、内部電源電圧を出力するための内部電源電圧出力ノード
と、一方のソース／ドレイン電極が第１の外部電源ノードに
接続され、他方のソース／ドレイン電極が前記内部電源
電圧出力ノードに接続された第１のＭＯＳトランジスタ
と、一方のソース／ドレイン電極は第２の外部電源ノードに
接続され、他方のソース／ドレイン電極が前記内部電源
電圧出力ノードに接続された第２のＭＯＳトランジスタ
と、反転入力端子に基準電圧が入力され、非反転入力端子が
前記内部電源電圧出力ノードに接続され、出力端子が前
記第１のＭＯＳトランジスタのゲート電極に接続された
差動増幅器と、前記第２の語構成が活性化されるとき、前記差動増幅器
の出力端子と前記第１のＭＯＳトランジスタのゲート電
極とを接続するスイッチング手段と、を備えた請求項１
２に記載の半導体記憶装置。
【請求項１９】前記第２の語構成が非活性化状態のと
き、前記第２のＭＯＳトランジスタをオフにする制御手
段、を、さらに備えた請求項１８に記載の半導体記憶装
置。
【請求項２０】前記第２の内部電源電圧出力手段は、前記内部電源電圧を出力するための内部電源電圧出力ノ
ードと、一方のソース／ドレイン電極が外部電源ノードに接続さ
れ、他方のソース／ドレイン電極が前記内部電源電圧出
力ノードに接続されたＭＯＳトランジスタと、反転入力
端子に基準電圧が入力され、非反転入力端子が前記内部
電源電圧出力ノードに接続された差動増幅器と、前記第２の語構成が活性化されるとき、前記ＭＯＳトラ
ンジスタのゲート電極と前記差動増幅器の出力端子とを
接続するスイッチング手段と、を備えた請求項１３に記
載の半導体記憶装置。
【請求項２１】前記第２の語構成が非活性化状態のと
き、前記第２のＭＯＳトランジスタをオフにする制御手
段、を、さらに備えた請求項２０に記載の半導体記憶装
置。
【請求項２２】行および列に配置された複数のメモリ
セルを含むメモリセルアレイと、外部電源電圧に基づいて内部電源電圧を発生する内部電
源電圧供給手段と、を備え、反転入力端子に基準電圧が入力され、非反転入力端子が
前記抵抗素子の他方端に接続され、出力端子が前記第１
のＭＯＳトランジスタのゲート電極に接続された差動増
幅器と、一方電極が前記抵抗素子の他方端に接続され、他方電極
が第２の外部電源ノ−ドに接続された第２のＭＯＳトラ
ンジスタと、前記第２のＭＯＳトランジスタのゲート電極にゲート電
圧を供給するゲート電圧供給手段と、を備え、前記ゲート電圧供給手段は、ゲート電圧を供給するためのゲート電圧供給ノードと、前記第２の外部電源ノードと前記ゲート電圧供給ノード
との間に接続された定電流源と、一方のソース／ドレイン電極とバックゲート電極とが前
記ゲート電圧供給ノードに接続され、他方のソース／ド
レイン電極とゲート電極とが前記第２の外部電源ノード
に接続された第３のＭＯＳトランジスタと、を備えた半
導体記憶装置。
【請求項２３】行および列に配置された複数のメモリ
セルを含むメモリセルアレイと、外部電源電圧に基づいて内部電源電圧を発生する内部電
源電圧供給手段と、を備え、反転入力端子に基準電圧が入力され、非反転入力端子が
前記抵抗素子の他方端に接続され、出力端子が前記第１
のＭＯＳトランジスタのゲート電極に接続された差動増
幅器と、一方電極が前記抵抗素子の他方端に接続され、他方電極
が第２の外部電源ノ−ドに接続された第２のＭＯＳトラ
ンジスタと、前記第２のＭＯＳトランジスタのゲート電極にゲート電
圧を供給するゲート電圧供給手段と、を備え、前記ゲート電圧供給手段は、ゲート電圧を供給するためのゲート電圧供給ノードと、前記第２の外部電源ノードと前記ゲート電圧供給ノード
との間に接続された定電流源と、基板電圧を供給する基板電圧供給回路と、一方のソース／ドレイン電極が前記ゲート電圧供給ノー
ドに接続され、他方のソース／ドレイン電極とゲート電
極とが前記第２の外部電源ノードに接続され、バックゲ
ート電極に前記基板電圧が供給される第３のＭＯＳトラ
ンジスタと、を備えた半導体記憶装置。