JP4799811B2

JP4799811B2 - 特性調整装置を備えたメモリ装置

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Publication number: JP4799811B2
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Inventors: ▲煕▼福姜
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Description

本発明はメモリ装置に関し、特に入力信号の電圧レベル、タイミング特性及び出力信号の電圧レベル等の特性をプログラム可能な方法を用いて調整することができる特性調整装置を備えたメモリ装置に関する。

本発明と関連した先行特許には、下記の米国特許等がある。
米国特許第6,148,360号、米国特許第5,937,424号、米国特許第5,848,026号メモリ装置の開発過程では、チップに入力される信号の電圧レベル、タイミング特性及びチップから出力される信号の電圧レベル等の特性を目標値に設定するため、シミュレーション誤差の範囲内で回路のパラメーターを必ず再調整することになる。

従来のメモリ装置においては、チップの特性を評価した後、これを改善するためマスクを修正して生産を開始する。このように新しいマスクを用いて製品を生産する方法は、マスクの修正又は再作成のため別途の時間と費用を必要とする問題があった。

上記のような従来技術の問題点に対処するため、本発明の目的は、出力値をソフトウェア的にプログラムすることができるレジスタをパラメーター調整のためのスイッチ制御手段に用いることにより、物理的な作業なく所定のパラメーターを容易に調節することができるようにすることにある。

上記の目的を達成するため、本発明に係る特性調整装置を備えたメモリ装置は、強誘電体を含む複数の単位セルが共通に接続された複数のサブビットラインと、同複数のサブビットラインとそれぞれスイッチを介して連結されたメインビットラインとを階層化して構成され、前記サブビットラインの電圧により前記メインビットラインに流れる電流の大きさを決定する電流調節用トランジスタを備えたセルアレイブロック、データを読み出すか又は書き込む非揮発性メモリ素子を含むレジスタ制御部、該レジスタ制御部から出力された信号に応答して電流の量を調節して出力する電流調整部、該電流調整部から出力された電流の量に応じて外部から入力された信号の電圧レベルを変更して出力する信号処理部、該信号処理部から出力された信号を付与されるバッファ、及び前記セルアレイブロックと前記バッファとの間に連結されて信号を相互交換するデータバス部を含んでいる。

前記信号処理部に外部から入力される信号はアドレス信号、データ信号、制御信号のうち何れか１つであることを特徴とする。

前記信号処理部は、制御信号を受信して同制御信号が非活性化されたとき、外部から入力された前記信号に拘わらず前記信号処理部から出力される信号を所定の電圧レベルに固定させる電圧固定手段を付加して含むことを特徴とする。

本発明の一実施形態における特性調整装置を備えたメモリ装置は、強誘電体を含む複数の単位セルが共通に接続された複数のサブビットラインと、同複数のサブビットラインとそれぞれスイッチを介して連結されたメインビットラインとを階層化して構成され、前記サブビットラインの電圧により前記メインビットラインに流れる電流の大きさを決定する電流調節用トランジスタを備えたセルアレイブロック、データを読み取り又は書き込む非揮発性メモリ素子を含むレジスタ制御部、該レジスタ制御部から出力された信号に応答して電流の量を調節して出力する電流調整部、該電流調整部の出力端とグラウンドとの間に設けたキャパシタ、前記電流調整部から出力された電流の大きさと前記キャパシタの容量に応じて、外部から入力された信号を所定の時間シフトして出力する遅延調整部、及び前記セルアレイブロックと前記遅延調整部との間に連結されて信号を相互交換するデータバス部を含んでいる。

本発明の他の実施形態における特性調整装置を備えたメモリ装置は、強誘電体を含む複数の単位セルが共通に接続された複数のサブビットラインと、同複数のサブビットラインとそれぞれスイッチを介して連結されたメインビットラインとを階層化して構成され、前記サブビットラインの電圧により前記メインビットラインに流れる電流の大きさを決定する電流調節用トランジスタを備えたセルアレイブロック、データを読み取り又は書き込む非揮発性メモリ素子を含むレジスタ制御部、該レジスタ制御部から出力された複数の信号に応答して電流の量を調節して出力する電流調整部、該電流調整部から出力された電流の大きさ及び出力端とグラウンドとの間に設けたキャパシタの容量に応じて、外部から入力された信号を所定の時間シフトして出力する遅延調整部、及び前記セルアレイブロックと前記遅延調整部との間に連結されて信号を相互交換するデータバス部を含んでいる。

更に、本発明の他の実施形態における特性調整装置を備えたメモリ装置は、強誘電体を含む複数の単位セルが共通に接続された複数のサブビットラインと、同複数のサブビットラインとそれぞれスイッチを介して連結されたメインビットラインとを階層化して構成され、前記サブビットラインの電圧により前記メインビットラインに流れる電流の大きさを決定する電流調節用トランジスタを備えたセルアレイブロック、データを読み取り又は書き込む非揮発性メモリ素子を含むレジスタ制御部、該レジスタ制御部から出力された複数の信号に応答して電流の量を調節して出力する電流調整部、両端に流れる電流の大きさが一定の電流固定部、前記電流調整部と前記電流固定部との間に設けられて外部から入力された制御信号、前記電流調整部から出力される電流の大きさ及び前記電流固定部に一定に流れる電流の大きさに応じて所定の電圧を出力する電圧発生部、及び前記セルアレイブロックと前記電圧発生部との間に連結されて信号を相互交換するデータバス部を含んでいる。

前記電流調整部は、前記レジスタ制御部から出力された複数の信号のうち何れか１つが連結されるゲートと陽の電源に連結されたソースをそれぞれ有する複数のＰＭＯＳトランジスタを含み、これら複数のＰＭＯＳトランジスタのドレインは共通に連結されて同ドレインから電流が出力されることを特徴とする。

前記メモリ装置は強誘電体メモリ装置によって実現することができ、該強誘電体メモリ装置は複数の単位セルが共通に連結された複数のサブビットラインと、前記複数のサブビットラインにスイッチを介して連結したメインビットラインに階層化して構成され、前記複数の単位セルのうち所定の単位セルにアクセスする場合、同単位セルを含むサブビットラインと前記メインビットラインを連結するスイッチだけがオン状態となり、残りのサブビットラインと前記メインビットラインを連結するスイッチが全てオフ状態となることを特徴とする。

本発明を適用することにより、メモリ装置の特性をパッケージ状態でソフトウェア的な方法で調整することができるようになるので、最終生産のためマスクを変更する必要がなくなる。したがって、メモリ装置の開発費用及び開発時間を画期的に改善することができるようになる。

以下では、図面を参考にして本発明の実施形態を詳しく説明する。

図１は、本発明の実施形態に係る特性調整装置を備えた強誘電体メモリ装置の構成を示すブロック図である。本発明に係るメモリ装置は、セルアレイブロック１００、同セルアレイブロック１００に含まれたメインビットラインを陽の電圧にプルアップするメインビットラインプルアップ制御部１１、前記メインビットラインをデータバス部２０と連結させるカラム選択制御部１２、データバス部２０と連結されたセンスアンプアレイ３０、外部とデータを交換するデータ入／出力バッファ５０、センスアンプアレイ３０とデータ入／出力バッファ５０との間に連結されたスイッチ制御部４０、アドレス入力バッファ部２１０を制御する第１のレジスタ制御部５１０、制御入力バッファ部２２０を制御する第２のレジスタ制御部５２０、データ入力バッファ部２３０を制御する第３のレジスタ制御部５３０、タイミング制御部３００を制御する第４のレジスタ制御部５４０、電圧レベル制御部４００を制御する第５のレジスタ制御部５５０を含む。これらの各構成要素について、以下に詳しく説明する。

図２は、図１に示されているメインビットラインプルアップ制御部１１、カラム選択制御部１２及びセルアレイブロック１００の詳細なブロック図である。セルアレイブロック１００には複数のメインビットライン負荷制御部１３と複数のサブセルブロック１１０が含まれる。メインビットライン負荷制御部１３は１つ又は複数が含まれる。

図３は、図１に示されているメインビットラインプルアップ制御部１１の構成を示す図である。メインビットラインプルアップ制御部１１はゲートに制御信号ＭＢＰＵＣが入力され、ソースが電源ＶＰＰ（ＶＣＣ）に連結され、ドレインがメインビットラインＭＢＬに連結されたＰＭＯＳトランジスタで構成されている。このメインビットラインプルアップ制御部１１は、プリチャージ動作でメインビットラインＭＢＬをプルアップする。

図４は、図２に示されているメインビットライン負荷制御部１３の構成を示す図である。メインビットライン負荷制御部１３はゲートに制御信号ＭＢＬＣが入力され、ソースが電源ＶＰＰ（ＶＣＣ）に連結され、ドレインがメインビットラインＭＢＬに連結されたＰＭＯＳトランジスタで構成されている。

このメインビットライン負荷制御部１３は、電源ＶＰＰ（ＶＣＣ）とメインビットラインＭＢＬとの間に連結された抵抗性素子であり、データ感知動作時にメインビットライン負荷制御部１３を介して流れる電流の大きさに従いメインビットラインＭＢＬの電圧を決定することになる。

メインビットライン負荷制御部１３は、１つ又は２つ以上が１つのメインビットラインＭＢＬに連結される。２つ以上のメインビットライン負荷制御部１３が連結される場合は、所定の個数のサブセルブロック１１０毎に一定の間隔で配置される。

図５は、図１に示されているカラム選択制御部１２の構成を示す図である。カラム選択制御部１２はメインビットラインＭＢＬとデータバスを連結するスイッチであり、制御信号ＣＳＮ及びＣＳＰによりオン／オフが制御される。

図６は、図２に示されているサブセルブロック１１０の構成を示す図である。１つのサブセルブロック１１０は、それぞれワードラインＷＬ＜ｎ＞及びプレートラインＰＬ＜ｎ＞に連結された複数の単位セルが共通に連結されたサブビットラインＳＢＬ、サブビットラインＳＢＬの第１端が連結されたゲートとメインビットラインＭＢＬに連結されたドレインを有する電流調節用ＮＭＯＳトランジスタＮ１、制御信号ＭＢＳＷが付与されるゲート、電流調節用ＮＭＯＳトランジスタＮ１のソースに連結されたドレイン、及び接地されているソースを有するＮＭＯＳトランジスタＮ２、制御信号ＳＢＰＤが付与されるゲート、サブビットラインＳＢＬの第２端に連結されたドレイン、接地されているソースを有するＮＭＯＳトランジスタＮ３、制御信号ＳＢＳＷ２が付与されるゲート、サブビットラインＳＢＬの第２端が連結されたソース、及び制御信号ＳＢＰＵが付与されるドレインを有するＮＭＯＳトランジスタＮ４、及び制御信号ＳＢＳＷ１が付与されるゲート、メインビットラインＭＢＬに連結されたドレイン、サブビットラインＳＢＬの第２端に連結されたソースを有するＮＭＯＳトランジスタＮ５で構成されている。

所定の単位セルに接近する場合、該当単位セルに連結されたサブビットラインＳＢＬだけがＮＭＯＳトランジスタＮ５によりメインビットラインＭＢＬと連結される。したがって、ビットライン駆動負荷は１つのサブビットラインの負荷に該当する程度に減少する。

サブビットラインＳＢＬはＳＢＰＤ信号が活性化されると、電位がグラウンドレベルに調整される。ＳＢＰＵ信号は、サブビットラインＳＢＬに供給する電源電圧を調整する信号である。ＳＢＳＷ１はメインビットラインＭＢＬとサブビットラインＳＢＬの間の信号の流れを制御し、ＳＢＳＷ２はＳＢＰＵ信号とサブビットラインＳＢＬとの間の信号の流れを制御する。サブビットラインＳＢＬには、複数の単位セルが連結されている。

サブビットラインＳＢＬは、ＮＭＯＳトランジスタＮ１のゲートに連結されてメインビットラインＭＢＬのセンシング電圧を調節する。メインビットラインＭＢＬは、メインビットライン負荷制御部１３を経て電源ＶＰＰ（ＶＣＣ）と連結される。制御信号ＭＢＳＷが「ハイ」となれば電源ＶＰＰ（ＶＣＣ）からメインビットライン負荷制御部１３、メインビットラインＭＢＬ、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２を経てグラウンドに電流が流れることになる。このとき流れる電流の大きさは、ＮＭＯＳトランジスタＮ１のゲートに提供されるサブビットラインＳＢＬの電圧により決められる。もし、セルのデータが「１」であれば電流の量が大きくなってメインビットラインＭＢＬの電圧は低くなり、セルのデータが「０」であれば電流の量が小さくなってメインビットラインＭＢＬの電圧は高くなる。このとき、メインビットラインＭＢＬの電圧とレファレンス電圧を比較することによりセルデータを感知することができるようになる。セルデータの感知はセンスアンプアレイ３０で行われる。

図７は、図１に示されているアドレス入力バッファ部２１０とこれを制御する第１のレジスタ制御部５１０の構成を示す図である。

アドレス入力バッファ部２１０は、複数のアドレス入力バッファ（アドレス入力バッファ＿０、．．．、アドレス入力バッファ＿ｎ）を備え、それぞれのアドレス入力バッファはアドレスパッドＡ０＿Ｐａｄ、Ａ１＿Ｐａｄ、．．．、Ａｎ＿Ｐａｄと連結される。第１のレジスタ制御部５１０は、複数のレジスタＲＥＧ＿０、．．．、ＲＥＧ＿ｍを含むレジスタアレイ５１１と、これらを制御するレジスタ命令処理部５１２を含む。それぞれのアドレス入力バッファは、レジスタアレイ５１１から出力される信号ＲＥ＿０、ＲＥ＿１、．．．、ＲＥ＿ｍを受信する。レジスタ命令処理部５１２及び各レジスタＲＥＧ＿０、ＲＥＧ＿１、．．．、ＲＥＧ＿ｍの構成については、図１３以下で詳しく説明する。

図８ａは、図７に示されているアドレス入力バッファ部２１０に含まれた各アドレス入力バッファの第１の実施形態である。各アドレス入力バッファは、レジスタの出力ＲＥ＿０、．．．、ＲＥ＿ｍが入力されるゲート及びＶＣＣと連結されるソースを有する複数のＰＭＯＳトランジスタＰ₀、．．．、Ｐ_mで構成された電流調整部２１１、前記ＰＭＯＳトランジスタＰ₀、．．．、Ｐ_mのドレインが連結されたソースを有するＰＭＯＳトランジスタＣＰ、ＰＭＯＳトランジスタＣＰのドレインと連結されたドレインを有するＮＭＯＳトランジスタＣＮ、及びＮＭＯＳトランジスタＣＮのドレインと連結されたバッファ２１２を含んでいる。アドレス入力パッドＩｎｐｕｔ＿Ｐａｄは、ＰＭＯＳトランジスタＣＰ及びＮＭＯＳトランジスタＣＮのゲートと連結されている。

電流調整部２１１に含まれたトランジスタＰ₀、．．．、Ｐ_mのうちオン状態のトランジスタの個数に応じてＰＭＯＳトランジスタＣＰのソースに付与される電流の量が異なる。したがって、アドレス入力パッドＩｎｐｕｔ＿Ｐａｄに付与された信号の探知レベルを個別に調節することができる。

図８ｂは、図７に示されているアドレス入力バッファ部２１０に含まれた各アドレス入力バッファの第２の実施形態を示す図である。本実施の形態は、チップイネーブル信号ＣＥＢに応答して図８ａに示されている実施形態の活性化の可否を制御するようにする特徴を付加した構成である。ＰＭＯＳトランジスタＣＰ₀は図８ａに示されているＰＭＯＳトランジスタＣＰに該当し、ＮＭＯＳトランジスタＣＮ₀は図８ａに示されているＮＭＯＳトランジスタＣＮに該当する。本実施の形態では、ＰＭＯＳトランジスタＣＰ₁とＮＭＯＳトランジスタＣＮ₁が追加される。ＰＭＯＳトランジスタＣＰ₁はＰＭＯＳトランジスタＣＰ₀とＮＭＯＳトランジスタＣＮ₀との間に連結され、ＮＭＯＳトランジスタＣＮ₁はＮＭＯＳトランジスタＣＮ₀のドレインとグラウンドとの間に連結されている。チップイネーブル信号ＣＥＢは、ＰＭＯＳトランジスタＣＰ₁とＮＭＯＳトランジスタＣＮ₁のゲートに付与される。

チップイネーブル信号ＣＥＢが「ロー」に非活性化されるとＮＭＯＳトランジスタＣＮ₁がオンになるので、アドレス入力パッドＩｎｐｕｔ＿Ｐａｄの信号に拘わらずバッファ２１２には「ロー」レベルが付与される。チップイネーブル信号ＣＥＢが「ハイ」に活性化されるとＰＭＯＳトランジスタＣＰ₁がオンになり、図８ａに示されている実施の形態と同様に動作する。

図８ｃは、図７に示されているアドレス入力バッファ部２１０に含まれた各アドレス入力バッファの第３の実施形態を示す図である。本実施の形態において電流調整部２１１は、複数のＮＭＯＳトランジスタＮ₀、．．．、Ｎ_mで構成される。各ＮＭＯＳトランジスタＮ₀、．．．、Ｎ_mのゲートは、レジスタの出力ＲＥ＿０、．．．、ＲＥ＿ｍと連結されてソースはＶＳＳと連結される。

アドレス入力バッドＩｎｐｕｔ＿Ｐａｄは、ＰＭＯＳトランジスタＣＰ₀とＮＭＯＳトランジスタＣＮ₀のゲートに入力され、チップイネーブル信号ＣＥＢはＰＭＯＳトランジスタＣＰ₁とＮＭＯＳトランジスタＣＮ₁のゲートに入力される。

ＰＭＯＳトランジスタＣＰ₀のソースはＶＣＣに連結され、ＮＭＯＳトランジスタＣＮ₀のソースはＮＭＯＳトランジスタＮ₀、．．．、Ｎ_mのドレインと連結されている。ＰＭＯＳトランジスタＣＰ₁は、ＰＭＯＳトランジスタＣＰ₀と並列に連結されている。ＮＭＯＳトランジスタＣＮ₁のソースはＮＭＯＳトランジスタＣＮ₀のドレインと連結され、ドレインはＰＭＯＳトランジスタＣＰ₁のドレインと連結されている。バッファ２１２は、ＰＭＯＳトランジスタＣＰ₀のドレインと連結されている。本実施の形態の動作は、図８ｂに示されている実施の形態と類似するので詳細な説明は省略する。

図１に示されている制御入力バッファ部２２０とこれを制御する第２のレジスタ制御部５２０、データ入力バッファ部２３０とこれを制御する第３のレジスタ制御部５３０は、それぞれ図７に示されているアドレス入力バッファ部２１０と、図８ａ〜図８ｃに示されている第１のレジスタ制御部５１０の構成と類似するので説明を省略する。

図９は、図１に示されているタイミング制御部３００、これを制御する第４のレジスタ制御部５４０を示す図である。第４のレジスタ制御部５４０は、前述の第１のレジスタ制御部５１０と同様に構成されるので詳細な説明は省略する。

図１０ａは、タイミング制御部３００の第１の実施形態を示す図である。タイミング制御部３００は、レジスタの出力ＲＥ＿０、．．．、ＲＥ＿ｍが入力されるゲートとＶＣＣと連結されるソースを有するＰＭＯＳトランジスタＰ₀、．．．、Ｐ_mで構成された電流調整部３１０、前記ＰＭＯＳトランジスタＰ₀、．．．、Ｐ_mのドレインが連結されたソースを有するＰＭＯＳトランジスタＣＰ，ＰＭＯＳトランジスタのドレインと連結されたドレインを有するＮＭＯＳトランジスタＣＮ、及びＰＭＯＳトランジスタＣＰのソースとグラウンドとの間に連結された遅延キャパシタ３２０を含んでいる。入力信号Ｄｅｌａｙ＿ＩｎがＰＭＯＳトランジスタＣＰとＮＭＯＳトランジスタＣＮのゲートに付与されると、ＰＭＯＳトランジスタＣＰのドレインからの入力信号が所定の時間ほど遅延してインバーティングされて出力される。

遅延時間は、電流調整部３１０と遅延キャパシタ３２０により調節される。電流調整部３１０に含まれたトランジスタＰ₀、．．．、Ｐ_mのうちオン状態のトランジスタの個数に応じてＰＭＯＳトランジスタＣＰのソースに付与される電流の量が異なるので、ＶＣＣとＰＭＯＳトランジスタＣＰのソースとの間の抵抗が調節される結果となる。したがって、遅延キャパシタ３２０と共にＲＣ遅延時間を調節することになる。

図１０ｂは、タイミング制御部３００の第２の実施形態を示す図である。図１０ａとは別に、遅延キャパシタ３２０はＮＭＯＳトランジスタＣＮのドレインとグラウンドとの間に連結されている。その他の作動原理は図１０ａと同様である。

図１１は、図１に示されている電圧レベル制御部４００とこれを制御する第５のレジスタ制御部５５０を示す図である。第５のレジスタ制御部５５０は、第１のレジスタ制御部５１０と同様であるので詳細な説明は省略する。

図１２ａは、電圧レベル制御部４００の第１の実施形態を示す図である。電圧レベル制御部４００は、レジスタの出力ＲＥ＿０、．．．、ＲＥ＿ｍが入力されるゲートとＶＣＣに連結されるソースを有するＰＭＯＳトランジスタＰ₀、．．．、Ｐ_mで構成された電流調整部４１０、前記ＰＭＯＳトランジスタＰ₀、．．．、Ｐ_mのドレインが連結されたソースを有するＰＭＯＳトランジスタＣＰ、ＰＭＯＳトランジスタのドレインと連結されたドレインを有するＮＭＯＳトランジスタＣＮ、及びＶＣＣが連結されたゲートとグラウンドに連結されたソースとＮＭＯＳトランジスタＣＮのソースに連結されたドレインを有するＮＭＯＳトランジスタ４２０で構成されている。

制御信号Ｃｏｎｔｒｏｌ＿Ｉｎは、ＰＭＯＳトランジスタＣＰとＮＭＯＳトランジスタＣＮのゲートに入力され、ＰＭＯＳトランジスタＣＰのドレインから電圧Ｖｏｌｔａｇｅ＿Ｌｅｖｅｌが出力される。

電流調整部４１０に含まれたＰＭＯＳトランジスタのうちオン状態にあるトランジスタの数に応じてＰＭＯＳトランジスタＣＰのソースに流れる電流の量が異なる。したがって、同一のレベルの制御信号Ｃｏｎｔｒｏｌ＿Ｉｎが入力されても、前記電流の量に応じて出力される電圧Ｖｏｌｔａｇｅ＿Ｌｅｖｅｌの値が異なる。

図１２ｂは、電圧レベル制御部４００の第２の実施形態の構成を示す図である。本実施の形態では、図１２ａに示されているＮＭＯＳトランジスタＣＮを用いていない。ＮＭＯＳトランジスタ４２０のドレインは、ＰＭＯＳトランジスタＣＰのドレインと連結される。ＰＭＯＳトランジスタＣＰのドレインから電圧Ｖｏｌｔａｇｅ＿Ｌｅｖｅｌが出力される。その他の動作は、第１の実施形態と同様であるので説明を省略する。

図１２ｃは、電圧レベル制御部４００の第３の実施の形態の構成を示す図である。本実施の形態では、図１２ａに示されているＰＭＯＳトランジスタＣＰを用いていない。ＮＭＯＳトランジスタＣＮのドレインはＰＭＯＳトランジスタＰ₀、．．．、Ｐ_mのドレインと連結され、ＮＭＯＳトランジスタＣＮのドレインから電圧Ｖｏｌｔａｇｅ＿Ｌｅｖｅｌが出力される。その他の動作は、第１の実施の形態と同様であるので説明を省略する。

図１３は、第１〜第５のレジスタ制御部５１０〜５５０に含まれたレジスタ命令処理部５１２、５２２、５３２、５４２、５５２の構成を示す図である。レジスタ命令処理部はチップイネーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢをディコーディングし、プログラムモードが行われるようにする命令信号ＣＭＤ＿ｎを出力する。図１４ａ及び図１４ｂは、本発明に係るレジスタ命令処理部の動作を示すタイミング図である。図１４ａを参照しながら、図１３に示されているレジスタ命令処理部の動作を説明する。

先ず、ライトイネーブル信号ＷＥＢ及びチップイネーブル信号ＣＥＢが「ロー」に活性化されると、出力イネーブル信号ＯＥＢのトグリングがＤフリップフロップのクロック入力に付与される。Ｄフリップフロップがｎ個であるので出力イネーブル信号ＯＥＢがｎ回トグリングすれば、ＮＯＲゲートの「ハイ」出力はｎ番目のフリップフロップから出力されて制御信号ＣＭＤ＿ｎが活性化される。ところが、出力信号ＣＭＤ＿ｎが活性化されたとき出力イネーブル信号ＯＥＢが「ハイ」となれば、全てのＤフリップフロップがリセットされて出力信号ＣＭＤ＿ｎが「ロー」に遷移することになる。すなわち、出力信号ＣＭＤ＿ｎは出力イネーブル信号ＯＥＢのｎ番目の下降エッジで活性化されてから、ＯＥＢが上昇すれば再び非活性化される。

図１５は、図１３に示されているプログラム命令処理部に用いられたＤフリップフロップの構成を示す図である。一般に、Ｄフリップフロップはクロックのエッジに同期され、入力端に付与された信号をサンプリングして出力する周知の回路である。本回路の動作を簡単に説明すれば次の通りである。本回路は、クロックＣＰの下降エッジに同期されて入力信号ｄをサンプリングする回路である。マスター部６１は、クロックが「ハイ」レベルにあるとき、マスター部６１のスイッチＳ１を開いて入力信号ｄをラッチに貯蔵する。このとき、スレイブ部６２にあるスイッチＳ２は閉じているので、入力信号ｄがスレイブ部６２のラッチまで伝達されない。クロックＣＰが「ロー」に遷移すると、マスター部６１のスイッチＳ１は閉じることになってスレイブ部６２にあるスイッチＳ２が開かれることになり、マスター部６１のラッチに貯蔵されていたデータがスレイブ部６２のラッチに貯蔵され、スレイブ部６２のラッチに貯蔵された信号はクロックの次の下降エッジまで引続き出力される。

図１６は、レジスタアレイ５１１、５２１、５３１、５４１、５５１に含まれた各レジスタＲＥＧ＿０、．．．、ＲＥＧ＿ｍの回路図である。レジスタは、第１の増幅部７１、入力部７２、貯蔵部７３及び第２の増幅部７４で構成されている。

第１の増幅部７１は第１の制御信号ＥＮＰが入力されるゲートと陽の電源に連結されたソースを有するＰＭＯＳトランジスタＰ１、第１のノードと連結されたゲートとＰＭＯＳトランジスタＰ１のドレインに連結されたソースと第２のノードに連結されたドレインを有するＰＭＯＳトランジスタＰ２、及び第２のノードと連結されたゲートとＰＭＯＳトランジスタＰ１のドレインに連結されたソースと第１のノードに連結されたドレインを有するＰＭＯＳトランジスタＰ３で構成されている。

第２の増幅部７４は第１のノードと連結されたゲートと第２のノードに連結されたドレインを有するＮＭＯＳトランジスタＮ３、第２のノードと連結されたゲートと第１のノードに連結されたドレインを有するＮＭＯＳトランジスタＮ４、及び第２の制御信号ＥＮＮが入力されるゲートとＮＭＯＳトランジスタＮ３のソース及びＮＭＯＳトランジスタＮ４のソースに連結されたドレインとグラウンドに連結されたソースを有するＮＭＯＳトランジスタＮ５で構成されている。

入力部７２は第３の制御信号ＥＮＷが入力されるゲートとデータ信号ＳＥＴ（Ａｎ）が入力されるソースと第２のノードに連結されたドレインを有するＮＭＯＳトランジスタＮ２、及び制御信号ＥＮＷが入力されるゲートとデータ信号ＲＥＳＥＴ（ＡｎＢ）が入力されるソースと第１のノードに連結されたドレインを有するＮＭＯＳトランジスタＮ１で構成されている。

貯蔵部７３は、第４の制御信号ＣＰＬラインと第１のノードとの間に連結された強誘電体キャパシタＦＣ１、第４の制御信号ＣＰＬと第２のノードとの間に連結された強誘電体キャパシタＦＣ２、第１のノードとグラウンドとの間に連結された強誘電体キャパシタＦＣ３、及び第２のノードとグラウンドとの間に連結された強誘電体キャパシタＦＣ４で構成されている。

第１の増幅部７１と第２の増幅部７４は、制御信号ＥＮＰが「ロー」で制御信号ＥＮＮが「ハイ」のとき、第１のノードと第２のノードの電圧差に応じてこれらをそれぞれのＶＣＣ及びＶＳＳ（又はその逆）に固定させる役割を果たす。制御信号ＥＮＰが「ハイ」で制御信号ＥＮＮが「ロー」であれば、レジスタは電源から遮断されて動作しない。

入力部７２は、制御信号ＥＮＷが「ハイ」のとき、データ信号ＳＥＴ及びＲＥＳＥＴをそれぞれ第２及び第１のノードに付与する。制御信号ＥＮＷが「ロー」のときには、第１及び第２のノードはデータ信号ＳＥＴ及びＲＥＳＥＴから遮断される。

貯蔵部７３は、制御信号ＣＰＬを調節して第１のノードと第２のノードに付与されたデータを強誘電体キャパシタＦＣ１、ＦＣ２、ＦＣ３及びＦＣ４に貯蔵する。

第２のノードでは出力信号ＲＥ＿ｍが付与される。レジスタの動作については以下で説明する。

図１７ａは、プログラム命令信号ＣＭＤ＿ｎが活性化されたとき、新しいデータをレジスタに貯蔵する過程を示すタイミング図である。プログラム命令信号ＣＭＤ＿ｎが活性化されると、プログラム過程が終了するまでレジスタ命令処理部５１２、５２２、５３２、５４２、又は５５２を非活性化し、レジスタに書き込みが進められる間に新しいデータがレジスタに入力されないようにする。

ｔ１区間でプログラム命令信号ＣＭＤ＿ｎが活性化され、ｔ２区間でデータ入／出力パッドから付与されたデータ信号のＤＱ＿ｎ信号が「ハイ」から「ロー」に遷移すれば、制御信号ＥＮＷが活性化されてデータ信号ＳＥＴ及びＲＥＳＥＴがそれぞれ第２のノードと第１のノードに付与される。ＤＱ＿ｎ信号は、ＣＭＤ＿ｎと共にパルス信号を発生させるために利用される信号である。これについては、下記の図１８を参照する。ＣＰＬが「ハイ」となれば、第１のノードと第２のノードの電圧に応じて強誘電体キャパシタＦＣ１〜ＦＣ４に信号が貯蔵される。たとえば、第１のノードが「ロー」で第２のノードが「ハイ」のときには、ＦＣ１とＦＣ４に電荷が貯蔵される。

ｔ３区間で制御信号ＥＮＷが「ロー」となれば、データ信号ＳＥＴ及びＲＥＳＥＴが第１のノードと第２のノードから分離される。第１のノードと第２のノードの電圧は、第１の増幅器７１と第２の増幅器７４により増幅して維持される。制御信号ＣＰＬが「ロー」となれば、ＦＣ１〜ＦＣ４の間でそれぞれ電荷の再分配が行われる。このとき、第１のノードと第２のノードの電圧にも変動が生じる。上記の例で第２のノードの電圧は、第１のノードの電圧より高い水準になる。強誘電体キャパシタＦＣ１〜ＦＣ４は、電源のない状態でも貯蔵された電荷を維持する。ｔ４区間でＤＱ＿ｎが「ハイ」となればプログラムモードが終了する。

図１７ｂは、メモリ装置に最初に電源が供給されるとき、レジスタに貯蔵された信号が読み取られる動作を示すタイミング図である。

ｔ１区間で電源が安定したレベルに到達すれば、パワーアップ探知信号のＰＵＰが「ハイ」となる。ＰＵＰを利用して制御信号ＣＰＬを「ハイ」に遷移させれば、図１６のＦＣ１、ＦＣ２に貯蔵されていた電荷がＦＣ３及びＦＣ４の容量負荷により第１のノードと第２のノードとの間で電圧差を発生させる。

十分な電圧差が発生すれば、ｔ２区間で制御信号ＥＮＮとＥＮＰをそれぞれ「ハイ」と「ロー」に活性化することにより、第１のノードと第２のノードのデータを増幅する。

増幅が終了すれば、ｔ３区間で制御信号ＣＰＬを「ロー」に遷移させて破壊されていたＦＣ１或いはＦＣ２の「ハイ」データを復旧することになる。このとき、制御信号ＥＮＷは「ロー」に非活性化されてデータ信号ＳＥＴ及びＲＥＳＥＴが第２及び第１のノードに提供されることを防ぐ。

図１８は、前述の制御信号ＥＮＷ及びＣＰＬを生成するための回路である。制御信号ＰＵＰは、初期のリセット直後の状態でレジスタに貯蔵されたデータを読み出した後復旧するための信号である。プログラム命令信号ＣＭＤ＿ｎが活性化された後ＤＱ＿ｎを「ハイ」から「ロー」に遷移させると、遅延回路で遅延した時間ほどパルス幅を有する制御信号ＥＮＷとＣＰＬ信号が発生する（図１７ａを参照）。

本発明に係るメモリ装置の構成を示すブロック図である。図１に示されているメインビットラインプルアップ制御部１１、セルアレイブロック１００及びカラム選択制御部１２を示すブロック図である。図１に示されているメインビットラインプルアップ制御部１１の詳細な構成を示す図である。図２に示されているメインビットライン負荷制御部１３の詳細な構成を示す図である。図１に示されているカラム選択制御部１２の詳細な構成を示す図である。図２に示されているサブセルブロック１１０の詳細な構成を示す図である。図１に示されている第１のレジスタ制御部５１０とアドレス入力バッファ部２１０の構成を示す図である。図７に示されているアドレス入力バッファ＿０〜アドレス入力バッファ＿ｎの詳細な構成を示す図である。図７に示されているアドレス入力バッファ＿０〜アドレス入力バッファ＿ｎの詳細な構成を示す図である。図７に示されているアドレス入力バッファ＿０〜アドレス入力バッファ＿ｎの詳細な構成を示す図である。図１に示されている第４のレジスタ制御部５４０及びタイミング制御部３００の構成を示す図である。図９に示されているタイミング制御部３００の構成を示す図である。図９に示されているタイミング制御部３００の構成を示す図である。図１に示されている第５のレジスタ制御部５５０及び電圧レベル制御部４００の構成を示す図である。図１１に示されている電圧レベル制御部４００の構成を示す図である。図１１に示されている電圧レベル制御部４００の構成を示す図である。図１１に示されている電圧レベル制御部４００の構成を示す図である。本発明に係るメモリ装置に含まれたレジスタ命令処理部の構成を示す図である。本発明に係るプログラムモードディコーディング動作を説明するタイミング図である。本発明に係るプログラムモードディコーディング動作を説明するタイミング図である。図１３に用いられたＤフリップフロップの構成を示す図である。本発明に係るメモリ装置に含まれたレジスタの構成を示す図である。それぞれ図１６に示されているレジスタをプログラムし、レジスタからデータをリードする過程を示すタイミング図である。それぞれ図１６に示されているレジスタをプログラムし、レジスタからデータをリードする過程を示すタイミング図である。図１６に示されているレジスタ制御信号を出力する回路図である。

符号の説明

１１メインビットラインプルアップ制御部
１２カラム選択制御部
１３メインビットライン負荷制御部
２１データバス部
３０センスアンプアレイ
４０スイッチ制御部
５０データ入／出力バッファ
６１マスター部
６２スレイブ部
７１第１の増幅部
７２入力部
７３貯蔵部
７４第２の増幅部
１００セルアレイブロック
１１０サブセルブロック
２１０アドレス入力バッファ部
２１１、３１０、４１０電流調整部
２１２バッファ
２２０制御入力バッファ部
２３０データ入力バッファ部
３００タイミング制御部
３２０遅延キャパシタ
４００電圧レベル制御部
４２０ＮＭＯＳトランジスタ
５１０第１のレジスタ制御部
５１１、５２１、５３１、５４１、５５１レジスタアレイ
５１２、５２２、５３２、５４２、５５２レジスタ命令処理部
５２０第２のレジスタ制御部
５３０第３のレジスタ制御部
５４０第４のレジスタ制御部
５５０第５のレジスタ制御部

Claims

強誘電体を含む複数の単位セルが共通に接続された複数のサブビットラインと、同複数のサブビットラインとそれぞれスイッチを介して連結されたメインビットラインとを階層化して構成され、前記サブビットラインの電圧により前記メインビットラインに流れる電流の大きさを決定する電流調節用トランジスタを備えたセルアレイブロック、
データを読み出すか又は書き込む非揮発性メモリ素子を含むレジスタ制御部、
該レジスタ制御部から出力された信号に応答して電流の量を調節して出力する電流調整部、
該電流調整部から出力された電流の量に応じて外部から入力された信号の電圧レベルを変更して出力する信号処理部、
該信号処理部から出力された信号を付与されるバッファ、及び
前記セルアレイブロックと前記バッファとの間に連結されて信号を相互交換するデータバス部を含むことを特徴とする特性調整装置を備えたメモリ装置。
前記信号処理部に外部から入力された前記信号が、アドレス信号、データ信号、制御信号のうち何れか１つであることを特徴とする請求項１に記載の特性調整装置を備えたメモリ装置。
前記信号処理部が、
制御信号を受信して同制御信号が非活性化されたとき、外部から入力された前記信号に拘わらずその出力信号を所定の電圧レベルに固定させる電圧固定手段を付加して含むことを特徴とする請求項１に記載の特性調整装置を備えたメモリ装置。
前記信号処理部として、前記電流調整部の出力端とグラウンドとの間に設けたキャパシタ、及び前記電流調整部から出力された電流の大きさと前記キャパシタの容量に応じて、外部から入力された信号を所定の時間シフトして出力する遅延調整部を採用し、
前記データバス部として、前記セルアレイブロックと前記遅延調整部との間に連結されて信号を相互交換するデータバス部を採用したことを特徴とする請求項1に記載した特性調整装置を備えたメモリ装置。
前記電流調整部として、前記レジスタ制御部から出力された複数の信号に応答して電流の量を調節して出力する電流調整部を採用し、
前記信号処理部として、前記電流調整部から出力された電流の大きさ及び出力端とグラウンドとの間に設けたキャパシタの容量に応じて、外部から入力された信号を所定の時間シフトして出力する遅延調整部を採用し、
前記データバス部として、前記セルアレイブロックと前記遅延調整部との間に連結されて信号を相互交換するデータバス部を採用したことを特徴とする請求項1に記載した特性調整装置を備えたメモリ装置。
前記信号処理部として、両端に流れる電流の大きさが一定の電流固定部、及び前記電流調整部と前記電流固定部との間に設けられて外部から入力された制御信号、前記電流調整部から出力される電流の大きさ及び前記電流固定部に一定に流れる電流の大きさに応じて所定の電圧を出力する電圧発生部を採用し、
前記データバスとして、前記セルアレイブロックと前記電圧発生部との間に連結されて信号を相互交換するデータバス部を採用したことを特徴とする請求項１に記載した特性調整装置を備えたメモリ装置。
前記電流調整部が、前記レジスタ制御部から出力される複数の信号のうち何れか１つを付与されるゲートと、陽の電源に連結されたソースと、共通に連結したドレインをそれぞれ有する複数のＰＭＯSトランジスタを含み、前記ドレインから電流が出力されることを特徴とする請求項１〜６の何れかに記載の特性調整装置を備えたメモリ装置。
前記複数の単位セルのうち所定の単位セルにアクセスする場合、同単位セルを含むサブビットラインと前記メインビットラインを連結するスイッチだけがオン状態となり、残りのサブビットラインと前記メインビットラインを連結するスイッチが全てオフ状態となることを特徴とする請求項１に記載の特性調整装置を備えたメモリ装置。