JPH11213665A - 半導体回路装置およびその使用方法 - Google Patents
半導体回路装置およびその使用方法Info
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- JPH11213665A JPH11213665A JP10012541A JP1254198A JPH11213665A JP H11213665 A JPH11213665 A JP H11213665A JP 10012541 A JP10012541 A JP 10012541A JP 1254198 A JP1254198 A JP 1254198A JP H11213665 A JPH11213665 A JP H11213665A
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Abstract
(57)【要約】
【課題】 外部クロック信号の周波数が低い場合でもリ
ンギング現象が起こり難いＳＤＲＡＭを提供する。 【解決手段】 外部クロック信号の周波数に応じてモー
ドレジスタに所望のモードアドレス信号ＭＡ７，ＭＡ８
を設定し、その信号ＭＡ７，ＭＡ８に応答してデータ出
力バッファ回路中のＰチャネルＭＯＳトランジスタ１，
１１１，１１２をオンまたはオフにする。これにより、
外部クロック信号の周波数が低い場合、駆動されるトラ
ンジスタ１，１１１，１１２の数を減らし、トランジス
タ１，１１１，１１２で形成されるトランジスタ素子１
１０の電流供給能力を低くする。
ンギング現象が起こり難いＳＤＲＡＭを提供する。 【解決手段】 外部クロック信号の周波数に応じてモー
ドレジスタに所望のモードアドレス信号ＭＡ７，ＭＡ８
を設定し、その信号ＭＡ７，ＭＡ８に応答してデータ出
力バッファ回路中のＰチャネルＭＯＳトランジスタ１，
１１１，１１２をオンまたはオフにする。これにより、
外部クロック信号の周波数が低い場合、駆動されるトラ
ンジスタ１，１１１，１１２の数を減らし、トランジス
タ１，１１１，１１２で形成されるトランジスタ素子１
１０の電流供給能力を低くする。
Description
【０００１】
【発明の属する技術分野】この発明は半導体回路装置お
よびその使用方法に関し、さらに詳しくは、外部クロッ
ク信号に同期して動作する同期型半導体記憶装置に関す
る。
よびその使用方法に関し、さらに詳しくは、外部クロッ
ク信号に同期して動作する同期型半導体記憶装置に関す
る。
【０００２】
【従来の技術】外部クロック信号に同期して動作する半
導体回路装置の一例としてシンクロナスダイナミックラ
ンダムアクセスメモリ（以下「ＳＤＲＡＭ」と略す。）
がある。従来のＳＤＲＡＭには、図１１に示されるよう
なＣＭＯＳ型出力バッファ回路が設けられている。
導体回路装置の一例としてシンクロナスダイナミックラ
ンダムアクセスメモリ（以下「ＳＤＲＡＭ」と略す。）
がある。従来のＳＤＲＡＭには、図１１に示されるよう
なＣＭＯＳ型出力バッファ回路が設けられている。
【０００３】図１１を参照して、この出力バッファ回路
は、ＰチャネルＭＯＳトランジスタ１と、ＮチャネルＭ
ＯＳトランジスタ２とを含む。ＰチャネルＭＯＳトラン
ジスタ１は外部電源電圧ＥＶＣＣを受ける外部電源ノー
ド３と出力ノード４との間に接続され、そのゲートは入
力ノード５に接続される。ＮチャネルＭＯＳトランジス
タ２は接地電圧ＧＮＤを受ける接地ノード６と出力ノー
ド４との間に接続され、そのゲートは入力ノード５に接
続される。
は、ＰチャネルＭＯＳトランジスタ１と、ＮチャネルＭ
ＯＳトランジスタ２とを含む。ＰチャネルＭＯＳトラン
ジスタ１は外部電源電圧ＥＶＣＣを受ける外部電源ノー
ド３と出力ノード４との間に接続され、そのゲートは入
力ノード５に接続される。ＮチャネルＭＯＳトランジス
タ２は接地電圧ＧＮＤを受ける接地ノード６と出力ノー
ド４との間に接続され、そのゲートは入力ノード５に接
続される。
【０００４】メモリセルアレイから読出されたＬ（論理
ロー）レベルの出力信号ＶＯＵＴが入力ノード５に与え
られると、ＰチャネルＭＯＳトランジスタ１がオンにな
り、ＮチャネルＭＯＳトランジスタ２がオフになり、こ
れによりＨ（論理ハイ）レベルのデータ信号ＤＱｎが出
力ノード４から出力される。
ロー）レベルの出力信号ＶＯＵＴが入力ノード５に与え
られると、ＰチャネルＭＯＳトランジスタ１がオンにな
り、ＮチャネルＭＯＳトランジスタ２がオフになり、こ
れによりＨ（論理ハイ）レベルのデータ信号ＤＱｎが出
力ノード４から出力される。
【０００５】一方、Ｈレベルの出力信号ＶＯＵＴが入力
ノード５に入力されると、上記とは逆に、ＰチャネルＭ
ＯＳトランジスタ１がオフになり、ＮチャネルＭＯＳト
ランジスタ２がオンになり、これによりＬレベルのデー
タ信号ＤＱｎが出力ノード４から出力される。
ノード５に入力されると、上記とは逆に、ＰチャネルＭ
ＯＳトランジスタ１がオフになり、ＮチャネルＭＯＳト
ランジスタ２がオンになり、これによりＬレベルのデー
タ信号ＤＱｎが出力ノード４から出力される。
【０００６】ＳＤＲＡＭは一般にコンピュータシステム
の記憶装置として用いられるため、ＣＰＵ（中央演算処
理装置）の動作周波数に応じて、さまざまな周波数の外
部クロック信号がこのＳＤＲＡＭに入力される。そのた
め、通常は、最大周波数の外部クロック信号が入力され
るとき出力バッファ回路が十分な電流を供給できるよう
に、トランジスタ１および２のサイズが設計される。
の記憶装置として用いられるため、ＣＰＵ（中央演算処
理装置）の動作周波数に応じて、さまざまな周波数の外
部クロック信号がこのＳＤＲＡＭに入力される。そのた
め、通常は、最大周波数の外部クロック信号が入力され
るとき出力バッファ回路が十分な電流を供給できるよう
に、トランジスタ１および２のサイズが設計される。
【０００７】
【発明が解決しようとする課題】しかしながら、外部ク
ロック信号の周波数が低い場合には、出力バッファ回路
の電流供給能力が大きすぎるためにデータ信号ＤＱｎが
ＨレベルまたはＬレベルに収束する前にリンギング現象
が起きるという問題があった。
ロック信号の周波数が低い場合には、出力バッファ回路
の電流供給能力が大きすぎるためにデータ信号ＤＱｎが
ＨレベルまたはＬレベルに収束する前にリンギング現象
が起きるという問題があった。
【０００８】なお、特開平２−９２０１９号公報には、
データ信号の出力端子に接続される外部回路の負荷に応
じてモードレジスタを設定し、その設定されたモードレ
ジスタに応じて出力バッファ回路の駆動能力を変化させ
る技術が開示されているが、このモードレジスタに設定
されるのは外部回路の「負荷」に応じた信号であるた
め、上記問題を解決することはできない。
データ信号の出力端子に接続される外部回路の負荷に応
じてモードレジスタを設定し、その設定されたモードレ
ジスタに応じて出力バッファ回路の駆動能力を変化させ
る技術が開示されているが、このモードレジスタに設定
されるのは外部回路の「負荷」に応じた信号であるた
め、上記問題を解決することはできない。
【０００９】この発明の目的は、外部クロック信号の周
波数が低い場合でもリンギング現象が起こらない半導体
回路装置およびその使用方法を提供することである。
波数が低い場合でもリンギング現象が起こらない半導体
回路装置およびその使用方法を提供することである。
【００１０】
【課題を解決するための手段】この発明の１つの局面に
従うと、クロック信号に同期して動作する半導体回路装
置は、出力バッファ回路と、制御回路とを備える。出力
バッファ回路は、データ信号を出力するトランジスタ素
子を含む。制御回路は、クロック信号の周波数に応じて
出力バッファ回路を制御してトランジスタ素子の電流供
給能力を変化させる。
従うと、クロック信号に同期して動作する半導体回路装
置は、出力バッファ回路と、制御回路とを備える。出力
バッファ回路は、データ信号を出力するトランジスタ素
子を含む。制御回路は、クロック信号の周波数に応じて
出力バッファ回路を制御してトランジスタ素子の電流供
給能力を変化させる。
【００１１】好ましくは、上記制御回路は、レジスタ
と、変化回路とを含む。レジスタには、所望の信号が設
定可能である。変化手段は、レジスタに設定された信号
に応答してトランジスタ素子の電流供給能力を変化させ
る。
と、変化回路とを含む。レジスタには、所望の信号が設
定可能である。変化手段は、レジスタに設定された信号
に応答してトランジスタ素子の電流供給能力を変化させ
る。
【００１２】さらに好ましくは、上記トランジスタ素子
は、第１の電源ノードと出力バッファ回路の出力ノード
との間に並列に接続された複数の第１導電型トランジス
タを含む。上記変化回路は、レジスタに設定された信号
に応答して複数の第１導電型トランジスタを選択的に活
性化する活性化回路を含む。上記出力バッファ回路はさ
らに、第２の電源ノードと出力ノードとの間に接続され
た第２導電型トランジスタを含む。
は、第１の電源ノードと出力バッファ回路の出力ノード
との間に並列に接続された複数の第１導電型トランジス
タを含む。上記変化回路は、レジスタに設定された信号
に応答して複数の第１導電型トランジスタを選択的に活
性化する活性化回路を含む。上記出力バッファ回路はさ
らに、第２の電源ノードと出力ノードとの間に接続され
た第２導電型トランジスタを含む。
【００１３】好ましくは、上記制御回路は、検出回路
と、変化回路とを含む。検出回路は、クロック信号の周
波数を検出しかつその検出された周波数に応じて制御信
号を出力する。変化回路は、検出回路から出力された制
御信号に応答してトランジスタ素子の電流供給能力を変
化させる。
と、変化回路とを含む。検出回路は、クロック信号の周
波数を検出しかつその検出された周波数に応じて制御信
号を出力する。変化回路は、検出回路から出力された制
御信号に応答してトランジスタ素子の電流供給能力を変
化させる。
【００１４】さらに好ましくは、上記トランジスタ素子
は、第１の電源ノードと出力バッファ回路の出力ノード
との間に並列に接続された複数の第１導電型トランジス
タを含む。上記変化回路は、検出回路から出力された制
御信号に応答して複数の第１導電型トランジスタを選択
的に活性化する活性化回路を含む。上記出力バッファ回
路はさらに、第２の電源ノードと出力ノードとの間に接
続された第２導電型トランジスタを含む。
は、第１の電源ノードと出力バッファ回路の出力ノード
との間に並列に接続された複数の第１導電型トランジス
タを含む。上記変化回路は、検出回路から出力された制
御信号に応答して複数の第１導電型トランジスタを選択
的に活性化する活性化回路を含む。上記出力バッファ回
路はさらに、第２の電源ノードと出力ノードとの間に接
続された第２導電型トランジスタを含む。
【００１５】好ましくは、上記半導体回路装置はさら
に、外部電源電圧を降圧して内部電源電圧を生成する降
圧回路を備える。上記トランジスタ素子は、第１のＰチ
ャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳ
トランジスタとを含む。第１のＰチャネルＭＯＳトラン
ジスタは、外部電源電圧を受ける外部電源ノードと出力
バッファ回路の出力ノードとの間に接続される。第２の
ＰチャネルＭＯＳトランジスタは、内部電源電圧を受け
る内部電源ノードと出力ノードとの間に接続される。上
記制御回路は、クロック信号の周波数に応じて第１また
は第２のＰチャネルＭＯＳトランジスタを活性化する。
上記出力バッファ回路はさらに、接地ノードと出力ノー
ドとの間に接続されたＮチャネルＭＯＳトランジスタを
含む。
に、外部電源電圧を降圧して内部電源電圧を生成する降
圧回路を備える。上記トランジスタ素子は、第１のＰチ
ャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳ
トランジスタとを含む。第１のＰチャネルＭＯＳトラン
ジスタは、外部電源電圧を受ける外部電源ノードと出力
バッファ回路の出力ノードとの間に接続される。第２の
ＰチャネルＭＯＳトランジスタは、内部電源電圧を受け
る内部電源ノードと出力ノードとの間に接続される。上
記制御回路は、クロック信号の周波数に応じて第１また
は第２のＰチャネルＭＯＳトランジスタを活性化する。
上記出力バッファ回路はさらに、接地ノードと出力ノー
ドとの間に接続されたＮチャネルＭＯＳトランジスタを
含む。
【００１６】この発明のもう１つの局面に従うと、クロ
ック信号に同期して動作する半導体回路装置であって、
データ信号を出力するトランジスタ素子を含む出力バッ
ファ回路と、所望の信号が設定可能なレジスタと、レジ
スタに設定された信号に応答してトランジスタ素子の電
流供給能力を変化させる変化回路とを備える半導体回路
装置の使用方法は、クロック信号の周波数に応じた信号
をレジスタに設定するステップを含む。
ック信号に同期して動作する半導体回路装置であって、
データ信号を出力するトランジスタ素子を含む出力バッ
ファ回路と、所望の信号が設定可能なレジスタと、レジ
スタに設定された信号に応答してトランジスタ素子の電
流供給能力を変化させる変化回路とを備える半導体回路
装置の使用方法は、クロック信号の周波数に応じた信号
をレジスタに設定するステップを含む。
【００１７】上記半導体回路装置においては、クロック
信号の周波数に応じて出力バッファ回路中のトランジス
タ素子の電流供給能力が変化するので、クロック信号の
周波数が低い場合はトランジスタ素子の電流供給能力も
低くなり、リンギング現象が起こり難くなる。
信号の周波数に応じて出力バッファ回路中のトランジス
タ素子の電流供給能力が変化するので、クロック信号の
周波数が低い場合はトランジスタ素子の電流供給能力も
低くなり、リンギング現象が起こり難くなる。
【００１８】また、所望の信号がレジスタに設定される
と、その設定された信号に応答してトランジスタ素子の
電流供給能力が変化するので、クロック信号の周波数が
低い場合にはその低い周波数に応じた信号をレジスタに
設定すると、リンギング現象が起こり難くなる。
と、その設定された信号に応答してトランジスタ素子の
電流供給能力が変化するので、クロック信号の周波数が
低い場合にはその低い周波数に応じた信号をレジスタに
設定すると、リンギング現象が起こり難くなる。
【００１９】また、電源ノードと出力ノードとの間に並
列に接続された複数のトランジスタがレジスタに設定さ
れた信号に応答して選択的に活性化されるので、クロッ
ク信号の周波数が低い場合にはその低い周波数に応じた
信号をレジスタに設定すれと、複数のトランジスタのう
ちいくつかが活性化され、そのため、複数のトランジス
タから構成されるトランジスタ素子の電流供給能力が低
くなる。
列に接続された複数のトランジスタがレジスタに設定さ
れた信号に応答して選択的に活性化されるので、クロッ
ク信号の周波数が低い場合にはその低い周波数に応じた
信号をレジスタに設定すれと、複数のトランジスタのう
ちいくつかが活性化され、そのため、複数のトランジス
タから構成されるトランジスタ素子の電流供給能力が低
くなる。
【００２０】また、クロック信号の周波数が検出され、
その検出された周波数に応じてトランジスタ素子の電流
供給能力が変化するので、クロック信号の周波数が低い
場合には検出されたその低い周波数に応じて自動的にト
ランジスタ素子の電流供給能力が低くなる。
その検出された周波数に応じてトランジスタ素子の電流
供給能力が変化するので、クロック信号の周波数が低い
場合には検出されたその低い周波数に応じて自動的にト
ランジスタ素子の電流供給能力が低くなる。
【００２１】また、クロック信号の周波数に応じて第１
または第２のＰチャネルＭＯＳトランジスタが活性化さ
れるので、クロック信号の周波数が低い場合には第１の
ＰチャネルＭＯＳトランジスタが不活性化されかつ第２
のＰチャネルＭＯＳトランジスタが活性化される。第２
のＰチャネルＭＯＳトランジスタは内部電源ノードに接
続されているため、外部電源ノードに接続されている第
１のＰチャネルＭＯＳトランジスタよりも電流供給能力
が低くなる。
または第２のＰチャネルＭＯＳトランジスタが活性化さ
れるので、クロック信号の周波数が低い場合には第１の
ＰチャネルＭＯＳトランジスタが不活性化されかつ第２
のＰチャネルＭＯＳトランジスタが活性化される。第２
のＰチャネルＭＯＳトランジスタは内部電源ノードに接
続されているため、外部電源ノードに接続されている第
１のＰチャネルＭＯＳトランジスタよりも電流供給能力
が低くなる。
【００２２】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
【００２３】［実施の形態１］図１は、この発明の実施
の形態１によるＳＤＲＡＭの全体構成を示すブロック図
である。図１を参照して、このＳＤＲＡＭは、４つのバ
ンク♯Ａ，♯Ｂ，♯Ｃ，♯Ｄから構成されるメモリセル
アレイ１０と、メモリセルアレイ１０から読出された出
力信号ＶＯＵＴをデータ信号ＤＱ０〜ＤＱ１５として出
力しかつ入力されたデータ信号ＤＱ０〜ＤＱ１５を入力
信号ＶＩＮとしてメモリセルアレイ１０に書込むデータ
入出力バッファ１１と、クロックイネーブル信号ＣＫＥ
に応答して活性化され、外部クロック信号ＥＣＬＫを内
部クロック信号ＩＣＬＫとして出力するクロックバッフ
ァ１２と、内部クロック信号ＩＣＬＫに応答してメモリ
セルアレイ１０およびデータ入出力バッファ１１を制御
する制御回路１３とを備える。
の形態１によるＳＤＲＡＭの全体構成を示すブロック図
である。図１を参照して、このＳＤＲＡＭは、４つのバ
ンク♯Ａ，♯Ｂ，♯Ｃ，♯Ｄから構成されるメモリセル
アレイ１０と、メモリセルアレイ１０から読出された出
力信号ＶＯＵＴをデータ信号ＤＱ０〜ＤＱ１５として出
力しかつ入力されたデータ信号ＤＱ０〜ＤＱ１５を入力
信号ＶＩＮとしてメモリセルアレイ１０に書込むデータ
入出力バッファ１１と、クロックイネーブル信号ＣＫＥ
に応答して活性化され、外部クロック信号ＥＣＬＫを内
部クロック信号ＩＣＬＫとして出力するクロックバッフ
ァ１２と、内部クロック信号ＩＣＬＫに応答してメモリ
セルアレイ１０およびデータ入出力バッファ１１を制御
する制御回路１３とを備える。
【００２４】このＳＤＲＡＭはさらに、外部アドレス信
号ＥＡ０〜ＥＡ１２を内部アドレス信号ＩＡ０〜ＩＡ１
２として出力し、かつバンク選択信号ＢＡ０およびＢＡ
１を受けるアドレスバッファ１４と、さまざまな動作モ
ードが設定可能なモードレジスタ１５と、種々の外部制
御信号（チップ選択信号／ＣＳ，行アドレスストローブ
信号／ＲＡＳ，列アドレスストローブ信号／ＣＡＳ，ラ
イトイネーブル信号／ＷＥ，入出力データマスク信号Ｄ
ＱＭ）に応答して種々の内部制御信号を生成する制御信
号バッファ１６とを備える。
号ＥＡ０〜ＥＡ１２を内部アドレス信号ＩＡ０〜ＩＡ１
２として出力し、かつバンク選択信号ＢＡ０およびＢＡ
１を受けるアドレスバッファ１４と、さまざまな動作モ
ードが設定可能なモードレジスタ１５と、種々の外部制
御信号（チップ選択信号／ＣＳ，行アドレスストローブ
信号／ＲＡＳ，列アドレスストローブ信号／ＣＡＳ，ラ
イトイネーブル信号／ＷＥ，入出力データマスク信号Ｄ
ＱＭ）に応答して種々の内部制御信号を生成する制御信
号バッファ１６とを備える。
【００２５】外部制御信号がモードレジスタ１５の設定
コマンドを表わす所定のタイミングで入力されると、こ
のＳＤＲＡＭはレジスタ設定モードになり、制御回路１
３はアドレスバッファ１４から与えられる内部アドレス
信号ＩＡ０〜ＩＡ１２をモードレジスタ１５に設定す
る。したがって、このモードレジスタ１５には所望の信
号を設定することが可能である。
コマンドを表わす所定のタイミングで入力されると、こ
のＳＤＲＡＭはレジスタ設定モードになり、制御回路１
３はアドレスバッファ１４から与えられる内部アドレス
信号ＩＡ０〜ＩＡ１２をモードレジスタ１５に設定す
る。したがって、このモードレジスタ１５には所望の信
号を設定することが可能である。
【００２６】制御回路１３は、図２に示されるように、
コマンドデコーダ１３１と、インバータ１３２と、１３
個のクロックドインバータ１３３と、１３個のラッチ回
路１３４とを含む。
コマンドデコーダ１３１と、インバータ１３２と、１３
個のクロックドインバータ１３３と、１３個のラッチ回
路１３４とを含む。
【００２７】コマンドデコーダ１３１は、制御信号バッ
ファ１６を介して外部から入力されるコマンド（制御信
号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭの入力
タイミングで表わされる）をデコードし、種々の制御信
号を出力する。ここで、モードレジスタ１５の設定コマ
ンドを表わす所定のタイミングで制御信号が入力される
と、コマンドデコーダ１３１は出力制御信号の１つであ
るモード設定信号／ＭＳＥＴをＬレベルに活性化する。
このモード設定信号／ＭＳＥＴは１３個のクロックドイ
ンバータ１３３に共通に与えられ、また、インバータ１
３２から出力されるモード設定信号ＭＳＥＴ（モード設
定信号／ＭＳＥＴの反転信号）もまた１３個のクロック
ドインバータ１３３に共通に与えられる。
ファ１６を介して外部から入力されるコマンド（制御信
号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭの入力
タイミングで表わされる）をデコードし、種々の制御信
号を出力する。ここで、モードレジスタ１５の設定コマ
ンドを表わす所定のタイミングで制御信号が入力される
と、コマンドデコーダ１３１は出力制御信号の１つであ
るモード設定信号／ＭＳＥＴをＬレベルに活性化する。
このモード設定信号／ＭＳＥＴは１３個のクロックドイ
ンバータ１３３に共通に与えられ、また、インバータ１
３２から出力されるモード設定信号ＭＳＥＴ（モード設
定信号／ＭＳＥＴの反転信号）もまた１３個のクロック
ドインバータ１３３に共通に与えられる。
【００２８】各クロックドインバータ１３３は、モード
設定信号／ＭＳＥＴがＬレベルでありかつモード設定信
号ＭＳＥＴがＨレベルであるとき活性化され、アドレス
バッファ１４から与えられる内部アドレス信号ＩＡ０〜
ＩＡ１２のうち対応する１ビットの信号を反転して対応
するラッチ回路１３４に伝達する。
設定信号／ＭＳＥＴがＬレベルでありかつモード設定信
号ＭＳＥＴがＨレベルであるとき活性化され、アドレス
バッファ１４から与えられる内部アドレス信号ＩＡ０〜
ＩＡ１２のうち対応する１ビットの信号を反転して対応
するラッチ回路１３４に伝達する。
【００２９】各ラッチ回路１３４は２つのインバータ１
３４ａ，１３４ｂから構成され、対応するクロックドイ
ンバータ１３３からの反転された１ビットの内部アドレ
ス信号をラッチし、そのラッチされた信号をモードレジ
スタ１５中の対応するビットに供給する。したがって、
１３ビットの内部アドレス信号ＩＡ０〜ＩＡ１２は１３
ビットのモードアドレス信号ＭＡ０〜ＭＡ１２としてモ
ードレジスタ１５に設定される。
３４ａ，１３４ｂから構成され、対応するクロックドイ
ンバータ１３３からの反転された１ビットの内部アドレ
ス信号をラッチし、そのラッチされた信号をモードレジ
スタ１５中の対応するビットに供給する。したがって、
１３ビットの内部アドレス信号ＩＡ０〜ＩＡ１２は１３
ビットのモードアドレス信号ＭＡ０〜ＭＡ１２としてモ
ードレジスタ１５に設定される。
【００３０】このモードレジスタ１５には種々の動作モ
ードが設定可能である。一般に、バーストレングスを決
定するためのモードアドレス信号ＭＡ０〜ＭＡ２は第０
〜第２ビットに設定される。また、シーケンシャル方
式、インタリーブ方式などのバーストタイプを決定する
ためのモードアドレス信号（図示せず）は第３ビットに
設定される。また、列アドレスストローブ信号／ＣＡＳ
のレイテンシを決定するためのモードアドレス信号（図
示せず）は第４〜第６のビットに設定される。
ードが設定可能である。一般に、バーストレングスを決
定するためのモードアドレス信号ＭＡ０〜ＭＡ２は第０
〜第２ビットに設定される。また、シーケンシャル方
式、インタリーブ方式などのバーストタイプを決定する
ためのモードアドレス信号（図示せず）は第３ビットに
設定される。また、列アドレスストローブ信号／ＣＡＳ
のレイテンシを決定するためのモードアドレス信号（図
示せず）は第４〜第６のビットに設定される。
【００３１】通常のモードレジスタの第７および第８ビ
ットは使用されていないが、このモードレジスタ１５の
第７および第８ビットにはクロックモードを決定するた
めのモードアドレス信号ＭＡ７およびＭＡ８が設定され
る。
ットは使用されていないが、このモードレジスタ１５の
第７および第８ビットにはクロックモードを決定するた
めのモードアドレス信号ＭＡ７およびＭＡ８が設定され
る。
【００３２】次の表１は、モードアドレス信号ＭＡ７，
ＭＡ８と外部クロック信号ＥＣＬＫの周波数との関係を
示す真理値表である。
ＭＡ８と外部クロック信号ＥＣＬＫの周波数との関係を
示す真理値表である。
【００３３】
【表１】
【００３４】表１に示されるように、外部クロック信号
ＥＣＬＫの周波数が８３ＭＨｚ未満の場合はモードアド
レス信号ＭＡ７として「０」が設定され、モードアドレ
ス信号ＭＡ８として「０」が設定される。また、外部ク
ロック信号ＥＣＬＫの周波数が８３ＭＨｚ以上９０ＭＨ
ｚ未満の場合は、モードアドレス信号ＭＡ７として
「１」が設定され、モードアドレス信号ＭＡ８として
「０」が設定される。また、外部クロック信号ＥＣＬＫ
の周波数が９０ＭＨｚ以上１２５ＭＨｚ未満の場合は、
モードアドレス信号ＭＡ７として「０」が設定され、モ
ードアドレス信号ＭＡ８として「１」が設定される。ま
た、外部クロック信号ＥＣＬＫの周波数が１２５ＭＨｚ
以上の場合は、モードアドレス信号ＭＡ７として「１」
が設定され、モードアドレス信号ＭＡ８として「１」が
設定される。
ＥＣＬＫの周波数が８３ＭＨｚ未満の場合はモードアド
レス信号ＭＡ７として「０」が設定され、モードアドレ
ス信号ＭＡ８として「０」が設定される。また、外部ク
ロック信号ＥＣＬＫの周波数が８３ＭＨｚ以上９０ＭＨ
ｚ未満の場合は、モードアドレス信号ＭＡ７として
「１」が設定され、モードアドレス信号ＭＡ８として
「０」が設定される。また、外部クロック信号ＥＣＬＫ
の周波数が９０ＭＨｚ以上１２５ＭＨｚ未満の場合は、
モードアドレス信号ＭＡ７として「０」が設定され、モ
ードアドレス信号ＭＡ８として「１」が設定される。ま
た、外部クロック信号ＥＣＬＫの周波数が１２５ＭＨｚ
以上の場合は、モードアドレス信号ＭＡ７として「１」
が設定され、モードアドレス信号ＭＡ８として「１」が
設定される。
【００３５】データ入出力バッファ１１は、１６個の図
３に示されるようなＣＭＯＳ型インバータを含み、１６
ビットの出力信号ＶＯＵＴを反転させて１６ビットのデ
ータ信号ＤＱ０〜ＤＱ１５を出力する。このようなイン
バータの各々は、３つのＰチャネルＭＯＳトランジスタ
１，１１１，１１２により形成されるトランジスタ素子
１１０と、ＮチャネルＭＯＳトランジスタ２と、１ビッ
トの出力信号ＶＯＵＴを反転させて１ビットの出力信号
／ＶＯＵＴを出力するインバータ１１３とを含む。
３に示されるようなＣＭＯＳ型インバータを含み、１６
ビットの出力信号ＶＯＵＴを反転させて１６ビットのデ
ータ信号ＤＱ０〜ＤＱ１５を出力する。このようなイン
バータの各々は、３つのＰチャネルＭＯＳトランジスタ
１，１１１，１１２により形成されるトランジスタ素子
１１０と、ＮチャネルＭＯＳトランジスタ２と、１ビッ
トの出力信号ＶＯＵＴを反転させて１ビットの出力信号
／ＶＯＵＴを出力するインバータ１１３とを含む。
【００３６】ＰチャネルＭＯＳトランジスタ１，１１
２，１１１は、外部電源電圧ＥＶＣＣを受ける外部電源
ノード３と出力ノード４との間に並列に接続される。Ｎ
チャネルＭＯＳトランジスタは、接地電圧ＧＮＤを受け
る接地ノード６と出力ノード４との間に接続される。出
力信号ＶＯＵＴは、ＰチャネルＭＯＳトランジスタ１お
よびＮチャネルＭＯＳトランジスタ２のゲートに与えら
れる。ここで、ＰチャネルＭＯＳトランジスタ１１１の
サイズ（より具体的にはゲート幅）は、ＰチャネルＭＯ
Ｓトランジスタ１１２のサイズよりも大きくなるように
設計されている。
２，１１１は、外部電源電圧ＥＶＣＣを受ける外部電源
ノード３と出力ノード４との間に並列に接続される。Ｎ
チャネルＭＯＳトランジスタは、接地電圧ＧＮＤを受け
る接地ノード６と出力ノード４との間に接続される。出
力信号ＶＯＵＴは、ＰチャネルＭＯＳトランジスタ１お
よびＮチャネルＭＯＳトランジスタ２のゲートに与えら
れる。ここで、ＰチャネルＭＯＳトランジスタ１１１の
サイズ（より具体的にはゲート幅）は、ＰチャネルＭＯ
Ｓトランジスタ１１２のサイズよりも大きくなるように
設計されている。
【００３７】このＳＤＲＡＭはさらに、モードレジスタ
に設定されたモードアドレス信号ＭＡ７，ＭＡ８に応答
してトランジスタ素子１１０の電流供給能力を変化させ
るため、２つのＮＡＮＤ回路１７，１８を備える。ＮＡ
ＮＤ回路１７はインバータ１１３からの出力信号／ＶＯ
ＵＴおよびモードレジスタ１５からのモードアドレス信
号ＭＡ８を受け、ＮＡＮＤ回路１７の出力信号はＰチャ
ネルＭＯＳトランジスタ１１１のゲートに与えられる。
ＮＡＮＤ回路１８はインバータ１１３からの出力信号／
ＶＯＵＴおよびモードレジスタ１５からのモードアドレ
ス信号ＭＡ７を受け、ＮＡＮＤ回路１８の出力信号はＰ
チャネルＭＯＳトランジスタ１１２のゲートに与えられ
る。
に設定されたモードアドレス信号ＭＡ７，ＭＡ８に応答
してトランジスタ素子１１０の電流供給能力を変化させ
るため、２つのＮＡＮＤ回路１７，１８を備える。ＮＡ
ＮＤ回路１７はインバータ１１３からの出力信号／ＶＯ
ＵＴおよびモードレジスタ１５からのモードアドレス信
号ＭＡ８を受け、ＮＡＮＤ回路１７の出力信号はＰチャ
ネルＭＯＳトランジスタ１１１のゲートに与えられる。
ＮＡＮＤ回路１８はインバータ１１３からの出力信号／
ＶＯＵＴおよびモードレジスタ１５からのモードアドレ
ス信号ＭＡ７を受け、ＮＡＮＤ回路１８の出力信号はＰ
チャネルＭＯＳトランジスタ１１２のゲートに与えられ
る。
【００３８】したがって、モードアドレス信号ＭＡ８お
よびＭＡ７の両方がＬレベルの場合（外部クロック信号
ＥＣＬＫの周波数が８３ＭＨｚ未満の場合）は、Ｐチャ
ネルＭＯＳトランジスタ１１１および１１２の両方がオ
フになり不活性化され、ＰチャネルＭＯＳトランジスタ
１が活性化される。また、モードアドレス信号ＭＡ８が
Ｌレベルでありかつモードアドレス信号ＭＡ７がＨレベ
ルの場合（外部クロック信号ＥＣＬＫの周波数が８３〜
９０ＭＨｚの場合）は、ＰチャネルＭＯＳトランジスタ
１１１がオフになり不活性化され、ＰチャネルＭＯＳト
ランジスタ１１０および１１２が活性化される。また、
モードアドレス信号ＭＡ８がＨレベルでありかつモード
アドレス信号ＭＡ７がＬレベルの場合（外部クロック信
号ＥＣＬＫの周波数が９０〜１２５ＭＨｚの場合）は、
ＰチャネルＭＯＳトランジスタ１１２がオフになり不活
性化され、ＰチャネルＭＯＳトランジスタ１１０および
１１１が活性化される。また、モードアドレス信号ＭＡ
８およびＭＡ７の両方がＨレベルの場合（外部クロック
信号ＥＣＬＫの周波数が１２５ＭＨｚ以上の場合）は、
すべてのＰチャネルＭＯＳトランジスタ１，１１１，１
１２が活性化される。
よびＭＡ７の両方がＬレベルの場合（外部クロック信号
ＥＣＬＫの周波数が８３ＭＨｚ未満の場合）は、Ｐチャ
ネルＭＯＳトランジスタ１１１および１１２の両方がオ
フになり不活性化され、ＰチャネルＭＯＳトランジスタ
１が活性化される。また、モードアドレス信号ＭＡ８が
Ｌレベルでありかつモードアドレス信号ＭＡ７がＨレベ
ルの場合（外部クロック信号ＥＣＬＫの周波数が８３〜
９０ＭＨｚの場合）は、ＰチャネルＭＯＳトランジスタ
１１１がオフになり不活性化され、ＰチャネルＭＯＳト
ランジスタ１１０および１１２が活性化される。また、
モードアドレス信号ＭＡ８がＨレベルでありかつモード
アドレス信号ＭＡ７がＬレベルの場合（外部クロック信
号ＥＣＬＫの周波数が９０〜１２５ＭＨｚの場合）は、
ＰチャネルＭＯＳトランジスタ１１２がオフになり不活
性化され、ＰチャネルＭＯＳトランジスタ１１０および
１１１が活性化される。また、モードアドレス信号ＭＡ
８およびＭＡ７の両方がＨレベルの場合（外部クロック
信号ＥＣＬＫの周波数が１２５ＭＨｚ以上の場合）は、
すべてのＰチャネルＭＯＳトランジスタ１，１１１，１
１２が活性化される。
【００３９】ここで、ＰチャネルＭＯＳトランジスタ１
１１のサイズはＰチャネルＭＯＳトランジスタ１１２の
サイズよりも大きいため、外部クロック信号ＥＣＬＫの
周波数が高くなるにつれてトランジスタ素子１１０の電
流供給能力も高くなる。すなわち、この実施の形態１に
おいては、モードレジスタ１５およびＮＡＮＤ回路１
７，１８が、トランジスタ素子１１０の実効的なサイズ
（より具体的には実効的なゲート幅）を外部クロック信
号ＥＣＬＫの周波数に応じて変化させることによりその
電流供給能力を変化させている。
１１のサイズはＰチャネルＭＯＳトランジスタ１１２の
サイズよりも大きいため、外部クロック信号ＥＣＬＫの
周波数が高くなるにつれてトランジスタ素子１１０の電
流供給能力も高くなる。すなわち、この実施の形態１に
おいては、モードレジスタ１５およびＮＡＮＤ回路１
７，１８が、トランジスタ素子１１０の実効的なサイズ
（より具体的には実効的なゲート幅）を外部クロック信
号ＥＣＬＫの周波数に応じて変化させることによりその
電流供給能力を変化させている。
【００４０】次に、上記のように構成されたＳＤＲＡＭ
の動作を図４に示されたタイミングチャートを参照して
説明する。
の動作を図４に示されたタイミングチャートを参照して
説明する。
【００４１】外部クロック信号ＥＣＬＫがＬレベルから
Ｈレベルに立上がるとき、チップ選択信号／ＣＳ、行ア
ドレスストローブ信号／ＲＡＳ、およびライトイネーブ
ル信号／ＷＥがＬレベルであり、かつ列アドレスストロ
ーブ信号／ＣＡＳがＨレベルであれば、このタイミング
はモード設定コマンドを意味するので、コマンドデコー
ダ１３１はモード設定信号／ＭＳＥＴをＬレベルに活性
化する。このＬレベルのモード設定信号／ＭＳＥＴに応
答してクロックドインバータ１３３が活性化されるた
め、このとき、アドレスバッファ１４から与えられる内
部アドレス信号ＩＡｎ（ｎ＝０〜１２）がモードアドレ
ス信号ＭＡｎ（ｎ＝０〜１２）としてモードレジスタ１
５に設定される。
Ｈレベルに立上がるとき、チップ選択信号／ＣＳ、行ア
ドレスストローブ信号／ＲＡＳ、およびライトイネーブ
ル信号／ＷＥがＬレベルであり、かつ列アドレスストロ
ーブ信号／ＣＡＳがＨレベルであれば、このタイミング
はモード設定コマンドを意味するので、コマンドデコー
ダ１３１はモード設定信号／ＭＳＥＴをＬレベルに活性
化する。このＬレベルのモード設定信号／ＭＳＥＴに応
答してクロックドインバータ１３３が活性化されるた
め、このとき、アドレスバッファ１４から与えられる内
部アドレス信号ＩＡｎ（ｎ＝０〜１２）がモードアドレ
ス信号ＭＡｎ（ｎ＝０〜１２）としてモードレジスタ１
５に設定される。
【００４２】外部クロック信号ＥＣＬＫの周波数が８３
ＭＨｚ未満の場合は、外部アドレス信号ＩＡ８およびＩ
Ａ７がいずれもＬレベルにされ、これによりモードアド
レス信号ＭＡ８およびＭＡ７がいずれもＬレベルに設定
される。また、外部クロック信号ＥＣＬＫの周波数が８
３〜９０ＭＨｚの場合は、内部アドレス信号ＩＡ８がＬ
レベルにされかつ内部アドレス信号ＩＡ７がＨレベルに
され、これによりモードアドレス信号ＭＡ８がＬレベル
に設定されかつモードアドレス信号ＭＡ７がＨレベルに
設定される。また、外部クロック信号ＥＣＬＫの周波数
が９０〜１２５ＭＨｚの場合は、内部アドレス信号ＩＡ
８がＨレベルにされかつ内部アドレス信号ＩＡ７がＬレ
ベルにされ、これによりモードアドレス信号ＭＡ８がＨ
レベルに設定されかつモードアドレス信号ＭＡ７がＬレ
ベルに設定される。また、外部クロック信号ＥＣＬＫの
周波数が１２５ＭＨｚ以上の場合は、内部アドレス信号
ＩＡ８およびＩＡ７がいずれもＨレベルにされ、これに
よりモードアドレス信号ＭＡ８およびＭＡ７がいずれも
Ｈレベルに設定される。
ＭＨｚ未満の場合は、外部アドレス信号ＩＡ８およびＩ
Ａ７がいずれもＬレベルにされ、これによりモードアド
レス信号ＭＡ８およびＭＡ７がいずれもＬレベルに設定
される。また、外部クロック信号ＥＣＬＫの周波数が８
３〜９０ＭＨｚの場合は、内部アドレス信号ＩＡ８がＬ
レベルにされかつ内部アドレス信号ＩＡ７がＨレベルに
され、これによりモードアドレス信号ＭＡ８がＬレベル
に設定されかつモードアドレス信号ＭＡ７がＨレベルに
設定される。また、外部クロック信号ＥＣＬＫの周波数
が９０〜１２５ＭＨｚの場合は、内部アドレス信号ＩＡ
８がＨレベルにされかつ内部アドレス信号ＩＡ７がＬレ
ベルにされ、これによりモードアドレス信号ＭＡ８がＨ
レベルに設定されかつモードアドレス信号ＭＡ７がＬレ
ベルに設定される。また、外部クロック信号ＥＣＬＫの
周波数が１２５ＭＨｚ以上の場合は、内部アドレス信号
ＩＡ８およびＩＡ７がいずれもＨレベルにされ、これに
よりモードアドレス信号ＭＡ８およびＭＡ７がいずれも
Ｈレベルに設定される。
【００４３】モードアドレス信号ＭＡ８およびＭＡ７が
いずれもＬレベルに設定された場合（外部クロック信号
ＥＣＬＫの周波数が８３ＭＨｚ未満の場合）は、Ｐチャ
ネルＭＯＳトランジスタ１が活性化され、ＰチャネルＭ
ＯＳトランジスタ１１１および１１２が不活性化され
る。また、モードアドレス信号ＭＡ８がＬレベルに設定
されかつモードアドレス信号ＭＡ７がＨレベルに設定さ
れた場合（外部クロック信号ＥＣＬＫの周波数が８３〜
９０ＭＨｚの場合）は、ＰチャネルＭＯＳトランジスタ
１および１１２が活性化され、ＰチャネルＭＯＳトラン
ジスタ１１１が不活性化される。また、モードアドレス
信号ＭＡ８がＨレベルに設定されかつモードアドレス信
号ＭＡ７がＬレベルに設定された場合（外部クロック信
号ＥＣＬＫの周波数が９０〜１２５ＭＨｚの場合）は、
ＰチャネルＭＯＳトランジスタ１および１１１が活性化
され、ＰチャネルＭＯＳトランジスタ１１２が不活性化
される。また、モードアドレス信号ＭＡ８およびＭＡ７
がいずれもＨレベルに設定された場合（外部クロック信
号ＥＣＬＫの周波数が１２５ＭＨｚ以上の場合）は、す
べてのＰチャネルＭＯＳトランジスタ１，１１１，１１
２が活性化される。
いずれもＬレベルに設定された場合（外部クロック信号
ＥＣＬＫの周波数が８３ＭＨｚ未満の場合）は、Ｐチャ
ネルＭＯＳトランジスタ１が活性化され、ＰチャネルＭ
ＯＳトランジスタ１１１および１１２が不活性化され
る。また、モードアドレス信号ＭＡ８がＬレベルに設定
されかつモードアドレス信号ＭＡ７がＨレベルに設定さ
れた場合（外部クロック信号ＥＣＬＫの周波数が８３〜
９０ＭＨｚの場合）は、ＰチャネルＭＯＳトランジスタ
１および１１２が活性化され、ＰチャネルＭＯＳトラン
ジスタ１１１が不活性化される。また、モードアドレス
信号ＭＡ８がＨレベルに設定されかつモードアドレス信
号ＭＡ７がＬレベルに設定された場合（外部クロック信
号ＥＣＬＫの周波数が９０〜１２５ＭＨｚの場合）は、
ＰチャネルＭＯＳトランジスタ１および１１１が活性化
され、ＰチャネルＭＯＳトランジスタ１１２が不活性化
される。また、モードアドレス信号ＭＡ８およびＭＡ７
がいずれもＨレベルに設定された場合（外部クロック信
号ＥＣＬＫの周波数が１２５ＭＨｚ以上の場合）は、す
べてのＰチャネルＭＯＳトランジスタ１，１１１，１１
２が活性化される。
【００４４】ＰチャネルＭＯＳトランジスタ１１１のサ
イズはＰチャネルＭＯＳトランジスタ１１２よりも大き
いので、外部クロック信号ＥＣＬＫの周波数が高くなる
につれてトランジスタ素子１１０の電流供給能力も高く
なる。そのため、外部クロック信号ＥＣＬＫの周波数が
１２５ＭＨｚ以上のように高い場合は、トランジスタ素
子１１０が十分な電流を出力ノード４に供給するため、
この出力バッファ回路１１から出力されるデータ信号Ｄ
Ｑ０〜ＤＱ１５はその高い周波数の外部クロック信号Ｅ
ＣＬＫに十分に追従することができる。一方、外部クロ
ック信号ＥＣＬＫの周波数が８３ＭＨｚ未満のように低
い場合は、トランジスタ素子１１０の電流供給能力が低
くなるため、この出力バッファ回路１１から出力される
データ信号ＤＱ０〜ＤＱ１５中にリンギング現象が起こ
り難くなる。
イズはＰチャネルＭＯＳトランジスタ１１２よりも大き
いので、外部クロック信号ＥＣＬＫの周波数が高くなる
につれてトランジスタ素子１１０の電流供給能力も高く
なる。そのため、外部クロック信号ＥＣＬＫの周波数が
１２５ＭＨｚ以上のように高い場合は、トランジスタ素
子１１０が十分な電流を出力ノード４に供給するため、
この出力バッファ回路１１から出力されるデータ信号Ｄ
Ｑ０〜ＤＱ１５はその高い周波数の外部クロック信号Ｅ
ＣＬＫに十分に追従することができる。一方、外部クロ
ック信号ＥＣＬＫの周波数が８３ＭＨｚ未満のように低
い場合は、トランジスタ素子１１０の電流供給能力が低
くなるため、この出力バッファ回路１１から出力される
データ信号ＤＱ０〜ＤＱ１５中にリンギング現象が起こ
り難くなる。
【００４５】以上のようにこの実施の形態１によれば、
外部クロック信号に応じた信号がモードレジスタ１５に
設定され、その設定された信号に応じてＰチャネルＭＯ
Ｓトランジスタ１，１１１，１１２が選択的に活性化さ
れているため、トランジスタ素子１１０の電流供給能力
は外部クロック信号ＥＣＬＫの周波数に応じて変化す
る。そのため、外部クロック信号ＥＣＬＫの周波数が８
３ＭＨｚ未満のように低い場合でも、データ信号ＤＱ０
〜ＤＱ１５にリンギング現象が起こり難くなる。その結
果、消費電力も低減される。
外部クロック信号に応じた信号がモードレジスタ１５に
設定され、その設定された信号に応じてＰチャネルＭＯ
Ｓトランジスタ１，１１１，１１２が選択的に活性化さ
れているため、トランジスタ素子１１０の電流供給能力
は外部クロック信号ＥＣＬＫの周波数に応じて変化す
る。そのため、外部クロック信号ＥＣＬＫの周波数が８
３ＭＨｚ未満のように低い場合でも、データ信号ＤＱ０
〜ＤＱ１５にリンギング現象が起こり難くなる。その結
果、消費電力も低減される。
【００４６】［実施の形態２］図５は、この発明の実施
の形態２によるＳＤＲＡＭにおける主要部分の構成を示
すブロック図である。図５を参照して、このＳＤＲＡＭ
は、図１に示されたモードレジスタ１５に代えて、クロ
ックバッファ１２からの内部クロック信号ＩＣＬＫの周
波数を検出しかつその検出された周波数に応じて制御信
号ＣＬＫＨおよびそれと相補的な制御信号／ＣＬＫＨを
出力するクロック周波数検出器２０を備える。このクロ
ック周波数検出器２０は、内部クロック信号ＩＣＬＫの
周波数を内部で生成された基準クロック信号の周波数と
比較し、内部クロック信号ＩＣＬＫの周波数が基準クロ
ック信号の周波数よりも高い場合はＨレベルの制御信号
ＣＬＫＨを出力しかつＬレベルの制御信号／ＣＬＫＨを
出力し、逆に、内部クロック信号ＩＣＬＫの周波数が基
準クロック信号の周波数よりも低い場合はＬレベルの制
御信号ＣＬＫＨを出力しかつＨレベルの制御信号／ＣＬ
ＫＨを出力する。なお、このクロック周波数検出器２０
の具体的な回路構成およびその動作は後に図７および図
８を参照して詳しく説明する。
の形態２によるＳＤＲＡＭにおける主要部分の構成を示
すブロック図である。図５を参照して、このＳＤＲＡＭ
は、図１に示されたモードレジスタ１５に代えて、クロ
ックバッファ１２からの内部クロック信号ＩＣＬＫの周
波数を検出しかつその検出された周波数に応じて制御信
号ＣＬＫＨおよびそれと相補的な制御信号／ＣＬＫＨを
出力するクロック周波数検出器２０を備える。このクロ
ック周波数検出器２０は、内部クロック信号ＩＣＬＫの
周波数を内部で生成された基準クロック信号の周波数と
比較し、内部クロック信号ＩＣＬＫの周波数が基準クロ
ック信号の周波数よりも高い場合はＨレベルの制御信号
ＣＬＫＨを出力しかつＬレベルの制御信号／ＣＬＫＨを
出力し、逆に、内部クロック信号ＩＣＬＫの周波数が基
準クロック信号の周波数よりも低い場合はＬレベルの制
御信号ＣＬＫＨを出力しかつＨレベルの制御信号／ＣＬ
ＫＨを出力する。なお、このクロック周波数検出器２０
の具体的な回路構成およびその動作は後に図７および図
８を参照して詳しく説明する。
【００４７】図６は、この実施の形態２によるＳＤＲＡ
Ｍにおけるデータ入出力バッファに含まれる各ＣＭＯＳ
型インバータの構成を示す回路図である。図６を参照し
て、このインバータ１０のトランジスタ素子１１４は図
３に示されたトランジスタ素子１１０と異なり２つのＰ
チャネルＭＯＳトランジスタ１，１１５を含む。２つの
ＰチャネルＭＯＳトランジスタ１，１１５は、外部電源
ノード３と出力ノード４との間に並列に接続される。
Ｍにおけるデータ入出力バッファに含まれる各ＣＭＯＳ
型インバータの構成を示す回路図である。図６を参照し
て、このインバータ１０のトランジスタ素子１１４は図
３に示されたトランジスタ素子１１０と異なり２つのＰ
チャネルＭＯＳトランジスタ１，１１５を含む。２つの
ＰチャネルＭＯＳトランジスタ１，１１５は、外部電源
ノード３と出力ノード４との間に並列に接続される。
【００４８】このＳＤＲＡＭは、クロック周波数検出器
２０から出力された制御信号ＣＬＫＨおよび／ＣＬＫＨ
に応答してトランジスタ素子１１４の電流供給能力を変
化させるために、トランスファゲート２１と、Ｐチャネ
ルＭＯＳトランジスタ２２とを含む。トランスファゲー
ト２１は、制御信号ＣＬＫＨがＨレベルでかつ制御信号
／ＣＬＫＨがＬレベルのときオンになり、メモリセルア
レイから読出された出力信号ＶＯＵＴをＰチャネルＭＯ
Ｓトランジスタ１１５のゲートに供給する。Ｐチャネル
ＭＯＳトランジスタ２２は、外部電源ノード３とＰチャ
ネルＭＯＳトランジスタ１１５のゲートとの間に接続さ
れ、Ｌレベルの制御信号ＣＬＫＨに応答してオンにな
る。
２０から出力された制御信号ＣＬＫＨおよび／ＣＬＫＨ
に応答してトランジスタ素子１１４の電流供給能力を変
化させるために、トランスファゲート２１と、Ｐチャネ
ルＭＯＳトランジスタ２２とを含む。トランスファゲー
ト２１は、制御信号ＣＬＫＨがＨレベルでかつ制御信号
／ＣＬＫＨがＬレベルのときオンになり、メモリセルア
レイから読出された出力信号ＶＯＵＴをＰチャネルＭＯ
Ｓトランジスタ１１５のゲートに供給する。Ｐチャネル
ＭＯＳトランジスタ２２は、外部電源ノード３とＰチャ
ネルＭＯＳトランジスタ１１５のゲートとの間に接続さ
れ、Ｌレベルの制御信号ＣＬＫＨに応答してオンにな
る。
【００４９】したがって、制御信号ＣＬＫＨがＨレベル
でかつ制御信号／ＣＬＫＨがＬレベルの場合（内部クロ
ック信号ＩＣＬＫの周波数が高い場合）は、両方のＰチ
ャネルＭＯＳトランジスタ１および１１５が活性化さ
れ、これによりトランジスタ素子１１４の電流供給能力
が高くなる。逆に、制御信号ＣＬＫＨがＬレベルでかつ
制御信号／ＣＬＫＨがＨレベルの場合（内部クロック信
号ＩＣＬＫの周波数が低い場合）は、ＰチャネルＭＯＳ
トランジスタ１が活性化され、ＰチャネルＭＯＳトラン
ジスタ１１５が不活性化される。このとき、Ｐチャネル
ＭＯＳトランジスタ１１５のゲートはトランスファゲー
ト２１によって入力ノード５から切り離されるが、Ｐチ
ャネルＭＯＳトランジスタ２２がオンになるので、フロ
ーティング状態ではなくＨレベルになり、その結果、こ
のトランジスタ素子１１４の電流供給能力は低くなる。
でかつ制御信号／ＣＬＫＨがＬレベルの場合（内部クロ
ック信号ＩＣＬＫの周波数が高い場合）は、両方のＰチ
ャネルＭＯＳトランジスタ１および１１５が活性化さ
れ、これによりトランジスタ素子１１４の電流供給能力
が高くなる。逆に、制御信号ＣＬＫＨがＬレベルでかつ
制御信号／ＣＬＫＨがＨレベルの場合（内部クロック信
号ＩＣＬＫの周波数が低い場合）は、ＰチャネルＭＯＳ
トランジスタ１が活性化され、ＰチャネルＭＯＳトラン
ジスタ１１５が不活性化される。このとき、Ｐチャネル
ＭＯＳトランジスタ１１５のゲートはトランスファゲー
ト２１によって入力ノード５から切り離されるが、Ｐチ
ャネルＭＯＳトランジスタ２２がオンになるので、フロ
ーティング状態ではなくＨレベルになり、その結果、こ
のトランジスタ素子１１４の電流供給能力は低くなる。
【００５０】したがって、この実施の形態２において
は、クロック周波数検出器２０およびトランスファゲー
ト２１が、外部クロック信号ＥＣＬＫの周波数に応じて
出力バッファ回路を制御してトランジスタ素子１１４の
電流供給能力を変化させている。
は、クロック周波数検出器２０およびトランスファゲー
ト２１が、外部クロック信号ＥＣＬＫの周波数に応じて
出力バッファ回路を制御してトランジスタ素子１１４の
電流供給能力を変化させている。
【００５１】このように、内部クロック信号ＩＣＬＫの
周波数が高い場合はトランジスタ素子１１４の電流供給
能力が高くなるので、この出力バッファ回路から出力さ
れるデータ信号ＤＱｎはその高い周波数の内部クロック
信号ＩＣＬＫに十分に追従することができる。逆に、内
部クロック信号ＩＣＬＫの周波数が低い場合はトランジ
スタ素子１１４の電流供給能力が低くなるので、データ
信号ＤＱｎにリンギング現象が起こり難くなる。その結
果、消費電力も低減される。
周波数が高い場合はトランジスタ素子１１４の電流供給
能力が高くなるので、この出力バッファ回路から出力さ
れるデータ信号ＤＱｎはその高い周波数の内部クロック
信号ＩＣＬＫに十分に追従することができる。逆に、内
部クロック信号ＩＣＬＫの周波数が低い場合はトランジ
スタ素子１１４の電流供給能力が低くなるので、データ
信号ＤＱｎにリンギング現象が起こり難くなる。その結
果、消費電力も低減される。
【００５２】以上のようにこの実施の形態２によれば、
クロック周波数検出器２０によって内部クロック信号Ｉ
ＣＬＫの周波数が検出され、その検出された周波数に応
じてＰチャネルＭＯＳトランジスタ１および１１５が選
択的に活性化されているため、トランジスタ素子１１４
の電流供給能力は外部クロック信号ＥＣＬＫの周波数に
応じて自動的に変化する。その結果、上記実施の形態１
のようにモードを設定する煩わしさが解消される。
クロック周波数検出器２０によって内部クロック信号Ｉ
ＣＬＫの周波数が検出され、その検出された周波数に応
じてＰチャネルＭＯＳトランジスタ１および１１５が選
択的に活性化されているため、トランジスタ素子１１４
の電流供給能力は外部クロック信号ＥＣＬＫの周波数に
応じて自動的に変化する。その結果、上記実施の形態１
のようにモードを設定する煩わしさが解消される。
【００５３】ここで、クロック周波数検出器２０の一例
を図７を参照して説明する。図７を参照して、このクロ
ック周波数検出器２０は、Ｔフリップフロップ３１と、
遅延回路３２，３３，３４と、ＮＯＲ回路３５，３６
と、インバータ回路３７〜４３と、トランスファゲート
４４とを含む。また、遅延回路３２は、ｎ（ｎは自然
数）個のＮＡＮＤ回路ＮＡ１〜ＮＡｎと、ｎ個のインバ
ータＩＮＶ１〜ＩＮＶｎとを含む。
を図７を参照して説明する。図７を参照して、このクロ
ック周波数検出器２０は、Ｔフリップフロップ３１と、
遅延回路３２，３３，３４と、ＮＯＲ回路３５，３６
と、インバータ回路３７〜４３と、トランスファゲート
４４とを含む。また、遅延回路３２は、ｎ（ｎは自然
数）個のＮＡＮＤ回路ＮＡ１〜ＮＡｎと、ｎ個のインバ
ータＩＮＶ１〜ＩＮＶｎとを含む。
【００５４】遅延回路３２において、ＮＡＮＤ回路ＮＡ
１の出力ノードはインバータＩＮＶ１の入力ノードに接
続され、インバータＩＮＶ１の出力ノードはＮＡＮＤ回
路ＮＡ２の一方の入力ノードに接続される。同様に、Ｎ
ＡＮＤ回路ＮＡ２の出力ノードはインバータＩＮＶ２の
入力ノードに接続され、インバータＩＮＶ２の出力ノー
ドはＮＡＮＤ回路ＮＡ３の一方の入力ノードに接続され
る。同様に、ｎ個のＮＡＮＤ回路とｎ個のインバータが
交互に直列に接続される。ＮＡＮＤ回路ＮＡ１の一方入
力ノードｎａはＴフリップフロップ３１の未反転出力ノ
ードＱに接続される。また、ｎ番目のインバータＩＮＶ
ｎの出力ノードはトランスファゲート４４の入力ノード
ｎｂに接続される。
１の出力ノードはインバータＩＮＶ１の入力ノードに接
続され、インバータＩＮＶ１の出力ノードはＮＡＮＤ回
路ＮＡ２の一方の入力ノードに接続される。同様に、Ｎ
ＡＮＤ回路ＮＡ２の出力ノードはインバータＩＮＶ２の
入力ノードに接続され、インバータＩＮＶ２の出力ノー
ドはＮＡＮＤ回路ＮＡ３の一方の入力ノードに接続され
る。同様に、ｎ個のＮＡＮＤ回路とｎ個のインバータが
交互に直列に接続される。ＮＡＮＤ回路ＮＡ１の一方入
力ノードｎａはＴフリップフロップ３１の未反転出力ノ
ードＱに接続される。また、ｎ番目のインバータＩＮＶ
ｎの出力ノードはトランスファゲート４４の入力ノード
ｎｂに接続される。
【００５５】一方、遅延回路３３の出力ノードはインバ
ータ３７の入力ノードに接続され、インバータ３７の出
力ノードはＮＯＲ回路３５の一方の入力ノードに接続さ
れる。遅延回路３３の入力ノードおよびＮＯＲ回路３５
の他方の入力ノードはそれぞれＮＡＮＤ回路ＮＡ１の入
力ノードｎａに接続される。同様に、遅延回路３４の出
力ノードはインバータ３８の入力ノードに接続され、イ
ンバータ３８の出力ノードはＮＯＲ回路３６の一方の入
力ノードに接続される。遅延回路３４の入力ノードおよ
びＮＯＲ回路３６の他方の入力ノードはそれぞれＮＯＲ
回路３５の出力ノードｎｃに接続される。また、ＮＯＲ
回路３６の出力ノードはインバータ３９の入力ノードｎ
ｄに接続される。インバータ３９の出力ノードには、Ｎ
ＡＮＤ回路ＮＡ１〜ＮＡｎの各他方の入力ノードが接続
される。
ータ３７の入力ノードに接続され、インバータ３７の出
力ノードはＮＯＲ回路３５の一方の入力ノードに接続さ
れる。遅延回路３３の入力ノードおよびＮＯＲ回路３５
の他方の入力ノードはそれぞれＮＡＮＤ回路ＮＡ１の入
力ノードｎａに接続される。同様に、遅延回路３４の出
力ノードはインバータ３８の入力ノードに接続され、イ
ンバータ３８の出力ノードはＮＯＲ回路３６の一方の入
力ノードに接続される。遅延回路３４の入力ノードおよ
びＮＯＲ回路３６の他方の入力ノードはそれぞれＮＯＲ
回路３５の出力ノードｎｃに接続される。また、ＮＯＲ
回路３６の出力ノードはインバータ３９の入力ノードｎ
ｄに接続される。インバータ３９の出力ノードには、Ｎ
ＡＮＤ回路ＮＡ１〜ＮＡｎの各他方の入力ノードが接続
される。
【００５６】また、ＮＡＮＤ回路３５の出力ノードｎｃ
には、トランスファゲート４４を形成するＮチャネルＭ
ＯＳトランジスタのゲートおよびインバータ４０の入力
ノードがそれぞれ接続され、インバータ４０の出力ノー
ドはトランスファゲート４４を形成するＰチャネルＭＯ
Ｓトランジスタのゲートに接続される。インバータ４１
および４２は入力および出力ノードが相互に接続されて
ラッチ回路４５を形成し、ラッチ回路４５の入力ノード
はトランスファゲート４４の出力ノードに接続され、ラ
ッチ回路４５は制御信号ＣＬＫＨを出力するとともに、
インバータ４３を介して制御信号／ＣＬＫＨを出力す
る。
には、トランスファゲート４４を形成するＮチャネルＭ
ＯＳトランジスタのゲートおよびインバータ４０の入力
ノードがそれぞれ接続され、インバータ４０の出力ノー
ドはトランスファゲート４４を形成するＰチャネルＭＯ
Ｓトランジスタのゲートに接続される。インバータ４１
および４２は入力および出力ノードが相互に接続されて
ラッチ回路４５を形成し、ラッチ回路４５の入力ノード
はトランスファゲート４４の出力ノードに接続され、ラ
ッチ回路４５は制御信号ＣＬＫＨを出力するとともに、
インバータ４３を介して制御信号／ＣＬＫＨを出力す
る。
【００５７】遅延回路３３、ＮＯＲ回路３５、およびイ
ンバータ回路３７は、単安定マルチバイブレータ４６を
形成しており、同様に、遅延回路３４、ＮＯＲ回路３
６、インバータ３８は、単安定マルチバイブレータ４７
を形成している。Ｔフリップフロップ３１の入力ノード
Ｔはクロックバッファ１２に接続されて内部クロック信
号ＩＣＬＫを受ける。Ｔフリップフロップ３１は、入力
された内部クロック信号ＩＣＬＫの立上がり時に出力信
号のレベルを反転させる回路である。
ンバータ回路３７は、単安定マルチバイブレータ４６を
形成しており、同様に、遅延回路３４、ＮＯＲ回路３
６、インバータ３８は、単安定マルチバイブレータ４７
を形成している。Ｔフリップフロップ３１の入力ノード
Ｔはクロックバッファ１２に接続されて内部クロック信
号ＩＣＬＫを受ける。Ｔフリップフロップ３１は、入力
された内部クロック信号ＩＣＬＫの立上がり時に出力信
号のレベルを反転させる回路である。
【００５８】図８は、図７に示されたクロック周波数検
出器２０の動作を示すタイミングチャートであり、この
図８を参照して、クロック周波数検出器２０の動作を説
明する。
出器２０の動作を示すタイミングチャートであり、この
図８を参照して、クロック周波数検出器２０の動作を説
明する。
【００５９】図８において、遅延回路３２による遅延時
間をτ０とし、内部クロック信号ＩＣＬＫの周期をτと
する。内部クロック信号ＩＣＬＫが立上がってＮＡＮＤ
回路ＮＡ１のノードｎａがＨレベルになり、時間τ経過
後には、ノードｎａはＬレベルになる。ノードｎａがＨ
レベルからＬレベルに立下がったことにより、ＮＯＲ回
路３５のノードｎｃにはワンショットパルス信号が発生
する。
間をτ０とし、内部クロック信号ＩＣＬＫの周期をτと
する。内部クロック信号ＩＣＬＫが立上がってＮＡＮＤ
回路ＮＡ１のノードｎａがＨレベルになり、時間τ経過
後には、ノードｎａはＬレベルになる。ノードｎａがＨ
レベルからＬレベルに立下がったことにより、ＮＯＲ回
路３５のノードｎｃにはワンショットパルス信号が発生
する。
【００６０】ここで、τ＜τ０であるとすると、ノード
ｎａのＨレベルがトランスファゲート４４のノードｎｂ
に伝わる前に、ノードｎｃにＨレベルのワンショットパ
ルスが発生し、トランスファゲート４４はオンして導通
状態になった後、オフして非導通状態になる。このた
め、ラッチ回路４５の入力はＬレベルになって、クロッ
ク周波数検出器２０からの制御信号ＣＬＫＨはＨレベル
になり、制御信号／ＣＬＫＨはＬレベルになる。一方、
τ≧τ０である場合は、ノードｎａのＨレベルがノード
ｎｂに伝わってから、ノードｎｃにＨレベルのワンショ
ットパルス信号が発生し、トランスファゲート４４はオ
ンして導通状態になった後、オフして非導通状態にな
る。このため、ラッチ回路４５の入力はＨレベルになっ
て、クロック周波数検出器２０からの制御信号ＣＬＫＨ
はＬレベルになり、制御信号／ＣＬＫＨはＨレベルにな
る。
ｎａのＨレベルがトランスファゲート４４のノードｎｂ
に伝わる前に、ノードｎｃにＨレベルのワンショットパ
ルスが発生し、トランスファゲート４４はオンして導通
状態になった後、オフして非導通状態になる。このた
め、ラッチ回路４５の入力はＬレベルになって、クロッ
ク周波数検出器２０からの制御信号ＣＬＫＨはＨレベル
になり、制御信号／ＣＬＫＨはＬレベルになる。一方、
τ≧τ０である場合は、ノードｎａのＨレベルがノード
ｎｂに伝わってから、ノードｎｃにＨレベルのワンショ
ットパルス信号が発生し、トランスファゲート４４はオ
ンして導通状態になった後、オフして非導通状態にな
る。このため、ラッチ回路４５の入力はＨレベルになっ
て、クロック周波数検出器２０からの制御信号ＣＬＫＨ
はＬレベルになり、制御信号／ＣＬＫＨはＨレベルにな
る。
【００６１】すなわち、クロック周波数検出器２０は、
クロックバッファ１２から入力される内部クロック信号
ＩＣＬＫの周波数が所定の周波数以下の場合に、Ｌレベ
ルの制御信号ＣＬＫＨおよびＨレベルの制御信号／ＣＬ
ＫＨを出力し、所定の周波数を超えた場合、Ｈレベルの
制御信号ＣＬＫＨおよびＬレベルの制御信号／ＣＬＫＨ
を出力する。なお、単安定マルチバイブレータ４７は、
単安定マルチバイブレータ４６によって出力されたワン
ショットパルス信号によってトランスファゲート４４が
開閉した後、遅延回路３２に残っているパルス信号をリ
セットするための信号を出力する。
クロックバッファ１２から入力される内部クロック信号
ＩＣＬＫの周波数が所定の周波数以下の場合に、Ｌレベ
ルの制御信号ＣＬＫＨおよびＨレベルの制御信号／ＣＬ
ＫＨを出力し、所定の周波数を超えた場合、Ｈレベルの
制御信号ＣＬＫＨおよびＬレベルの制御信号／ＣＬＫＨ
を出力する。なお、単安定マルチバイブレータ４７は、
単安定マルチバイブレータ４６によって出力されたワン
ショットパルス信号によってトランスファゲート４４が
開閉した後、遅延回路３２に残っているパルス信号をリ
セットするための信号を出力する。
【００６２】［実施の形態３］図９は、この発明の実施
の形態３によるＳＤＲＡＭにおける主要部分の構成を示
す回路図である。図９を参照して、このＳＤＲＡＭにお
ける出力バッファ回路は、図３に示されたトランジスタ
素子１１０に代えてトランジスタ素子１１６を含む。こ
のトランジスタ素子１１６は２つのＰチャネルＭＯＳト
ランジスタ１１７，１１８を含む。ＰチャネルＭＯＳト
ランジスタ１１７は、外部電源電圧ＥＶＣＣを受ける外
部電源ノード３と出力ノード４との間に接続される。Ｐ
チャネルＭＯＳトランジスタ１１８は、外部電源電圧Ｅ
ＶＣＣよりも低い内部電源電圧ＩＶＣＣ（後述する図１
０に示された内部電源降圧回路によって生成される）を
受ける内部電源ノード２３と出力ノード４との間に接続
される。
の形態３によるＳＤＲＡＭにおける主要部分の構成を示
す回路図である。図９を参照して、このＳＤＲＡＭにお
ける出力バッファ回路は、図３に示されたトランジスタ
素子１１０に代えてトランジスタ素子１１６を含む。こ
のトランジスタ素子１１６は２つのＰチャネルＭＯＳト
ランジスタ１１７，１１８を含む。ＰチャネルＭＯＳト
ランジスタ１１７は、外部電源電圧ＥＶＣＣを受ける外
部電源ノード３と出力ノード４との間に接続される。Ｐ
チャネルＭＯＳトランジスタ１１８は、外部電源電圧Ｅ
ＶＣＣよりも低い内部電源電圧ＩＶＣＣ（後述する図１
０に示された内部電源降圧回路によって生成される）を
受ける内部電源ノード２３と出力ノード４との間に接続
される。
【００６３】このＳＤＲＡＭはまた、図３に示されたＮ
ＡＮＤ回路１７，１８に代えて、２つのＮＡＮＤ回路２
４，２５と、インバータ２６とを備える。ＮＡＮＤ回路
２４は図２に示されたモードレジスタ１５に設定された
モードアドレス信号ＭＡ８およびインバータ１１３から
の出力信号／ＶＯＵＴを受け、ＮＡＮＤ回路２４の出力
信号はＰチャネルＭＯＳトランジスタ１１７のゲートに
与えられる。ＮＡＮＤ回路２５はモードアドレス信号Ｍ
Ａ８の反転信号／ＭＡ８およびインバータ１１３からの
出力信号／ＶＯＵＴを受け、ＮＡＮＤ回路２５の出力信
号はＰチャネルＭＯＳトランジスタ１１８のゲートに与
えられる。この反転信号／ＭＡ８は、モードアドレス信
号ＭＡ８を受けるインバータ２６によって生成される。
ＡＮＤ回路１７，１８に代えて、２つのＮＡＮＤ回路２
４，２５と、インバータ２６とを備える。ＮＡＮＤ回路
２４は図２に示されたモードレジスタ１５に設定された
モードアドレス信号ＭＡ８およびインバータ１１３から
の出力信号／ＶＯＵＴを受け、ＮＡＮＤ回路２４の出力
信号はＰチャネルＭＯＳトランジスタ１１７のゲートに
与えられる。ＮＡＮＤ回路２５はモードアドレス信号Ｍ
Ａ８の反転信号／ＭＡ８およびインバータ１１３からの
出力信号／ＶＯＵＴを受け、ＮＡＮＤ回路２５の出力信
号はＰチャネルＭＯＳトランジスタ１１８のゲートに与
えられる。この反転信号／ＭＡ８は、モードアドレス信
号ＭＡ８を受けるインバータ２６によって生成される。
【００６４】この実施の形態３においては、外部クロッ
ク信号ＥＣＬＫの周波数が高い場合はモードレジスタ１
５にＨレベルのモードアドレス信号ＭＡ８が設定され
る。したがって、この場合は、ＰチャネルＭＯＳトラン
ジスタ１１７が活性化され、ＰチャネルＭＯＳトランジ
スタ１１８が不活性化される。一方、外部クロック信号
ＥＣＬＫの周波数が低い場合は、モードレジスタ１５に
Ｌレベルのモードアドレス信号ＭＡ８が設定される。し
たがって、この場合は、ＰチャネルＭＯＳトランジスタ
１１８が活性化され、ＰチャネルＭＯＳトランジスタ１
１７が不活性化される。
ク信号ＥＣＬＫの周波数が高い場合はモードレジスタ１
５にＨレベルのモードアドレス信号ＭＡ８が設定され
る。したがって、この場合は、ＰチャネルＭＯＳトラン
ジスタ１１７が活性化され、ＰチャネルＭＯＳトランジ
スタ１１８が不活性化される。一方、外部クロック信号
ＥＣＬＫの周波数が低い場合は、モードレジスタ１５に
Ｌレベルのモードアドレス信号ＭＡ８が設定される。し
たがって、この場合は、ＰチャネルＭＯＳトランジスタ
１１８が活性化され、ＰチャネルＭＯＳトランジスタ１
１７が不活性化される。
【００６５】このＳＤＲＡＭはさらに、図１０に示され
るような内部電源降圧回路を備える。この内部電源降圧
回路は、差動増幅器２７と、ＰチャネルＭＯＳトランジ
スタ２８とを含む。差動増幅器２７は、内部で生成され
た一定の基準電圧ＶＲＥＦを反転入力端子（−）に受
け、かつ内部電源電圧ＩＶＣＣを非反転入力端子（＋）
に受ける。ＰチャネルＭＯＳトランジスタ２８は、外部
電源ノード３と内部電源ノード２３との間に接続され、
差動増幅器２７の出力信号に応答して制御される。すな
わち、この差動増幅器２７は内部電源ノード２３からフ
ィードバックされた内部電源電圧ＩＶＣＣが基準電圧Ｖ
ＲＥＦと等しくなるようにＰチャネルＭＯＳトランジス
タ２８を制御する。基準電圧ＶＲＥＦは外部電源電圧Ｅ
ＶＣＣよりも低く設定されるため、この内部電源降圧回
路によって生成される内部電源電圧ＩＶＣＣもまた外部
電源電圧ＥＶＣＣよりも低くなる。
るような内部電源降圧回路を備える。この内部電源降圧
回路は、差動増幅器２７と、ＰチャネルＭＯＳトランジ
スタ２８とを含む。差動増幅器２７は、内部で生成され
た一定の基準電圧ＶＲＥＦを反転入力端子（−）に受
け、かつ内部電源電圧ＩＶＣＣを非反転入力端子（＋）
に受ける。ＰチャネルＭＯＳトランジスタ２８は、外部
電源ノード３と内部電源ノード２３との間に接続され、
差動増幅器２７の出力信号に応答して制御される。すな
わち、この差動増幅器２７は内部電源ノード２３からフ
ィードバックされた内部電源電圧ＩＶＣＣが基準電圧Ｖ
ＲＥＦと等しくなるようにＰチャネルＭＯＳトランジス
タ２８を制御する。基準電圧ＶＲＥＦは外部電源電圧Ｅ
ＶＣＣよりも低く設定されるため、この内部電源降圧回
路によって生成される内部電源電圧ＩＶＣＣもまた外部
電源電圧ＥＶＣＣよりも低くなる。
【００６６】上述したように外部クロック信号ＥＣＬＫ
の周波数が高い場合は、外部電源電圧ＥＶＣＣを受ける
ＰチャネルＭＯＳトランジスタ１１７が活性化されるた
め、このトランジスタ素子１１６の電流供給能力が高く
なる。一方、外部クロック信号ＥＣＬＫの周波数が低い
場合は、内部電源電圧ＩＶＣＣを受けるＰチャネルＭＯ
Ｓトランジスタ１１８が活性化されるため、このトラン
ジスタ素子１１６の電流供給能力は低くなる。
の周波数が高い場合は、外部電源電圧ＥＶＣＣを受ける
ＰチャネルＭＯＳトランジスタ１１７が活性化されるた
め、このトランジスタ素子１１６の電流供給能力が高く
なる。一方、外部クロック信号ＥＣＬＫの周波数が低い
場合は、内部電源電圧ＩＶＣＣを受けるＰチャネルＭＯ
Ｓトランジスタ１１８が活性化されるため、このトラン
ジスタ素子１１６の電流供給能力は低くなる。
【００６７】したがって、この実施の形態３において
は、モードレジスタ１５、ＮＡＮＤ回路２４，２５、お
よびインバータ２６が、外部クロック信号ＥＣＬＫの周
波数に応じてトランジスタ素子１１６の電流供給能力を
変化させている。
は、モードレジスタ１５、ＮＡＮＤ回路２４，２５、お
よびインバータ２６が、外部クロック信号ＥＣＬＫの周
波数に応じてトランジスタ素子１１６の電流供給能力を
変化させている。
【００６８】以上のようにこの実施の形態３によれば、
外部クロック信号ＥＣＬＫの周波数が低い場合には内部
電源電圧ＩＶＣＣを受けるＰチャネルＭＯＳトランジス
タ１１８が活性化されるため、トランジスタ素子１１６
の電流供給能力が低くなり、そのため、データ信号ＤＱ
ｎにリンギング現象が起こり難くなる。
外部クロック信号ＥＣＬＫの周波数が低い場合には内部
電源電圧ＩＶＣＣを受けるＰチャネルＭＯＳトランジス
タ１１８が活性化されるため、トランジスタ素子１１６
の電流供給能力が低くなり、そのため、データ信号ＤＱ
ｎにリンギング現象が起こり難くなる。
【００６９】以上、この発明の種々の実施の形態を説明
したが、この発明はその他の形態でも実施し得るもので
ある。たとえば上記実施の形態１〜３ではＰチャネルＭ
ＯＳトランジスタ１１１，１１２，１１５，１１７，１
１８を制御することによりトランジスタ素子１１０，１
１４，１１６の電流供給能力（サイズ）を変化させてい
るが、これに代えて、出力ノード４と接地ノード６との
間に複数のＮチャネルＭＯＳトランジスタを並列に接続
し、これらのＮチャネルＭＯＳトランジスタを制御する
ことによりトランジスタ素子の電流供給能力を変化させ
るようにしてもよい。
したが、この発明はその他の形態でも実施し得るもので
ある。たとえば上記実施の形態１〜３ではＰチャネルＭ
ＯＳトランジスタ１１１，１１２，１１５，１１７，１
１８を制御することによりトランジスタ素子１１０，１
１４，１１６の電流供給能力（サイズ）を変化させてい
るが、これに代えて、出力ノード４と接地ノード６との
間に複数のＮチャネルＭＯＳトランジスタを並列に接続
し、これらのＮチャネルＭＯＳトランジスタを制御する
ことによりトランジスタ素子の電流供給能力を変化させ
るようにしてもよい。
【００７０】
【発明の効果】この発明に従った半導体回路装置はクロ
ック信号の周波数に応じて出力バッファ回路中のトラン
ジスタ素子の電流供給能力を変化させているため、クロ
ック信号の周波数が低い場合でも出力バッファ回路から
出力されるデータ信号にリンギング現象が起こり難くな
る。
ック信号の周波数に応じて出力バッファ回路中のトラン
ジスタ素子の電流供給能力を変化させているため、クロ
ック信号の周波数が低い場合でも出力バッファ回路から
出力されるデータ信号にリンギング現象が起こり難くな
る。
【００７１】また、クロック信号の周波数に応じた信号
をレジスタに設定すると、その設定された信号に応じて
トランジスタ素子の電流供給能力が変化するため、リン
ギング現象が起こらないようにこの半導体回路装置を適
宜調節することができる。
をレジスタに設定すると、その設定された信号に応じて
トランジスタ素子の電流供給能力が変化するため、リン
ギング現象が起こらないようにこの半導体回路装置を適
宜調節することができる。
【００７２】また、この半導体回路装置はレジスタに設
定された信号に応答して複数のトランジスタを選択的に
活性化しているため、リンギング現象が起こり難い回路
を比較的簡単な構成で実現することができる。
定された信号に応答して複数のトランジスタを選択的に
活性化しているため、リンギング現象が起こり難い回路
を比較的簡単な構成で実現することができる。
【００７３】また、この半導体回路装置はクロック信号
の周波数を検出しその検出された周波数に応じてトラン
ジスタ素子の電流供給能力を変化させているため、リン
ギング現象が起こらないようにトランジスタ素子の電流
供給能力を自動的に調節することができ、クロック信号
の周波数に応じた信号をレジスタに設定するなどの煩わ
しさが解消される。
の周波数を検出しその検出された周波数に応じてトラン
ジスタ素子の電流供給能力を変化させているため、リン
ギング現象が起こらないようにトランジスタ素子の電流
供給能力を自動的に調節することができ、クロック信号
の周波数に応じた信号をレジスタに設定するなどの煩わ
しさが解消される。
【００７４】また、この半導体回路装置は上記検出され
た周波数に応じて複数のトランジスタを選択的に活性化
しているため、リンギング現象が起こらない回路を比較
的簡単な構成で実現することができる。
た周波数に応じて複数のトランジスタを選択的に活性化
しているため、リンギング現象が起こらない回路を比較
的簡単な構成で実現することができる。
【００７５】また、この半導体回路装置はクロック信号
の周波数に応じて、外部電源電圧を受けるＰチャネルＭ
ＯＳトランジスタまたは内部電源電圧を受けるＰチャネ
ルＭＯＳトランジスタを活性化しているため、リンギン
グ現象が起こらない回路を比較的簡単な構成で実現する
ことができる。
の周波数に応じて、外部電源電圧を受けるＰチャネルＭ
ＯＳトランジスタまたは内部電源電圧を受けるＰチャネ
ルＭＯＳトランジスタを活性化しているため、リンギン
グ現象が起こらない回路を比較的簡単な構成で実現する
ことができる。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１に示された制御回路の主要部分およびモ
ードレジスタなどの周辺回路の構成を示す回路図であ
る。
ードレジスタなどの周辺回路の構成を示す回路図であ
る。
【図３】 図１に示されたデータ入出力バッファに含ま
れる出力バッファ回路およびその制御回路の構成を示す
回路図である。
れる出力バッファ回路およびその制御回路の構成を示す
回路図である。
【図４】 図１〜図３に示されたＳＤＲＡＭの動作を示
すタイミングチャートである。
すタイミングチャートである。
【図５】 この発明の実施の形態２によるＳＤＲＡＭの
主要部分の構成を示すブロック図である。
主要部分の構成を示すブロック図である。
【図６】 図５に示されたＳＤＲＡＭにおける出力バッ
ファ回路およびその制御回路の構成を示す回路図であ
る。
ファ回路およびその制御回路の構成を示す回路図であ
る。
【図７】 図５に示されたクロック周波数検出器の具体
的な構成を示す回路図である。
的な構成を示す回路図である。
【図８】 図７に示されたクロック周波数検出器の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図９】 この発明の実施の形態３によるＳＤＲＡＭに
おける出力バッファ回路およびその制御回路の構成を示
す回路図である。
おける出力バッファ回路およびその制御回路の構成を示
す回路図である。
【図１０】 図９に示されたＳＤＲＡＭにおける内部電
源降圧回路の構成を示す回路図である。
源降圧回路の構成を示す回路図である。
【図１１】 従来のＳＤＲＡＭの出力バッファ回路の構
成を示す回路図である。
成を示す回路図である。
１，１１１，１１２，１１５，１１７，１１８ Ｐチャ
ネルＭＯＳトランジスタ、２ ＮチャネルＭＯＳトラン
ジスタ、３ 外部電源ノード、４ 出力ノード、６ 接
地ノード、１１ データ入出力バッファ、１５ モード
レジスタ、１７，１８，２４，２５ ＮＡＮＤ回路、２
０ クロック周波数検出器、２１ トランスファゲー
ト、２３ 内部電源ノード、１０ インバータ、２６，
１１３，１１０，１１４，１１６ トランジスタ素子。
ネルＭＯＳトランジスタ、２ ＮチャネルＭＯＳトラン
ジスタ、３ 外部電源ノード、４ 出力ノード、６ 接
地ノード、１１ データ入出力バッファ、１５ モード
レジスタ、１７，１８，２４，２５ ＮＡＮＤ回路、２
０ クロック周波数検出器、２１ トランスファゲー
ト、２３ 内部電源ノード、１０ インバータ、２６，
１１３，１１０，１１４，１１６ トランジスタ素子。
Claims (7)
- 【請求項１】 クロック信号に同期して動作する半導体
回路装置であって、 データ信号を出力するトランジスタ素子を含む出力バッ
ファ回路と、 前記クロック信号の周波数に応じて前記出力バッファ回
路を制御して前記トランジスタ素子の電流供給能力を変
化させる制御手段とを備える、半導体回路装置。 - 【請求項２】 前記制御手段は、 所望の信号が設定可能なレジスタと、 前記レジスタに設定された信号に応答して前記トランジ
スタ素子の電流供給能力を変化させる変化手段とを含
む、請求項１に記載の半導体回路装置。 - 【請求項３】 前記トランジスタ素子は、第１の電源ノ
ードと前記出力バッファ回路の出力ノードとの間に並列
に接続された複数の第１導電型トランジスタを含み、 前記変化手段は、前記レジスタに設定された信号に応答
して前記複数の第１導電型トランジスタを選択的に活性
化する活性化手段を含み、 前記出力バッファ回路はさらに、第２の電源ノードと前
記出力ノードとの間に接続された第２導電型トランジス
タを含む、請求項２に記載の半導体回路装置。 - 【請求項４】 前記制御手段は、 前記クロック信号の周波数を検出しかつその検出された
周波数に応じて制御信号を出力する検出手段と、 前記検出手段から出力された制御信号に応答して前記ト
ランジスタ素子の電流供給能力を変化させる変化手段と
を含む、請求項１に記載の半導体回路装置。 - 【請求項５】 前記トランジスタ素子は、第１の電源ノ
ードと前記出力バッファ回路の出力ノードとの間に並列
に接続された複数の第１導電型トランジスタを含み、 前記変化手段は、前記検出手段から出力された制御信号
に応答して前記複数の第１導電型トランジスタを選択的
に活性化する活性化手段を含み、 前記出力バッファ回路はさらに、第２の電源ノードと前
記出力ノードとの間に接続された第２導電型トランジス
タを含む、請求項４に記載の半導体回路装置。 - 【請求項６】 外部電源電圧を降圧して内部電源電圧を
生成する降圧回路をさらに備え、 前記トランジスタ素子は、 前記外部電源電圧を受ける外部電源ノードと前記出力バ
ッファ回路の出力ノードとの間に接続された第１のＰチ
ャネルＭＯＳトランジスタと、 前記内部電源電圧を受ける内部電源ノードと前記出力ノ
ードとの間に接続された第２のＰチャネルＭＯＳトラン
ジスタとを含み、 前記制御手段は、前記クロック信号の周波数に応じて前
記第１または第２のＰチャネルＭＯＳトランジスタを活
性化する活性化手段を含み、 前記出力バッファ回路はさらに、接地ノードと前記出力
ノードとの間に接続されたＮチャネルＭＯＳトランジス
タを含む、請求項１に記載の半導体回路装置。 - 【請求項７】 クロック信号に同期して動作する半導体
回路装置であって、データ信号を出力するトランジスタ
素子を含む出力バッファ回路と、所望の信号が設定可能
なレジスタと、前記レジスタに設定された信号に応答し
て前記トランジスタ素子の電流供給能力を変化させる変
化手段とを備える半導体回路装置の使用方法であって、 前記クロック信号の周波数に応じた信号を前記レジスタ
に設定するステップを含む、半導体回路装置の使用方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012541A JPH11213665A (ja) | 1998-01-26 | 1998-01-26 | 半導体回路装置およびその使用方法 |
| DE19831350A DE19831350B4 (de) | 1998-01-26 | 1998-07-13 | Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal arbeitet, und Verfahren der Verwendung einer Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal arbeitet |
| US09/116,886 US5999483A (en) | 1998-01-26 | 1998-07-16 | Semiconductor circuit device operating in synchronization with clock signal |
| TW087111942A TW421915B (en) | 1998-01-26 | 1998-07-22 | Semiconductor circuit device and its using method |
| CN98119661A CN1130022C (zh) | 1998-01-26 | 1998-09-21 | 与时钟信号同步工作的半导体电路装置 |
| KR10-1998-0039908A KR100381351B1 (ko) | 1998-01-26 | 1998-09-25 | 클럭신호에동기하여동작하는반도체회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012541A JPH11213665A (ja) | 1998-01-26 | 1998-01-26 | 半導体回路装置およびその使用方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11213665A true JPH11213665A (ja) | 1999-08-06 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP10012541A Pending JPH11213665A (ja) | 1998-01-26 | 1998-01-26 | 半導体回路装置およびその使用方法 |
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|---|---|
| US (1) | US5999483A (ja) |
| JP (1) | JPH11213665A (ja) |
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| CN (1) | CN1130022C (ja) |
| DE (1) | DE19831350B4 (ja) |
| TW (1) | TW421915B (ja) |
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| KR100424118B1 (ko) * | 2001-05-03 | 2004-03-24 | 주식회사 하이닉스반도체 | 클럭 신호의 주파수 정보를 이용하여 셀 동작을 제어하는동기식 반도체 메모리 장치 |
| US6714461B2 (en) | 2001-06-12 | 2004-03-30 | Renesas Technology Corp. | Semiconductor device with data output circuit having slew rate adjustable |
| US6721223B2 (en) | 2001-06-15 | 2004-04-13 | Renesas Technology Corp. | Semiconductor memory device |
| US6728827B2 (en) | 2000-09-29 | 2004-04-27 | Renesas Technology Corp. | Simply interfaced semiconductor integrated circuit device including logic circuitry and embedded memory circuitry operative with a reduced number of pin terminals |
| JP2012098837A (ja) * | 2010-10-29 | 2012-05-24 | Toshiba Corp | メモリシステム |
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| JP2000048570A (ja) * | 1998-07-28 | 2000-02-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100355232B1 (ko) * | 2000-06-30 | 2002-10-11 | 삼성전자 주식회사 | 지연펄스발생회로를 구비하는 반도체 메모리 장치 |
| JP2003085974A (ja) * | 2001-09-13 | 2003-03-20 | Toshiba Corp | 半導体集積回路およびメモリシステム |
| KR100506061B1 (ko) * | 2002-12-18 | 2005-08-03 | 주식회사 하이닉스반도체 | 특성 조정 장치를 부가한 메모리 장치 |
| KR100541815B1 (ko) * | 2003-09-17 | 2006-01-11 | 삼성전자주식회사 | 반도체 메모리 장치의 데이터 출력 회로 및 그 제어방법 |
| US7646649B2 (en) * | 2003-11-18 | 2010-01-12 | International Business Machines Corporation | Memory device with programmable receivers to improve performance |
| KR100562655B1 (ko) * | 2005-02-28 | 2006-03-20 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 동작 제한 필터 및 그 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4736119A (en) * | 1987-02-04 | 1988-04-05 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dynamic CMOS current surge control |
| US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
| JPH0292019A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 相補形ｍｏｓ出力バッファ回路 |
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1998
- 1998-01-26 JP JP10012541A patent/JPH11213665A/ja active Pending
- 1998-07-13 DE DE19831350A patent/DE19831350B4/de not_active Expired - Fee Related
- 1998-07-16 US US09/116,886 patent/US5999483A/en not_active Expired - Fee Related
- 1998-07-22 TW TW087111942A patent/TW421915B/zh not_active IP Right Cessation
- 1998-09-21 CN CN98119661A patent/CN1130022C/zh not_active Expired - Fee Related
- 1998-09-25 KR KR10-1998-0039908A patent/KR100381351B1/ko not_active IP Right Cessation
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