JP3434741B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3434741B2 JP20185499A JP20185499A JP3434741B2 JP 3434741 B2 JP3434741 B2 JP 3434741B2 JP 20185499 A JP20185499 A JP 20185499A JP 20185499 A JP20185499 A JP 20185499A JP 3434741 B2 JP3434741 B2 JP 3434741B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、詳しくは、電圧遷移の遅い入力クロックが印加
された場合に、当該装置の内部回路に寄生信号に基づく
誤動作が生じることを防止した半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年、コンピュータ等のディジタル動作
を行う装置の性能向上に応じて、これに使用される半導
体記憶装置も、その動作周波数の高いものが要求される
ようになった。このような高速動作に適した半導体記憶
装置としては、現在、内部アドレスカウントアップ機能
を有する、バースト動作機能及び動作モード設定機能付
きのシンクロナスＤＲＡＭ（Dynamic Random Access Me
mory）が主流となっている。ここで、バースト動作機能
とは、シンクロナスＤＲＡＭの動作において、外部から
あるアドレスを指定したとき、そのアドレス値から、動
作モードで設定したバースト数のデータを、連続して読
み出し又は書き込みできる機能をいう。また、内部アド
レスカウントアップ機能とは、バースト動作時に、内部
アドレスカウンタにおいて、最初に設定したアドレスか
ら、外部入力のクロックに同期して、動作モードで設定
したバースト数に対応するアドレス値を増加させる機能
をいう。さらに、動作モード設定機能とは、シンクロナ
スＤＲＡＭの動作において、外部コマンドに応じて、バ
ースト数の設定や、出力データ遅延の設定、及びアドレ
スのカウントアップ方法等の設定を行う機能を指してい
る。
【０００３】図４は、従来の、及び本発明が適用され
る、内部アドレスカウントアップ機能を有する、バース
ト動作機能及び動作モード設定機能付きシンクロナスＤ
ＲＡＭの一般的な構成を示したものであって、入力初段
回路１１と、フリップフロップ（Ｆ／Ｆ）１２と、論理
デコーダ１３と、アドレスカウンタ１４と、メモリコン
トローラ１５と、メモリセル１６とからなることが示さ
れている。入力初段回路１１は、テストモード信号に応
じて、外部クロックＣＬＫから内部クロックを生成す
る。フリップフロップ１２は、内部クロックに応じて、
外部コマンドφ１，φ２，φ３をラッチして出力する。
論理デコーダ１３は、フリップフロップ２から出力され
た外部コマンドに応じて、読み出し（Read），書き込み
（Write），バースト（Burst）数のそれぞれの命令を出
力する。アドレスカウンタ１４は、外部コマンドφ４に
応じて、内部クロックをカウントアップして、アドレス
を出力する。メモリコントローラ１５は、指示されたア
ドレスから、指示されたバースト数の読み出し又は書き
込みを行うようにメモリセル１６を制御する。メモリセ
ル１６は、メモリコントローラ１５の指示に応じて、所
要の読み出し又は書き込みの動作を行う。
【０００４】従来の入力初段回路は、図５に示すよう
に、インバータ２１からなっていて、入力信号を反転し
増幅して、出力信号を発生する。
【０００５】
【発明が解決しようとする課題】このように、半導体記
憶装置の動作周波数の向上に伴って、半導体記憶装置の
入力初段回路にも、例えば約１ｎｓ以下で高速動作する
回路が用いられるようになってきた。しかしながら、製
造工程において半導体記憶装置の選別や製品評価に使用
されているメモリ簡易測定装置には、このような高速動
作に適合した試験信号を発生することができず、電圧遷
移が遅いものが用いられることがある。このように、入
力初段回路の動作速度に比べて、電圧遷移の遅い試験用
信号を発生する測定装置を使用した場合、入力初段回路
において、予想外のショートパルスからなる寄生信号が
発生するため、半導体記憶装置の内部回路が誤動作を惹
起して、正常な動作確認を行うことができなくなる場合
が生じる、という問題がある。
【０００６】図６は、従来の入力初段回路における入出
力信号の変化を示したものである。図５に示された入力
初段回路を形成するインバータ２１において、入力レベ
ルが、ロウ（Ｌ）レベルからハイ（Ｈ）レベルに変化す
る場合の閾値と、入力レベルが、ハイレベルからロウレ
ベルに変化する場合の閾値とは、図６においてＳで示す
ように同一である。いま、Ａで示すような単調に増加す
る入力信号がインバータ２１に印加された場合、最初、
入力信号Ａのレベルが閾値Ｓを超えない状態では、出力
信号Ｂのレベルはハイレベルで一定している。入力信号
Ａが上昇してそのレベルが閾値Ｓを超えたとき、インバ
ータの内部に電流が流れて、出力電圧が立ち下がるが、
このとき、回路内部の電源変動等に基づいてインバータ
の閾値が高くなるため、次の瞬間にはインバータに電流
が流れなくなって、出力電圧が再び上昇する。次に、イ
ンバータの電流が流れなくなったことによって、インバ
ータの閾値が低くなるため、再びインバータに電流が流
れるようになって、出力電圧が立ち下がる。このような
現象が繰り返して発生するので、インバータの出力電圧
が急激に上下に変動して、Ｂ１，Ｂ２で示すようなショ
ートパルスを発生するとともに、インバータの閾値も対
応して変動する。このような変動が繰り返して何回か発
生した後、入力信号Ａのレベルが常に閾値Ｓを上回るよ
うになったことによって、インバータの出力電圧はロー
レベルの状態で安定する。
【０００７】このように、半導体記憶装置の入力初段回
路の動作速度に比べて、半導体記憶装置の試験を行うた
めの入力信号の電圧遷移が遅い場合には、入力初段回路
の閾値が、内部の電源変動等によって、電圧遷移よりも
速く変動するため、入力初段回路は、入力レベルの変化
を正常に判定した出力信号を発生することができず、入
力信号（クロック）の単一サイクルの変化に対して、そ
の出力信号に、例えば、複数回のショートパルスの繰り
返しからなる寄生信号が発生する。そのため、後段のア
ドレスカウンタが誤カウントして、誤ったアドレスを発
生することとなり、したがって、半導体記憶装置の読み
出し又は書き込みの動作が正しく行われなくなる。
【０００８】この発明は、上述の事情に鑑みてなされた
ものであって、半導体記憶装置の入力初段回路の動作速
度に比べて、半導体記憶装置の試験を行うための測定装
置の発生する試験信号の電圧遷移が遅い場合であって
も、入力レベルの変化を常に正しく判定して出力信号を
発生することができ、したがって、半導体記憶装置の動
作確認を正常に行うことが可能な、半導体記憶装置を提
供することを目的としている。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、入力クロックから内部クロ
ックを生成する入力初段回路を備え、該内部クロックに
よってその内部回路を動作させるように構成されてなる
半導体記憶装置に係り、前記入力初段回路が、入力クロ
ックを反転増幅して内部クロックを生成する第１のイン
バータと、該第１のインバータの出力を反転増幅する第
２のインバータと、試験時オンになって、該第２のイン
バータの出力を、前記第１のインバータの入力に接続す
るスイッチ素子とから構成されていることを特徴として
いる。
【００１０】また、請求項２記載の発明は、請求項１記
載の半導体記憶装置に係り、前記スイッチ素子が、テス
トモード信号に応じてオンになって、前記第２のインバ
ータの出力を、前記第１のインバータの入力に接続する
トランジスタからなることを特徴としている。
【００１１】請求項３記載の発明は、入力クロックから
内部クロックを生成する入力初段回路を備え、該内部ク
ロックによってその内部回路を動作させるように構成さ
れてなる半導体記憶装置に係り、前記入力初段回路が、
入力クロックを反転増幅して内部クロックを生成する第
１のインバータと、該第１のインバータの出力を反転増
幅する第２のインバータと、試験時オンになって、前記
第１のインバータの出力を、前記第２のインバータの入
力に接続する第１のスイッチ素子と、試験時オンになっ
て、前記第２のインバータの出力を、前記第１のインバ
ータの入力に接続する第２のスイッチ素子とから構成さ
れていることを特徴としている。
【００１２】また、請求項４記載の発明は、請求項３記
載の半導体記憶装置に係り、前記第１のスイッチ素子
が、テストモード信号に応じてオンになって、前記第１
のインバータの出力を、前記第２のインバータの入力に
接続する第１のトランジスタからなり、前記第２のスイ
ッチ素子が、テストモード信号に応じてオンになって、
前記第２のインバータの出力を、前記第１のインバータ
の入力に接続する第２のトランジスタからなることを特
徴としている。
【００１３】また、請求項５記載の発明は、請求項１乃
至４のいずれか１記載の半導体記憶装置に係り、前記試
験時の入力クロックの電圧遷移が、前記半導体記憶装置
の通常動作時の入力クロックより遅いことを特徴として
いる。
【００１４】
【００１５】
【００１６】
【作用】この発明の構成では、外部クロックから内部ク
ロックを生成して半導体記憶装置に動作クロックとして
供給する第１のインバータに対して、この第１のインバ
ータの出力をその入力に帰還する第２のインバータと、
試験時オンになって、第２のインバータの出力を、第１
のインバータの入力に接続するスイッチ素子とを設け
て、試験時、帰還回路を構成して、ヒステリシス回路と
して動作するようにしたので、入力信号レベルが閾値を
超えたとき、内部電源ノイズ等によって生じる閾値の変
動に基づく、ショートパルスからなる寄生信号の発生を
防止することができ、したがって、半導体記憶装置の試
験を行うための測定装置の発生する試験信号の電圧遷移
が遅い場合であっても、入力レベルの変化を正常に判定
して出力信号を発生することができる。
【００１７】また、この発明の別の構成では、外部クロ
ックから内部クロックを生成して半導体記憶装置に動作
クロックとして供給する第１のインバータに対して、こ
の第１のインバータの出力をその入力に帰還する第２の
インバータと、試験時オンになって、第１のインバータ
の出力を、第２のインバータの入力に接続する第１のス
イッチ素子と、試験時オンになって、第２のインバータ
の出力を、第１のインバータの入力に接続する第２のス
イッチ素子とを設けて、試験時、帰還回路を構成して、
ヒステリシス回路として動作するようにしたので、入力
信号レベルが閾値を超えたとき、内部電源ノイズ等によ
って生じる閾値の変動に基づく、ショートパルスからな
る寄生信号の発生を防止することができ、したがって、
半導体記憶装置の試験を行うための測定装置の発生する
試験信号の電圧遷移が遅い場合であっても、入力レベル
の変化を正しく判定して出力信号を発生することができ
るとともに、通常の動作時には、内部クロックを生成す
る第１のインバータの出力側に、帰還用の第２のインバ
ータが接続されないので、第２のインバータに基づいて
第１のインバータの出力側に容量が付加されることを防
止でき、したがって、入力初段回路の高速動作性能を向
上させることが可能になる。
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。
【００１９】◇第１実施例 図１は、この発明の第１実施例である半導体記憶装置の
入力初段回路の構成を示す回路図、また、図２は、本実
施例の半導体記憶装置の入力初段回路における入出力号
の変化を示すタイミングチャートである。この例の半導
体記憶装置の入力初段回路４は、図１に示すように、イ
ンバータ１，２と、トランジスタ３とからなっている。
インバータ１は、入力信号を反転し増幅して出力信号を
発生する。インバータ２は、インバータ１の出力信号を
反転し増幅して、インバータ１の入力に帰還する。トラ
ンジスタ３は、テストモード信号に応じて、オン又はオ
フになって、インバータ２の出力とインバータ１の入力
間を接続し、又は遮断する。
【００２０】次に、図１を参照して、この例の半導体記
憶装置の入力初段回路の動作を説明する。通常状態で
は、テストモード信号はロウレベルに設定されており、
この場合は、トランジスタ３はオフであって、インバー
タ２の出力はインバータ１に接続されず、したがって、
入力初段回路４は、図４に示された従来回路の場合と同
様な動作を行う。試験時には、テストモード信号はハイ
レベルに設定される。この状態では、入力初段回路４
は、インバータ１の出力から入力に帰還がかかることに
よって、全体としてヒステリシス回路として動作し、入
力がロウレベルからハイレベルに変化するときの閾値
と、入力がハイレベルからロウレベルに変化するときの
閾値とが異なる値をとるようになる。そのため、電圧遷
移の遅い入力信号が入力されても、内部電源ノイズ等に
基づく、内部発振は発生せず、したがって、入力初段回
路から寄生信号を発生することはなくなる。なお、テス
トモード信号は、図示されないモード設定機能によっ
て、設定される。
【００２１】次に、図２を用いて、この例の入力初段回
路における入出力信号の変化を説明する。図１に示され
た入力初段回路４においては、帰還回路の特性に基づい
て、入力レベルが、ハイレベルからロウレベルに変化す
る場合の閾値Ｓ２が、入力レベルが、ロウレベルからハ
イレベルに変化する場合の閾値Ｓ１よりも低くなる。い
ま、入力初段回路に、ａで示すような単調に増加する入
力信号が印加された場合、入力信号レベルが閾値Ｓ１を
超えたとき、インバータ１に電流が流れて、出力電圧が
立ち下がる。このとき、回路内部の電源変動等に基づい
て、インバータの閾値が変動し、そのため、インバータ
１の出力にショートパルスからなる寄生信号が生じたと
しても、これがインバータ２を介してインバータ１の入
力側に帰還されたとき、入力がハイレベルからローレベ
ルに変化する際の閾値Ｓ２は閾値Ｓ１より低い値になっ
ているので、インバータ１の出力が再び立ち上がって、
ショートパルスを発生することはない。したがって、図
１に示された入力初段回路４では、入力信号の電圧遷移
が遅い場合でも、その出力信号には、回路内部の電源変
動等に基づく、寄生信号による出力変動は抑圧されて現
れない。
【００２２】このように、この例の半導体記憶装置の入
力初段回路では、試験時、入力信号を増幅するインバー
タに、別のインバータを用いて帰還をかけて、ヒステリ
シス回路として動作させることによって、入力信号レベ
ルが閾値を超えたとき、内部電源ノイズ等によって生じ
る閾値の変動に基づく、ショートパルスからなる寄生信
号の発生を防止するようにしたので、半導体記憶装置の
試験を行うための測定装置の発生する試験信号の電圧遷
移が遅い場合であっても、入力初段回路において、入力
レベルの変化を正しく判定して出力信号を発生すること
ができ、したがって、半導体記憶装置の動作確認を正常
に行うことが可能になる。
【００２３】◇第２実施例 図３は、この発明の第２実施例である半導体記憶装置の
入力初段回路の構成を示す回路図である。この例の半導
体記憶装置の入力初段回路４Ａは、図３に示すように、
インバータ１，２と、トランジスタ３，５とからなって
いる。インバータ１は、入力信号を反転し増幅して出力
を発生する。インバータ２は、インバータ１の出力信号
を反転し増幅して、インバータ１の入力に帰還する。ト
ランジスタ３は、テストモード信号に応じて、オン又は
オフになって、インバータ２の出力とインバータ１の入
力間を接続し、又は遮断する。トランジスタ５は、テス
トモード信号に応じて、オン又はオフになって、インバ
ータ１の出力とインバータ２の入力間を接続し、又は遮
断する。
【００２４】次に、図３を参照して、この例の半導体記
憶装置の入力初段回路の動作を説明する。通常使用状態
では、テストモード信号はロウに設定されており、この
場合は、トランジスタ３，５はオフであって、インバー
タ２の入出力はインバータ１に接続されず、したがっ
て、入力初段回路４Ａは、図４に示された従来回路と同
様な動作を行う。試験時には、テストモード信号はハイ
に設定される。この状態では、入力初段回路４Ａは、ト
ランジスタ３，５がオンになることによって、出力から
入力に帰還がかかって、全体としてヒステリシス回路と
して動作し、図１に示された第１実施例の回路と同様の
動作を行う。
【００２５】この例では、通常使用状態において、トラ
ンジスタ５がオフになることによって、インバータ１の
出力側に、帰還回路を構成するインバータ２によって容
量が付加されることを防止できるので、第１実施例の場
合の入力初段回路と比べて、より高速な動作に対応する
ことができるようになる。
【００２６】このように、この例の半導体記憶装置の入
力初段回路では、試験時、入力信号を増幅するインバー
タに帰還をかけて、ヒステリシス回路として動作させる
ことによって、入力信号レベルが閾値を超えたとき、内
部電源ノイズ等によって生じる閾値の変動に基づく、シ
ョートパルスからなる寄生信号の発生を防止するように
したので、半導体記憶装置の試験を行うための測定装置
の発生する試験信号の電圧遷移が遅い場合であっても、
入力初段回路において、入力レベルの変化を正しく判定
して出力信号を発生することができ、したがって、半導
体記憶装置の動作確認を正常に行うことが可能になると
ともに、入力信号を増幅するインバータの出力側と、帰
還回路を構成するインバータの入力側との間に、トラン
ジスタからなるスイッチ素子を設けて、通常使用時には
オフにして、この間を切り離すようにしたので、インバ
ータ１の出力側に、帰還回路を構成するインバータ２に
よって容量が付加されることを防止でき、したがって、
第１実施例の場合の入力初段回路と比べて、より高速動
作性能を向上させることが可能になる。
【００２７】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、入力初段
回路は、インバータに限らず、カレントミラーによって
構成することもできる。本発明の半導体記憶装置の入力
初段回路は、シンクロナスＤＲＡＭに限らず、通常のＤ
ＲＡＭや各種の読み出し専用メモリであって、バースト
動作機能及び内部アドレスカウントアップ機能を有する
半導体記憶装置について、適用することが可能である。
【００２８】
【発明の効果】以上説明したように、この発明の構成に
よれば、半導体記憶装置の入力初段回路において、試験
時、入力信号を増幅するインバータに帰還をかけること
によって、入力信号レベルが閾値を超えたとき、内部電
源ノイズ等によって生じる閾値の変動に基づく、ショー
トパルスからなる寄生信号の発生を防止するようにした
ので、製造工程における半導体記憶装置の選別や製品評
価に使用されているメモリ簡易測定装置の発生する試験
信号の電圧遷移が遅い場合であっても、入力レベルの変
化を正常に判定して出力信号を発生することができ、し
たがって、半導体記憶装置の動作確認を正常に行うこと
が可能になる。また、この際、入力信号を増幅するイン
バータの出力側と、帰還回路を構成するインバータの入
力側との間に、トランジスタからなるスイッチ素子を設
けて、通常使用時にオフにしてこの間を切り離すように
したので、入力信号を増幅するインバータの出力側に、
帰還回路を構成するインバータによって容量が付加され
ることを防止でき、したがって、より高速動作性能を向
上させることが可能になる。 本発明によれば、動作周
波数が１６６ＭＨｚ（動作速度６ｎｓ）を超える半導体
記憶装置の動作確認を、例えば、入力電圧遷移時間約５
０ｎｓの簡易測定装置を用いて実施することが可能とな
り、したがって、生産品種対応の新たな設備投資が不要
になる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体記憶装置の
入力初段回路の構成を示す回路図である。
【図２】本実施例の半導体記憶装置の入力初段回路にお
ける入出力信号の変化を示すタイミングチャートであ
る。
【図３】この発明の第２実施例である半導体記憶装置の
入力初段回路の構成を示す回路図である。
【図４】内部アドレスカウントアップ機能を有する、バ
ースト動作機能及び動作モード設定機能付きシンクロナ
スＤＲＡＭの一般的な構成を示すブロック図である。
【図５】従来の入力初段回路の構成を示す回路図であ
る。
【図６】従来の入力初段回路における入出力信号の変化
を示すタイミングチャートである。
【符号の説明】
１ インバータ ２ インバータ ３ トランジスタ（第１のスイッチ素子） ４，４Ａ 入力初段回路 ５ トランジスタ（第２のスイッチ素子）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 - 11/4099 G11C 29/00

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力クロックから内部クロックを生成す
    る入力初段回路を備え、該内部クロックによってその内
    部回路を動作させるように構成されてなる半導体記憶装
    置であって、 前記入力初段回路が、入力クロックを反転増幅して内部
    クロックを生成する第１のインバータと、該第１のイン
    バータの出力を反転増幅する第２のインバータと、試験
    時オンになって、該第２のインバータの出力を、前記第
    １のインバータの入力に接続するスイッチ素子とから構
    成されていることを特徴とする半導体記憶装置。
  2. 【請求項２】 前記スイッチ素子が、テストモード信号
    に応じてオンになって、前記第２のインバータの出力
    を、前記第１のインバータの入力に接続するトランジス
    タからなることを特徴とする請求項１記載の半導体記憶
    装置。
  3. 【請求項３】 入力クロックから内部クロックを生成す
    る入力初段回路を備え、該内部クロックによってその内
    部回路を動作させるように構成されてなる半導体記憶装
    置であって、 前記入力初段回路が、入力クロックを反転増幅して内部
    クロックを生成する第１のインバータと、該第１のイン
    バータの出力を反転増幅する第２のインバータと、試験
    時オンになって、前記第１のインバータの出力を、前記
    第２のインバータの入力に接続する第１のスイッチ素子
    と、試験時オンになって、前記第２のインバータの出力
    を、前記第１のインバータの入力に接続する第２のスイ
    ッチ素子とから構成されていることを特徴とする半導体
    記憶装置。
  4. 【請求項４】 前記第１のスイッチ素子が、テストモー
    ド信号に応じてオンになって、前記第１のインバータの
    出力を、前記第２のインバータの入力に接続する第１の
    トランジスタからなり、前記第２のスイッチ素子が、テ
    ストモード信号に応じてオンになって、前記第２のイン
    バータの出力を、前記第１のインバータの入力に接続す
    る第２のトランジスタからなることを特徴とする請求項
    ３記載の半導体記憶装置。
  5. 【請求項５】 前記試験時の入力クロックの電圧遷移
    が、前記半導体記憶装置の通常動作時の入力クロックよ
    り遅いことを特徴とする請求項１乃至４のいずれか１記
    載の半導体記憶装置。
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