KR19980077450A

KR19980077450A - 전원 전압의 레벨을 검출하기 위한 회로를 갖는 반도체 메모리 장치

Info

Publication number: KR19980077450A
Application number: KR1019970014570A
Authority: KR
Inventors: 송호성
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-04-18
Filing date: 1997-04-18
Publication date: 1998-11-16

Abstract

본 발명에 따른 반도체 메모리 장치는, 메모리 셀 어레이와; 상기 어레이의 행 및 열을 선택하기 위한 선택 회로와; 상기 선택된 행 및 열에 관련된 메모리 셀의 데이터를 감지 증폭한 후 상기 메모리 셀로 상기 감지된 데이터를 재기입하기 위한 감지 증폭 회로와; 외부로부터 인가되는 TTL 레벨의 행 어드레스 스트로브 신호를 반전시킨 제 1 신호를 출력하는 제 1 버퍼와; 외부로부터 인가되는 TTL 레벨의 열 어드레스 스트로브 신호를 반전시킨 제 2 신호를 출력하는 제 2 버퍼와; 상기 제 1 및 제 2 신호들을 입력 받아 상기 제 2 신호가 상기 제 1 신호에 앞서 천이되는 것을 감지하여 리플레쉬 동작 모드를 알리는 플래그 신호를 출력하는 회로와; 상기 제 1 신호와 상기 플래그 신호에 응답하여 리플레쉬 동작 동안에 행 및 열을 선택하기 위한 상기 회로와 상기 감지 증폭 회로를 활성화시키기 위한 제어 신호를 출력하는 제어 회로와; 외부로부터 인가되는 기준 전압과 전원 전압을 입력받고 상기 제 1 신호에 응답하여 상기 두 전압들을 비교하여 비교 신호를 발생하며, 상기 플래그 신호를 발생하는 상기 회로를 비활성화시키는 검출 회로를 포함한다.

Description

전원 전압의 레벨을 검출하기 위한 회로를 갖는 반도체 메모리 장치.

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 리플레쉬 동작이 수행되는 다이나믹 램(dynamic random access memory, DRAM) 장치에 관한 것이다.

최근 멀티 미디어 시스템의 고속화 및 소형화 추세에 따라 반도체 메모리도 점차 고집적·저전력·고속·다기능화되어 가고 있다. 이에 따라, 사용자들은 시스템의 전원 소모를 최소화시키기 위한 방법으로 스탠바이(stand-by)시에는 디램(DRAM)을 CBR 모드(before)로 진입시킴으로써 전력 소모를 줄이는 방법을 사용해 왔다. 즉, 디램은 열 어드레스 스트로브 신호()가 행 어드레스 스트로브 신호()보다 앞서 활성화될 때 리플레쉬 동작(refresh operation)이 수행되도록 구현되어 있다. 이와 같은 리플레쉬 동작 모드에서는 임의의 메모리 셀의 데이터를 읽기만하고 외부로 출력시키지 않기 때문에 디램 내부에서 소모되는 전력을 최소화시킬 수 있다. 특히, 휴대용 기기에 실장되는 반도체 메모리인 디램은 전원 소모를 최소로하여 배터리(battery)의 수명이 길어지도록 해야하기 때문에 CBR 동작 모드 동안에 소모되는 전류의 량이 적을수록 좋다. 이때, CBR 동작 모드 동안에 소모되는 전류를 배터리 백업 전류(battery back-up current, ICC7)라 한다.

도 1은 종래 CBR 동작 모드시의 독출 패스(read path)에 따른 반도체 메모리 장치의 블럭도이다. 그리고, 도 2는 디램 장치의 리플레쉬 동작 모드시 타이밍도이다.

도 1을 참조하면, 디램 장치는 행과 열의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(memory cell array) (100)와, 리플레쉬 동작 동안에 메모리 셀 어레이(100)의 행을 선택하기 위한 행 어드레스 버퍼 회로(row address buffer) (170), 행 디코더 회로(row decoder circuit) (190), 그리고 워드 라인 인에이블 제어 회로(word line contrl circuit) (160)와, 리플레쉬 동작 동안에 상기 메모리 셀 어레이(100)의 열을 선택하고 선택되는 열 및 행에 관련된 메모리 셀의 데이터를 독출/재기입하기 위한 센스 앰프 제어 회로(sense amplifier control circuit) (150) 및 센스 앰프 회로(sense amplifier) (180)와, TTL 레벨의 행 어드레스 스트로브 신호() 및 열 어드레스 스트로브 신호()를 각각 입력받아 이를 내부적인 레벨로 반전시켜 출력하는 RASB 버퍼(110) 및 CASB 버퍼(120)와, 상기 버퍼들(110) 및 (120)로부터 출력되는 신호들 (PR) 및 (PC)의 활성화 시점을 감지하여 리플레쉬 동작을 알리는 플래그 신호(PCBR)를 발생하는 회로(flag signal generating circuit) (140)와, 그리고 상기 플래그 신호(PCBR) 및 상기 RASB 버퍼(110)의 출력 (PR)을 입력받아 리플레쉬 동작 동안에 상기 회로들(150), (160), 및 (170)을 제어하기 위한 제어 신호(PRASBD)를 발생하는 제어 회로(control circuit) (130))로 구성되어 있다.

도 2에 도시된 바와같이, 열 어드레스 스트로브 신호()가 행 어드레스 스트로브 신호()에 앞서 로우 레벨(low level)로 활성화되면 플래그 신호 발생 회로(140)로부터 로우 레벨의 신호 (PCBR)가 출력된다. 그리고, 상기 신호 (PCBR)가 활성화됨에 따라 신호들 (PRASBD), (PSE), 및 (PWLE)이 순차적으로 활성화되어 메모리 셀에 대한 리플레쉬 동작이 수행된다. 이때, 행 어드레스 스트로브 신호()가 활성화되는 시간 (tRAS)은 제품을 제조하는 회사에 따라 다르지만 통상적으로 수백μS 정도로 설정되어 있다. 이 분야에서 잘 알려진 바와같이 디램은 상기 시간 (tRAS)이 길면 배터리 백업 전류(ICC7)가 많이 흐르게 된다.

왜냐하면, 메모리 셀에 대한 독출 동작이 수행되는 시간이 길면 길수록 소모되는 전류의 량은 더욱 많아지기 때문이다. 그래서, 최근에는 도 2에 보여지는 바와같이 외부에서 지정되는 시간 (tRAS)에 관계없이 디램의 리플레쉬 동작이 완료될 정도의 시간이 지나면 자동적으로 상기 신호 (PCBR)가 비활성화되도록 구현되어 있다. 이때, 가장 중요하게 고려되어야 할 점은 자동적으로 상기 신호 (PRASBD)를 비활성화시키는 신호 (PCBR)가 비활성화되는 시점이다.

만약 상기 신호 (PCBR)가 소정의 시간(낮은 동작 전압에서 충분한 재기입 동작을 보장할 수 있을 정도의 시간)보다 더 빠르게 비활성화되면, 메모리 셀에 대한 재기입 동작이 충분히 수행되지 않은 상태에서 워드 라인이 비활성화됨에 따라 재기입 동작의 페일이 유발된다. 만약 상기 신호 (PCBR)가 소정의 시간보다 더 느리게 비활성화되면, 메모리 셀에 대한 독출 동작 시간이 길어됨에 따라 소모되는 전류가 증가하게 된다.

그러므로, 상기 신호 (PCBR)의 비활성화되는 시점을 결정하는 것은, 일반적으로, 재기입 시간이 오래 걸리는 낮은 전원 전압(low VCC)에 맞추게 된다. 이에 따라, 높은 전원 전압(high VCC)에서는 낮은 전원 전압에서 수행되는 재저장 시간보다 더 짧은데도 불구하고 상기 신호 (PCBR)가 비활성화되는 시점이 늦어진다. 그래서, CBR 리플레쉬 동작 동안에 높은 전원 전압 하에서 동작하는 디램의 배터리 백업 전류(ICC7)가 많이 소모되는 그것이 종래의 문제점이다.

따라서 본 발명의 목적은 리플레쉬 동작 동안에 소모되는 전류의 양을 줄일 수 있는 저전력 반도체 메모리 장치를 제공하는 것이다.

도 1은 종래 기술에 따른 반도체 메모리 장치의 구성을 보여주는 블럭도;

도 2은 종래 기술에 따른 CBR 리플레쉬 모드 동작시의 타이밍도;

도 3는 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블럭도;

도 4는 본 발명의 바람직한 실시예에 따른 도 3의 레벨 검출 회로를 보여주는 회로도;

도 5은 본 발명의 바람직한 실시예에 따른 도 3의 리플레쉬 동작 신호를 발생하는 회로를 보여주는 회로도;

도 6은 본 발명의 바람직산 실시예에 따른 CBR 리플레쉬 동작 모드의 타이밍도,

*도면의 주요 부분에 대한 부호 설명

100 : 메모리 셀 어레이 110 : RASB 버퍼

120 : CASB 버퍼 130 : 제어 회로

140 : 플래그 신호 발생 회로 300 : 레벨 검출 회로

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 행과 열의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 어레이의 행 및 열을 선택하기 위한 수단과; 상기 선택된 행 및 열에 관련된 메모리 셀의 데이터를 감지 증폭한 후 상기 메모리 셀로 상기 감지된 데이터를 재기입하기 위한 감지 증폭 수단과; 외부로부터 인가되는 TTL 레벨의 행 어드레스 스트로브 신호를 반전시킨 제 1 신호를 출력하는 버퍼 수단과; 외부로부터 인가되는 TTL 레벨의 열 어드레스 스트로브 신호를 반전시킨 제 2 신호를 출력하는 버퍼 수단과; 상기 제 1 및 제 2 신호들을 입력 받아 상기 제 2 신호가 상기 제 1 신호에 앞서 천이되는 것을 감지하여 리플레쉬 동작 모드를 알리는 플래그 신호를 출력하는 수단과; 상기 플래그 신호는 상기 제 1 신호가 천이된 시점으로부터 후 제 1 구간 동안만 활성화되며; 상기 제 1 신호와 상기 플래그 신호에 응답하여 리플레쉬 동작 동안에 행 및 열을 선택하기 위한 상기 수단과 상기 감지 증폭 수단을 활성화시키기 위한 제어 신호를 출력하는 제어 수단과; 외부로부터 인가되는 기준 전압과 전원 전압을 입력받고 상기 제 1 신호에 응답하여 상기 두 전압들을 비교하여 비교 신호를 발생하며, 상기 비교 신호는 상기 전원 전압이 상기 기준 전압보다 낮을 때 제 1 전압 레벨로 출력되고 상기 전원 전압이 상기 기준 전압보다 높을 때 상기 제 1 구간보다 짧은 제 2 구간 동안만 제 2 전압 레벨로 출력됨으로써 상기 플래그 신호를 발생하는 상기 수단을 비활성화시키는 검출 수단을 포함한다.

이 실시예에 있어서, 상기 제 1 구간은 상기 전원 전압이 낮은 전압 전압 영역일 때 선택된 메모리 셀의 리플레쉬 동작이 충분히 수행될 수 있는 구간이다.

이 실시예에 있어서, 상기 각 메모리 셀은 하나의 셀 커패시터와 하나의 전하 전달 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 검출 수단은, 상기 제 1 신호에 응답하여 상기 기준 전압과 상기 전원 전압을 비교하여 비교 신호를 출력하는 비교부와; 상기 비교부의 출력을 상기 제 1 구간 동안 지연시키기 위한 지연부를 포함한다.

이와같은 장치에 의해서, 전원 전압의 레벨을 검출하여 낮은 레벨일 때와 높은 레벨일 때 리플레쉬 동작을 알리는 신호의 활성화 구간을 제어할 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 6에 의거하여 상세히 설명한다.

도 3을 참조하면, 본 발명의 신규한 반도체 메모리 장치는 CBR 리플레쉬 모드를 알리는 신호 (PCBR)를 발생하는 회로(140)를 제어하기 위해 전원 전압(VCC)의 레벨을 검출하여 검출된 레벨에 따라 상기 신호 (PCBR)가 활성화되는 폭을 제한하는 레벨 검출 회로(level detecting circuit) (300)를 제공한다. 이로써, 높은 전원 전압(high VCC)에서 반도체 메모리가 CBR 리플레쉬 모드로 동작할 때 소모되는 배터리 백업 전류(ICC7)를 줄일 수 있다. 아울러, 낮은 전원 전압에서는 안정된 리플레쉬 동작을 수행하는 디램 장치를 제공할 수 있다.

다시 도 3을 참조하면, 메모리 셀 어레이(100), 상기 어레이(100)의 행 및 열을 선택하기 위한 주변 회로들(150)∼(200)은 도 1의 그것들과 동일하기 때문에 설명의 중복을 피하기 위해 여기서 그것들에 대한 설명은 생략한다. RASB 및 CASB 버퍼들(110) 및 (120)은 각각 외부로부터 인가되는 TTL 레벨의 행 및 열 스드레스 스트로브 신호들() 및 ()을 반전시킨 신호들 (PR) 및 (PC)을 출력한다. 상기 신호들 (PR) 및 (PC)가 인가되는 플래그 신호 발생 회로(140)는 상기 신호들 (PR) 및 (PC)이 활성화되는 시점을 판별하기 위한 것으로서, 상기 신호 (PC)가 상기 신호 (PR)보다 앞서 천이되면 CBR 리플레쉬 동작 모드를 알리는 플래그 신호(PCBR)를 발생한다. 상기 플래그 신호(PCBR)는 액티브 로우(active low)의 오토 펄스(auto-pulse)로서 그것이 활성화되는 구간은 자동적으로 설정된다. 즉, 상기 플래그 신호(PCBR)가 비활성화되는 시점은 낮은 전원 전압에서 재기입 동작이 충분히 수행될 수 있는 시간을 고려하여 설정된다.

그리고, 상기 신호 (PR)가 인가되는 제어 회로(130)는 상기 회로 (140)로부터 인가되는 상기 플래그 신호(PCBR)에 응답하여 상기 주변 회로들(150)∼(170)을 활성화시킴으로써 리플레쉬 동작이 수행된다. 레벨 검출 회로(level detecting circuit) (300)는 전원 전압(VCC)의 레벨이 높은지 낮은지를 검출하고 그 검출 결과에 따라 상기 회로 (140)로부터 출력되는 플래그 신호(PCBR)의 비활성화 시점을 제어하기 위한 것이다. 즉, 상기 신호 (PR)가 인가될 때 활성화되는 상기 레벨 검출 회로(300)는 외부로부터 인가되는 기준 전압(VREF)과 전원 전압(VCC)을, 내부 전원 전압(IVC) 또는 외부 전원 전압(EVC), 입력받아 상기 두 전압들(VERF) 및 (VCC)의 레벨을 비교하게 된다.

만약, 상기 기준 전압(VREF)이 상기 전원 전압(VCC)보다 높으면, 즉 낮은 전원 전압(low VCC)이면 상기 레벨 검출 회로(300)는 상기 플래그 신호(PCBR)의 비활성화 시점을 제어하지 않는다. 상기 플래그 신호 발생 회로(140)는 낮은 전원 전압에서 리플레쉬 동작이 충분히 수행될 수 있는 시간 동안 활성화되는 상기 플래그 신호(PCBR)를 출력하게 됨으로써 낮은 전원 전압에서 충분한 리플레쉬 동작이 수행된다. 반면, 상기 기준 전압(VREF)이 상기 전원 전압(VCC)보다 낮으면, 즉 높은 전원 전압이면 상기 레벨 검출 회로(300)는 상기 플래그 신호(PCBR)의 비활성화 시점을 제어하게 된다. 이때, 상기 레벨 검출 회로(300)로부터 출력되는 검출 신호(PDET)는 상기 신호 (PR)가 활성화되는 시점으로부터 소정 시간 후에 활성화되며, 이에따라 상기 플래그 신호(PCBR)가 비활성화됨에 따라 제어 회로(130) 및 주변 회로들(150)∼(200)이 비활성화되어 리플레쉬 동작이 종료된다.

도 4는 본 발명의 바람직한 실시예에 따른 도 3의 레벨 검출 회로이다.

도 4를 참조하면, 레벨 검출 회로(300)는 비교부(310)와 지연부(320)를 포함한다. 상기 비교부(310)는 도 3의 RASB 버퍼(110)로부터 출력되는 신호 (PR)에 응답하여 기준 전압(VREF)과 전원 전압(VCC)을 비교하며, 상기 지연부(320)는 상기 비교부(310)의 비교 결과에 따라 발생되는 출력 (COMP)을 소정 시간 동안 지연시키기 위한 것이다. 상기 비교부(310)는 PMOS 트랜지스터들(2) 및 (4)과 NMOS 트랜지스터들(6), (8), (10), 및 (12)을 제공한다. 접속점 (3)에 공통으로 연결된 게이트들을 갖는 상기 PMOS 트랜지스터들(2) 및 (4) 각각은 전원 단자(1)와 접속점 (5) 그리고 전원 단자(1)와 접속점 (3) 사이에 전류 통로를 형성한다. 접속점 (5)와 접속점 (7) 그리고 접속점 (3) 그리고 접속점 (7) 사이에 각각 전류 통로를 형성하는 NMOS 트랜지스터들(6) 및 (8)은 그것의 게이트로 기준 전압(VREF)과 신호 (PR)가 각각 인가된다. 그리고, 접속점 (7)과 접지 사이에 순차로 전류 통로들을 형성하는 NMOS 트랜지스터들(10) 및 (12)은 그것들의 게이트들로 상기 신호 (PR)가 공통으로 인가된다.

CBR 리플레쉬 동작이 수행되기 이전에 상기 비교부(310)의 접속점들(3) 및 (5)를 전원 전압으로 프리 챠아지하고 등화(precharging and equalizing)하기 위한 PMOS 트랜지스터들(14) 및 (16)이 제공된다. 게이트들로 상기 신호 (PR)가 인가되는 상기 트랜지스터들(14) 및 (16)은 전원 단자(1)와 접속점 (5) 사이에 그리고 전원 단자(1)와 접속점 (3) 사이에 각각 전류 통로를 형성한다.

상기 지연부(320)는 2 개의 인버터들(18) 및 (26)과 2 개의 풀업 및 풀다운 저항들(20) 및 (24)과 2 개의 모오스 커패시터들(22) 및 (28)을 제공한다. 상기 인버터들(18) 및 (26)은 접속점들 (5) 및 (9) 사이에 직렬로 접속되어 있다. 풀다운 저항(20)과 풀업 저항(24)은 상기 인버터(18)와 접지 사이에 그리고 상기 인버터 (26)와 전원 단자(1) 사이에 접속되어 있다. 그리고, 모오스 커패시터들 중 n형 모오스 커패시터(22)는 상기 인버터(18)의 출력단과 접지 사이에 접속되고, p형 모오스 커패시터(28)는 전원 단자(1)와 상기 인버터(26)의 출력단 사이에 접속되어 있다. 여기서, 지연부(320)에 의한 지연 시간(delay time)이 상기 구성 소자들에 따라 조절될 수 있음은 이 분야의 통상적인 지식을 가진 자들에게 자명하다.

도 5는 본 발명의 바람직한 실시예에 따른 도 3의 플래그 신호 발생 회로이다.

도 5를 참조하면, 2 개의 낸드 게이트들(32) 및 (34)이 교차 접속된 래치 회로(141)는 각각 도 3의 RASB 버퍼(110)의 출력 (PR)과 CASB 버퍼(120)의 출력 (PC)이 인가된다. 낸드 게이트(34)는 일 입력 단자로 상기 신호 (PR)가 인가되고 타 입력 단자가 상기 래치 회로(141)의 출력단에 접속되어 있다. 여기서, 상기 낸드 게이트(34)의 출력은 상기 신호 (PR)의 레벨에 따라 변화될 것이다. 즉, 신호 (PR)이 로우 레벨일 때 상기 신호 (PC)이 하이 레벨이거나 로우 레벨이더라도 래치(141)의 출력은 항상 하이 레벨로 유지된다. 그리고, 상기 신호 (PR)가 로우 레벨에서 하이 레벨로 천이될 때 상기 낸드 게이트(34)의 출력은 하이 레벨에서 로우 레벨로 천이된다.

그리고, 상기 낸드 게이트(34)의 출력을 소정 시간 동안 지연시키기 위한 지연부(142)는 직렬 접속된 인버터들(36), (44), (48), 56), 및 (60), 풀다운 저항들(38), (50), 및 (62), 풀업 저항들(42) 및 (54), 모오스 커패시터들(40), (46), (52), (54), 및 (64)을 제공된다. 상기 지연부(142)는 도 4의 그것과 동일한 방법에 따라 상호 연결 관계를 갖기 때문에 설명의 중복을 피하기 위해 여기서 그것에 대한 설명은 생략한다. 여기서, 상기 지연부(142)에 의한 지연 시간(delay time)은 낮은 전원 전압에서 리플레쉬 동작이 수행될 때 재기입 시간을 충분히 보장할 수 있을 정도의 시간을 갖도록 구성된다.

노어 게이트(66)는 상기 지연부(142)의 출력단에 일 입력 단자가 접속되고 타 입력 단자로 상기 낸드 게이트(34)의 출력이 인가된다. 열 어드레스 스트로브 신호()가 천이되고 행 어드레스 스트로브 신호()가 천이되기 이전까지 상기 낸드 게이트(34)의 출력은, 앞서 설명된 바와같이, 하이 레벨이고 상기 지연부(142)의 출력은 홀수개의 인버터들에 의해서 로우 레벨이 되기 때문에 노어 게이트(66)의 출력은 로우 레벨로 출력되고 인버터(68)를 통해 하이 레벨로 반전된다. 계속해서, 상기 행 어드레스 스트로브 신호()가 천이되면 상기 낸드 게이트(34)의 출력은 로우 레벨로 천이되고 그 결과 노어 게이트(66)의 출력은 하이 레벨로 천이된다. 이때, 상기 지연부(142)의 출력은 설정된 지연 시간 동안 초기의 로우 레벨을 유지한 후 하이 레벨로 천이된다.

전달 게이트(transmission gage) (69)와 인버터(74)와 NMOS 트랜지스터(76)를 포함한 스위칭부(143)는 신호 (PR)에 따라 도 4의 레벨 검출 회로(300)로부터 출력되는 검출 신호(PDET)를 노어 게이트(78)의 일 입력 단자로 전달하거나 차단하기 위한 것이다. 상기 신호 (PR)가 인가되는 NMOS 트랜지스터(70)와 상기 인버터(74)를 통해 상기 신호 (PR)가 인가되는 PMOS 트랜지스터(72)로 구성된 전달 게이트(69)는 상기 신호 (PR)가 로우 레벨, 즉 행 어드레스 스트로브 신호()가 천이되기 이전까지 그것의 전류 통로가 형성되지 않는다. 이때, NMOS 트랜지스터(76)에 의해서 상기 노어 게이트(78)의 일 입력 단자는 접지된다. 이로인해, 상기 노어 게이트(78)와 인버터(80)를 통해 신호 (PCBR)는 하이 레벨로 유지된다. 반면, 상기 행 어드레스 스트로브 신호()가 천이되면 전달 게이트(69)의 전류 통로가 형성되고 상기 트랜지스터(76)가 턴-오프되어 레벨 검출 회로(300)의 출력 (PDET)에 따라 노어 게이트(78)의 일 입력 단자의 레벨이 결정된다.

도 6은 본 발명의 바람직한 실시예에 따른 CBR 리플레쉬 동작 모드의 타이밍도이다. 본 발명의 동작이 첨부 도면들에 의거하여 이하 설명될 것이다.

도 6을 참조하면, 열 어드레스 스트로브 신호()가 천이된 후 행 어드레스 스트로브 신호()가 천이되면 플래그 신호 발생 회로(140)는 이를 감지하여 로우 레벨의 신호 (PCBR)를 출력한다. 이에따라, 제어 회로(130)에 의해서 주변 회로들(150)∼(170)이 활성화되어 CBR 리플레쉬 동작을 수행하여 선택된 메모리 셀의 데이터를 독출한 후 재기입하게 될 것이다. 이와 동시에, 하이 레벨의 상기 신호 (PR)에 의해서 활성화된 레벨 검출 회로(300)는 기준 전압(VREF)과 전원 전압을, 내부 전원 전압(IVC) 또는 외부 전원 전압(EVC), 비교하여 그 결과에 따른 신호 (COMP)를 발생한다.

상기 기준 전압(VREF)이 상기 전원 전압보다 높은 레벨이면 상기 비교된 결과는 로우 레벨이 된다. 따라서, 레벨 검출 회로(300)의 지연부(320)와 플래그 신호 발생 회로(140)의 스위칭부(143)를 통해 노어 게이트(78)의 일 입력 단자의 전위는 초기 설정된 로우 레벨로 유지된다. 결국, 전원 전압이 낮은 레벨일 때 리플레쉬 동작 시간은 상기 플래그 신호 발생 회로(140)의 지연부(142)에 의해서 결정된다. 상기 플래그 신호 발생 회로(140)의 지연부(142)에 의한 지연 시간은 낮은 전원 전압 하에서 리플레쉬 동작이 충분히 수행될 수 있을 정도의 시간으로 설정되기 때문에 낮은 전원 전압에서도 안정된 리플레쉬 동작이 수행된다.

반면에, 상기 기준 전압(VREF)이 상기 전원 전압보다 낮은 레벨이면 상기 비교부(310)로부터 하이 레벨의 비교 신호(COMP)가 출력된다. 따라서, 상기 레벨 검출 회로(300)의 지연부(320)와 상기 회로 (140)의 스위칭부(143)를 통해 상기 노어 게이트(78)의 일 입력 단자의 전위는 상기 레벨 검출 회로(300)의 지연부(320)에 의한 지연 시간이 지난 후에 로우 레벨에서 하이 레벨로 천이된다.

상기 플래그 신호 발생 회로(140)의 지연부(142)에 의한 지연 시간은 상기 레벨 검출 회로(300)의 그것에 의한 지연 시간보다 길게 설정되어 있기 때문에 높은 전원 전압에서 수행되는 리플레쉬 동작 시간은 상기 레벨 검출 회로(300)의 지연 시간(delay time)에 의해서 결정된다. 따라서, 도 6에 보여진 바와같이, 상기 신호 (PDET)가 하이 레벨로 천이됨에 따라 회로 (140)의 출력 (PCBR)이 비활성화된다. 이에 따라, 순차적으로 제어 회로(130)와 주변 회로들(150)∼(170)이 비활성화되어 CBR 리플레쉬 동작이 완료된다.

이와같이, 본 발명에 따른 반도체 메모리 장치는 공급되는 전원이 낮은 전원 전압인지 높은 전원 전압인지를 검출하여 그에 따라 리플레쉬 동작 시간을 제어할 수 있는 레벨 검출 회로(300)를 제공한다. 이로써, 낮은 전원 전압에서의 리플레쉬 동작은 플래그 신호 발생 회로(140)의 지연부(142)에 의한 지연 시간 동안 수행된다. 그리고, 높은 전원 전압에서의 리플레쉬 동작은 본 발명에 따른 레벨 검출 회로(300)의 지연부(320)에 의한 지연 시간, 즉 상기 회로 (140)의 지연부(142)에 의한 지연 시간보다 짧은 시간 동안만 수행된다. 결국, 도 2와 도 6에서 알 수 있듯이 점선으로 표시된 구간 동안에 소모되는 전류의 양이 줄어들게 됨을 알 수 있다. 즉, 높은 전원 전압하에서 종래에 소모되었던 배터리 백업 전류의 양을 점선 표시 구간만큼 줄일 수 있게 되었다.

상기한 바와같이, 배터리를 이용하여 동작 가능한 시스템의 디램에 대한 CBR 리플레쉬(beforerefresh) 동작시 배터리의 전원 레벨에 따라 리플레쉬 시간을 조절할 수 있도록 레벨 검출 회로를 제공함으로써 낮은 전원 전압에서 안정된 리플레쉬 동작을 수행할 수 있을 뿐만아니라 높은 전원 전압에서 소모되는 전류의 양을 줄일 수 있다.

Claims

행과 열의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와;

상기 어레이의 행 및 열을 선택하기 위한 수단과;

상기 선택된 행 및 열에 관련된 메모리 셀의 데이터를 감지 증폭한 후 상기 메모리 셀로 상기 감지된 데이터를 재기입하기 위한 감지 증폭 수단과;

외부로부터 인가되는 TTL 레벨의 행 어드레스 스트로브 신호를 반전시킨 제 1 신호를 출력하는 버퍼 수단과;

외부로부터 인가되는 TTL 레벨의 열 어드레스 스트로브 신호를 반전시킨 제 2 신호를 출력하는 버퍼 수단과;

상기 제 1 및 제 2 신호들을 입력 받아 상기 제 2 신호가 상기 제 1 신호에 앞서 천이되는 것을 감지하여 리플레쉬 동작 모드를 알리는 플래그 신호를 출력하는 수단과;

상기 플래그 신호는 상기 제 1 신호가 천이된 시점으로부터 후 제 1 구간 동안만 활성화되며;

상기 제 1 신호와 상기 플래그 신호에 응답하여 리플레쉬 동작 동안에 행 및 열을 선택하기 위한 상기 수단과 상기 감지 증폭 수단을 활성화시키기 위한 제어 신호를 출력하는 제어 수단과;

외부로부터 인가되는 기준 전압과 전원 전압을 입력받고 상기 제 1 신호에 응답하여 상기 두 전압들을 비교하여 비교 신호를 발생하며, 상기 비교 신호는 상기 전원 전압이 상기 기준 전압보다 낮을 때 제 1 전압 레벨로 출력되고 상기 전원 전압이 상기 기준 전압보다 높을 때 상기 제 1 구간보다 짧은 제 2 구간 동안만 제 2 전압 레벨로 출력됨으로써 상기 플래그 신호를 발생하는 상기 수단을 비활성화시키는 검출 수단을 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 구간은 상기 전원 전압이 낮은 전압 전압 영역일 때 선택된 메모리 셀의 리플레쉬 동작이 충분히 수행될 수 있는 구간인 반도체 메모리 장치.
제 1 항에 있어서,

상기 각 메모리 셀은 하나의 셀 커패시터와 하나의 전하 전달 트랜지스터를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 검출 수단은,

상기 제 1 신호에 응답하여 상기 기준 전압과 상기 전원 전압을 비교하여 비교 신호를 출력하는 비교부와;

상기 비교부의 출력을 상기 제 1 구간 동안 지연시키기 위한 지연부를 포함하는 반도체 메모리 장치.