JP3059024B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特
に、自動リフレッシュ機能を備えたダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）のリフレッシュ周
期を計測するテスト回路に関するものである。
に、自動リフレッシュ機能を備えたダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）のリフレッシュ周
期を計測するテスト回路に関するものである。
【０００２】
【従来の技術】一般に、自動リフレッシュ機能を備えた
ＤＲＡＭのリフレッシュ周期を計測する方法は、次のよ
うなものである。
ＤＲＡＭのリフレッシュ周期を計測する方法は、次のよ
うなものである。
【０００３】まず、内部アドレスカウンタが、リフレッ
シュ周期を決定する発振器が発振する信号の発振回数を
計数し、その結果をアドレス端子に出力する。そして、
そのアドレス端子に出力された結果を計測することによ
り、自動リフレッシュ機能が正しく動作しているか否か
が判断される。
シュ周期を決定する発振器が発振する信号の発振回数を
計数し、その結果をアドレス端子に出力する。そして、
そのアドレス端子に出力された結果を計測することによ
り、自動リフレッシュ機能が正しく動作しているか否か
が判断される。
【０００４】以上のようにして、リフレッシュ周期を計
測するＤＲＡＭのテスト回路を図２を参照して以下に説
明する。図２はＤＲＡＭのテスト回路を示すブロック図
である。
測するＤＲＡＭのテスト回路を図２を参照して以下に説
明する。図２はＤＲＡＭのテスト回路を示すブロック図
である。
【０００５】この回路２００は、行アドレスストローブ
信号（以下、バーＲＡＳと言う）が与えられる外部入力
端子２０１及び列アドレスストローブ（以下、バーＣＡ
Ｓと言う）が与えられる外部入力端子２０３を有してい
る。外部入力端子２０１に与えられたバーＲＡＳは、入
力回路２０５へ入力される。入力回路２０５は、バーＲ
ＡＳに応答して出力信号を自動リフレッシュ制御回路２
０７へ出力する。また、外部入力端子２０３に与えられ
たバーＣＡＳは、入力回路２０９へ入力される。入力回
路２０９は、バーＣＡＳに応答して出力信号を自動リフ
レッシュ制御回路２０７及び内部回路（図示しない）へ
出力する。
信号（以下、バーＲＡＳと言う）が与えられる外部入力
端子２０１及び列アドレスストローブ（以下、バーＣＡ
Ｓと言う）が与えられる外部入力端子２０３を有してい
る。外部入力端子２０１に与えられたバーＲＡＳは、入
力回路２０５へ入力される。入力回路２０５は、バーＲ
ＡＳに応答して出力信号を自動リフレッシュ制御回路２
０７へ出力する。また、外部入力端子２０３に与えられ
たバーＣＡＳは、入力回路２０９へ入力される。入力回
路２０９は、バーＣＡＳに応答して出力信号を自動リフ
レッシュ制御回路２０７及び内部回路（図示しない）へ
出力する。
【０００６】自動リフレッシュ制御回路２０７は、入力
回路２０５、２０９からの出力信号に応答して制御信号
をノードＮ１を介して発振回路２１１及びアドレス信号
入力回路２１９へ出力する。これにより自動リフレッシ
ュ動作が開始される。
回路２０５、２０９からの出力信号に応答して制御信号
をノードＮ１を介して発振回路２１１及びアドレス信号
入力回路２１９へ出力する。これにより自動リフレッシ
ュ動作が開始される。
【０００７】発振回路２１１は、制御信号に応答してリ
フレッシュ周期を決定するクロック信号を発振し、その
クロック信号をリフレッシュ信号発生回路２１３へ出力
する。
フレッシュ周期を決定するクロック信号を発振し、その
クロック信号をリフレッシュ信号発生回路２１３へ出力
する。
【０００８】リフレッシュ信号発生回路２１３は、クロ
ック信号に応答してリフレッシュ動作のためのリフレッ
シュ信号をノードＮ２を介してＮＯＲ回路２１５及びカ
ウンタ回路２１７へ出力する。
ック信号に応答してリフレッシュ動作のためのリフレッ
シュ信号をノードＮ２を介してＮＯＲ回路２１５及びカ
ウンタ回路２１７へ出力する。
【０００９】ＮＯＲ回路２１５は、入力回路２０５から
出力された出力信号及びリフレッシュ信号とに応答し
て、本ＤＲＡＭ回路の実質的な動作開始の命令信号であ
る内部ＲＡＳ（Ｉｎｔ ＲＡＳ）を内部回路（図示しな
い）へ出力する。
出力された出力信号及びリフレッシュ信号とに応答し
て、本ＤＲＡＭ回路の実質的な動作開始の命令信号であ
る内部ＲＡＳ（Ｉｎｔ ＲＡＳ）を内部回路（図示しな
い）へ出力する。
【００１０】カウンタ回路２１７は、リフレッシュ信号
に応答してリフレッシュアドレスをアドレス線２２１を
介してアドレス信号入力回路２１９へ出力する。
に応答してリフレッシュアドレスをアドレス線２２１を
介してアドレス信号入力回路２１９へ出力する。
【００１１】アドレス信号入力回路２１９は、外部入力
端子２２３−０〜２２３−ｎから外部アドレス信号Ａ０
〜Ａｎ、または、カウンタ回路２１７からリフレッシュ
アドレスが入力される。
端子２２３−０〜２２３−ｎから外部アドレス信号Ａ０
〜Ａｎ、または、カウンタ回路２１７からリフレッシュ
アドレスが入力される。
【００１２】この回路では、テストモードになるとテス
ト信号ＴＥＳＴがテスト信号入力端子２２５を介してテ
スト信号入力回路２２７に入力される。テスト信号入力
回路２２７はテスト信号ＴＥＳＴに応答して出力信号を
テストモード制御回路２２９へ出力する。テストモード
制御回路２２９は、通常の動作モードとテストモードを
切り換える回路であり、テスト信号入力回路からの出力
信号に応答してテストモード制御信号を出力する。入力
端子２２３−０〜２２３−ｎとアドレス線２２１−０〜
２２１−ｎとの間には、ゲート電極にテストモード制御
信号が与えられるＮチャンネル型ＭＯＳトランジスタ
（以下、ＮＭＯＳと言う）２３１−０〜２３１−ｎがそ
れぞれ接続されている。これらＮＭＯＳ２３１は、テス
トモード時にカウンタ２１７が出力したデータに応答し
たデータを入力端子２２３上に出力するものである。
ト信号ＴＥＳＴがテスト信号入力端子２２５を介してテ
スト信号入力回路２２７に入力される。テスト信号入力
回路２２７はテスト信号ＴＥＳＴに応答して出力信号を
テストモード制御回路２２９へ出力する。テストモード
制御回路２２９は、通常の動作モードとテストモードを
切り換える回路であり、テスト信号入力回路からの出力
信号に応答してテストモード制御信号を出力する。入力
端子２２３−０〜２２３−ｎとアドレス線２２１−０〜
２２１−ｎとの間には、ゲート電極にテストモード制御
信号が与えられるＮチャンネル型ＭＯＳトランジスタ
（以下、ＮＭＯＳと言う）２３１−０〜２３１−ｎがそ
れぞれ接続されている。これらＮＭＯＳ２３１は、テス
トモード時にカウンタ２１７が出力したデータに応答し
たデータを入力端子２２３上に出力するものである。
【００１３】次に、このテスト回路２００の動作を図３
及び図４を参照して以下に説明する。図３は、自動リフ
レッシュ動作時のタイミングチャートを示す図である。
この場合、自動リフレッシュ動作前にカウンタ回路２１
７に格納されているデータをＸ番地として表している。
及び図４を参照して以下に説明する。図３は、自動リフ
レッシュ動作時のタイミングチャートを示す図である。
この場合、自動リフレッシュ動作前にカウンタ回路２１
７に格納されているデータをＸ番地として表している。
【００１４】まず、バーＲＡＳより前にバーＣＡＳが立
ち下がると、自動リフレッシュ制御回路２０７は通常動
作モード（書き込み又は読み出しモード）から自動リフ
レッシュモードに切り換わり、自動リフレッシュ制御回
路２０７からノードＮ１へ出力される制御信号のレベル
が第１論理レベル（Ｌｏｗレベル）から第２論理レベル
（Ｈｉｇｈレベル）へ変化する。
ち下がると、自動リフレッシュ制御回路２０７は通常動
作モード（書き込み又は読み出しモード）から自動リフ
レッシュモードに切り換わり、自動リフレッシュ制御回
路２０７からノードＮ１へ出力される制御信号のレベル
が第１論理レベル（Ｌｏｗレベル）から第２論理レベル
（Ｈｉｇｈレベル）へ変化する。
【００１５】この制御信号が第２論理レベルに変化した
のに応答して、発振回路２１１はクロック信号を発振
し、そのクロック信号をリフレッシュ信号発生回路２１
３へ出力する。それと共に、アドレス信号入力回路２１
９の入力は、外部アドレス信号Ａ０〜Ａｎからリフレッ
シュアドレスに切り変わる。
のに応答して、発振回路２１１はクロック信号を発振
し、そのクロック信号をリフレッシュ信号発生回路２１
３へ出力する。それと共に、アドレス信号入力回路２１
９の入力は、外部アドレス信号Ａ０〜Ａｎからリフレッ
シュアドレスに切り変わる。
【００１６】次に、バーＲＡＳが第２論理レベル（Ｈｉ
ｇｈレベル）から第１論理レベル（Ｌｏｗレベル）へ遷
移するのに応答して、ＮＯＲ回路２１５は、内部回路
（図示しない）へ内部ＲＡＳ（Ｉｎｔ ＲＡＳ）を出力
する。この内部ＲＡＳは、本ＤＲＡＭ回路のリフレッシ
ュ動作開始の命令信号である。
ｇｈレベル）から第１論理レベル（Ｌｏｗレベル）へ遷
移するのに応答して、ＮＯＲ回路２１５は、内部回路
（図示しない）へ内部ＲＡＳ（Ｉｎｔ ＲＡＳ）を出力
する。この内部ＲＡＳは、本ＤＲＡＭ回路のリフレッシ
ュ動作開始の命令信号である。
【００１７】発振回路２１１が発振を開始してから所定
期間経過後、リフレッシュ信号発生回路２１３からノー
ドＮ２へ出力されるリフレッシュ信号のレベルが第１の
論理レベルから第２の論理レベルに遷移する。その遷移
に応答して、内部ＲＡＳはリセット（第２論理レベルか
ら第１論理レベルへ遷移する）され、その結果、内部回
路はリフレッシュ動作状態からスタンバイ状態へなる。
さらに、リフレッシュ信号のレベルの遷移に応答して、
カウンタ回路２１７は格納されているデータをＸ番地か
らＸ＋１番地に更新し、次のリフレッシュ動作の開始命
令まで待機状態となる。
期間経過後、リフレッシュ信号発生回路２１３からノー
ドＮ２へ出力されるリフレッシュ信号のレベルが第１の
論理レベルから第２の論理レベルに遷移する。その遷移
に応答して、内部ＲＡＳはリセット（第２論理レベルか
ら第１論理レベルへ遷移する）され、その結果、内部回
路はリフレッシュ動作状態からスタンバイ状態へなる。
さらに、リフレッシュ信号のレベルの遷移に応答して、
カウンタ回路２１７は格納されているデータをＸ番地か
らＸ＋１番地に更新し、次のリフレッシュ動作の開始命
令まで待機状態となる。
【００１８】次に、リフレッシュ信号のレベルが第２論
理レベルから第１論理レベルに遷移すると、内部回路は
再びリフレッシュ動作状態になる。
理レベルから第１論理レベルに遷移すると、内部回路は
再びリフレッシュ動作状態になる。
【００１９】以上のような動作を繰り返すことにより、
全てのメモリセルを順次リフレッシュすることができ
る。このリフレッシュモードでは、外部入力端子２２３
はハイインピーダンス状態である。
全てのメモリセルを順次リフレッシュすることができ
る。このリフレッシュモードでは、外部入力端子２２３
はハイインピーダンス状態である。
【００２０】次に、テストモード時の動作を図４のタイ
ミングチャートを参照して以下に説明する。
ミングチャートを参照して以下に説明する。
【００２１】テスト信号入力端子２２５に与えられるテ
スト信号ＴＥＳＴのレベルが、第１論理レベル（Ｌｏｗ
レベル）から第２論理レベル（Ｈｉｇｈレベル）へ遷移
することにより、テストモードが規定され、テストモー
ド動作が開始される。
スト信号ＴＥＳＴのレベルが、第１論理レベル（Ｌｏｗ
レベル）から第２論理レベル（Ｈｉｇｈレベル）へ遷移
することにより、テストモードが規定され、テストモー
ド動作が開始される。
【００２２】テスト信号ＴＥＳＴが第２論理レベルにな
ると、テスト信号入力回路２２７は、そのテスト信号に
応答して出力信号を出力する。そして、その出力信号に
応答してテストモード制御回路２２９は、第２論理レベ
ル（Ｈｉｇｈレベル）のテストモード制御信号を出力す
る。このテストモード制御信号に応答して、ＮＭＯＳ２
３１はＯＮし、外部入力端子２２３とアドレス線２２１
との間を導通状態にする。
ると、テスト信号入力回路２２７は、そのテスト信号に
応答して出力信号を出力する。そして、その出力信号に
応答してテストモード制御回路２２９は、第２論理レベ
ル（Ｈｉｇｈレベル）のテストモード制御信号を出力す
る。このテストモード制御信号に応答して、ＮＭＯＳ２
３１はＯＮし、外部入力端子２２３とアドレス線２２１
との間を導通状態にする。
【００２３】これによりカウンタ回路２１７が出力した
データに応答したデータを外部入力端子２２３上に出力
することができる。そして、その出力された結果を図示
しない計測回路により計測することにより、自動リフレ
ッシュ機能が正しく動作しているか否かをＩＣ外部から
でも判断できる。
データに応答したデータを外部入力端子２２３上に出力
することができる。そして、その出力された結果を図示
しない計測回路により計測することにより、自動リフレ
ッシュ機能が正しく動作しているか否かをＩＣ外部から
でも判断できる。
【００２４】このような半導体記憶回路としては、例え
ば、特開昭６３−１４８４９３号公報に記載されている
ものがある。
ば、特開昭６３−１４８４９３号公報に記載されている
ものがある。
【００２５】
【発明が解決しようとする課題】しかしながら、前述の
ようなＤＲＡＭのテスト回路では、通常の動作時または
自動リフレッシュ動作時、すなわち、テストモード制御
信号が第１論理レベル（Ｌｏｗレベル）の時、次のよう
な問題が生じる。
ようなＤＲＡＭのテスト回路では、通常の動作時または
自動リフレッシュ動作時、すなわち、テストモード制御
信号が第１論理レベル（Ｌｏｗレベル）の時、次のよう
な問題が生じる。
【００２６】すなわち、外部アドレス信号Ａ０〜Ａｎの
レベルがアンダーシュート等で接地電位レベルＧＮＤ以
下になった場合、あるいは、回路内部の動作ノイズによ
ってテストモード制御信号にノイズがのり、テストモー
ド制御信号のレベルが接地電位レベル以上に上昇した場
合に、ＮＭＯＳ２３１を介して外部アドレス信号のデー
タがカウンタ回路２１７の出力するデータに影響を及ぼ
す。
レベルがアンダーシュート等で接地電位レベルＧＮＤ以
下になった場合、あるいは、回路内部の動作ノイズによ
ってテストモード制御信号にノイズがのり、テストモー
ド制御信号のレベルが接地電位レベル以上に上昇した場
合に、ＮＭＯＳ２３１を介して外部アドレス信号のデー
タがカウンタ回路２１７の出力するデータに影響を及ぼ
す。
【００２７】その結果、カウンタ回路の誤動作や、リフ
レッシュアドレスの連続性に欠陥を生じるなどの問題が
あった。
レッシュアドレスの連続性に欠陥を生じるなどの問題が
あった。
【００２８】
【課題を解決するための手段】前述の課題を解決するた
めに、本発明は、第１のノードと、リフレッシュ信号に
より内部回路をリフレッシュ動作させるリフレッシュ信
号発生回路とを有し、前記第１のノードの電位状態を検
出することにより、前記リフレッシュ動作の状態をチェ
ックできる半導体記憶回路において、前記リフレッシュ
信号に応答して、第１または第２のアドレス論理レベル
を有するアドレス信号を出力するアドレス信号出力回路
と、第１または第２のモード論理レベルを有するモード
制御信号を出力するモード制御回路であって、前記モー
ド制御信号が前記第１のモード論理レベルを有する場
合、第１モードを定義し、前記モード制御信号が前記第
２のモード論理レベルを有する場合、第２モードを定義
する前記モード制御回路と、前記アドレス信号及び前記
モード制御信号により制御されるモード選択回路であっ
て、前記第１モードが定義された場合で、前記アドレス
信号が前記第１のアドレス論理レベルの時、前記第１の
ノードを第１の状態に規定し、前記第２モードが定義さ
れた場合で、前記アドレス信号が前記第２のアドレス論
理レベルの時、前記第１のノードを第２の状態に規定す
る前記モード選択回路とを設けたものである。
めに、本発明は、第１のノードと、リフレッシュ信号に
より内部回路をリフレッシュ動作させるリフレッシュ信
号発生回路とを有し、前記第１のノードの電位状態を検
出することにより、前記リフレッシュ動作の状態をチェ
ックできる半導体記憶回路において、前記リフレッシュ
信号に応答して、第１または第２のアドレス論理レベル
を有するアドレス信号を出力するアドレス信号出力回路
と、第１または第２のモード論理レベルを有するモード
制御信号を出力するモード制御回路であって、前記モー
ド制御信号が前記第１のモード論理レベルを有する場
合、第１モードを定義し、前記モード制御信号が前記第
２のモード論理レベルを有する場合、第２モードを定義
する前記モード制御回路と、前記アドレス信号及び前記
モード制御信号により制御されるモード選択回路であっ
て、前記第１モードが定義された場合で、前記アドレス
信号が前記第１のアドレス論理レベルの時、前記第１の
ノードを第１の状態に規定し、前記第２モードが定義さ
れた場合で、前記アドレス信号が前記第２のアドレス論
理レベルの時、前記第１のノードを第２の状態に規定す
る前記モード選択回路とを設けたものである。
【００２９】さらに、前記モード選択回路は、前記アド
レス信号が与えられる第１のゲート電極と、前記第１の
ノードに接続される第１の電極と、第２の電極とを有す
る第１のＭＯＳトランジスタと、前記モード制御信号が
与えられる第２のゲート電極と、前記第２の電極に接続
される第３の電極と、接地電位を有する接地電源に接続
される第４の電極とを有する第２のＭＯＳトランジスタ
とから構成することができる。
レス信号が与えられる第１のゲート電極と、前記第１の
ノードに接続される第１の電極と、第２の電極とを有す
る第１のＭＯＳトランジスタと、前記モード制御信号が
与えられる第２のゲート電極と、前記第２の電極に接続
される第３の電極と、接地電位を有する接地電源に接続
される第４の電極とを有する第２のＭＯＳトランジスタ
とから構成することができる。
【００３０】
【作用】本発明によれば、アドレス線と外部出力端子と
の間に、カウンタ回路の出力とテストモード制御回路の
出力とにより制御されるモード選択回路を設けたので、
アドレス線と外部アドレス端子との間が直接的に導通す
ることがない。従って、前述したような誤動作も生じる
ことはない。
の間に、カウンタ回路の出力とテストモード制御回路の
出力とにより制御されるモード選択回路を設けたので、
アドレス線と外部アドレス端子との間が直接的に導通す
ることがない。従って、前述したような誤動作も生じる
ことはない。
【００３１】さらに、テストモード時には、カウンタ回
路から出力されるリフレッシュアドレスの内容が、外部
出力端子上に正確に出力される。
路から出力されるリフレッシュアドレスの内容が、外部
出力端子上に正確に出力される。
【００３２】
【実施例】以下、図１を参照して本発明の実施例を説明
する。図１は本発明に係わる半導体記憶回路の要部を示
すブロック図である。
する。図１は本発明に係わる半導体記憶回路の要部を示
すブロック図である。
【００３３】この回路１００は、行アドレスストローブ
信号（以下、バーＲＡＳと言う）が与えられる外部入力
端子１０１及び列アドレスストローブ（以下、バーＣＡ
Ｓと言う）が与えられる外部入力端子１０３を有してい
る。外部入力端子１０１に与えられたバーＲＡＳは、入
力回路１０５へ入力される。入力回路１０５は、バーＲ
ＡＳに応答して出力信号を自動リフレッシュ制御回路１
０７へ出力する。また、外部入力端子１０３に与えられ
たバーＣＡＳは、入力回路１０９へ入力される。入力回
路１０９は、バーＣＡＳに応答して出力信号を自動リフ
レッシュ制御回路１０７及び内部回路（図示しない）へ
出力する。
信号（以下、バーＲＡＳと言う）が与えられる外部入力
端子１０１及び列アドレスストローブ（以下、バーＣＡ
Ｓと言う）が与えられる外部入力端子１０３を有してい
る。外部入力端子１０１に与えられたバーＲＡＳは、入
力回路１０５へ入力される。入力回路１０５は、バーＲ
ＡＳに応答して出力信号を自動リフレッシュ制御回路１
０７へ出力する。また、外部入力端子１０３に与えられ
たバーＣＡＳは、入力回路１０９へ入力される。入力回
路１０９は、バーＣＡＳに応答して出力信号を自動リフ
レッシュ制御回路１０７及び内部回路（図示しない）へ
出力する。
【００３４】自動リフレッシュ制御回路１０７は、入力
回路１０５、１０９からの出力信号に応答して制御信号
をノードＮ１を介して発振回路１１１及びアドレス信号
入力回路１１９へ出力する。これにより自動リフレッシ
ュ動作が開始される。
回路１０５、１０９からの出力信号に応答して制御信号
をノードＮ１を介して発振回路１１１及びアドレス信号
入力回路１１９へ出力する。これにより自動リフレッシ
ュ動作が開始される。
【００３５】発振回路１１１は、制御信号に応答してリ
フレッシュ周期を決定するクロック信号を発振し、その
クロック信号をリフレッシュ信号発生回路１１３へ出力
する。
フレッシュ周期を決定するクロック信号を発振し、その
クロック信号をリフレッシュ信号発生回路１１３へ出力
する。
【００３６】リフレッシュ信号発生回路１１３は、クロ
ック信号に応答してリフレッシュ動作のためのリフレッ
シュ信号をノードＮ２を介してＮＯＲ回路１１５及びカ
ウンタ回路１１７へ出力する。
ック信号に応答してリフレッシュ動作のためのリフレッ
シュ信号をノードＮ２を介してＮＯＲ回路１１５及びカ
ウンタ回路１１７へ出力する。
【００３７】ＮＯＲ回路１１５は、入力回路１０５から
出力された出力信号及びリフレッシュ信号とに応答し
て、本ＤＲＡＭ回路の実質的な動作開始の命令信号であ
る内部ＲＡＳ（Ｉｎｔ ＲＡＳ）を内部回路（図示しな
い）へ出力する。
出力された出力信号及びリフレッシュ信号とに応答し
て、本ＤＲＡＭ回路の実質的な動作開始の命令信号であ
る内部ＲＡＳ（Ｉｎｔ ＲＡＳ）を内部回路（図示しな
い）へ出力する。
【００３８】カウンタ回路１１７は、リフレッシュ信号
に応答してリフレッシュアドレスをアドレス線１２１を
介してアドレス信号入力回路１１９へ出力する。
に応答してリフレッシュアドレスをアドレス線１２１を
介してアドレス信号入力回路１１９へ出力する。
【００３９】アドレス信号入力回路１１９は、外部入力
端子１２３−０〜１２３−ｎから外部アドレス信号Ａ０
〜Ａｎ、または、カウンタ回路１１７からリフレッシュ
アドレスが入力される。
端子１２３−０〜１２３−ｎから外部アドレス信号Ａ０
〜Ａｎ、または、カウンタ回路１１７からリフレッシュ
アドレスが入力される。
【００４０】この回路では、テストモードになるとテス
ト信号ＴＥＳＴがテスト信号入力端子１２５を介してテ
スト信号入力回路１２７に入力される。テスト信号入力
回路１２７はテスト信号ＴＥＳＴに応答して出力信号を
テストモード制御回路１２９へ出力する。テストモード
制御回路１２９は、通常の動作モードとテストモードを
切り換える回路であり、テスト信号入力回路からの出力
信号に応答してテストモード制御信号を出力する。
ト信号ＴＥＳＴがテスト信号入力端子１２５を介してテ
スト信号入力回路１２７に入力される。テスト信号入力
回路１２７はテスト信号ＴＥＳＴに応答して出力信号を
テストモード制御回路１２９へ出力する。テストモード
制御回路１２９は、通常の動作モードとテストモードを
切り換える回路であり、テスト信号入力回路からの出力
信号に応答してテストモード制御信号を出力する。
【００４１】以上の構成は図２に示される回路と同様の
ものである。
ものである。
【００４２】本発明の半導体記憶回路は、さらに、外部
入力端子１２３−０〜１２３−ｎとアドレス線１２１−
０〜１２１−ｎとの間には、テストモード制御信号とリ
フレッシュアドレス信号とによって制御されるモード選
択回路１３０が設けられている。このモード選択回路１
３０は、テストモード時にカウンタ回路１１７が出力し
たデータに応答したデータを外部入力端子１２３上に出
力するものである。
入力端子１２３−０〜１２３−ｎとアドレス線１２１−
０〜１２１−ｎとの間には、テストモード制御信号とリ
フレッシュアドレス信号とによって制御されるモード選
択回路１３０が設けられている。このモード選択回路１
３０は、テストモード時にカウンタ回路１１７が出力し
たデータに応答したデータを外部入力端子１２３上に出
力するものである。
【００４３】本実施例では、このモード選択回路１３０
は、ＮＭＯＳ１３１及びＮＭＯＳ１３３から構成されて
いる。ＮＭＯＳ１３１のゲート電極はアドレス線１２１
に、ドレイン電極は外部入力端子１２３に、ソース電極
はＮＭＯＳ１３３のドレイン電極にそれぞれ接続され
る。ＮＭＯＳ１３３のゲート電極はテストモード制御回
路１２９に、ドレイン電極はＮＭＯＳ１３１のソース電
極に、ソース電極は接地電源ＧＮＤにそれぞれ接続され
る。
は、ＮＭＯＳ１３１及びＮＭＯＳ１３３から構成されて
いる。ＮＭＯＳ１３１のゲート電極はアドレス線１２１
に、ドレイン電極は外部入力端子１２３に、ソース電極
はＮＭＯＳ１３３のドレイン電極にそれぞれ接続され
る。ＮＭＯＳ１３３のゲート電極はテストモード制御回
路１２９に、ドレイン電極はＮＭＯＳ１３１のソース電
極に、ソース電極は接地電源ＧＮＤにそれぞれ接続され
る。
【００４４】このような半導体記憶回路において、テス
トモード以外の通常の動作（読み出し、書き込み、自動
リフレッシュの各動作）の場合、テストモード制御回路
１２９から出力されるテストモード制御信号は第１論理
レベル（Ｌｏｗレベル）である。従って、ＮＭＯＳ１３
３はＯＦＦ状態である。この場合、ＮＭＯＳ１３１のゲ
ート電極に与えられるリフレッシュアドレス信号の論理
レベルに関わらず、外部入力端子１２３上の電位が−Ｖ
ｔ以上（ＶｔはＮＭＯＳ１３１のしきい値電圧である）
であれば、ＮＭＯＳ１３３はＯＦＦ状態を維持する。
トモード以外の通常の動作（読み出し、書き込み、自動
リフレッシュの各動作）の場合、テストモード制御回路
１２９から出力されるテストモード制御信号は第１論理
レベル（Ｌｏｗレベル）である。従って、ＮＭＯＳ１３
３はＯＦＦ状態である。この場合、ＮＭＯＳ１３１のゲ
ート電極に与えられるリフレッシュアドレス信号の論理
レベルに関わらず、外部入力端子１２３上の電位が−Ｖ
ｔ以上（ＶｔはＮＭＯＳ１３１のしきい値電圧である）
であれば、ＮＭＯＳ１３３はＯＦＦ状態を維持する。
【００４５】この場合、もし、外部入力端子１２３に−
Ｖｔ以下の過大な負電位が印加されると、ＮＭＯＳ１３
３はＯＮ状態となり、外部入力端子１２３は接地電源Ｇ
ＮＤと接続される。しかし、この状態はカウンタ回路１
１７から出力されるリフレッシュアドレスに何ら影響を
与えるものではない。
Ｖｔ以下の過大な負電位が印加されると、ＮＭＯＳ１３
３はＯＮ状態となり、外部入力端子１２３は接地電源Ｇ
ＮＤと接続される。しかし、この状態はカウンタ回路１
１７から出力されるリフレッシュアドレスに何ら影響を
与えるものではない。
【００４６】また、テストモード制御回路１２９から出
力されるテストモード制御信号に何らかのノイズがの
り、ＮＭＯＳ１３３がＯＮ状態になっても、外部入力端
子１２３は接地電源ＧＮＤと接続されるので、カウンタ
回路１１７から出力されるリフレッシュアドレスに何ら
影響は生じない。
力されるテストモード制御信号に何らかのノイズがの
り、ＮＭＯＳ１３３がＯＮ状態になっても、外部入力端
子１２３は接地電源ＧＮＤと接続されるので、カウンタ
回路１１７から出力されるリフレッシュアドレスに何ら
影響は生じない。
【００４７】次に、テストモード制御回路１２９から出
力されるテストモード制御信号が第２論理レベル（Ｈｉ
ｇｈレベル）になりテストモードが選択されると、ＮＭ
ＯＳ１３０はＯＮ状態となり、ＮＭＯＳ１３０−０〜１
３０−ｎはアドレス線１２１−０〜１２１−ｎの状態、
すなわち、カウンタ回路１１７から出力されるリフレッ
シュアドレスに応じてそれぞれＯＮ、または、ＯＦＦ状
態となる。
力されるテストモード制御信号が第２論理レベル（Ｈｉ
ｇｈレベル）になりテストモードが選択されると、ＮＭ
ＯＳ１３０はＯＮ状態となり、ＮＭＯＳ１３０−０〜１
３０−ｎはアドレス線１２１−０〜１２１−ｎの状態、
すなわち、カウンタ回路１１７から出力されるリフレッ
シュアドレスに応じてそれぞれＯＮ、または、ＯＦＦ状
態となる。
【００４８】この場合、例えば、ＮＭＯＳ１３１−ｎが
ＯＮ状態、すなわち、アドレス線１２１−ｎに与えられ
たリフレッシュアドレス信号が第２論理レベル（Ｈｉｇ
ｈレベル）の時、外部入力端子１２３−ｎはＮＭＯＳ１
３１−ｎ及びＮＭＯＳ１３３−ｎを介して接地電源ＧＮ
Ｄに接続されるので、外部入力端子１２３−ｎに漏洩電
流が発生する。これを計測することによりアドレス線１
２１−ｎの論理レベル、すなわち、カウンタ回路１１７
からの出力状態を外部から判断できる。
ＯＮ状態、すなわち、アドレス線１２１−ｎに与えられ
たリフレッシュアドレス信号が第２論理レベル（Ｈｉｇ
ｈレベル）の時、外部入力端子１２３−ｎはＮＭＯＳ１
３１−ｎ及びＮＭＯＳ１３３−ｎを介して接地電源ＧＮ
Ｄに接続されるので、外部入力端子１２３−ｎに漏洩電
流が発生する。これを計測することによりアドレス線１
２１−ｎの論理レベル、すなわち、カウンタ回路１１７
からの出力状態を外部から判断できる。
【００４９】また、ＮＭＯＳ１３１−ｎがＯＦＦ状態、
すなわち、アドレス線１２１−ｎに与えられたリフレッ
シュアドレス信号が第１論理レベル（Ｌｏｗレベル）の
時、外部入力端子１２３−ｎはハイインピーダンス状態
となり漏洩電流は発生しない。同様に、これを計測する
ことによりアドレス線１２１−ｎの論理レベル、すなわ
ち、カウンタ回路１１７からの出力状態を外部から判断
できる。
すなわち、アドレス線１２１−ｎに与えられたリフレッ
シュアドレス信号が第１論理レベル（Ｌｏｗレベル）の
時、外部入力端子１２３−ｎはハイインピーダンス状態
となり漏洩電流は発生しない。同様に、これを計測する
ことによりアドレス線１２１−ｎの論理レベル、すなわ
ち、カウンタ回路１１７からの出力状態を外部から判断
できる。
【００５０】同様にして、外部入力端子１２３−０〜１
２３−ｎ上の電位状態、すなわち、漏洩電流の有無を図
示しない計測回路により計測することにより、カウンタ
回路から出力されるリフレッシュアドレスを外部より正
確に検知できる。
２３−ｎ上の電位状態、すなわち、漏洩電流の有無を図
示しない計測回路により計測することにより、カウンタ
回路から出力されるリフレッシュアドレスを外部より正
確に検知できる。
【００５１】この回路１００はテストモード以外の通常
の動作（読み出し、書き込み、自動リフレッシュ動作）
は、図３を用いて説明した図２の回路２００と同様であ
る。
の動作（読み出し、書き込み、自動リフレッシュ動作）
は、図３を用いて説明した図２の回路２００と同様であ
る。
【００５２】本実施例では、モード選択回路１３０はＮ
ＭＯＳにより構成したが、Ｐチャンネル型ＭＯＳトラン
ジスタを用いても同様の回路を実現できる。
ＭＯＳにより構成したが、Ｐチャンネル型ＭＯＳトラン
ジスタを用いても同様の回路を実現できる。
【００５３】また、図５を用いてモード選択回路１３０
の他の構成例を説明する。図５において、図１と同一の
部分には同一符号を付し、その説明は省略する。
の他の構成例を説明する。図５において、図１と同一の
部分には同一符号を付し、その説明は省略する。
【００５４】この例において、モード選択回路１３０
は、ＮＭＯＳ５０１及びＡＮＤ回路５０３から構成され
る。
は、ＮＭＯＳ５０１及びＡＮＤ回路５０３から構成され
る。
【００５５】ＮＭＯＳ５０１のドレイン電極は外部入力
端子１２３に、ソース電極は接地電源ＧＮＤに、ゲート
電極はＡＮＤ回路５０３の出力にそれぞれ接続される。
ＡＮＤ回路５０３の一方の入力はアドレス線１２１に、
他方の入力はテストモード制御回路１２９に接続され
る。
端子１２３に、ソース電極は接地電源ＧＮＤに、ゲート
電極はＡＮＤ回路５０３の出力にそれぞれ接続される。
ＡＮＤ回路５０３の一方の入力はアドレス線１２１に、
他方の入力はテストモード制御回路１２９に接続され
る。
【００５６】この場合の動作は、前述した実施例と同様
であるので、前述の説明を参照すれば理解できる。
であるので、前述の説明を参照すれば理解できる。
【００５７】
【発明の効果】本発明によれば、アドレス線と外部出力
端子との間に、カウンタ回路の出力とテストモード制御
回路の出力とにより制御されるモード選択回路を設けた
ので、（１）外部入力端子に−Ｖｔ以下の過大な負電位
が印加された場合、（２）テストモード制御信号に何ら
かのノイズが生じた場合でもアドレス線と外部入力端子
との間が直接的に導通することがない。
端子との間に、カウンタ回路の出力とテストモード制御
回路の出力とにより制御されるモード選択回路を設けた
ので、（１）外部入力端子に−Ｖｔ以下の過大な負電位
が印加された場合、（２）テストモード制御信号に何ら
かのノイズが生じた場合でもアドレス線と外部入力端子
との間が直接的に導通することがない。
【００５８】従って、外部入力端子やカウンタ回路から
出力されるリフレッシュアドレスに何ら影響を与えるこ
とのなく、テスト回路を提供することができる。
出力されるリフレッシュアドレスに何ら影響を与えるこ
とのなく、テスト回路を提供することができる。
【００５９】さらに、テストモード時には、カウンタ回
路から出力されるリフレッシュアドレスの内容を外部出
力端子上に正確に出力することができるので、自動リフ
レッシュ動作の状態を精度よくチェックできる。
路から出力されるリフレッシュアドレスの内容を外部出
力端子上に正確に出力することができるので、自動リフ
レッシュ動作の状態を精度よくチェックできる。
【図１】本発明の半導体記憶回路の要部を示すブロック
図である。
図である。
【図２】従来の半導体記憶回路の要部を示すブロック図
である。
である。
【図３】図２に示す回路の通常動作を説明するタイミン
グチャート図である。
グチャート図である。
【図４】図２に示す回路のテストモード動作を説明する
タイミングチャート図である。
タイミングチャート図である。
【図５】本発明に係わるモード選択回路の他の構成例を
示すブロック図である。
示すブロック図である。
１０１、１０３ 外部入力端子 １０７ 自動リフレッシュ制御回路 １１１ 発振回路 １１３ リフレッシュ信号発生回路 １１７ カウンタ回路 １１９ アドレス信号入力回路 １２３ 外部入力端子 １２５ テスト信号入力端子 １２９ テストモード制御回路 １３０ モード選択回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401
Claims (4)
- 【請求項１】 第1のノードと、リフレッシュ信号によ
り内部回路をリフレシュ動作させるリフレッシュ信号発
生回路とを有し、前記第1のノードの電位状態を検出す
ることにより、前記リフレッシュ動作の状態をチェック
できる半導体記憶回路において、 前記リフレッシュ信号に応答して、第1または第2のアド
レス論理レベルを有するアドレス信号を出力するアドレ
ス信号出力回路と、 第1または第2のモード論理レベルを有するモード制御信
号を出力するモード制御回路と、 前記アドレス信号及び前記モード制御信号により制御さ
れるモード選択回路であって、前記アドレス信号が前記
第２のアドレス論理レベルを有し、かつ、前記モード制
御信号が前記第2のモード論理レベルを有している時前
記第1のノードに所定の電位を与え、それ以外の場合は
前記第1のノードに影響を与えない前記モード選択回路
とを有することを特徴とする半導体記憶回路。 - 【請求項２】 前記第1のアドレス論理レベルはLOWレベ
ル、第2のアドレス論理レベルはHIGHレベルであり、 前記第1のモード論理レベルはLOWレベル、第2のモード
論理レベルはHIGHレベルである請求項1記載の半導体記
憶装置。 - 【請求項３】 前記モード選択回路は、 前記アドレス信号が与えられる第1のゲート電極と、前
記第1のノードに接続される第1の電極と、第2の電極と
を有する第1のMOSトランジスタと、 前記モード制御信号が与えられる第2のゲート電極と、
前記第2の電極に接続される第3の電極と、接地電位を有
する接地電源に接続される第4の電極とを有する第2のMO
Sトランジスタとから構成されることを特徴とする請求
項1記載の半導体記憶装置。 - 【請求項４】 前記モード選択回路は、 前記アドレス信号及び前記モード制御信号が入力され、
前記アドレス信号が前記第２のアドレス論理レベルを有
し、かつ、前記モード制御信号が第2のモード論理レベ
ルを有している時のみアクティブな信号を出力する論理
回路と、 前記論理回路の出力信号が与えられるゲート電極と、前
記第1のノードに接続される第1の電極と、前記所定の電
位を有する電位源に接続される第２の電極とを有し、前
記アクティブ信号に応答してON状態になるMOSトランジ
スタとから構成されることを特徴とする請求項1記載の
半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143354A JP3059024B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体記憶回路 |
| KR1019940011713A KR100227395B1 (ko) | 1993-06-15 | 1994-05-27 | 반도체 기억회로 |
| US08/253,773 US5502677A (en) | 1993-06-15 | 1994-06-03 | Semiconductor memory device incorporating a test mode therein to perform an automatic refresh function |
| EP94109219A EP0630026B1 (en) | 1993-06-15 | 1994-06-15 | Semiconductor memory device incorporating a test mode therein to perform an automatic refresh function |
| DE69421753T DE69421753T2 (de) | 1993-06-15 | 1994-06-15 | Halbleiter Speicheranordnung mit einem Prüfmodus zur Ausführung einer automatischen Auffrischungsfunktion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143354A JP3059024B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0714400A JPH0714400A (ja) | 1995-01-17 |
| JP3059024B2 true JP3059024B2 (ja) | 2000-07-04 |
Family
ID=15336842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143354A Expired - Fee Related JP3059024B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体記憶回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5502677A (ja) |
| EP (1) | EP0630026B1 (ja) |
| JP (1) | JP3059024B2 (ja) |
| KR (1) | KR100227395B1 (ja) |
| DE (1) | DE69421753T2 (ja) |
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| JP3260583B2 (ja) * | 1995-04-04 | 2002-02-25 | 株式会社東芝 | ダイナミック型半導体メモリおよびそのテスト方法 |
| JP3664777B2 (ja) * | 1995-08-18 | 2005-06-29 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100372245B1 (ko) * | 1995-08-24 | 2004-02-25 | 삼성전자주식회사 | 워드라인순차제어반도체메모리장치 |
| JP2760333B2 (ja) * | 1995-11-17 | 1998-05-28 | 日本電気株式会社 | 半導体装置 |
| KR100206600B1 (ko) * | 1996-06-03 | 1999-07-01 | 김영환 | 싱크로노스 디램의 리프레쉬 카운터 테스트 모드방법 및 그 장치 |
| DE19711097C2 (de) * | 1997-03-17 | 2000-04-06 | Siemens Ag | Integrierte Schaltung mit einem Speicher und einer Prüfschaltung |
| US6161204A (en) | 1998-02-17 | 2000-12-12 | Micron Technology, Inc. | Method and apparatus for testing SRAM memory cells |
| JPH11345486A (ja) * | 1998-06-01 | 1999-12-14 | Mitsubishi Electric Corp | セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ |
| US6694463B2 (en) * | 2001-01-16 | 2004-02-17 | Atmel Corporation | Input/output continuity test mode circuit |
| US8602780B2 (en) | 2006-10-16 | 2013-12-10 | Natural Dental Implants, Ag | Customized dental prosthesis for periodontal or osseointegration and related systems and methods |
| US10426578B2 (en) | 2006-10-16 | 2019-10-01 | Natural Dental Implants, Ag | Customized dental prosthesis for periodontal or osseointegration and related systems |
| KR101752154B1 (ko) * | 2010-11-02 | 2017-06-30 | 삼성전자주식회사 | 로우 어드레스 제어 회로, 이를 포함하는 반도체 메모리 장치 및 로우 어드레스 제어 방법 |
| KR102194791B1 (ko) * | 2013-08-09 | 2020-12-28 | 에스케이하이닉스 주식회사 | 메모리, 이를 포함하는 메모리 시스템 및 메모리의 동작방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148493A (ja) * | 1986-12-11 | 1988-06-21 | Nec Ic Microcomput Syst Ltd | 擬似スタチツクメモリ |
| JPH02131010A (ja) * | 1988-11-10 | 1990-05-18 | Fujitsu Ltd | アドレス変化検出回路 |
| JP2928263B2 (ja) * | 1989-03-20 | 1999-08-03 | 株式会社日立製作所 | 半導体装置 |
| KR940003408B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 어드레스 천이 검출회로(atd)를 내장한 반도체 메모리 장치 |
| JPH05166396A (ja) * | 1991-12-12 | 1993-07-02 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JP2977385B2 (ja) * | 1992-08-31 | 1999-11-15 | 株式会社東芝 | ダイナミックメモリ装置 |
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1993
- 1993-06-15 JP JP5143354A patent/JP3059024B2/ja not_active Expired - Fee Related
-
1994
- 1994-05-27 KR KR1019940011713A patent/KR100227395B1/ko not_active IP Right Cessation
- 1994-06-03 US US08/253,773 patent/US5502677A/en not_active Expired - Lifetime
- 1994-06-15 EP EP94109219A patent/EP0630026B1/en not_active Expired - Lifetime
- 1994-06-15 DE DE69421753T patent/DE69421753T2/de not_active Expired - Fee Related
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| EP0630026B1 (en) | 1999-11-24 |
| JPH0714400A (ja) | 1995-01-17 |
| EP0630026A3 (en) | 1995-08-30 |
| US5502677A (en) | 1996-03-26 |
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| DE69421753T2 (de) | 2000-05-31 |
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