KR100236813B1 - 기판 전위의 변동을 방지할 수 있는 반도체 집적 회로 - Google Patents

기판 전위의 변동을 방지할 수 있는 반도체 집적 회로 Download PDF

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Abstract

검출 회로(3)는 기입 인에이블 신호(/W), 컬럼 어드레스 스트로브 신호(/CAS) 및 출력 제어 신호(OEM)를 수신하여 입/출력 단자(6)로부터 데이터가 입력되는 모드를 사전 검출한다. 기판 전위 발생 회로(2)는 정상적으로 동작하며, 검출 회로(3)가 데이터가 입력되는 모드를 검출한 경우 기판 전위 유지 회로(4)가 또한 동작하여 입/출력 단자(6)로부터 실제로 입력되기 전에 기판 전위 발생부(1) 바이어스 능력이 증가된다.

Description

기판 전위의 변동을 방지할 수 있는 반도체 집적 회로
본 발명은 반도체 집적 회로에 관한 것으로, 특히 기판 전위 발생 회로를 구비한 반도체 집적 회로에 관한 것이다.
최근, DRAM(Dynamic Random Access Memory)을 갖는 반도체 집적 회로분야에서, 정보의 비트 수가 증가됨에 따라 단자 수를 줄이기 위해 입력 단자와 출력 단자용으로 공통의 단자를 사용하는 것이 주류를 이루고 있다.
제14도는 통상의 DRAM을 갖는 반도체 집적 회로의 출력 버퍼(5)의 구성을 나타낸 회로도이다. 제14도에 도시한 바와 같이, 이 출력 버퍼(5)는 파워 서플라이노드(55)와 접지 노드 및 2개의 직렬 접속된 N채널 MOS 트랜지스터(57, 58)를 포함한다. 출력 제어 신호(OEM)가 활성화되면, N채널 MOS 트랜지스터(57, 58)가 온 또는 오프되어 입/출력 단자(6)로부터 데이터가 출력된다. 데이터가 입력되면, 노드(51) 및 노드(52)의 전위는 통상 접지 레벨로 고정되며, 2개의 N채널 MOS 트랜지스터(57, 58)는 턴-오프, 즉 하이-임피던스(Hi-Z) 상태로 된다.
제15도는 출력 버퍼(5)의 구조를 나타낸 단면도이다. 제15도에 도시한 바와 같이, 출력 버퍼(5)는 P형 반도체 기판(60)과 입/출력 단자(6)로 구성되며, 이들 입/출력 단자 사이에 n+층(59)이 위치된다. 여기서, 데이터 입력시에 입/출력 단자(6)로 데이터의 언더슈트(undershoot) 등이 입력되면, 파워 서플라이에 보다 가까이 위치된 트랜지스터(57)가 온되고, 기판 전류가 발생되어 기판 전위가 양의 값으로 변동한다. 이와 같은 기판 전위의 변동은 반도체 집적 회로의 디바이스 특성을 악화시키는 바람직하지 못한 결과를 초래한다.
본 발명의 목적은 데이터 입력시에 입/출력 단자에 데이터의 언더슈트 등이 입력되더라도 기판 전위가 변동되지 않는 반도체 집적 회로를 제공하는 것이다.
제1도는 본 발명의 실시예 1에 따른 반도체 집적 회로의 전체 구성을 나타낸 블럭도.
제2도는 제1도의 기판 전위 발생부의 구체적 구성을 나타낸 블럭도.
제3도는 제2도의 발진 회로 및 바이어스 회로의 구체적 구성을 나타낸 회로도.
제4도는 제1도의 검출 회로의 구체적 구성의 일례를 도시한 도면.
제5도는 제4도에 도시된 회로의 동작을 예시하는 타이밍도.
제6도는 본 발명의 실시예 2에 따른 반도체 집적 회로의 기판 전위 발생부의 구성을 도시한 도면.
제7도는 제6도에 도시된 회로의 동작을 예시하는 타이밍도.
제8도는 본 발명의 실시예 3에 따른 반도체 집적 회로의 기판 전위 발생부의 구성을 도시한 도면.
제9도는 제8도에 도시된 회로의 동작을 예시하는 타이밍도.
제10도는 본 발명의 실시예 4에 따른 반도체 집적 회로의 기판 전위 발생부의 구성을 도시한 도면.
제11도는 제10도에 도시된 회로의 동작을 예시하는 타이밍도.
제12도는 본 발명의 실시예 5에 따른 반도체 집적 회로의 구성을 나타낸 도면.
제13도는 제12도에 도시한 회로의 동작을 예시하는 타이밍도.
제14도는 통상의 DRAM을 구비한 반도체 집적 회로의 출력 버퍼 구성의 회로도.
제15도는 제14에 도시된 출력 버퍼의 구조의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 전위 발생부 2 : 기판 전위 발생 회로
3 : 검출 회로 4 : 기판 전위 유지 회로
5 : 출력 버퍼 6 : 입/출력 단자
7 : CAS 버퍼 8 : WE 버퍼
9 : 출력 제어 신호 발생 회로 10 : 기준 전위 발생 회로
11 : 비교 회로 12, 17 : 발진 제어 회로
13, 15, 18 : 발진 회로 14, 16, 19 : 바이어스 회로
20 : 발진 회로 21 : 바이어스 회로
26 : 파형 정형 회로 27 : 입력 데이터 변화 검출 회로
28 : 데이터 변화 검출 회로 32 : 분주 회로
33, 35 : 기준 전위 발생 회로 34, 36 : 전위 레벨 비교부
41, 45 : 발진 회로 42, 46 : 바이어스 회로
50 : 검출 회로 54 : 출력 트랜지스터 제어 회로
본 발명의 한 측면에 따른 반도체 집적 회로는 내부 신호에 따라 데이터를 입/출력하며, 반도체 기판, 기판 전위 발생 회로, 검출 회로 및 기판 전위 유지 회로를 포함한다. 기판 전위 발생 회로는 반도체 기판에 공급되는 사전 결정된 기판 전압을 발생한다. 또, 검출 회로는 기판 전위의 변동 가능성을 사전 검출한다. 기판 전위 유지 회로는 검출 회로가 기판 전위의 변동 가능성을 검출하였을 때, 반도체 기판에 공급되는 전압을 더 발생시킴으로써 기판 전위의 변동을 방지한다.
본 발명의 다른 측면에 따른 반도체 집적 회로는 내부 신호에 따라 데이터를 입출력하며, 반도체 기판, 이 반도체 기판상에 제공된 파워 서플라이 노드, 반도체 기판상에 제공된 입/출력 단자, 파워 서플라이 노드와 입/출력 단자 사이에 접속된 적어도 하나의 N채널 MOS 트랜지스터 및 출력 제어 회로를 포함한다. 상기 출력 제어 회로는 입/출력 단자로부터 데이터가 출력되지 않는 경우 N채널 MOS 트랜지스터의 게이트에 기판 전압을 공급한다.
본 발명의 주요 이점은 검출 회로가 데이터 입출력시 기판 전위 변동 가능성을 사전 검출한 경우 보통의 동작하는 기판 전위 발생 회로에 부가하여 기판 전위 유지 회로가 또한 동작하여 바이어스 능력이 증가되므로, 기판 전위의 변동이 방지될 수 있는 것이다.
또한, 본 발명의 다른 이점은 기판 전압이 출력 버퍼를 형성하는 N채널 MOS 트랜지스터의 게이트에 공급되므로, 언더슈트가 입력되더라도 기판 전류가 흐르지 않으므로 기판 전위의 변동이 방지될 수 있다는 것이다.
본 발명의 전술한 사항 및 다른 목적, 특징, 측면 및 이점은 첨부된 도면을 참조한 본 발명의 이후의 상세한 설명을 통해 더욱 명확하게 된다.
[실시예 1]
제1도는 본 발명의 실시예 1에 따른 반도체 집적 회로의 전체 구성을 도시한 블럭도이다. 제1도에 도시한 바와 같이, 본 실시예에 따른 반도체 집적 회로는 반도체 기판(60)상에 형성되며, 반도체 기판(60)에 공급되는 기판 전압(Vbb)을 발생하는 기판 전위 발생부(1)가 제공된다. 이 기판 전위 발생부(1)는 통상의 기판 전위 발생 회로(2)에 부가하여 검출 회로(3) 및 기판 전위 유지 회로(4)를 더 포함한다. 검출 회로(3)는 CAS 버퍼(7)로부터의 컬럼 어드레스 스트로브 신호(/CAS), WE 버퍼(8)로부터 출력된 기입 인에이블 신호(/W) 및 출력 제어 발생 회로(9)로부터 출력 제어 신호(OEM)에 응답하여 데이터가 실제로 입력되기 전에 입/출력단자(6)로부터 데이터가 입력되는(이하, 「기입 사이클」이라 함) 모드를 사전 검출한다. 검출 회로(3)에 의해 기입 사이클이 검출되면, 기판 전위 발생 회로(2)에 부가하여 기판 전위 유지 회로(4)가 동작함으로써 바이어스 능력이 증가된다.
제2도는 제1도의 기판 전위 발생부(1)의 구체적 구성을 나타낸 블럭도이다. 기판 전위 발생 회로(2)는 통상적으로 제공되는 회로로서, 제2도에 나타낸 바와 같이, 기판 전위에 대해 기준으로 작용하는 기준 전위를 발생하는 기준 전위 발생 회로(10), 그 기준 전위와 기판 전위를 비교하는 비교 회로(11), 비교 회로(11)로부터의 신호를 수신하여 발진 회로(13, 15)의 발진을 제어하는 발진 제어 회로(12), 로우 어드레스 스트로브 신호(/RAS)와 같은 신호를 수신하고, 예를 들어, 반도체 집적 회로의 동작 개시시에 발진 회로(18)를 발진시키는 발진 제어 회로(17), 링 발진기에 의해 발진되는 발진 회로(13, 15, 18), 펌프 캐패시터(141)를 구비하여 용량성 결합에 의해 기판 전압(Vbb)을 발생하는 바이어스 회로(14, 16, 19)를 포함한다.
바이어스 회로(14, 16, 19)의 바이어스 능력은 대응하는 발진 회로(13, 15, 18)의 발진 주파수와 각각의 내장된 펌프 캐패시터의 용량에 의해 결정되며, 바이어스 회로(14)는 바이어스 회로(16)에 비해 바이어스 능력이 크고, 바이어스 회로(16)는 바이어스 회로(14)에 비해 바이어스 능력이 작다.
본 발명의 실시예에 따른 반도체 집적 회로는, 앞서 언급된 기판 전위 발생 회로(2)에 부가하여 검출 회로(3)와 기판 전위 유지 회로(4)를 포함한다. 이 기판 전위 유지 회로(4)는 파형 정형 회로(26), 발진 회로(20) 및 바이어스 회로(21)를 포함하며, 발진 회로(20) 및 바이어스 회로(21)의 구체적인 회로가 제3도에 도시한다.
제3도에 도시한 회로는 링 발진기(22)와 NAND 회로(23) 및 바이어스 회로(14)를 포함한다. 기판 전위 발생 회로(2)가 정상적으로 동작하는 반면, 기판 전위 유지 회로(4)는 검출 회로(3)가 기입 사이클을 검출하여 활성화된 하이 레벨 신호를 출력할 때에만 동작한다. 파형 정형 회로(26)는 바이어스 회로(21)가 검출 회로(3)로부터 출력된 신호에 따라 동작하는 기간동안에 대응하는 폭을 갖는 하이 레벨 신호를 출력한다.
제4도는 상기 검출 회로(3)의 구체적인 구성의 일례를 도시한다.
제4도에 도시한 바와 같이, 검출 회로(3)는 입력으로서 칼럼 어드레스 스트로브 신호(/CAS) 및 기입 인에이블 신호(/W)를 수신하는 NOR 회로(24)를 포함한다.
다음으로, 제4도에 도시한 회로의 동작을 제5도의 타이밍도를 참조하여 설명한다. 본 발명의 실시예에 따른 반도체 집적 회로에 있어서는, 입/출력 단자(6)로부터 데이터가 입력되어 메모리에 기입될 때, 제5(a)도에 도시한 컬럼 어드레스 스트로브 신호(/CAS) 및 제5(b)도에 도시한 기입 인에이블 신호(/W)가 모두 로우 레벨로 활성화된다. 이 때, NOR 회로(24)는 제5(c)도에 도시한 바와 같이 하이 레벨 신호를 출력하며, 이 신호는 파형 정형 회로(26)에 의해 제5(d)도에 도시한 사전 결정된 폭을 갖는 펄스로 정형된다. 그리고 나서, 파형 정형 회로(26)로부터의 출력 신호는 발진 회로(20)에 입력되며, 발진 회로(20)의 출력 신호가 하이 레벨인 기간동안 바이어스 회로(21)가 동작한다.
이상의 실시예 1에 따른 반도체 집적 회로에 의하면, 입/출력 단자로부터 데이터가 입력되는 모드가 내부 신호에 의해 사전 검출되며, 정상적으로 동작하는 기판 전위 발생 회로에 부가하여 기판 전위 유지 회로가 동작하여 바이어스 능력을 증가시키므로, 비록 데이터 입력시 언더슈트가 발생하더라도 기판 전위의 변동이 방지될 수 있다.
상기 실시예에 있어서는 내부 신호중 컬럼 어드레스 스트로브 신호(/CAS) 및 기입 인에이블 신호(/W)를 이용해 기입 사이클을 검출하는데 사용된다. 그러나, 기입 사이클은 메모리로의 데이터 기입시 로우 레벨로 활성화된 기입 인에이블 신호(/W)만에 의해서도 검출될 수 있다. 또한, 출력 버퍼로부터의 데이터 출력시에 활성화되는 출력 제어 신호(OEM)가 비활성인 경우를 검출하여 바이어스 회로를 동작시킬 수도 있다.
[실시예 2]
제6도는 본 발명의 실시예 2에 따른 반도체 집적 회로의 기판 전위 발생부의 구성을 도시한다. 제6도에 도시한 바와 같이, 기판 전위 발생부는 기판 전압(Vbb)을 발생하는 기판 전위 발생 회로(2), 입력 데이터 변화 검출 회로(27), 파형 정형 회로(26), 발진 회로(20) 및 바이어스 회로(21)를 포함한다. 여기서, 기판 전위 발생 회로(2), 파형 정형 회로(26), 발진 회로(20) 및 바이어스 회로(21)는 실시예 1에서 설명한 것과 마찬가지이다.
또, 입력 데이터 변화 검출 회로(27)는 입/출력 단자(6)로부터 동시에 입/출력되는 데이터의 수와 동일한 수의 데이터 변화 검출 회로(28), NAND 회로(29), NAND 회로(29)의 출력 신호를 반전시키는 인버터(61) 및 NOR 회로(30)를 포함한다.
다음으로, 제6도에 도시한 회로의 동작을 제7도의 타이밍도를 참조하여 설명한다. 제7(a)도에 도시한 바와 같이, 출력 제어 신호(OEM)가 활성으로 유지되는 하이 레벨 기간동안 출력 버퍼(5)를 통해 입/출력 단자(6)로부터 데이터가 출력된다. 이 때, 하이 레벨의 출력 제어 신호(OEM)는 NOR 회로(30)에 입력되어 NOR 회로(30)의 출력이 제7(d)도에 도시한 바와 같이 로우 레벨로 되므로, 입력 데이터 변화 검출 회로(27)는 바이어스 회로(21)를 동작시키지 않는다.
한편, 출력 제어 신호(OEM)가 데이터 입력 기간동안 비활성 상태의 로우 레벨로 세트되면, 출력 버퍼(5)는 하이 임피던스 상태로 된다. 이 상태에서는, 입/출력 단자(6)에 동시에 입력되는 n개 데이터의 데이터 논리 레벨 DQx(x=1~n)에 제7(b)도에 도시한 바와 같이 변화가 발생하면, 데이터 변화 검출 회로(28)는 제7(c)도에 도시한 바와 같이 로우 레벨의 펄스를 출력 신호(/DTDx)로서 출력한다. 이와 같이 하여 n개의 데이터 변화 검출 회로(28)중 적어도 하나의 데이터 변화 검출 회로(28)로부터 로우 레벨의 펄스가 출력되면, NAND 회로(29)의 출력 신호는 하이 레벨로 된다. 이 NAND 회로(29)의 출력 신호는 인버터(61)에 의해 반전된 후 NOR 회로(30)에 입력된다. 결과적으로, 제7(d)도에 도시한 바와 같이 NOR 회로(30)로부터 하이 레벨의 펄스가 출력된다. 그리고, 이 펄스의 상승에 동기하여 제7(e)도에 도시한 사전 결정된 폭을 갖는 펄스가 파형 정형 회로(26)에서 형성되어 발진 회로(20)에 공급된다. 이와 같이 하여, 상기 펄스의 사전 결정된 폭에 대응하는 기간동안 바이어스 회로(21)가 동작한다.
이상 실시예 2에 따른 반도체 집적 회로에 의하면, 통상 기판 전위 발생 회로에 의해 반도체 기판에 기판 전압(Vbb)이 공급되는 경우에, 입력 데이터의 논리 레벨의 변화에 따른 다른 바이어스 회로가 또한 동작하므로, 입력 데이터의 언더슈트로 인한 기판 전위의 변동이 방지될 수 있다.
실시예 2에서, 데이터 변화 검출 회로(28)는 입력 데이터의 논리 레벨이 하이 레벨로부터 로우 레벨로 또는 그 역인 로우 레벨로부터 하이 레벨로 변화하는 경우를 검출하지만, 데이터 변화 검출 회로(28)는 입력 데이터가 하이 레벨로부터 로우 레벨 또는 로우 레벨로부터 하이 레벨로 변화하는 경우만을 검출할 수도 있다. 예를 들면, 입력 데이터의 오버슈트로 인해 기판 전위가 변화하지 않는 경우, 언더슈트의 입력만이 사전 검출될 수도 있고, 데이터 변화 검출 회로(28)는 하이 레벨로부터 로우 레벨로의 입력 데이터의 변화만을 검출할 수도 있다.
[실시예 3]
제8도는 본 발명의 실시예 3에 따른 반도체 집적 회로의 기판 전위 발생부의 구성을 도시한다. 제8도에 도시한 바와 같이, 실시예 3에 따른 반도체 집적 회로의 기판 전위 발생부는 실시예 2에 따른 반도체 집적 회로의 기판 전위 발생부와 유사한 구성을 갖지만, 입력 데이터 변화 검출 회로(27)와 파형 정형 회로(26) 사이에서 입력 펄스의 주파수보다 낮은 주파수의 펄스를 출력하는 분주 회로(32)를 구비한 점에서 상이하다.
다음으로, 이 기판 전위 발생부의 동작을 제9도의 타이밍도를 참조하여 설명한다. 입력 데이터 변화 검출 회로(27)에 의해 검출된 데이터 변화의 빈도수가 적은 경우, 기판 전위 발생부는 실시예 2와 동일한 방법으로 동작한다. 그러나, 제9(b)도에 도시한 바와 같이 입력 데이터 논리 레벨의 변화의 빈도수가 높은 경우, 입력 데이터 변화 검출 회로(27)는 제9(d)도에 도시한 바와 같이 고주파수를 갖는 펄스를 출력한다. 이 때, 분주 회로(32)는 입력 펄스의 상승에 동기하여 하이 레벨로 상승하고, 다음 입력 펄스의 상승에 동기하여 로우 레벨로 하강하는 펄스를 출력한다. 따라서, 분주 회로(32)는 데이터의 변화가 입력 데이터 변화 검출 회로(27)에 의해 적게 검출될 경우 출력될 신호를 파형 정형 회로(26)에 출력하며, 이것은 파형 정형 회로(26)나 발진 회로(20)가 고주파수를 갖는 입력 신호에 추종하여 동작할 수 없는 경우에 효율적이다.
이상의 실시예 3에 따른 반도체 집적 회로에 의하면, 기판 전위 발생부의 바이어스 능력이 입력 데이터의 논리 레벨 변화에 따라 기판 전위 발생부의 바이어스 능력이 증가되는 경우에 있어서, 데이터의 변화하는 빈도수가 높은 경우에도 부가적으로 동작하는 바이어스 회로를 최적으로 동작할 수 있다.
[실시예 4]
제10도는 본 발명의 실시예 4에 따른 반도체 집적 회로의 기판 전위 발생부의 구성을 도시한다. 제10도에 도시한 바와 같이, 기판 전위 발생부는 실시예 1 내지 3에 도시한 것과 유사한 구성을 갖지만, 그에 부가하여 기판 전압(Vbb)의 기준으로서 기준 전압(Vref1)을 발생하는 기준 전위 발생 회로(33), 기준 전압(Vref1)과 기판 전위를 비교하는 전위 레벨 비교부(34), 입력으로서 전위 레벨 비교부(34)로 부터의 출력 신호와 파형 정형 회로(26)로부터의 출력 신호를 수신하는 NAND 회로(39) 및 NAND 회로(39)로부터의 출력 신호를 반전하는 인버터(40)를 포함하며, 또한 기준 전압(Vref2)을 발생하는 기준 전위 발생 회로(35)와, 기준 전압(Vref2)과 기판 전압을 비교하는 전위 레벨 비교부(36), 입력으로서 전위 레벨 비교부(36)로부터의 출력 신호와 파형 정형 회로(26)로부터의 출력 신호를 수신하는 NAND 회로(43), NAND 회로(43)로부터 출력 신호를 반전하는 인버터(44)를 포함한다. 검출 회로(50)는 실시예 1에 따른 검출 회로(3) 또는 실시예 2, 3에 따른 입력 데이터 변화 검출 회로(27)에 대응한다.
다음으로, 기판 전위 발생 회로의 동작을 제11도의 타이밍도를 참조하여 설명한다. 제11(a)도에 도시한 바와 같이, 검출 회로(50)는 기판 전위의 변동 가능성을 검출하여 하이 레벨의 펄스를 출력하며, 이 펄스의 상승에 동기하여 제11(b)도에 도시한 사전 결정된 폭을 갖는 펄스가 파형 정형 회로(26)로부터 출력된다. 이 때, 입/출력 단자 등으로부터 입력되는 데이터의 언더슈트 등으로 인해 제11(e)도에 도시한 바와 같이 기판 전위가 기판 전압(Vbb)으로부터 상승하면, 전위 레벨 비교부(34)는 기판 전위를 기준 전위 발생 회로(33)에서 발생된 기준 전압(Vref1)과 비교하여, 기판 전위가 기준 전압(Vref1)보다 높은 경우 제11(c)도에 도시한 바와 같은 하이 레벨의 펄스를 출력한다. 그리고, 이때 NAND 회로(39)에는 2개의 하이 레벨의 신호가 입력되기 때문에 로우 레벨 신호가 출력된다. 이에 따라, 발진 회로(41)에는 인버터(40)로부터 하이 레벨의 신호가 입력되며, 결과로서 기판 전위가 Vref1보다 높은 기간(T1)동안 바이어스 회로가 기판 전위 발생 회로(2)에 부가하여 동작한다. 그러나, 바이어스 회로(42)의 동작에도 불구하고 기판 전위가 계속해서 상승하여, 기준 전위 발생부(35)에 의해 발생된 기준 전압(Vref2)보다도 기판 전위가 높게 된 경우에는 제11(d)도, 제11(e)도에 도시한 바와 같이 전위 레벨 비교부(36)가 하이 레벨의 펄스를 출력한다. 이 때, NAND 회로(43)로부터는 로우 레벨 신호를 출력하며, 결과로서 기판 전위가 기준 전압(Vref2)을 초과하는 기간(T2) 동안 바이어스 회로(46)가 또한 동작하게 된다.
이상의 실시예 4에 따른 반도체 집적 회로에 의하면, 기판 전위의 변동에 따라 기판 전위 발생부의 바이어스 능력이 증가되므로, 기판 전위가 변동한 경우에 있어서도 신속히 사전 결정된 기판 전압(Vbb)으로 돌아올 수 있다. 또, 실제로 기판 전위가 증가할 때에 있어서만 바이어스 회로가 부가적으로 동작할 수 있으므로, 전력 소비가 감소될 수 있다.
또한, 실시예 4에 있어서는 2개의 기준 전위 발생부 및 2개의 전위 레벨 비교가 제공되었지만, 1개 또는 3개 이상의 기준 전위 발생부 및 전위 레벨 비교부가 제공될 수도 있다.
[실시예 5]
제12도는 본 발명의 실시예 5에 따른 반도체 집적 회로의 구성을 나타낸 도면이다. 제12도에 도시한 바와 같이, 실시예 5에 따른 반도체 집적 회로는 반도체 기판(60)상에 형성되며, 반도체 기판(60)상에 제공된 파워 서플라이 노드(55) 및 입/출력 단자(6), 소스가 접지 노드에, 드레인이 입/출력 단자(6)에, 게이트가 노드(52)에 접속된 N채널 MOS 트랜지스터(58), 소스가 입/출력 단자(6)에, 게이트가 노드(51)에 접속된 N채널 MOS 트랜지스터(57), 소스가 N채널 MOS 트랜지스터(57)의 드레인에, 이 드레인이 전원 노드(55)에 접속된 N채널 MOS 트랜지스터(56), 데이터 입력을 표시하는 내부 신호의 사전 결정된 논리 레벨을 검출하는 검출 회로(3), 검출 회로(3)로부터 비활성의 로우 레벨의 신호가 입력되었을 때, 부스트 레벨 신호를 출력하고, 활성화된 하이 레벨 신호가 입력되었을 때 기판 전압(Vbb) 레벨 신호를 출력하는 출력 트랜지스터 제어 회로(54)를 포함한다. 여기서, 검출 회로(3)는 상기 실시예 1에서 설명한 것과 유사한 것으로, 파워 서플라이 노드(55), N채널 MOS 트랜지스터(57, 58) 및 입/출력 단자(6)는 통상의 출력 버퍼(5)를 구성한다.
다음으로, 제12도에 도시한 회로의 동작을 제13의 타이밍도를 참조하여 설명한다. 검출 회로(3)는 기판 전위의 변동 가능성을 사전 검출하면, 제13(a)도에 도시한 바와 같은 하이 레벨의 신호를 출력하며, 이에 따라 출력 트랜지스터 제어회로(54(로부터 N채널 MOS 트랜지스터(56)의 게이트에 제13(b)도에 도시한 기판 전위(Vbb) 레벨 신호가 공급된다. 이로 인해 N채널 MOS 트랜지스터(56)가 오프되며, 비록 입/출력 단자(6)로부터의 데이터 입력시 언더슈트가 발생하더라도 파워 서플라이 노드(55)로부터 접지 노드로 기판 전류가 흐르지 않는다. N채널 MOS 트랜지스터(56)의 게이트에 기판 전압(Vbb) 레벨 신호가 공급되므로, 즉, 입/출력 단자(6)로 입력되는 N채널 MOS 트랜지스터(56, 57)의 임계 전압(Vth)의 절대값보다 큰 절대값을 언더슈트하더라도, 그리고 입/출력 단자(6)로 입력되는 언더슈트가 기판 전압(Vbb)으로부터 임계 전압(Vth)을 뺀 값보다 크거나 같은 전위를 갖더라도, N채널 MOS 트랜지스터(56)는 온되지 않으며, 그 결과 파워 서플라이 노드(55)로부터 접지 노드로 기판 전류가 흐르지 않게 된다.
검출 회로(3)는 기판 전위의 변동 가능성을 검출하지 않으면, 로우 레벨 신호를 출력하므로, 출력 트랜지스터 제어 회로(54)가 제13(b)도에 도시한 바와 같은 부스트 핀 레벨의 신호를 출력하여, N채널 MOS 트랜지스터(56)는 온된다.
실시예 5에 따른 반도체 집적 회로에 의하면, 기판 전압(Vbb)으로부터 임계 전압(Vth)을 뺀 값의 언더슈트가 입력되더라도 기판 전류는 흐르지 않으므로, 기판 전위의 변동을 방지할 수 있다.
이상의 실시예 5에 따른 반도체 집적 회로에서는, 출력 제어 회로(54)의 출력신호가 N채널 MOS 트랜지스터(56)의 게이트에 입력되었지만, N채널 MOS 트랜지스터(57)의 게이트에 직접 입력될 수도 있다.
본 발명의 주요 이점은 검출 회로가 데이터 입출력시 기판 전위 변동 가능성을 사전 검출한 경우 통상의 동작하는 기판 전위 발생 회로에 부가하여 기판 전위 유지 회로가 또한 동작하여 바이어스 능력이 증가되므로, 기판 전위의 변동을 방지할 수 있는 것이다.
또한, 본 발명의 다른 이점은 기판 전압이 출력 버퍼를 형성하는 N채널 MOS 트랜지스터의 게이트에 공급되므로, 언더슈트가 입력되더라도 기판 전류가 흐르지 않으므로 기판 전위의 변동을 방지할 수 있다는 것이다.
본 발명의 전술한 사항 및 다른 목적, 특징, 측면 및 이점은 첨부된 도면을 참조한 본 발명의 이후의 상세한 설명을 통해 더욱 명확하게 된다.
이상 본 발명이 상세하게 설명되었지만, 이것은 단지 실시예일뿐 본 발명을 제한하지 않으며 본 발명의 범주 및 사상은 첨부된 청구범위에 의해서만 제한됨을 명백히 알 수 있다.

Claims (11)

  1. 내부 신호에 응답하여 데이터를 입/출력하는 반도체 집적 회로에 있어서, ① 반도체 기판(60)과, ② 상기 반도체 기판에 공급되는 사전 결정된 기판 전압(Vbb)을 발생하는 기판 전압 발생 수단(2)과, ③ 상기 반도체 기판의 전위 변동 가능성을 사전 검출하는 사전 검출 수단(3)과, ④ 상기 사전 검출 수단이 상기 반도체 기판 전위의 변동 가능성을 검출한 경우 상기 반도체 기판에 공급되는 전압을 발생함으로써, 상기 반도체 기판 전위의 변동을 방지하는 기판 전위 유지 수단(4)을 포함하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 사전 검출 수단(3)은, 데이터 입력을 표시하는 상기 내부 신호의 사전 결정된 논리 레벨을 검출하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 사전 검출 수단(3)은, 입력 데이터의 논리 레벨 변화를 검출하는 반도체 집적 회로.
  4. 제3항에 있어서, 데이터를 출력하는 출력 버퍼(5)와, 활성화된 출력 제어 신호(OEM)를 상기 출력 버퍼(5)에 공급함으로써 상기 출력 버퍼(5)가 데이터를 출력하도록 제어하는 출력 제어 수단(9)을 더 포함하며, 상기 사전 검출 수단(3)은, 상기 출력 제어 신호(OEM)가 비활성일 때에만 상기 입력 데이터의 논리 레벨 변화를 검출하는 반도체 집적 회로.
  5. 제3항에 있어서, 상기 사전 검출 수단(3)의 검출 횟수를 감소시키기 위한 주파수 분할 수단(32)을 더 포함하는 반도체 집적 회로.
  6. 제2항에 있어서, 상기 반도체 기판의 전위를 유지하기 위해 기준 전위를 발생하는 기준 전위 발생 수단(33, 35)과, 상기 기준 전위와 상기 반도체 기판의 전위를 비교하는 전위 레벨 비교 수단(34, 36)을 더 포함하며, 상기 기판 전위 유지 수단은, 상기 전위 레벨 비교 수단(34, 36)이 상기 반도체 기판의 전위가 상기 기준 전위보다 크다고 판정된 때에만 동작하는 반도체 집적 회로.
  7. 제3항에 있어서, 상기 반도체 기판의 전위를 유지하기 위해 기준 전위를 발생하는 기준 전위 발생 수단(33, 35)과, 상기 기준 전위와 상기 반도체 기판의 전위를 비교하는 전위 레벨 비교 수단(34, 35)을 더 포함하며, 상기 기판 전위 유지 수단은, 상기 전위 레벨 비교 수단(34, 36)이 상기 반도체 기판의 전위가 상기 기준 전위보다 크다고 판정한 때에만 동작하는 반도체 집적 회로.
  8. 제4항에 있어서, 상기 반도체 기판의 전위를 유지하기 위해 기준 전위를 발생하는 기준 전위 발생 수단(33, 35)과, 상기 기준 전위와 상기 반도체 기판의 전위를 비교하는 전위 레벨 비교 수단(34, 36)을 더 포함하며, 상기 기판 전위 유지 수단은, 상기 전위 레벨 비교 수단(34, 36)이 상기 반도체 기판의 전위가 상기 기준 전위보다 크다고 판정한 때에만 동작하는 반도체 집적 회로.
  9. 제5항에 있어서, 상기 반도체 기판의 전위를 유지하기 위한 기준 전위를 발생하는 기준 전위 발생 수단(33, 35)과, 상기 기준 전위와 상기 반도체 기판의 전위를 비교하는 전위 레벨 비교 수단(34, 36)을 더 포함하며, 상기 기판 전위 유지 수단은, 상기 전위 레벨 비교 수단(34, 36)이 상기 반도체 기판의 전위가 상기 기준 전위보다 크다고 판정한 때에만 동작하는 반도체 집적 회로.
  10. 내부 신호에 응답하여 데이터를 입/출력하는 반도체 집적 회로에 있어서, ① 반도체 기판(60)과, ② 상기 반도체 기판(60)상에 제공된 파워 서플라이 노드(55)와, ③ 상기 반도체 기판(60)상에 제공된 입/출력 단자(6)와, ④ 상기 파워 서플라이 노드(55)와 상기 입/출력 단자(6)와의 사이에 접속된 적어도 하나의 N채널 MOS 트랜지스터(56)와, 상기 입/출력 단자(6)로부터 데이터가 출력되지 않을 때에는, 상기 N채널 MOS 트랜지스터(56)의 게이트에 기판 전압을 공급하는 출력 제어 수단(54)을 포함하는 반도체 집적 회로.
  11. 제10항에 있어서, 데이터 입력을 표시하는 상기 내부 신호의 사전 결정된 논리 레벨을 검출하는 사전 검출 수단(3)을 더 포함하며, 상기 사전 검출 수단(3)은, 상기 사전 결정된 논리 레벨을 검출한 때에만 상기 출력 제어 수단(54)을 동작시키는 반도체 집적 회로.
KR1019960046467A 1996-02-06 1996-10-17 기판 전위의 변동을 방지할 수 있는 반도체 집적 회로 KR100236813B1 (ko)

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