KR20080066249A - 반도체 메모리 장치의 리프레시 주파수 제어회로 - Google Patents

반도체 메모리 장치의 리프레시 주파수 제어회로 Download PDF

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손영수
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Abstract

여기에 제공되는 반도체 메모리 장치는 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와; 행 어드레스에 응답하여 상기 행들 중 적어도 하나를 선택하는 행 선택 회로와; 온도 변화에 따라 가변되는 누설 전류를 검출하고 검출 결과에 따라 가변되는 발진 신호를 발생하는 리프레시 주파수 제어 회로와; 그리고 상기 발진 신호에 응답하여 리프레시 어드레스를 발생하고, 상기 행 어드레스로서 상기 리프레시 어드레스를 상기 행 선택 회로로 출력하는 리프레시 제어 블록을 포함한다.

Description

반도체 메모리 장치의 리프레시 주파수 제어회로 {REFRESH FREQUENCY CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 온도에 따른 일반적인 반도체 메모리 장치의 누설전류량의 변화를 보여주는 그래프이다.
도 2는 일반적인 반도체 메모리 장치를 보여주는 블록도이다.
도 3은 온도에 따른 일반적인 반도체 메모리 장치의 리프레시 주파수의 변화를 보여주는 그래프이다.
도 4는 본 발명에 따른 반도체 메모리 장치를 대략적으로 보여주는 블록도이다.
도 5는 본 발명에 따른 반도체 메모리 장치의 리프레시 주파수 제어 회로를 보여주는 회로도이다.
도 6은 본 발명에 따른 반도체 메모리 장치의 전류누설부의 여러 실시예들을 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
110 : 온도 감지 장치 120 : 온도정보 출력패드
200 : 리프레시 주파수 제어회로 210 : 누설전류검출부
211 : 기준전압 발생기 212 : 차동 증폭기
220 : 전류누설부 230 : 전압제어부
240 : 오실레이터 300 : 리프레시 제어블록
400 : 로우 어드레스 버퍼 500 : 로우 디코더
600 : 셀 어레이 700 : 감지 증폭기
800 : 컬럼 디코더 900 : 컬럼 어드레스 버퍼
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 리프레시 주파수 제어 회로에 관한 것이다.
일반적인 반도체 메모리 장치(예를 들면, Dynamic Random Access Memory;DRAM)의 기본 셀은 하나의 트랜지스터와 하나의 커패시터를 포함한다. 데이터는 커패시터에 전하의 형태로 저장된다. 커패시터가 주변회로와 전기적으로 완전히 분리되지 않기 때문에 커패시터에 저장된 전하는 누설전류에 의해 시간에 따라 소멸된다. 따라서 데이터가 완전히 소멸되기 전에 데이터를 꺼내서 읽고 다시 써넣는 과정이 필요한데 이를 리프레시 동작이라고 한다.
반도체 메모리 장치는 내부 어드레스를 순차적으로 변화시키면서 리프레시 동작을 수행한다. 즉, 외부 명령에 의해 리프레시 동작 모드로 진입한 후에 일정한 주기마다 로우 어드레스가 순차로 증가되면서 워드라인들이 순차적으로 선택된다. 선택된 워드라인에 연결된 메모리 셀의 커패시터에 저장된 전하는 감지증폭기에 의 하여 증폭되어 다시 커패시터에 저장된다. 이러한 일련의 리프레시 과정을 통하여 커패시터에 저장된 데이터를 손상 없이 보존할 수 있다.
원칙적으로 컴퓨터는 리프레시 동작 중에 디램을 사용할 수 없다. 1회의 리프레시 동작에 소요되는 시간은 통상의 기입동작에 소요되는 시간과 같다. 디램의 리프레시 동작 중에 컴퓨터가 디램을 사용하지 못하는 비율을 비지 레이트(busy rate)라고 하며 이 값은 작을수록 좋다.
그러나 기존의 리프레시 동작의 주기는 반도체 메모리 장치 내부의 상태와 무관하게 일정했다. 그런데 일반적인 반도체 메모리 장치의 누설전류는 온도가 높아질수록 증가한다.
도 1은 온도에 따른 일반적인 반도체 메모리 장치의 누설전류량의 변화를 보여주는 그래프이다. 반도체 메모리 장치의 온도가 상승함에 따라 누설되는 전류의 양이 비례하여 증가하는 것을 알 수 있다. 반도체 메모리 장치의 내부 온도가 상승할수록 커패시터에 저장된 전하가 빨리 누설되기 때문에 커패시터에 저장된 데이터를 보존하기 위해서 리프레시 주기를 짧게 해야 한다. 따라서 회로 설계자는 안정성을 확보하기 위해 반도체 메모리 장치가 높은 온도에서 동작하는 것을 가정하여 리프레시 주기를 정한다. 그러나 반도체 메모리 장치가 저온 상태에서 동작하는 경우에도 불필요하게 짧은 리프레시 주기로 리프레시 동작을 수행하기 때문에 전력 및 시간을 낭비하게 되는 문제가 있다. 따라서 반도체 메모리 장치의 내부 온도에 따라 리프레시 주기를 제어함으로써, 리프레시 동작 중에 소모되는 전력 및 소요시간을 줄이는 방법이 제안되었다.
도 2는 일반적인 반도체 메모리 장치를 보여주는 블록도이다.
도 2를 참조하면, 일반적인 반도체 메모리 장치 (100)는 온도 감지 장치 (110) 및 온도정보 출력패드 (120)를 포함한다. 온도 감지 장치 (110)는 반도체 메모리 장치 (100)의 내부 온도를 감지하고 온도 정보를 온도정보 출력패드 (120)를 통하여 제어 장치(도면에는 도시되지 않음)로 전달한다. 제어 장치는 온도정보 출력패드 (120)로부터의 온도 정보에 응답하여 반도체 메모리 장치 (100)의 리프레시 주파수를 제어한다.
도 3은 일반적인 반도체 메모리 장치의 내부 온도에 따른 리프레시 주파수의 변화를 보여주는 그래프이다.
도 3을 참조하면, 일반적인 반도체 메모리 장치의 리프레시 주파수는 반도체 메모리 장치의 내부 온도에 비례한다. 이는 누설되는 전류의 양이 반도체 메모리 장치의 내부 온도에 비례하기 때문이다. 반도체 메모리 장치의 내부 온도가 낮을 때는 리프레시 주파수를 작게 하고 내부 온도가 높을 때는 리프레시 주파수를 크게 함으로써 온도에 따라 탄력적으로 리프레시 주기를 변경할 수 있다. 그러나 이러한 구조하에서는 온도 센서의 기능에 문제가 생길 경우 온도 센서가 온도를 잘못 감지할 수 있다. 예를 들어, 섭씨 60도에서 동작 중인 반도체 메모리 장치는 높은 주파수의 리프레시 클럭을 요구한다. 그럼에도 불구하고 온도 센서가 반도체 메모리 장치의 내부 온도를 섭씨 45도로 잘못 판단하여 낮은 주파수로 리프레시 동작하는 경우 리프레시 불량이 발생할 수 있다. 또한 고성능 온도 센서는 넓은 면적을 차지한다. 따라서 상기와 같은 문제를 해결할 수 있는 반도체 메모리 장치의 리프레시 주 파수 제어 회로가 요구된다.
본 발명의 목적은 누설되는 전류의 양에 따라 리프레시 주파수를 제어하는 회로를 제공하는 것이다.
본 발명의 예시적인 실시예들은 온도에 따라 누설하는 전류의 양이 다른 전류누설부와; 상기 전류누설부의 누설전류량을 검출하여 제어전압을 출력하는 누설전류검출부와; 상기 제어전압에 응답하여 오실레이터 구동전압을 출력하는 전압제어부와; 그리고 상기 오실레이터 구동전압에 응답하여 펄스를 출력하는 오실레이터를 포함한다.
예시적인 실시예에 있어서, 상기 누설전류검출부는 기준전압을 발생시키는 기준전압 발생기와; 외부전원과 상기 전류누설부 사이에 연결된 PMOS 트랜지스터와; 그리고 드레인 전압과 상기 기준전압을 비교하고 비교결과에 따라 가변되는 상기 제어전압을 출력하는 차동 증폭기를 포함한다.
예시적인 실시예에 있어서, 상기 전류누설부는 드레인이 상기 누설전류검출부와 연결되고 게이트 및 소오스가 접지된 NMOS 트랜지스터를 포함한다.
예시적인 실시예에 있어서, 상기 전류누설부는 드레인이 상기 누설전류검출부와 연결되고 게이트가 접지된 NMOS 트랜지스터와; 그리고 한쪽 단자가 상기 NMOS 트랜지스터의 소오스에 연결되고 다른 쪽 단자가 접지된 커패시터를 병렬로 여러 개 포함한다.
예시적인 실시예에 있어서, 상기 전류누설부는 한쪽 단자가 상기 누설전류검출부에 연결되고 다른 쪽 단자가 접지된 커패시터를 병렬로 여러 개 포함한다.
예시적인 실시예에 있어서, 상기 전류누설부는 드레인이 상기 누설전류검출부와 연결되고 게이트 및 소오스가 접지된 NMOS 트랜지스터와; 그리고 한쪽 단자가 상기 NMOS 트랜지스터의 드레인 및 상기 누설전류검출부에 연결되고 다른 쪽 단자가 접지된 커패시터를 포함한다.
본 발명의 다른 예시적인 실시예들은 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와; 행 어드레스에 응답하여 상기 행들 중 적어도 하나를 선택하는 행 선택 회로와; 온도 변화에 따라 가변되는 누설 전류를 검출하고 검출 결과에 따라 가변되는 발진 신호를 발생하는 리프레시 주파수 제어 회로와; 그리고 상기 발진 신호에 응답하여 리프레시 어드레스를 발생하고, 상기 행 어드레스로서 상기 리프레시 어드레스를 상기 행 선택 회로로 출력하는 리프레시 제어 블록을 포함한다.
예시적인 실시예에 있어서, 상기 리프레시 주파수 제어 회로는 온도에 따라 누설하는 전류의 양이 다른 전류누설부와; 상기 전류누설부의 누설전류량을 검출하여 제어전압을 출력하는 누설전류검출부와; 상기 제어전압에 응답하여 오실레이터 구동전압을 출력하는 전압제어부와; 그리고 상기 오실레이터 구동전압에 응답하여 펄스를 출력하는 오실레이터를 포함한다.
예시적인 실시예에 있어서, 상기 누설전류검출부는 기준전압을 발생시키는 기준전압 발생기와; 외부전원과 상기 전류누설부 사이에 연결된 PMOS 트랜지스터 와; 그리고 드레인 전압과 상기 기준전압을 비교하고 비교결과에 따라 가변되는 상기 제어전압을 출력하는 차동 증폭기를 포함한다.
예시적인 실시예에 있어서, 상기 전류누설부는 드레인이 상기 누설전류검출부와 연결되고 게이트 및 소오스가 접지된 NMOS 트랜지스터를 포함한다.
예시적인 실시예에 있어서, 상기 전류누설부는 드레인이 상기 누설전류검출부와 연결되고 게이트가 접지된 NMOS 트랜지스터와; 그리고 한쪽 단자가 상기 NMOS 트랜지스터의 소오스에 연결되고 다른 쪽 단자가 접지된 커패시터를 병렬로 여러 개 포함한다.
예시적인 실시예에 있어서, 상기 전류누설부는 한쪽 단자가 상기 누설전류검출부에 연결되고 다른 쪽 단자가 접지된 커패시터를 병렬로 여러 개 포함한다.
예시적인 실시예에 있어서, 상기 전류누설부는 드레인이 상기 누설전류검출부와 연결되고 게이트 및 소오스가 접지된 NMOS 트랜지스터와; 그리고 한쪽 단자가 상기 NMOS 트랜지스터의 드레인 및 상기 누설전류검출부에 연결되고 다른 쪽 단자가 접지된 커패시터를 포함한다.
본 발명의 또 다른 예시적인 실시예들은 온도 변화에 따라 가변되는 누설 전류를 검출하는 단계와; 상기 검출 결과에 따라 가변되는 발진 신호를 발생하는 단계와; 상기 발진 신호에 응답하여 리프레시 어드레스를 발생하는 단계와; 그리고 상기 행 어드레스로서 상기 리프레시 어드레스를 상기 행 선택 회로로 출력하는 단계를 포함한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되 어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서 반도체 메모리 장치의 리프레시 주파수 제어 회로가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다, 본 발명은 다른 실시예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 4는 본 발명에 따른 반도체 메모리 장치를 대략적으로 보여주는 블록도이다.
도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치는 리프레시 주파수 제어회로 (200), 리프레시 제어블록 (300), 로우 어드레스 버퍼 (400), 로우 디코더 (500), 셀 어레이 (600), 감지 증폭기 (700), 컬럼 디코더 (800), 그리고 컬럼 어드레스 버퍼 (900)를 포함한다. 본 발명에 따른 반도체 메모리 장치는 추가의 구성요소를 포함하지만 설명의 간결화를 위해 본 발명과 직접적인 관련이 없는 구성요소에 대한 설명은 생략한다.
본 발명의 실시예에서 로우 어드레스 버퍼 (400)와 로우 디코더 (500)는 행 선택 회로를 구성한다.
리프레시 주파수 제어회로 (200)는 자체적으로 누설전류를 측정하고 측정된 누설전류의 양에 대응하는 제어신호를 리프레시 제어블록 (300)으로 출력한다.
리프레시 제어블록 (300)은 리프레시 주파수 제어회로 (200)로부터 입력받은 제어신호에 대응하여 리프레시 주파수를 변경하고, 변경된 리프레시 주파수에 따라 리프레시 어드레스를 생성한다.
로우 어드레스 버퍼 (400)는 정상 동작 시에는 외부로부터 로우 어드레스를 인가받고, 리프레시 동작 시에는 리프레시 제어블록 (300)으로부터 리프레시 어드레스를 인가받아 로우 디코더 (500)에 전달한다.
로우 디코더 (500)는 셀 어레이 (600)의 워드라인에 연결되며 로우 어드레스 버퍼 (400)로부터 입력받은 로우 어드레스에 대응하는 워드라인을 활성화한다. 구체적으로 설명하면, 로우 디코더 (500)는 셀 트랜지스터의 게이트에 연결된 워드라인에 드레솔드 전압 이상의 전압을 인가하며 그 결과 셀 트랜지스터의 드레인과 소스는 도통된다.
셀 어레이 (600)는 내부에 행과 열의 구조로 배열된 디램 셀들을 포함한다. 도면에 도시되어 있지는 않지만, 각 디램 셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 트랜지스터의 게이트는 셀 어레이 (600)의 행에 해당하는 워드라인에 연결되고 소스는 셀 어레이 (600)의 열에 해당하는 비트라인에 연결된다. 드레인은 커패시터에 연결되며 커패시터는 전하의 형태로 데이터를 저장한다.
감지 증폭기 (700)는 디램 셀의 비트라인에 연결되어 미세신호를 증폭하는 역할을 한다. 디램 셀의 커패시터의 전기용량보다 비트라인의 전기용량이 크기 때 문에 읽기 동작 시에 비트라인의 전하량 변화가 작다. 따라서 변화하는 비트라인의 전하량을 증폭하여 전하량의 증감을 구별하는 것이 필요하며, 이는 감지증폭기 (700)에 의해 행해진다.
컬럼 디코더 (800)는 컬럼 어드레스 버퍼 (900)로부터 컬럼 어드레스를 입력받아 지정된 열을 활성화시킨다.
컬럼 어드레스 버퍼 (900)는 외부로부터 컬럼 어드레스를 인가받아 컬럼 디코더 (800)에 전달한다.
구체적으로 설명하면, 리프레시 주파수 제어회로 (200)는 내부에 포함된 전류누설부를 이용하여 누설되는 전류의 양을 측정한다. 온도가 상승할수록 전류누설부를 통해 누설되는 전류의 양은 증가한다. 누설되는 전류의 양에 비례하여 리프레시 주파수 제어회로 (200)가 출력하는 펄스의 주파수가 증가한다. 리프레시 제어블록 (300)은 리프레시 동작 주기를 결정한다. 여기서의 주기는 반도체 메모리 장치 셀 어레이 (600)내의 모든 셀에 대해 리프레시 동작을 수행하고 다음 리프레시 동작을 하기까지의 시간을 의미한다. 리프레시 제어블록 (300)에 입력되는 펄스의 주기가 짧을 경우 리프레시 주기도 짧아진다. 반대로 리프레시 제어블록 (300)에 입력되는 펄스의 주기가 길 경우 리프레시 주기는 길어진다. 리프레시 제어블록 (300)은 리프레시 어드레스를 로우 어드레스 버퍼 (400)에 인가한다. 로우 어드레스 버퍼 (400)는 리프레시 제어블록 (300)으로부터 입력받은 리프레시 어드레스를 로우 디코더 (500)에 인가한다. 로우 디코더 (500)는 로우 어드레스 버퍼 (400)로부터 입력된 리프레시 어드레스에 해당하는 워드라인을 활성화시킨다. 워드라인 활 성화에 의한 리프레시 방법은 일반적으로 잘 알려진 사실이므로 간결화를 위해 자세한 동작원리에 대한 설명은 생략한다.
도 5는 본 발명에 따른 반도체 메모리 장치의 리프레시 주파수 제어회로 (200)를 보여주는 회로도이다.
도 5를 참조하면, 본 발명에 따른 반도체 메모리 장치의 리프레시 주파수 제어회로 (200)는 누설전류검출부 (210), 전류누설부 (220), 전압제어부 (230), 그리고 오실레이터 (240)를 포함하며 누설전류검출부 (210)는 기준전압 발생기 (211)와 차동 증폭기 (212)를 포함한다.
전류누설부 (220)는 온도 및 공정 변화에 따라 가변되는 전류를 누설하도록 구성될 것이다. 누설전류검출부 (210)는 전류누설부 (220)를 통해 흐르는 전류 즉, 누설 전류를 검출하고, 검출 결과에 따라 가변되는 제어 전압(Pbias)을 발생할 것이다. 누설전류검출부 (210)는 기준전압 발생기 (211), 차동증폭기 (212), 그리고 PMOS 트랜지스터(M1)로 구성될 것이다. 기준전압 발생기 (211)는 기준 전압 (Vref)을 발생하도록 구성될 것이다. PMOS 트랜지스터(M1)는 전원 전압(VDD)과 전류누설부 (220) 사이에 연결되며, 차동증폭기 (212)의 출력 즉, 제어 전압(Pbias)에 의해서 제어될 것이다. 차동증폭기 (212)는 PMOS 트랜지스터(M1)의 드레인 전압(또는 궤환 전압)과 기준 전압(Vref)을 비교하고, 비교 결과에 따라 제어 전압(Pbias)을 발생할 것이다. 예를 들면, 궤환 전압은 누설 전류의 양이 증가함에 따라 증가하고, 누설 전류의 양이 감소함에 따라 감소할 것이다. 궤환 전압의 증감은 제어 전압(Pbias)을 증가시키거나 감소하게 할 것이다. 전압 제어부 (230)는 제어 전 압(Pbias)에 응답하여 오실레이터 (240)의 구동 전압(VCP)을 발생하도록 구성될 것이다. 예를 들면, 구동 전압(VCP)은 제어 전압(Pbias)이 증가할 때 증가하고, 제어 전압(Pbias)이 감소할 때 감소할 것이다. 전압 제어부 (230)는 2개의 PMOS 트랜지스터들(M2, M3)과 2개의 NMOS 트랜지스터들(M4, M5)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 오실레이터 (240)는 구동 전압(VCP)에 응답하여 발진 신호를 발생하도록 구성될 것이다. 발진 신호의 주기는 구동 전압(VCP)이 증가할 때 짧아지고 구동 전압(VCP)이 감소할 때 길어질 것이다.
회로 동작에 있어서, 온도의 변화에 따라 전류누설부 (220)를 통해 흐르는 전류 즉, 누설 전류는 변화할 것이다. 예를 들면, 누설 전류의 양이 증가한다고 가정하자. 이러한 가정에 의하면, 메모리 셀들에 저장된 데이터는 누설 전류의 양이 증가하기 이전과 비교하여 볼 때 빠르게 소실될 것이다. 이는 리프레쉬 주기가 짧아져야 함을 의미한다. 이는 다음과 같은 동작을 통해 달성될 것이다. 누설 전류의 양이 증가함에 따라 제어 전압(Pbias)은 누설전류검출부 (210)를 통해 감소할 것이다. 전압 제어부(230)는 감소된 제어 전압(Pbias)에 응답하여 구동 전압(VCP)을 증가시킨다. 오실레이터 (240)에 공급되는 구동 전압(VCP)이 증가함에 따라, 오실레이터 (240)에 의해서 생성되는 발진 신호의 주기는 상대적으로 짧아질 것이다. 발진 신호의 주기가 짧아짐에 따라 리프레시 제어 블록(300)에 의해서 결정되는 리프레시 주기는 짧아질 것이다. 이는 메모리 셀들이 상대적으로 짧아진 리프레시 주기마다 리프레시됨을 의미한다.
이에 반해서, 누설 전류의 양이 감소한다고 가정하자. 이러한 가정에 의하 면, 메모리 셀들에 저장된 데이터는 누설 전류의 양이 감소하기 이전과 비교하여 볼 때 느리게 소실될 것이다. 이는 리프레쉬 주기가 길어져야 함을 의미한다. 이는 다음과 같은 동작을 통해 달성될 것이다. 누설 전류의 양이 감소함에 따라 제어 전압(Pbias)은 누설전류검출부 (210)를 통해 증가할 것이다. 전압 제어부 (230)는 증가된 제어 전압(Pbias)에 응답하여 구동 전압(VCP)을 감소시킨다. 오실레이터 (240)에 공급되는 구동 전압(VCP)이 감소함에 따라, 오실레이터 (240)에 의해서 생성되는 발진 신호의 주기는 상대적으로 길어질 것이다. 발진 신호의 주기가 길어짐에 따라 리프레시 제어 블록 (300)에 의해서 결정되는 리프레시 주기는 길어질 것이다. 이는 메모리 셀들이 상대적으로 길어진 리프레시 주기마다 리프레시됨을 의미한다.
이상의 설명으로부터 알 수 있듯이, 온도의 변화에 따라 변화하는 누설 전류의 양을 검출하고 검출 결과에 따라 발진 신호의 주기를 변화시킴으로써 리프레시 주기를 가변시키는 것이 가능하다.
도 6은 본 발명에 따른 반도체 메모리 장치의 전류누설부 (220)의 여러 실시예들을 보여주는 회로도이다.
도 6(a)의 전류누설부 (220)는 하나의 NMOS 트랜지스터를 포함한다. NMOS 트랜지스터의 드레인은 M1 트랜지스터의 드레인과 연결되고 게이트와 소오스는 접지된다. 이 실시예에서 누설전류 Ileak는 NMOS 트랜지스터를 통해 흐른다.
도 6(b)의 전류누설부 (220)는 트랜지스터와 커패시터가 연결된 회로를 병렬로 여러 개 포함한다. NMOS 트랜지스터의 드레인은 M1 트랜지스터의 드레인과 연결 되고 게이트는 접지되며 소오스는 커패시터에 연결된다. 커패시터의 다른 쪽 단자는 접지된다. 이 실시예에서 누설전류 Ileak 1 내지 Ileak n은 NMOS 트랜지스터와 커패시터를 통해 흐른다.
도 6(c)의 전류누설부 (220)는 병렬로 연결된 커패시터를 여러 개 포함한다. 커패시터의 한쪽 단자는 M1 트랜지스터의 드레인과 연결되고 다른 쪽 단자는 접지된다. 이 실시예에서 누설전류 Ileak 1 내지 Ileak n은 커패시터를 통해 흐른다.
도 6(d)의 전류누설부 (220)는 NMOS 트랜지스터와 커패시터를 포함한다. NMOS 트랜지스터의 게이트와 소오스는 접지되고 드레인은 커패시터 및 M1 트랜지스터의 드레인과 연결된다. 커패시터의 다른 쪽 단자는 접지된다. 이 실시예에서 누설전류 Ileak 1과 Ileak 2는 각각 NMOS 트랜지스터와 커패시터를 통해 흐른다.
상기와 같은 다양한 형태의 전류 누설 모델을 통해 누설되는 전류의 양에 따른 리프레시 주파수의 변경이 가능하다. 결국 반도체 공정의 변화를 리프레시 주파수에 반영할 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 반도체 메모리 장치에서 누설되는 전류의 양에 따라 리프 레시 주파수를 조절함으로써 리프레시 동작에 걸리는 시간을 최소화할 수 있다.

Claims (14)

  1. 온도에 따라 누설하는 전류의 양이 다른 전류누설부와;
    상기 전류누설부의 누설전류량을 검출하여 제어전압을 출력하는 누설전류검출부와;
    상기 제어전압에 응답하여 오실레이터 구동전압을 출력하는 전압제어부와; 그리고
    상기 오실레이터 구동전압에 응답하여 펄스를 출력하는 오실레이터를 포함하는 반도체 메모리 장치의 리프레시 주파수 제어회로.
  2. 제 1 항에 있어서,
    상기 누설전류검출부는
    기준전압을 발생시키는 기준전압 발생기와;
    외부전원과 상기 전류누설부 사이에 연결된 PMOS 트랜지스터와; 그리고
    드레인 전압과 상기 기준전압을 비교하고 비교결과에 따라 가변되는 상기 제어전압을 출력하는 차동 증폭기를 포함하는 반도체 메모리 장치의 리프레시 주파수 제어회로.
  3. 제 1 항에 있어서,
    상기 전류누설부는 드레인이 상기 누설전류검출부와 연결되고 게이트 및 소 오스가 접지된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레시 주파수 제어회로.
  4. 제 1 항에 있어서,
    상기 전류누설부는 드레인이 상기 누설전류검출부와 연결되고 게이트가 접지된 NMOS 트랜지스터와; 그리고
    한쪽 단자가 상기 NMOS 트랜지스터의 소오스에 연결되고 다른 쪽 단자가 접지된 커패시터를 병렬로 여러 개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레시 주파수 제어회로.
  5. 제 1 항에 있어서,
    상기 전류누설부는 한쪽 단자가 상기 누설전류검출부에 연결되고 다른 쪽 단자가 접지된 커패시터를 병렬로 여러 개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레시 주파수 제어회로.
  6. 제 1 항에 있어서,
    상기 전류누설부는 드레인이 상기 누설전류검출부와 연결되고 게이트 및 소오스가 접지된 NMOS 트랜지스터와; 그리고
    한쪽 단자가 상기 NMOS 트랜지스터의 드레인 및 상기 누설전류검출부에 연결되고 다른 쪽 단자가 접지된 커패시터를 포함하는 것을 특징으로 하는 반도체 메모 리 장치의 리프레시 주파수 제어회로.
  7. 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와;
    행 어드레스에 응답하여 상기 행들 중 적어도 하나를 선택하는 행 선택 회로와;
    온도 변화에 따라 가변되는 누설 전류를 검출하고 검출 결과에 따라 가변되는 발진 신호를 발생하는 리프레시 주파수 제어 회로와; 그리고
    상기 발진 신호에 응답하여 리프레시 어드레스를 발생하고, 상기 행 어드레스로서 상기 리프레시 어드레스를 상기 행 선택 회로로 출력하는 리프레시 제어 블록을 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 리프레시 주파수 제어 회로는
    온도에 따라 누설하는 전류의 양이 다른 전류누설부와;
    상기 전류누설부의 누설전류량을 검출하여 제어전압을 출력하는 누설전류검출부와;
    상기 제어전압에 응답하여 오실레이터 구동전압을 출력하는 전압제어부와; 그리고
    상기 오실레이터 구동전압에 응답하여 펄스를 출력하는 오실레이터를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 누설전류검출부는
    기준전압을 발생시키는 기준전압 발생기와;
    외부전원과 상기 전류누설부 사이에 연결된 PMOS 트랜지스터와; 그리고
    드레인 전압과 상기 기준전압을 비교하고 비교결과에 따라 가변되는 상기 제어전압을 출력하는 차동 증폭기를 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 전류누설부는 드레인이 상기 누설전류검출부와 연결되고 게이트 및 소오스가 접지된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 전류누설부는 드레인이 상기 누설전류검출부와 연결되고 게이트가 접지된 NMOS 트랜지스터와; 그리고
    한쪽 단자가 상기 NMOS 트랜지스터의 소오스에 연결되고 다른 쪽 단자가 접지된 커패시터를 병렬로 여러 개 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 전류누설부는 한쪽 단자가 상기 누설전류검출부에 연결되고 다른 쪽 단자가 접지된 커패시터를 병렬로 여러 개 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 전류누설부는 드레인이 상기 누설전류검출부와 연결되고 게이트 및 소오스가 접지된 NMOS 트랜지스터와; 그리고
    한쪽 단자가 상기 NMOS 트랜지스터의 드레인 및 상기 누설전류검출부에 연결되고 다른 쪽 단자가 접지된 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 온도 변화에 따라 가변되는 누설 전류를 검출하는 단계와;
    상기 검출 결과에 따라 가변되는 발진 신호를 발생하는 단계와;
    상기 발진 신호에 응답하여 리프레시 어드레스를 발생하는 단계와; 그리고
    행 어드레스로서 상기 리프레시 어드레스에 응답하여 워드라인을 활성화시키는 단계를 포함하는 반도체 메모리 장치의 리프레시 주파수 제어방법.
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