JPH05189961A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05189961A JPH05189961A JP4006217A JP621792A JPH05189961A JP H05189961 A JPH05189961 A JP H05189961A JP 4006217 A JP4006217 A JP 4006217A JP 621792 A JP621792 A JP 621792A JP H05189961 A JPH05189961 A JP H05189961A
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Abstract
(57)【要約】
【目的】 ワイド電源仕様ＰＳＲＡＭにて、ワード線駆
動電圧用の昇圧を行うに当り、昇圧動作のモード（２
倍，３倍モード）切換点付近での電流値の不安定化によ
る消費電流の浪費をなくして低消費電力化を図り、一方
でメモリの安定した動作を保証する。 【構成】 ＰＳＲＡＭは、電源電圧ＶCCHが供給される
通常動作モードと、電源電圧ＶCCLが供給されるデータ
リテンションモードにて作動する。電圧供給回路１００
の倍電圧発生回路１２０は電源電圧ＶCCが所定値ＶCCM
以上であるか否かに応じて昇圧電圧ＶCH発生時の昇圧モ
ードを切り換える。ＶCCM値はＶCCLとＶCCHの間とさ
れ、上記２つの動作モード中での昇圧モードの切換が防
止される。各種動作電圧ＶCH，ＶBBを検知するレベルセ
ンサ１３０，１５０のセンスタイミングは上記作動モー
ドに応じて決定される。内部通常電圧発生回路１４０は
データリテンションモード中休止される。
動電圧用の昇圧を行うに当り、昇圧動作のモード（２
倍，３倍モード）切換点付近での電流値の不安定化によ
る消費電流の浪費をなくして低消費電力化を図り、一方
でメモリの安定した動作を保証する。 【構成】 ＰＳＲＡＭは、電源電圧ＶCCHが供給される
通常動作モードと、電源電圧ＶCCLが供給されるデータ
リテンションモードにて作動する。電圧供給回路１００
の倍電圧発生回路１２０は電源電圧ＶCCが所定値ＶCCM
以上であるか否かに応じて昇圧電圧ＶCH発生時の昇圧モ
ードを切り換える。ＶCCM値はＶCCLとＶCCHの間とさ
れ、上記２つの動作モード中での昇圧モードの切換が防
止される。各種動作電圧ＶCH，ＶBBを検知するレベルセ
ンサ１３０，１５０のセンスタイミングは上記作動モー
ドに応じて決定される。内部通常電圧発生回路１４０は
データリテンションモード中休止される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術さらには半
導体記憶装置に適用して特に有効な技術に関し、例えば
疑似スタティック・ランダムアクセスメモリ（ＰＳＲＡ
Ｍ）の内部電源形成回路に利用して有用な技術に関す
る。
導体記憶装置に適用して特に有効な技術に関し、例えば
疑似スタティック・ランダムアクセスメモリ（ＰＳＲＡ
Ｍ）の内部電源形成回路に利用して有用な技術に関す
る。
【０００２】
【従来の技術】メモリセル構造がＤＲＡＭと同一であっ
て、外部からの信号に基く記憶内容のリフレッシュ動作
を必要としない所謂、擬似スタティックＲＡＭ（ＰＳＲ
ＡＭ）が公知である。近年のＰＳＲＡＭにおいては、メ
モリの駆動電圧供給手段をワイド電源仕様としたもの
（例えば２．６±１．０［Ｖ］の範囲で動作電圧を生成
するもの）が例えばISSCC'91 A 4Mb Pseudo-SRAM Opera
ting at 2.6±1V with 3μA Data-Retention Currentに
て提案されている。
て、外部からの信号に基く記憶内容のリフレッシュ動作
を必要としない所謂、擬似スタティックＲＡＭ（ＰＳＲ
ＡＭ）が公知である。近年のＰＳＲＡＭにおいては、メ
モリの駆動電圧供給手段をワイド電源仕様としたもの
（例えば２．６±１．０［Ｖ］の範囲で動作電圧を生成
するもの）が例えばISSCC'91 A 4Mb Pseudo-SRAM Opera
ting at 2.6±1V with 3μA Data-Retention Currentに
て提案されている。
【０００３】このようなワイド電源仕様のＰＳＲＡＭに
おいて、ワード線駆動用電圧（以下「昇圧電圧」と称
す）ＶCHを発生させる場合には、該ＰＳＲＡＭに実際に
供給された電源電圧が所定電圧（ブースト切換電圧）以
上のときには、昇圧動作（ブースト）を１回かけ（２倍
モード）、所定電圧以下のときにはブーストを２回かけ
る（３倍モード）と云う具合いに、供給された電源電圧
の値に応じて昇圧動作の回数を決定している。これは低
い電源電圧に１回ブーストをかけたときに得られる昇圧
の変移量が、高い電源電圧に１回ブーストをかけたとき
の昇圧の変移量より低くなるためである。
おいて、ワード線駆動用電圧（以下「昇圧電圧」と称
す）ＶCHを発生させる場合には、該ＰＳＲＡＭに実際に
供給された電源電圧が所定電圧（ブースト切換電圧）以
上のときには、昇圧動作（ブースト）を１回かけ（２倍
モード）、所定電圧以下のときにはブーストを２回かけ
る（３倍モード）と云う具合いに、供給された電源電圧
の値に応じて昇圧動作の回数を決定している。これは低
い電源電圧に１回ブーストをかけたときに得られる昇圧
の変移量が、高い電源電圧に１回ブーストをかけたとき
の昇圧の変移量より低くなるためである。
【０００４】
【発明が解決しようとする課題】しかしながら、上記ワ
イド電源仕様のＰＳＲＡＭにおいて上述の昇圧動作を行
った場合には、以下のような問題が生じることが本発明
者によって明らかにされた。即ち、昇圧動作時のブース
ト回数を決定する上記所定電圧（ブースト切換電圧）
は、通常、ＰＳＲＡＭの動作電源電圧内に存在するた
め、実際のＰＳＲＡＭの動作によって動作電源電圧に変
動が生じた場合には、当該切換電圧付近でブースト動作
が２倍モードから３倍モードに、又は３倍モードから２
倍モードにと云う具合いに昇圧動作の切換点（不連続
点）が生じることとなる。このように切換電圧付近で不
連続点が生じた場合は、動作電圧が上記所定値を一時的
に下回っただけで必要以上にブーストがかけられ、過剰
にブーストされて上昇した電源電圧がリークされる等、
回路動作が不安定となって消費電流を増大させることと
なる。
イド電源仕様のＰＳＲＡＭにおいて上述の昇圧動作を行
った場合には、以下のような問題が生じることが本発明
者によって明らかにされた。即ち、昇圧動作時のブース
ト回数を決定する上記所定電圧（ブースト切換電圧）
は、通常、ＰＳＲＡＭの動作電源電圧内に存在するた
め、実際のＰＳＲＡＭの動作によって動作電源電圧に変
動が生じた場合には、当該切換電圧付近でブースト動作
が２倍モードから３倍モードに、又は３倍モードから２
倍モードにと云う具合いに昇圧動作の切換点（不連続
点）が生じることとなる。このように切換電圧付近で不
連続点が生じた場合は、動作電圧が上記所定値を一時的
に下回っただけで必要以上にブーストがかけられ、過剰
にブーストされて上昇した電源電圧がリークされる等、
回路動作が不安定となって消費電流を増大させることと
なる。
【０００５】本発明はかかる事情に鑑みてなされたもの
で、ワイド電源仕様のＰＳＲＡＭにおいて、所望の昇圧
動作を行うに当り、該昇圧動作の不連続点付近で発生す
る消費電流の浪費をなくし、安定した回路動作を保証
し、装置全体としての低消費電力化を図ることができる
半導体記憶装置を提供することを目的とする。この発明
の前記ならびにそのほかの目的と新規な特徴について
は、本明細書の記述および添附図面から明らかになるで
あろう。
で、ワイド電源仕様のＰＳＲＡＭにおいて、所望の昇圧
動作を行うに当り、該昇圧動作の不連続点付近で発生す
る消費電流の浪費をなくし、安定した回路動作を保証
し、装置全体としての低消費電力化を図ることができる
半導体記憶装置を提供することを目的とする。この発明
の前記ならびにそのほかの目的と新規な特徴について
は、本明細書の記述および添附図面から明らかになるで
あろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の請求項１に記載の半導体記
憶装置は、少なくとも２以上の動作モードにて動作する
メモリの各々の動作モードに応じて相異なる２以上の動
作電源電圧を供給する電圧供給手段と、該電圧供給手段
から供給された動作電源電圧に所定の昇圧動作を１又は
２回以上施して所望の昇圧電圧を得る昇圧電圧発生手段
と、上記供給された動作電源電圧と所定電圧とを比較し
てその比較結果に応じて上記昇圧電圧発生手段による昇
圧動作回数を決定する動作回数決定手段とを具えてな
り、該昇圧動作回数の決定に用いられる所定電圧が上記
２以上の動作モードに応じて供給される相異なる２以上
の電源電圧の中間値に設定されてなる。又、請求項２記
載の半導体記憶装置は、少なくとも２以上の動作モード
にて動作するメモリの各々の動作モードに応じて相異な
る２以上の動作電源電圧を供給する電圧供給手段と、該
電圧供給手段から供給された動作電源電圧を所望の電圧
に変換する変圧手段と、該変圧された電圧の値を検知す
る電圧レベルセンサと、上記供給された動作電源電圧と
所定電圧とを比較してその比較結果に応じて該電圧レベ
ルセンサによる電圧値の検出タイミングを決定する検出
タイミング決定手段とを具えてなる。又、請求項３記載
の半導体記憶装置は、少なくとも２以上の動作モードに
て動作するメモリの各々の動作モードに応じて相異なる
２以上の動作電源電圧を供給する電圧供給手段と、該電
圧供給手段より供給された動作電源電圧を所望の電圧に
変換する変圧手段と、上記供給された動作電源電圧と所
定電圧とを比較してその比較結果に応じて上記変圧手段
の作動を禁止する作動禁止手段とを具えてなる。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の請求項１に記載の半導体記
憶装置は、少なくとも２以上の動作モードにて動作する
メモリの各々の動作モードに応じて相異なる２以上の動
作電源電圧を供給する電圧供給手段と、該電圧供給手段
から供給された動作電源電圧に所定の昇圧動作を１又は
２回以上施して所望の昇圧電圧を得る昇圧電圧発生手段
と、上記供給された動作電源電圧と所定電圧とを比較し
てその比較結果に応じて上記昇圧電圧発生手段による昇
圧動作回数を決定する動作回数決定手段とを具えてな
り、該昇圧動作回数の決定に用いられる所定電圧が上記
２以上の動作モードに応じて供給される相異なる２以上
の電源電圧の中間値に設定されてなる。又、請求項２記
載の半導体記憶装置は、少なくとも２以上の動作モード
にて動作するメモリの各々の動作モードに応じて相異な
る２以上の動作電源電圧を供給する電圧供給手段と、該
電圧供給手段から供給された動作電源電圧を所望の電圧
に変換する変圧手段と、該変圧された電圧の値を検知す
る電圧レベルセンサと、上記供給された動作電源電圧と
所定電圧とを比較してその比較結果に応じて該電圧レベ
ルセンサによる電圧値の検出タイミングを決定する検出
タイミング決定手段とを具えてなる。又、請求項３記載
の半導体記憶装置は、少なくとも２以上の動作モードに
て動作するメモリの各々の動作モードに応じて相異なる
２以上の動作電源電圧を供給する電圧供給手段と、該電
圧供給手段より供給された動作電源電圧を所望の電圧に
変換する変圧手段と、上記供給された動作電源電圧と所
定電圧とを比較してその比較結果に応じて上記変圧手段
の作動を禁止する作動禁止手段とを具えてなる。
【０００７】
【作用】請求項１記載の発明によれば、動作電源電圧が
動作モードに応じて少なくとも２以上の相異なる電圧値
となっており、更に動作電源電圧の昇圧動作の動作回数
の切り換えが、上記２以上の相異なる電圧値の中間の値
を境に行われるようになっているので、１つの動作モー
ドが選択されているときに、該昇圧動作の動作回数の切
り換え（不連続点）が生じなくなる。又、請求項２記載
の発明によれば、例えば、一方の動作モードで電圧レベ
ルセンサの作動間隔を明けて低消費電力化を図り、他の
動作モードで電圧レベルセンサの作動間隔を狭めて安定
した動作電圧の供給を行うことができる。更にまた、請
求項３に記載の発明によれば、動作電源電圧の低い方の
動作モードでは、動作電源電圧をＰＳＲＡＭの内部回路
に適した低い電圧に変圧するための内部降圧回路を用い
ずに、該低い電圧をそのまま内部通常電圧として用いる
ことができる。
動作モードに応じて少なくとも２以上の相異なる電圧値
となっており、更に動作電源電圧の昇圧動作の動作回数
の切り換えが、上記２以上の相異なる電圧値の中間の値
を境に行われるようになっているので、１つの動作モー
ドが選択されているときに、該昇圧動作の動作回数の切
り換え（不連続点）が生じなくなる。又、請求項２記載
の発明によれば、例えば、一方の動作モードで電圧レベ
ルセンサの作動間隔を明けて低消費電力化を図り、他の
動作モードで電圧レベルセンサの作動間隔を狭めて安定
した動作電圧の供給を行うことができる。更にまた、請
求項３に記載の発明によれば、動作電源電圧の低い方の
動作モードでは、動作電源電圧をＰＳＲＡＭの内部回路
に適した低い電圧に変圧するための内部降圧回路を用い
ずに、該低い電圧をそのまま内部通常電圧として用いる
ことができる。
【０００８】
【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図１は、擬似スタティックＲＡＭ（ＰＳＲ
ＡＭ）の駆動電圧供給部（電圧供給回路）１００の概略
を示すブロック図である。この駆動電圧供給部１００に
は、図示省略のＰＳＲＡＭの外部に設けられた２つの電
源（高電源（外部電源）と低電源（ＬＳＩが搭載される
装置に設置される内部電源；Ｎｉ−Ｃｄ電池等を使
用））から２つの異なる値の電源電圧ＶCC（ＶCCH，例
えば５Ｖ；ＶCCL，例えば３Ｖ）が供給され、該駆動電
圧供給部１００は供給された電源電圧ＶCCを基にＰＳＲ
ＡＭの各動作に必要な所望の電圧（ＶCH，ＶCL等）を出
力するようになっている。
て説明する。図１は、擬似スタティックＲＡＭ（ＰＳＲ
ＡＭ）の駆動電圧供給部（電圧供給回路）１００の概略
を示すブロック図である。この駆動電圧供給部１００に
は、図示省略のＰＳＲＡＭの外部に設けられた２つの電
源（高電源（外部電源）と低電源（ＬＳＩが搭載される
装置に設置される内部電源；Ｎｉ−Ｃｄ電池等を使
用））から２つの異なる値の電源電圧ＶCC（ＶCCH，例
えば５Ｖ；ＶCCL，例えば３Ｖ）が供給され、該駆動電
圧供給部１００は供給された電源電圧ＶCCを基にＰＳＲ
ＡＭの各動作に必要な所望の電圧（ＶCH，ＶCL等）を出
力するようになっている。
【０００９】具体的には、この駆動電圧供給部１００
は、ＶCCレベルセンサ１１０，倍電圧発生回路１２０，
ＶCHレベルセンサ１３０，第１のＶCL発生回路１４０，
第２のＶCL発生回路１４５，ＶＢＢレベルセンサ１５
０，パルス発生回路１６０及び２つのトランスファゲー
トから成るパルス切換回路１７０を具えている。このう
ちＶCCレベルセンサ１１０はＰＳＲＡＭの外部から供給
された電源電圧ＶCCがＶCCHとＶCCLの何れであるかを例
えば、その中間値ＶCCM（４Ｖ，ブースト切換電圧）よ
り大きいか否かによって判別し、その判別結果を表す信
号を出力するもので、この判別結果を表す信号（信号
Ａ，反転信号Ａバー）は倍電圧発生回路１２０，第１の
ＶCL発生回路１４０，第２のＶCL発生回路１４５，ＶBB
レベルセンサ１５０，パルス発生回路１６０等に送られ
る。
は、ＶCCレベルセンサ１１０，倍電圧発生回路１２０，
ＶCHレベルセンサ１３０，第１のＶCL発生回路１４０，
第２のＶCL発生回路１４５，ＶＢＢレベルセンサ１５
０，パルス発生回路１６０及び２つのトランスファゲー
トから成るパルス切換回路１７０を具えている。このう
ちＶCCレベルセンサ１１０はＰＳＲＡＭの外部から供給
された電源電圧ＶCCがＶCCHとＶCCLの何れであるかを例
えば、その中間値ＶCCM（４Ｖ，ブースト切換電圧）よ
り大きいか否かによって判別し、その判別結果を表す信
号を出力するもので、この判別結果を表す信号（信号
Ａ，反転信号Ａバー）は倍電圧発生回路１２０，第１の
ＶCL発生回路１４０，第２のＶCL発生回路１４５，ＶBB
レベルセンサ１５０，パルス発生回路１６０等に送られ
る。
【００１０】又、倍電圧発生回路１２０は、前記ＶCCレ
ベルセンサ１１０からの信号Ａに基づいて、該回路１２
０に供給される電源電圧ＶCCにブーストをかけて昇圧電
圧ＶCHを定常的に発生させるとと共に、このとき実際に
得られたＶCHの値をセンスするＶCHレベルセンサ１３０
からの信号に基づいて上記昇圧電圧ＶCHの実際の値が、
ＰＳＲＡＭにて必要な所望の値（ワード線の駆動に必要
な電圧値）となるようにフィードバック制御するもので
ある。尚、ＶCHレベルセンサ１３０によるＶCH値の検出
はパルス発生回路１６０からのパルス信号φ（φ１また
はφ２（ｆφ１＞φ２））に基づいて所定周期毎に行わ
れるようになっている。
ベルセンサ１１０からの信号Ａに基づいて、該回路１２
０に供給される電源電圧ＶCCにブーストをかけて昇圧電
圧ＶCHを定常的に発生させるとと共に、このとき実際に
得られたＶCHの値をセンスするＶCHレベルセンサ１３０
からの信号に基づいて上記昇圧電圧ＶCHの実際の値が、
ＰＳＲＡＭにて必要な所望の値（ワード線の駆動に必要
な電圧値）となるようにフィードバック制御するもので
ある。尚、ＶCHレベルセンサ１３０によるＶCH値の検出
はパルス発生回路１６０からのパルス信号φ（φ１また
はφ２（ｆφ１＞φ２））に基づいて所定周期毎に行わ
れるようになっている。
【００１１】前記第１のＶCL発生回路１４０は、前記Ｖ
CCレベルセンサ１１０からの信号Ａ，反転信号Ａバーに
基づいて降圧電圧（内部通常電圧）ＶCLを発生させるも
のであり、前記第２のＶCL発生回路１４５は上記信号Ａ
に基づいて、即ち上記第１のＶCL発生回路１４０からＶ
CLが出力されないときに、これに代わってＶCLを発生さ
せるものである。又、ＶBBレベルセンサ１５０は前記信
号Ａ及びパルス発生回路１６０からのクロックパルス信
号φに基づいてＬＳＩ（ＰＳＲＡＭ）本体の基盤電圧Ｖ
BBを、２つの異なる電圧値ＶBBH（例えば−２Ｖ），ＶB
BL（例えば−３Ｖ）の何れとなっているかを判別するも
のである。
CCレベルセンサ１１０からの信号Ａ，反転信号Ａバーに
基づいて降圧電圧（内部通常電圧）ＶCLを発生させるも
のであり、前記第２のＶCL発生回路１４５は上記信号Ａ
に基づいて、即ち上記第１のＶCL発生回路１４０からＶ
CLが出力されないときに、これに代わってＶCLを発生さ
せるものである。又、ＶBBレベルセンサ１５０は前記信
号Ａ及びパルス発生回路１６０からのクロックパルス信
号φに基づいてＬＳＩ（ＰＳＲＡＭ）本体の基盤電圧Ｖ
BBを、２つの異なる電圧値ＶBBH（例えば−２Ｖ），ＶB
BL（例えば−３Ｖ）の何れとなっているかを判別するも
のである。
【００１２】上記各センサ、各発生回路を含んでなる駆
動電圧供給部１００は、供給電圧ＶCCの値に応じて、以
下のように動作する。
動電圧供給部１００は、供給電圧ＶCCの値に応じて、以
下のように動作する。
【００１３】ＬＳＩ（ＰＳＲＡＭ）に供給される電源電
圧ＶCCの値は、当該ＰＳＲＡＭが、通常作動モード（こ
のときＶCCの値は５Ｖ）とデータリテンションモード
（休止モード，このときＶCCの値は３Ｖで全てのアクセ
スが禁止される）の何れにあるかに応じて決定される。
ここで通常作動モードとは、ＰＳＲＡＭのデータ書込み
／読み出し等の通常のアクセス処理を行うモードであ
り、このモードでは安定した動作電圧が要求される。一
方、データリテンションモードとは、全てのアクセスを
禁止して、該ＰＳＲＡＭに記憶内容の保持及び、昇圧電
圧ＶCH，内部通常電圧ＶCL，基盤電圧ＶBBなどの基準と
なる電圧の形成等、メモリの休止時に最低限必要な動作
のみが行われるモードであり、該モードでは低消費電力
化が要求される。上記ＰＳＲＡＭが何れのモードである
かは、該ＰＳＲＡＭに実際に供給されている電源電圧Ｖ
CCの値を監視すればこれを検知することができる。尚、
ＶCC値を監視する本実施例のＶCCレベルセンサ１１０は
電源電圧ＶCCの値がＶCCH（５Ｖ）のときハイレベルの
信号Ａを、ＶCCの値がＶCCL（３Ｖ）のときロウレベル
の信号Ａを夫々出力するようになっている。
圧ＶCCの値は、当該ＰＳＲＡＭが、通常作動モード（こ
のときＶCCの値は５Ｖ）とデータリテンションモード
（休止モード，このときＶCCの値は３Ｖで全てのアクセ
スが禁止される）の何れにあるかに応じて決定される。
ここで通常作動モードとは、ＰＳＲＡＭのデータ書込み
／読み出し等の通常のアクセス処理を行うモードであ
り、このモードでは安定した動作電圧が要求される。一
方、データリテンションモードとは、全てのアクセスを
禁止して、該ＰＳＲＡＭに記憶内容の保持及び、昇圧電
圧ＶCH，内部通常電圧ＶCL，基盤電圧ＶBBなどの基準と
なる電圧の形成等、メモリの休止時に最低限必要な動作
のみが行われるモードであり、該モードでは低消費電力
化が要求される。上記ＰＳＲＡＭが何れのモードである
かは、該ＰＳＲＡＭに実際に供給されている電源電圧Ｖ
CCの値を監視すればこれを検知することができる。尚、
ＶCC値を監視する本実施例のＶCCレベルセンサ１１０は
電源電圧ＶCCの値がＶCCH（５Ｖ）のときハイレベルの
信号Ａを、ＶCCの値がＶCCL（３Ｖ）のときロウレベル
の信号Ａを夫々出力するようになっている。
【００１４】上述のように駆動電圧供給部１００は、そ
の入力部にＶCCレベルセンサ１１０が設けられ、このＶ
CCレベルセンサ１１０からの、メモリの作動モードを表
す信号Ａ（及び反転出力Ａバー）は、倍電圧発生回路１
２０に供給される。これを受けた倍電圧発生回路１２０
は、該回路１２０に入力された電源電圧（図には現れて
いない）ＶCCに所定回数（１又は２回の）ブーストをか
けて所望の昇圧電圧ＶCHを出力する。即ち、倍電圧発生
回路１２０は、ＶCCレベルセンサ１１０からの信号Ａが
ハイレベルのとき（ＶCCの値が５Ｖのとき）には１回だ
けブーストをかけて昇圧電圧ＶCHを得（２倍モード）、
一方、信号Ａがロウレベルのとき（ＶCCの値が３Ｖのと
き）には２回ブーストをかけて昇圧電圧ＶCHを得る（３
倍モード）。
の入力部にＶCCレベルセンサ１１０が設けられ、このＶ
CCレベルセンサ１１０からの、メモリの作動モードを表
す信号Ａ（及び反転出力Ａバー）は、倍電圧発生回路１
２０に供給される。これを受けた倍電圧発生回路１２０
は、該回路１２０に入力された電源電圧（図には現れて
いない）ＶCCに所定回数（１又は２回の）ブーストをか
けて所望の昇圧電圧ＶCHを出力する。即ち、倍電圧発生
回路１２０は、ＶCCレベルセンサ１１０からの信号Ａが
ハイレベルのとき（ＶCCの値が５Ｖのとき）には１回だ
けブーストをかけて昇圧電圧ＶCHを得（２倍モード）、
一方、信号Ａがロウレベルのとき（ＶCCの値が３Ｖのと
き）には２回ブーストをかけて昇圧電圧ＶCHを得る（３
倍モード）。
【００１５】このように昇圧された実際の電圧ＶCHはＶ
CHレベルセンサ１３０にて、所望の昇圧値（例えばＶCC
が５Ｖのときには５．７Ｖ）が得られたか否かが判別さ
れ、所望の昇圧値が得られたと判断されたときには（こ
のときＶCHレベルセンサの出力信号Ｂがハイレベルとな
る）、上記昇圧された電圧ＶCHが当該倍電圧発生回路１
２０の最終出力として供給部１００の外部へ出力され
る。一方、前記ＶCHレベルセンサ１３０からの信号Ｂが
ロウレベルのときには、これを受けた倍電圧発生回路１
２０が上記得られた昇圧電圧ＶCHに更にブーストをかけ
（信号Ｂがハイレベルに変換されるまで繰り返し行われ
る）、所望の昇圧値の昇圧電圧ＶCHを得る。このように
して得られた昇圧電圧ＶCHはＰＳＲＡＭのワード線の駆
動等に用いられる。上記ＶCCレベルセンサ１１０の出力
信号Ａ，反転出力Ａバーは、パルス発生回路１６０の出
力信号側に形成された、２つのトランスファゲートから
成るパルス切換手段（回路）１７０（図中破線で示す）
に送られる。この切換手段１７０は、該パルス発生回路
１６０から発生した２種類のパルス信号（発生周期の短
いパルスφ１，発生周期の長いパルスφ２）の一方を、
ＰＳＲＡＭの作動モードに応じて選択する働きを有し、
このとき選択されたパルス信号が、上述のＶCHレベルセ
ンサ１３０及びＶBBレベルセンサ１５０に送られて、そ
のセンス間隔が決定されるようになっている。
CHレベルセンサ１３０にて、所望の昇圧値（例えばＶCC
が５Ｖのときには５．７Ｖ）が得られたか否かが判別さ
れ、所望の昇圧値が得られたと判断されたときには（こ
のときＶCHレベルセンサの出力信号Ｂがハイレベルとな
る）、上記昇圧された電圧ＶCHが当該倍電圧発生回路１
２０の最終出力として供給部１００の外部へ出力され
る。一方、前記ＶCHレベルセンサ１３０からの信号Ｂが
ロウレベルのときには、これを受けた倍電圧発生回路１
２０が上記得られた昇圧電圧ＶCHに更にブーストをかけ
（信号Ｂがハイレベルに変換されるまで繰り返し行われ
る）、所望の昇圧値の昇圧電圧ＶCHを得る。このように
して得られた昇圧電圧ＶCHはＰＳＲＡＭのワード線の駆
動等に用いられる。上記ＶCCレベルセンサ１１０の出力
信号Ａ，反転出力Ａバーは、パルス発生回路１６０の出
力信号側に形成された、２つのトランスファゲートから
成るパルス切換手段（回路）１７０（図中破線で示す）
に送られる。この切換手段１７０は、該パルス発生回路
１６０から発生した２種類のパルス信号（発生周期の短
いパルスφ１，発生周期の長いパルスφ２）の一方を、
ＰＳＲＡＭの作動モードに応じて選択する働きを有し、
このとき選択されたパルス信号が、上述のＶCHレベルセ
ンサ１３０及びＶBBレベルセンサ１５０に送られて、そ
のセンス間隔が決定されるようになっている。
【００１６】このようにレベルセンサ１３０は、ハイレ
ベルのときは周波数の高いφ１によって駆動され、信号
Ａがロウレベルのとき（データリテンションモード時）
には、ハイレベルのとき（通常作動モード時）に比し
て、周期の長いパルス信号φ２によって駆動される。従
って該データリテンションモードでは、ＶCHの検出間隔
が長くなる。反対に通常作動モードでは、検出周期が短
くなる。このように検出周期を切換るのは、データリテ
ンションモードでＶCHレベルセンサ１２０が活性化する
回数を減らして（活性化時センサ内を電流がドレインす
る量を省いて）低消費電力化を図り、通常作動モードで
は、ＶCHレベルセンサ１３０に基く倍電圧発生回路によ
る昇圧制御を頻繁に行って安定した動作電圧（昇圧電
圧）を出力し、もって安定したＰＳＲＡＭの作動制御を
確保するためである。
ベルのときは周波数の高いφ１によって駆動され、信号
Ａがロウレベルのとき（データリテンションモード時）
には、ハイレベルのとき（通常作動モード時）に比し
て、周期の長いパルス信号φ２によって駆動される。従
って該データリテンションモードでは、ＶCHの検出間隔
が長くなる。反対に通常作動モードでは、検出周期が短
くなる。このように検出周期を切換るのは、データリテ
ンションモードでＶCHレベルセンサ１２０が活性化する
回数を減らして（活性化時センサ内を電流がドレインす
る量を省いて）低消費電力化を図り、通常作動モードで
は、ＶCHレベルセンサ１３０に基く倍電圧発生回路によ
る昇圧制御を頻繁に行って安定した動作電圧（昇圧電
圧）を出力し、もって安定したＰＳＲＡＭの作動制御を
確保するためである。
【００１７】上記ＶCCレベルセンサ１１０の出力信号
Ａ，反転出力Ａバーは、図に示すように第１のＶCL発生
回路１４０に接続された２つのＭＯＳトランジスタのゲ
ート端子に夫々接続されている。そして、信号Ａがハイ
レベルのとき（ＰＳＲＡＭが通常作動モードのとき）に
は、これら２つのＭＯＳトランジスタが共にオンとなっ
てＶCL発生回路１４０が作動する。第１のＶCL発生回路
１４０はその作動により、入力側（図示省略）に入力さ
れた電源電圧ＶCC（このときＶCC＝ＶCCH（５Ｖ）とな
る）を所定電圧降圧させて内部通常電圧ＶCL（例えば３
Ｖ）を発生させる。一方、信号Ａがロウレベルのとき
（ＰＳＲＡＭがデータリテンションモードのとき）に
は、上記２つのＭＯＳトランジスタは共にオフとなり、
このとき電源電圧ＶCCの降圧は行われないようになって
いる。これは、この時点でのＶCCの値（このモードでは
ＶCCはＶCCL（＝３Ｖ））が第２のＶCL発生回路１４５
の作用によってそのまま内部通常電圧ＶCLとして用いら
れるからである。このようにＶCL発生回路１４０を作動
させずに内部通常電圧を得ることができるので、ＶCL発
生回路１４０を休止させた分、低消費電力化が図られ
る。
Ａ，反転出力Ａバーは、図に示すように第１のＶCL発生
回路１４０に接続された２つのＭＯＳトランジスタのゲ
ート端子に夫々接続されている。そして、信号Ａがハイ
レベルのとき（ＰＳＲＡＭが通常作動モードのとき）に
は、これら２つのＭＯＳトランジスタが共にオンとなっ
てＶCL発生回路１４０が作動する。第１のＶCL発生回路
１４０はその作動により、入力側（図示省略）に入力さ
れた電源電圧ＶCC（このときＶCC＝ＶCCH（５Ｖ）とな
る）を所定電圧降圧させて内部通常電圧ＶCL（例えば３
Ｖ）を発生させる。一方、信号Ａがロウレベルのとき
（ＰＳＲＡＭがデータリテンションモードのとき）に
は、上記２つのＭＯＳトランジスタは共にオフとなり、
このとき電源電圧ＶCCの降圧は行われないようになって
いる。これは、この時点でのＶCCの値（このモードでは
ＶCCはＶCCL（＝３Ｖ））が第２のＶCL発生回路１４５
の作用によってそのまま内部通常電圧ＶCLとして用いら
れるからである。このようにＶCL発生回路１４０を作動
させずに内部通常電圧を得ることができるので、ＶCL発
生回路１４０を休止させた分、低消費電力化が図られ
る。
【００１８】上記ＶCCレベルセンサ１１０からの作動モ
ードを表す信号Ａは、更にＶBBレベルセンサ１５０にも
供給される。このＶBBレベルセンサ１５０はＰＳＲＡＭ
の基盤電圧ＶBBが所定電圧以下となっているか否かを判
別するもので、上記信号Ａがハイレベルのときは第１の
所定電圧ＶBBH（例えば−２Ｖ）と、ロウレベルのとき
は第２の所定電圧ＶBBL（例えば−３Ｖ）と夫々比較す
る。そして、その判別結果を表す信号ＣはＰＳＲＡＭの
基板電圧発生回路（図示省略）に送られ、この信号ｃに
基づいて所望の基板電圧ＶBBが生成される。上述のよう
に、本実施例では、ＶBBレベルセンサ１５０のセンスレ
ベルを、上記信号Ａの値がハイレベルのときに高くし
（通常作動モードのとき基板電圧ＶBBを浅く（−２Ｖ）
する）、ロウレベルのときに低くしている（データリテ
ンションモードのとき基板電圧ＶBBを深く（−３Ｖ）す
る）。
ードを表す信号Ａは、更にＶBBレベルセンサ１５０にも
供給される。このＶBBレベルセンサ１５０はＰＳＲＡＭ
の基盤電圧ＶBBが所定電圧以下となっているか否かを判
別するもので、上記信号Ａがハイレベルのときは第１の
所定電圧ＶBBH（例えば−２Ｖ）と、ロウレベルのとき
は第２の所定電圧ＶBBL（例えば−３Ｖ）と夫々比較す
る。そして、その判別結果を表す信号ＣはＰＳＲＡＭの
基板電圧発生回路（図示省略）に送られ、この信号ｃに
基づいて所望の基板電圧ＶBBが生成される。上述のよう
に、本実施例では、ＶBBレベルセンサ１５０のセンスレ
ベルを、上記信号Ａの値がハイレベルのときに高くし
（通常作動モードのとき基板電圧ＶBBを浅く（−２Ｖ）
する）、ロウレベルのときに低くしている（データリテ
ンションモードのとき基板電圧ＶBBを深く（−３Ｖ）す
る）。
【００１９】データリテンションモード時に、ＭＯＳト
ランジスタにおけるＶTHの基板バイアス効果によるリー
ク電流の増加を抑え低消費電力化が図られる。又、この
ＶBBレベルセンサ１５０は、信号Ａがロウレベルのとき
（データリテンションモード）には、ハイレベルのとき
（通常作動モードのとき）に比して、周期の長いパルス
信号φ２に基いてその作動が行われるようになっている
ので、当該データリテンションモードは、レベルセンサ
１５０の検出間隔が長くなって、センサ活性化時の電流
量を省くことができ、低消費電力化が図られる。一方、
通常作動モードでは、ＶBBレベルセンサ１５０に基く基
板電圧ＶBBの制御が頻繁に行われるので安定した基盤電
圧ＶBBが得られ、ＰＳＲＡＭの安定した作動制御が確保
される。
ランジスタにおけるＶTHの基板バイアス効果によるリー
ク電流の増加を抑え低消費電力化が図られる。又、この
ＶBBレベルセンサ１５０は、信号Ａがロウレベルのとき
（データリテンションモード）には、ハイレベルのとき
（通常作動モードのとき）に比して、周期の長いパルス
信号φ２に基いてその作動が行われるようになっている
ので、当該データリテンションモードは、レベルセンサ
１５０の検出間隔が長くなって、センサ活性化時の電流
量を省くことができ、低消費電力化が図られる。一方、
通常作動モードでは、ＶBBレベルセンサ１５０に基く基
板電圧ＶBBの制御が頻繁に行われるので安定した基盤電
圧ＶBBが得られ、ＰＳＲＡＭの安定した作動制御が確保
される。
【００２０】以上説明したように上記実施例では、ＰＳ
ＲＡＭは、通常作動モードと、データリテンションモー
ドの２つの作動モードにて動作され、この動作モードに
応じて外部電源から異なる２つの電源電圧ＶCCH（５
Ｖ），ＶCCL（３Ｖ）の何れか一方が供給され、倍電圧
発生回路１２０は実際に供給された電源電圧ＶCCの値に
応じて該電源電圧ＶCCに１回又は２回のブーストをかけ
て昇圧電圧ＶCHを得るようにされてなり、上記電源電圧
値の判定が、電源電圧ＶCCH（５Ｖ），ＶCCL（３Ｖ）の
中間の値で、且つ、何れのモードの動作電圧領域にも属
さない値（例えば４Ｖ）にて行われるようになっている
ので、更にブースト回数の切り換えが、作動モードの切
り換え時にのみ生じるようになる。又、ＰＳＲＡＭは、
上記データリテンションモードにあるときのＶCHレベル
センサ，ＶBBレベルセンサのセンス間隔が、通常作動モ
ードときよりも長く設定されるので、データリテンショ
ンモードで低消費電力化を図り、通常動作モードで安定
した動作電圧を確保することができる。又、ＰＳＲＡＭ
は、通常作動モードのときに第１のＶCL発生回路を作動
させてこのときの電源電圧ＶCCH（＝５Ｖ）より内部通
常電圧ＶCL（＝３Ｖ）を形成し、データリテンションモ
ードのとき第１のＶCL発生回路を休止させ、第２のＶCL
発生回路１４５によってこのときの電源電圧ＶCCL（＝
３Ｖ）をそのまま内部通常電圧とすることができる。
ＲＡＭは、通常作動モードと、データリテンションモー
ドの２つの作動モードにて動作され、この動作モードに
応じて外部電源から異なる２つの電源電圧ＶCCH（５
Ｖ），ＶCCL（３Ｖ）の何れか一方が供給され、倍電圧
発生回路１２０は実際に供給された電源電圧ＶCCの値に
応じて該電源電圧ＶCCに１回又は２回のブーストをかけ
て昇圧電圧ＶCHを得るようにされてなり、上記電源電圧
値の判定が、電源電圧ＶCCH（５Ｖ），ＶCCL（３Ｖ）の
中間の値で、且つ、何れのモードの動作電圧領域にも属
さない値（例えば４Ｖ）にて行われるようになっている
ので、更にブースト回数の切り換えが、作動モードの切
り換え時にのみ生じるようになる。又、ＰＳＲＡＭは、
上記データリテンションモードにあるときのＶCHレベル
センサ，ＶBBレベルセンサのセンス間隔が、通常作動モ
ードときよりも長く設定されるので、データリテンショ
ンモードで低消費電力化を図り、通常動作モードで安定
した動作電圧を確保することができる。又、ＰＳＲＡＭ
は、通常作動モードのときに第１のＶCL発生回路を作動
させてこのときの電源電圧ＶCCH（＝５Ｖ）より内部通
常電圧ＶCL（＝３Ｖ）を形成し、データリテンションモ
ードのとき第１のＶCL発生回路を休止させ、第２のＶCL
発生回路１４５によってこのときの電源電圧ＶCCL（＝
３Ｖ）をそのまま内部通常電圧とすることができる。
【００２１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では、ＰＳＲＡＭの作動モードが、２つの異なる
作動モードに切り換えられる例について説明したが、作
動モードが３以上に切り替わる構成として、本発明を適
用してもよい。また、上記レベルセンサを作動させるタ
イミングを決定する手段（パルス発生回路１６０，パル
ス切換手段１７０）も実施例に示した構成に限らず、例
えば、３以上のパルスを発生させて、その中から動作モ
ード等に応じた所望の周期のパルスを適宜選択してもよ
い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では、ＰＳＲＡＭの作動モードが、２つの異なる
作動モードに切り換えられる例について説明したが、作
動モードが３以上に切り替わる構成として、本発明を適
用してもよい。また、上記レベルセンサを作動させるタ
イミングを決定する手段（パルス発生回路１６０，パル
ス切換手段１７０）も実施例に示した構成に限らず、例
えば、３以上のパルスを発生させて、その中から動作モ
ード等に応じた所望の周期のパルスを適宜選択してもよ
い。
【００２２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＳＲ
ＡＭに本発明を適用した場合について説明したが、この
発明はそれに限定されるものでなく、ＤＲＡＭその他の
半導体記憶装置やマイクロコンピュータ等低消費電力モ
ードを有する半導体集積回路装置一般に利用することが
できる。
なされた発明をその背景となった利用分野であるＰＳＲ
ＡＭに本発明を適用した場合について説明したが、この
発明はそれに限定されるものでなく、ＤＲＡＭその他の
半導体記憶装置やマイクロコンピュータ等低消費電力モ
ードを有する半導体集積回路装置一般に利用することが
できる。
【００２３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。半導体記憶装置において、電源電圧の
昇圧動作の不連続点付近で作動モードが切り換えられ
て、この不連続点付近での消費電流の低減が図られ、一
方で、所望の動作電圧が作動モードに応じて安定して供
給され、安定した回路動作の保証、低消費電力化が図ら
れる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。半導体記憶装置において、電源電圧の
昇圧動作の不連続点付近で作動モードが切り換えられ
て、この不連続点付近での消費電流の低減が図られ、一
方で、所望の動作電圧が作動モードに応じて安定して供
給され、安定した回路動作の保証、低消費電力化が図ら
れる。
【図１】ＰＳＲＡＭの電圧供給回路１００の概略を示す
ブロック図である。
ブロック図である。
１００ 駆動電圧供給部（電圧供給回路） １１０ ＶCCレベルセンサ １２０ 倍電圧発生回路 １３０ ＶCHレベルセンサ １４０ 第１のＶCL発生回路 １４５ 第２のＶCL発生回路 １５０ ＶBBレベルセンサ １６０ パルス発生回路 ＶCC 電源電圧 ＶCH 昇圧電圧 ＶCL 内部通常電圧 ＶBB 基盤電圧
Claims (3)
- 【請求項１】 少なくとも２以上の動作モードにて動作
するメモリの各々の動作モードに応じて相異なる２以上
の動作電源電圧を供給する電圧供給手段と、該電圧供給
手段から供給された動作電源電圧に所定の昇圧動作を１
又は２回以上施して所望の昇圧電圧を得る昇圧電圧発生
手段と、上記供給された動作電源電圧と所定電圧とを比
較してその比較結果に応じて上記昇圧電圧発生手段によ
る昇圧動作回数を決定する動作回数決定手段とを具えて
なり、該昇圧動作回数の決定に用いられる所定電圧が上
記２以上の動作モードに応じて供給される相異なる２以
上の電源電圧の中間値に設定されてなることを特徴とす
る半導体記憶装置。 - 【請求項２】 少なくとも２以上の動作モードにて動作
するメモリの各々の動作モードに応じて相異なる２以上
の動作電源電圧を供給する電圧供給手段と、該電圧供給
手段から供給された動作電源電圧を所望の電圧に変換す
る変圧手段と、該変圧された電圧の値を検知する電圧レ
ベルセンサと、上記供給された動作電源電圧と所定電圧
とを比較してその比較結果に応じて該電圧レベルセンサ
による電圧値の検出タイミングを決定する検出タイミン
グ決定手段とを具えてなる半導体記憶装置。 - 【請求項３】 少なくとも２以上の動作モードにて動作
するメモリの各々の動作モードに応じて相異なる２以上
の動作電源電圧を供給する電圧供給手段と、該電圧供給
手段より供給された動作電源電圧を所望の電圧に変換す
る変圧手段と、上記供給された動作電源電圧と所定電圧
とを比較してその比較結果に応じて上記変圧手段の作動
を禁止する作動禁止手段とを具えてなる半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4006217A JPH05189961A (ja) | 1992-01-17 | 1992-01-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4006217A JPH05189961A (ja) | 1992-01-17 | 1992-01-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189961A true JPH05189961A (ja) | 1993-07-30 |
Family
ID=11632356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4006217A Pending JPH05189961A (ja) | 1992-01-17 | 1992-01-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189961A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076583A (ja) * | 1993-12-03 | 1995-01-10 | Hitachi Ltd | 半導体装置 |
| US5774405A (en) * | 1996-03-28 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having an internal circuit using a boosted potential |
| US5909141A (en) * | 1997-03-03 | 1999-06-01 | Mitsubishi Denki Kabushiki Kaisha | Step-up potential supply circuit and semiconductor storage device |
| EP1100089A1 (en) * | 1999-11-09 | 2001-05-16 | Fujitsu Limited | Semiconductor memory device, and method of controlling the same |
| WO2001078079A1 (fr) * | 2000-04-11 | 2001-10-18 | Nec Corporation | Dispositif memoire a semi-conducteur |
| US6947347B2 (en) | 1999-11-09 | 2005-09-20 | Fujitsu Limited | Semiconductor memory device, and method of controlling the same |
| US8441880B2 (en) | 2010-06-30 | 2013-05-14 | Renesas Electronics Corporation | Nonvolatile memory, data processing apparatus, and microcomputer application system |
-
1992
- 1992-01-17 JP JP4006217A patent/JPH05189961A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076583A (ja) * | 1993-12-03 | 1995-01-10 | Hitachi Ltd | 半導体装置 |
| US5774405A (en) * | 1996-03-28 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having an internal circuit using a boosted potential |
| US5909141A (en) * | 1997-03-03 | 1999-06-01 | Mitsubishi Denki Kabushiki Kaisha | Step-up potential supply circuit and semiconductor storage device |
| US6947347B2 (en) | 1999-11-09 | 2005-09-20 | Fujitsu Limited | Semiconductor memory device, and method of controlling the same |
| EP1100089A1 (en) * | 1999-11-09 | 2001-05-16 | Fujitsu Limited | Semiconductor memory device, and method of controlling the same |
| KR100592352B1 (ko) * | 1999-11-09 | 2006-06-22 | 후지쯔 가부시끼가이샤 | 반도체 메모리 소자 및 그 제어 방법 |
| US7483323B2 (en) | 1999-11-09 | 2009-01-27 | Fujitsu Microelectronics Limited | Semiconductor memory device, and method of controlling the same |
| US7495986B2 (en) | 1999-11-09 | 2009-02-24 | Fujitsu Microelectronic Limited | Semiconductor memory device, and method of controlling the same |
| US7688661B2 (en) | 1999-11-09 | 2010-03-30 | Fujitsu Microelectronics Limited | Semiconductor memory device, and method of controlling the same |
| US7869296B2 (en) | 1999-11-09 | 2011-01-11 | Fujitsu Semiconductor Limited | Semiconductor memory device, and method of controlling the same |
| US7903487B2 (en) | 1999-11-09 | 2011-03-08 | Fujitsu Semiconductor Limited | Semiconductor memory device, and method of controlling the same |
| US8130586B2 (en) | 1999-11-09 | 2012-03-06 | Fujitsu Semiconductor Limited | Semiconductor memory device and method of controlling the same |
| WO2001078079A1 (fr) * | 2000-04-11 | 2001-10-18 | Nec Corporation | Dispositif memoire a semi-conducteur |
| US6834020B2 (en) | 2000-04-11 | 2004-12-21 | Nec Electronics Corporation | Semiconductor storage device |
| US8441880B2 (en) | 2010-06-30 | 2013-05-14 | Renesas Electronics Corporation | Nonvolatile memory, data processing apparatus, and microcomputer application system |
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