KR20000041581A - 저전력 클럭버퍼 - Google Patents

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KR20000041581A
KR20000041581A KR1019980057511A KR19980057511A KR20000041581A KR 20000041581 A KR20000041581 A KR 20000041581A KR 1019980057511 A KR1019980057511 A KR 1019980057511A KR 19980057511 A KR19980057511 A KR 19980057511A KR 20000041581 A KR20000041581 A KR 20000041581A
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심영보
신종경
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김영환
현대전자산업 주식회사
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Abstract

본 발명은 반도체 메모리 소자의 클럭버퍼회로에 관한 것으로, 특히 싱크로너스 디램에 있어서 외부클럭 인에이블신호가 하이레벨일 때에만 클럭버퍼를 인에이블시켜 셀프 리프레쉬 모드 뿐만 아니라 파워다운 모드 및 서스펜드 모드시에 클럭버퍼를 디세이블시켜 유효하지 않는 외부클럭신호에 의해 발생될 수 있는 클럭버퍼의 전력소모를 제거하기 위한 저전력 클럭버퍼에 관한 것으로, 클럭입력버퍼 제어수단과 오동작을 유발시킬 수 있는 클럭입력버퍼 출력신호의 단펄스를 차단해주는 인밸리드 펄스 방지수단을 구비함으로써 Invalid한 외부클럭으로부터 발생될 수 있는 클럭버퍼의 전력소모를 제거하고, 외부클럭 인에이블신호가 로우일 때 클럭입력버퍼가 디세이블되므로 프리차지 스탠바이 파워다운 커런트 및 액티브 스탠바이 파워다운 커런트를 상당량 낮출 수 있으며, 클럭 서스펜드 모드시에도 커런트 소모를 감소시키는 효과가 있다.

Description

저전력 클럭버퍼
본 발명은 반도체 메모리 소자의 클럭버퍼회로에 관한 것으로, 특히 파워다운 모드에서 클럭버퍼를 디세이블시켜 전력소모를 감소시킨 저전력 클럭버퍼에 관한 것이다.
도 1은 종래의 클럭버퍼 회로를 나타낸 것으로, 클럭입력버퍼(1)는 클럭입력버퍼 제어부(2)에서 발생되는 클럭입력버퍼 제어신호(e)의 전위레벨에 따라 인에이블 또는 디세이블된다.
즉, 클럭입력버퍼 제어신호(e)가 하이이면 클럭입력버퍼(1)는 인에이블되고, 클럭입력버퍼 제어신호(e)가 로우이면 디세이블된다.
상기 클럭입력버퍼 제어신호(e)는 파워-업 신호(x)와 셀프-리프레쉬 신호(y)의 제어를 받는데, 상기 파워-업 신호(x)는 디바이스(Device)에 전원이 인가되면 하이로 들어오는 신호이다. 따라서 디바이스(Device)가 동작하려면 전원이 인가되어야 하므로 파워-업 신호(x)는 항상 하이로 고정되어 있다고 볼 수 있다.
결국, 클럭입력버퍼 제어신호(e)는 셀프-리프레쉬 신호(y)의 제어를 받게 되고 그결과 클럭입력버퍼(1)는 셀프-리프레쉬 신호(y)에 의해 제어를 받게 되어있다.
셀프-리프레쉬 신호(y)는 디바이스(Device)가 셀프-리프레쉬 모드(Self-Refresh Mode)일때 하이로 발생되는 신호로써, 셀프-리프레쉬 신호(y)가 하이이면 상기 클럭입력버퍼 제어신호(e)는 로우가 되어 클럭입력버퍼(1)를 디세이블시키는 구조로 되어 있다.
따라서, 외부클럭 인에이블신호(CKE)가 로우로 입력된다고 해도 셀프-리프레쉬 모드(Self-Refresh Mode)가 아닌 파워다운 모드(Power Down Mode)나 서스펜드 모드(Suspend Mode)와 같은 다른 모드에서는 클럭입력버퍼(1)가 계속 인에이블(Enable) 상태로 있다.
이는 도 2에 도시되어 있는 바와 같이 클럭입력버퍼(1)의 출력인 클럭입력버퍼 출력신호(d)가 외부클럭 인에이블신호(CKE)와 상관없이 항상 Toggle하고 있음을 알 수 있다.
도 2에서 보면, 외부클럭신호(CLK)는 클럭입력버퍼(1)를 거쳐 클럭입력버퍼 출력신호(d)로 되고, 외부클럭 인에이블신호(CKE)는 디바이스내 회로에 의해서 (a)로 변환된다.
외부클럭 인에이블 레벨 검출신호(i)는 도 1에 도시되어 있는 바와 같이 클럭입력버퍼 출력신호(d)에 의해 발생되는 펄스로서 펄스가 하이상태일 때에 외부클럭 인에이블신호(CKE)의 레벨을 검출한다.
여기서 검출된 외부클럭 인에이블신호(CKE)의 레벨은 다시 (c)로 변환된다.
또한, 디바이스 내부회로로부터 (c)는 상기 클럭입력버퍼 출력신호(d)에 의해 만들어지는 (g)와 (h)를 조합하여 내부클럭 제어신호(b)를 발생시킨다.
도 1에 도시되어 있는 바와 같이 내부클럭신호(j)는 클럭입력버퍼 출력신호(d)에 의해 발생되는 포지티브 펄스이지만, 내부클럭 제어신호(b)의 제어를 받게 되어있다.
즉, 도 2에 도시되어 있는 바와 같이 내부클럭 제어신호(b)가 하이일때에는 내부클럭신호(j)의 펄스는 발생되지 않는다.
이 (j)는 결국 디바이스 내부클럭으로 사용되므로 클럭버퍼회로의 최종 출력이라고 볼 수 있으며, 따라서 새로운 클럭버퍼회로의 최종 출력 또한 이 (j) 펄스와 동일하여야 한다.
싱크로너스 디램의 동작에 있어서, 외부클럭 인에이블신호(CKE)가 로우레벨 상태일 때에는 외부클럭신호를 invalid 하도록 규정되어 있다.
그러나, 종래의 클럭버퍼회로는 이상에서 살펴본 바와 같이 셀프 리프레쉬 상태에서만 디세이블되고, 파워다운과 서스펜드 모드에서는 invalid한 외부클럭신호에 대해서도 클럭버퍼가 동작하여 이로 인한 전력소모가 발생되는 문제가 있었다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위해 창안된 것으로, 싱크로너스 디램에 있어서 외부클럭 인에이블신호가 하이레벨일 때에만 클럭버퍼를 인에이블시켜 셀프 리프레쉬 모드 뿐만 아니라 파워다운 모드 및 서스펜드 모드시에 클럭버퍼를 디세이블시켜 유효하지 않는 외부클럭신호에 의해 발생될 수 있는 클럭버퍼의 전력소모를 제거하기 위한 것이다.
도 1은 종래기술에 따른 클럭버퍼 회로도.
도 2는 상기 도 1의 동작타이밍도.
도 3은 본 발명의 제1 실시예에 따른 클럭버퍼 회로도.
도 4는 상기 도 3의 동작타이밍도.
도 5는 본 발명의 제2 실시예에 따른 클럭버퍼 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 클럭입력버퍼 2, 10 : 클럭입력버퍼 제어부
3 : 외부클럭 인에이블 레벨 검출신호 발생부
4 : 내부클럭신호 발생부 5 : 내부클럭 제어신호 발생부
20, 22 : 인밸리드 펄스 방지부
e : 클럭입력버퍼 제어신호 d : 클럭입력버퍼 출력신호
i : 외부클럭 인에이블 레벨 검출신호
j : 내부클럭신호 x : 파워-업 신호
y : 셀프-리프레쉬 신호 a : 제1 입력신호
b : 내부클럭 제어신호 c : 제2 입력신호
m : 제1 제어신호 g : 제1 출력신호
h : 제2 출력신호
상기 목적 달성을 위한 본 발명의 제1 실시예는 외부클럭신호를 입력받아 클럭입력버퍼 출력신호를 발생시키는 클럭입력버퍼와,
상기 클럭입력버퍼 출력신호에 의해 구동하여 외부클럭 인에이블 레벨 검출신호를 출력하는 외부클럭 인에이블 레벨 검출신호 발생부와,
상기 클럭입력버퍼 출력신호와 내부클럭 제어신호에 의해 구동하여 내부클럭신호를 출력하는 내부클럭신호 발생부와,
상기 클럭입력버퍼 출력신호에 의해 구동하여 내부클럭 제어신호를 만들어내는 제1 출력신호와 제2 출력신호를 발생시키는 내부클럭 제어신호 발생부를 포함하는 클럭버퍼에 있어서,
외부클럭 인에이블신호로부터 만들어지는 제1 입력신호와 상기 제1 입력신호로부터 만들어지는 제2 입력신호와 상기 제1 출력신호와 제2 출력신호의 조합에 의해 만들어지는 내부클럭 제어신호를 입력으로 하여 상기 클럭입력버퍼를 제어하는 클럭입력버퍼 제어신호를 출력하는 클럭입력버퍼 제어수단과,
상기 클럭입력버퍼 제어신호와 클럭입력버퍼 출력신호에 의해 구동하여 오동작을 유발시킬 수 있는 클럭입력버퍼 출력신호의 단펄스를 차단해주는 제어신호를 출력하는 인밸리드 펄스 방지수단을 구비함을 특징으로 한다.
상기 목적 달성을 위한 본 발명의 제2 실시예는 외부클럭신호를 입력받아 클럭입력버퍼 출력신호를 발생시키는 클럭입력버퍼와,
상기 클럭입력버퍼 출력신호에 의해 구동하여 외부클럭 인에이블 레벨 검출신호를 출력하는 외부클럭 인에이블 레벨 검출신호 발생부와,
상기 클럭입력버퍼 출력신호와 내부클럭 제어신호에 의해 구동하여 내부클럭신호를 출력하는 내부클럭신호 발생부와,
상기 클럭입력버퍼 출력신호에 의해 구동하여 내부클럭 제어신호를 만들어내는 제1 출력신호와 제2 출력신호를 발생시키는 내부클럭 제어신호 발생부를 포함하는 클럭버퍼에 있어서,
외부클럭 인에이블신호로부터 만들어지는 제1 입력신호와 상기 제1 입력신호로부터 만들어지는 제2 입력신호와 상기 제1 출력신호와 제2 출력신호의 조합에 의해 만들어지는 내부클럭 제어신호를 입력으로 하여 상기 클럭입력버퍼를 제어하는 클럭입력버퍼 제어신호를 출력하는 클럭입력버퍼 제어수단과,
상기 제1 입력신호에 의해 구동하여, 오동작을 유발시킬 수 있는 클럭입력버퍼 출력신호의 단펄스를 차단해주는 제어신호를 출력하는 인밸리드 펄스 방지수단을 구비함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 제1 실시예와 제2 실시예를 설명한다.
도 3은 본 발명의 제1 실시예를 나타낸 것으로 이에 대한 동작타이밍도가 도 4에 도시되어 있다.
도 3은 외부클럭신호(clock)와 기준전압(Vref)에 의해 클럭입력버퍼 출력신호(d)를 발생하는 클럭입력버퍼(1)와, 제1 입력신호(a) 및 제2 입력신호(c) 그리고 내부클럭 제어신호(b)에 의해 상기 클럭입력버퍼(1)를 제어하는 클럭입력버퍼 제어신호(e)를 발생시키는 클럭입력버퍼 제어부(10)와, 상기 클럭입력버퍼 출력신호(d)에 의해 외부클럭 인에이블 레벨 검출신호(i)를 발생시키는 외부클럭 인에이블 레벨 검출신호 발생부(3)와, 상기 클럭입력버퍼 출력신호(d)와 내부클럭 제어신호(b)를 두 입력으로하여 내부클럭신호(j)를 발생시키는 내부클럭신호 발생부(4)와, 상기 클럭입력버퍼 제어신호(e)와 클럭입력버퍼 출력신호(d)를 두 입력으로 하여 외부클럭 인에이블 레벨 검출신호(i)를 제어하는 제1 제어신호(m)를 출력하는 인밸리드 펄스 방지부(20)와, 상기 클럭입력버퍼 출력신호(d)에 의해 내부클럭 제어신호(b)를 만들어내는 제1, 제2 출력신호(g, h)를 발생시키는 내부클럭 제어신호 발생부(5)로 구성된다.
이하에서는 도 4를 참조하여 도 3에 대한 동작관계를 설명한다.
먼저, 클럭입력버퍼(1)는 이를 제어하는 클럭입력버퍼 제어신호(e)가 하이이면 인에이블되고 로우이면 디세이블된다.
도 4에서 제1 입력신호(a)가 로우, 제2 입력신호(c)와 내부클럭 제어신호(b)가 모두 하이일 때 클럭입력버퍼 제어신호(e)의 레벨은 하이에서 로우로 떨어지므로 결국 클럭입력버퍼(1)가 디세이블(Disable)된다.
클럭입력버퍼(1)가 다시 인에이블되는 시점은 외부클럭신호(CKE)에 의해 디바이스 내부회로에서 발생된 제1 입력신호(a)가 하이레벨로 다시 올라갈 때이다.
그러나, 외부클럭이 하이레벨일때 클럭입력버퍼(1)가 인에이블 된다면 도 4의 클럭입력버퍼 출력신호(d)에서 보듯이 오동작을 유발시킬 수 있는 단펄스가 발생된다.
이 원하지 않는 단펄스는 외부클럭 인에이블 레벨 검출신호 발생부로부터 발생되는 외부클럭 인에이블 레벨 검출신호(i)와 내부클럭 제어신호 발생부로부터 발생되는 제1 출력신호와 제2 출력신호의 조합에 의해 만들어지는 내부클럭 제어신호(b) 및 제2 입력신호(c)에 영향을 주어, 결국 디바이스 내부클럭신호로 사용되는 (j) 또한 단펄스가 발생되므로 디바이스를 오동작시킬 수 있다.
따라서, 본 발명에서는 이를 방지하기 위해 인밸리드 펄스 방지부(20)를 구비하였다.
외부클럭 인에이블신호(CKE)는 asynchronous하게 디바이스에 입력되는 신호인 바, 클럭입력버퍼(1)로부터 발생되는 클럭입력버퍼 출력신호(d)의 단펄스 발생은 막을 수 없지만 인밸리드 펄스 방지부(20)로부터 발생되는 제1 제어신호를 통해 외부클럭 인에이블 레벨 검출신호(i)에 영향을 주지 않게 하면 디바이스는 오동작을 일으키지 않는다.
상기 인밸리드 펄스 방지부(20)에서 일어나는 동작을 살펴보면 다음과 같다.
클럭입력버퍼 제어부로부터 발생된 클럭입력버퍼 제어신호(e)를 일정시간 딜레이시켜 상기 클럭입력버퍼 출력신호(d)보다 늦게 낸드형 플립플롭에 입력시킨다.
이렇게하므로서 클럭입력버퍼 출력신호(d)가 단펄스가 발생했을 때 플립플롭의 출력인 제1 제어신호(m)는 로우상태로 있으므로 외부클럭 인에이블 레벨 검출신호 발생부(3)를 구성하는 3입력낸드의 출력은 하이로 고정되어 결국 외부클럭 인에이블 레벨 검출신호(i)에는 전달되지 않게 된다.
결국, 외부클럭신호(CKE)에 의해 디바이스 내부회로에서 발생된 제1 입력신호(a)가 하이레벨로 다시 올라가 클럭입력버퍼(1)가 다시 인에이블되더라도 외부클럭 인에이블 레벨 검출신호 발생부(3)로부터 출력되는 외부클럭 인에이블 레벨 검출신호(i)는 정상적인 신호가 발생되므로 최종적으로 내부클럭신호 발생부(4)로부터 출력되는 내부클럭신호(i)도 정상적으로 발생하게 된다.
도 5는 본 발명의 제2 실시예를 나타낸 것으로, 본 발명의 제1 실시예와는 달리 인밸리드 펄스 방지부로 입력되는 신호를 제1 입력신호만을 이용하고 두 개의 딜레이부와 낸드 게이트의 조합으로 이루어지는 네거티브 펄스 발생회로로 구성한 것이다.
여기에서는 제1 입력신호(a)가 로우에서 하이로 올라가면 도 5에 도시된 바와 같이 딜레이1의 펄스폭을 갖는 네거티브 펄스의 제1 제어신호를 발생시켜 3입력낸드의 출력을 하이로 잠시 고정시켜주므로써 클럭입력버퍼 출력신호(d)의 단펄스가 외부클럭 인에이블 레벨 검출신호(i)로 전달되는 것을 방지한 것이다.
이상에서 살펴본 바와 같이, 본 발명은 외부클럭 인에이블신호가 로우일 때 클럭입력버퍼가 디세이블되므로 프리차지 스탠바이 파워다운 커런트 및 액티브 스탠바이 파워다운 커런트를 상당량 낮출 수 있으며, 클럭 서스펜드 모드시에도 커런트 소모를 감소시키는 효과가 있다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 기술적 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (14)

  1. 외부클럭신호를 입력받아 클럭입력버퍼 출력신호를 발생시키는 클럭입력버퍼와,
    상기 클럭입력버퍼 출력신호에 의해 구동하여 외부클럭 인에이블 레벨 검출신호를 출력하는 외부클럭 인에이블 레벨 검출신호 발생부와,
    상기 클럭입력버퍼 출력신호와 내부클럭 제어신호에 의해 구동하여 내부클럭신호를 출력하는 내부클럭신호 발생부와,
    상기 클럭입력버퍼 출력신호에 의해 구동하여 내부클럭 제어신호를 만들어내는 제1 출력신호와 제2 출력신호를 발생시키는 내부클럭 제어신호 발생부를 포함하는 클럭버퍼에 있어서,
    외부클럭 인에이블신호로부터 만들어지는 제1 입력신호와 상기 제1 입력신호로부터 만들어지는 제2 입력신호와 상기 제1 출력신호와 제2 출력신호의 조합에 의해 만들어지는 내부클럭 제어신호를 입력으로 하여 상기 클럭입력버퍼를 제어하는 클럭입력버퍼 제어신호를 출력하는 클럭입력버퍼 제어수단과,
    상기 클럭입력버퍼 제어신호와 클럭입력버퍼 출력신호에 의해 구동하여 오동작을 유발시킬 수 있는 클럭입력버퍼 출력신호의 단펄스를 차단해주는 제어신호를 출력하는 인밸리드 펄스 방지수단을 구비함을 특징으로 하는 저전력 클럭버퍼.
  2. 제 1 항에 있어서,
    상기 클럭입력버퍼 제어수단은 내부클럭 제어신호와 제2 입력신호를 논리연산하는 제1 논리 게이트와,
    상기 제1 논리 게이트의 출력과 제1 입력신호를 논리연산하는 제2 논리 게이트와,
    상기 제2 논리 게이트의 출력을 반전하여 클럭입력버퍼 제어신호를 출력하는 반전수단을 구비함을 특징으로 하는 저전력 클럭버퍼.
  3. 제 2 항에 있어서,
    상기 제1 논리 게이트는 낸드 게이트를 구비함을 특징으로 하는 저전력 클럭버퍼.
  4. 제 2 항에 있어서,
    상기 제2 논리 게이트는 노아 게이트를 구비함을 특징으로 하는 저전력 클럭버퍼.
  5. 제 1 항에 있어서,
    상기 인밸리드 펄스 방지수단은 상기 클럭입력버퍼 제어신호를 일정시간 지연하는 지연수단과,
    상기 지연수단의 출력과 상기 클럭입력버퍼 출력신호를 두 입력으로 하여 제어신호를 출력하는 플립플롭을 구비함을 특징으로 하는 저전력 클럭버퍼.
  6. 제 5 항에 있어서,
    상기 지연수단은 다수개의 인버터로 구성되거나 다수개의 커패시터로 구성됨을 특징으로 하는 저전력 클럭버퍼.
  7. 제 5 항에 있어서,
    상기 플립플롭은 낸드 게이트를 사용하여 구비함을 특징으로 하는 저전력 클럭버퍼.
  8. 외부클럭신호를 입력받아 클럭입력버퍼 출력신호를 발생시키는 클럭입력버퍼와,
    상기 클럭입력버퍼 출력신호에 의해 구동하여 외부클럭 인에이블 레벨 검출신호를 출력하는 외부클럭 인에이블 레벨 검출신호 발생부와,
    상기 클럭입력버퍼 출력신호와 내부클럭 제어신호에 의해 구동하여 내부클럭신호를 출력하는 내부클럭신호 발생부와,
    상기 클럭입력버퍼 출력신호에 의해 구동하여 내부클럭 제어신호를 만들어내는 제1 출력신호와 제2 출력신호를 발생시키는 내부클럭 제어신호 발생부를 포함하는 클럭버퍼에 있어서,
    외부클럭 인에이블신호로부터 만들어지는 제1 입력신호와 상기 제1 입력신호로부터 만들어지는 제2 입력신호와 상기 제1 출력신호와 제2 출력신호의 조합에 의해 만들어지는 내부클럭 제어신호를 입력으로 하여 상기 클럭입력버퍼를 제어하는 클럭입력버퍼 제어신호를 출력하는 클럭입력버퍼 제어수단과,
    상기 제1 입력신호에 의해 구동하여 오동작을 유발시킬 수 있는 클럭입력버퍼 출력신호의 단펄스를 차단해주는 제어신호를 출력하는 인밸리드 펄스 방지수단을 구비함을 특징으로 하는 저전력 클럭버퍼.
  9. 제 8 항에 있어서,
    상기 인밸리드 펄스 방지수단은 상기 제1 입력신호를 일정시간 지연하는 제1 지연수단과,
    상기 제1 지연수단의 출력을 일정시간 지연하는 제2 지연수단과,
    상기 제1 지연수단의 출력과 상기 제2 지연수단의 출력을 논리연산하여 제어신호를 출력하는 논리 게이트를 구비함을 특징으로 하는 저전력 클럭버퍼.
  10. 제 9 항에 있어서,
    상기 제1 지연수단은 다수개의 인버터로 구성되거나 다수개의 커패시터로 구성됨을 특징으로 하는 저전력 클럭버퍼.
  11. 제 9 항에 있어서,
    상기 논리 게이트는 낸드 게이트를 구비함을 특징으로 하는 저전력 클럭버퍼.
  12. 제 8 항에 있어서,
    상기 클럭입력버퍼 제어수단은 내부클럭 제어신호와 제2 입력신호를 논리연산하는 제1 논리 게이트와,
    상기 제1 논리 게이트의 출력과 제1 입력신호를 논리연산하는 제2 논리 게이트와,
    상기 제2 논리 게이트의 출력을 반전하여 클럭입력버퍼 제어신호를 출력하는 반전수단을 구비함을 특징으로 하는 저전력 클럭버퍼.
  13. 제 12 항에 있어서,
    상기 제1 논리 게이트는 낸드 게이트를 구비함을 특징으로 하는 저전력 클럭버퍼.
  14. 제 12 항에 있어서,
    상기 제2 논리 게이트는 노아 게이트를 구비함을 특징으로 하는 저전력 클럭버퍼.
KR1019980057511A 1998-12-23 1998-12-23 저전력 클럭버퍼 KR20000041581A (ko)

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* Cited by examiner, † Cited by third party
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KR100723774B1 (ko) * 2005-12-28 2007-05-30 주식회사 하이닉스반도체 소비 전력을 감소시키는 버퍼 제어 회로 및 이를 포함하는반도체 메모리 장치
KR100728562B1 (ko) * 2005-11-29 2007-06-15 주식회사 하이닉스반도체 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치
KR100766384B1 (ko) * 2006-09-13 2007-10-12 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입력 회로 및 방법
KR100772689B1 (ko) * 2006-09-29 2007-11-02 주식회사 하이닉스반도체 스몰클럭버퍼를 포함하는 메모리장치.

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