KR100273310B1 - 저전력 센스앰프 제어회로 - Google Patents

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Abstract

본 발명은 저전력 센스앰프 제어회로에 관한 것으로, 종래의 회로에 있어서는 센스앰프를 인에이블 또는 디세이블 시키는 센스앰프 인에이블 신호가 인터널 데이터의 출력과는 무관하게 일정시간 동안 '하이'상태를 유지하게 되어 있어 불필요하게 센스앰프를 동작시키게 되고, 또한 구동전압, 온도 등의 변화에 따른 센스앰프의 안정된 동작을 얻기 위해서 인터널 데이터 출력 이후에도 충분한 마진을 두어야 하므로 센스앰프 인에이블 신호의 '하이'가 유지되는 시간이 길어지게 되어 전력소모가 많아지게 되는 문제점이 있었다. 따라서, 본 발명은 인터널 데이터가 출력되면 이를 검출하여 센스앰프를 바로 디세이블시킴으로써 전력소모가 가장 많은 센스앰프의 동작을 제어하여 전력소모를 줄이게 하는 효과가 있다.

Description

저전력 센스앰프 제어회로
본 발명은 저전력 센스앰프 제어회로에 관한 것으로, 특히 메모리 칩에서 인터널 데이터(Internal Data)가 출력되면 이를 감지하여 센스앰프를 바로 디세이블(Disable)시킴으로써 전력소모가 가장 많은 센스앰프의 동작을 제어하여 저전력 특성을 구현하는 저전력 센스앰프 제어회로에 관한 것이다.
도1은 종래 센스앰프 제어회로의 구성을 보인 블록도로서, 이에 도시된 바와 같이 출력 시키고자 하는 데이터의 어드레스를 입력받아 저장하는 어드레스 버퍼(10)와; 상기 어드레스 버퍼(10)를 통해 입력받은 어드레스가 변화할 때 마다 주소천이 감지신호(ATD : Address Transition Detection)를 출력하는 주소천이 감지부(20)와; 상기 주소천이 감지신호(ATD)를 입력받아 센스앰프 인에이블 신호(SA-ENABLE)를 출력하여 센스앰프(40)를 인에이블 또는 디세이블 시키는 센스앰프 제어부(30)와; 상기 센스앰프 인에이블 신호(SA_ENABLE)에 의해 인에이블 되어 데이터를 논리 레벨로 증폭 변환하여 인터널 데이터를 출력하는 센스앰프(40)와; 상기 센스앰프(40)에서 출력되는 인터널 데이터를 버퍼링하여 출력하는 데이터 버퍼(50)로 구성된 종래 장치의 동작 및 작용을 도2를 참조로 설명한다.
도2의 (a)와 같이 어드레스가 입력되면 주소천이 감지부(20)는 어드레스가 변화할 때 마다 (b)와 같은 주소천이 감지신호(ATD)를 발생시키고, 센스앰프 제어부(30)는 상기 주소천이 감지신호(ATD)를 입력받아 (c)와 같이 센스앰프 인에이블 신호(SA_ENABLE)를 발생시키고, 이 신호(SA_ENABLE)는 일정시간 그 상태를 유지한다.
이때 센스앰프(40)는 상기 센스앰프 인에이블 신호(SA_ENABLE)가 '하이'가 되면 인에이블 되어 (d)와 같이 비드라인 신호(BIT_LINE)증폭하여 인터널 데이터를 출력하고, 상기 인터널 데이터는 (e)와 같이 데이터 버퍼(50)를 통해 출력된다.
그리고, 일정시간이 경과한 후 다시 센스앰프 인에이블 신호(SA_ENABLE)가 '로우'가 되면 센스앰프(40)는 디세이블 된다.
그러나, 상기 종래의 회로에 있어서는 센스앰프를 인에이블 또는 디세이블 시키는 센스앰프 인에이블 신호가 인터널 데이터의 출력과는 무관하게 일정시간 동안 '하이'상태를 유지하게 되어 있어 불필요하게 센스앰프를 동작시키게 되고, 또한 구동전압, 온도 등의 변화에 따른 센스앰프의 안정된 동작을 얻기 위해서 인터널 데이터 출력 이후에도 충분한 마진을 두어야 하므로 센스앰프 인에이블 신호의 '하이'가 유지되는 시간이 길어지게 되어 전력소모가 많아지게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 인터널 데이터가 출력되면 이를 검출하여 센스앰프를 바로 디세이블시킴으로써 전력소모가 가장 많은 센스앰프의 동작을 제어하여 전력 소모를 줄이는 저전력 센스앰프 제어회로를 제공 하는데 그 목적이 있다.
도1은 종래 센스앰프 제어회로의 구성을 보인 블록도.
도2는 도1의 각 부에서 발생하는 신호의 타이밍도.
도3은 본 발명에 의한 저전력 센스앰프 제어회로의 구성을 보인 블록도.
도4는 도3에서 디세이블신호 발생부의 구성을 보인 블록도.
도5는 도3의 각 부에서 발생하는 신호의 타이밍도.
***도면의 주요 부분에 대한 부호의 설명***
100 : 디세이블신호 발생부 100a : 데이터 천이 감지부
100b : 지연부 100c : 편이 지연부
INV1∼INV5 : 인버터 NOR1 : 노아 게이트
NAND1 : 낸드 게이트
이와 같은 목적을 달성하기 위한 본 발명의 구성은, 출력 시키고자 하는 데이터의 어드레스를 입력받아 저장하는 어드레스 버퍼와; 상기 어드레스 버퍼를 통해 입력받은 어드레스가 변화할 때 마다 주소천이 감지신호를 출력하는 주소천이 감지부와; 상기 주소천이 감지신호를 입력받아 센스앰프 인에이블 신호를 출력하여 센스앰프를 인에이블 또는 디세이블 시키는 센스앰프 제어부와; 상기 센스앰프 인에이블 신호에 의해 인에이블 되어 데이터를 논리 레벨로 증폭 변환하여 인터널 데이터를 출력하는 센스앰프와; 상기 센스앰프에서 출력되는 인터널 데이터를 버퍼링하여 출력하는 데이터 버퍼로 구성된 센스앰프 제어회로에 있어서, 상기 센스앰프에서 출력되는 인터널 데이터와 센스앰프 제어부에서 출력되는 센스앰프 인에이블신호를 입력받아 인터널 데이터가 출력된 후 소정시간 후에 센스앰프 디세이블 신호를 출력하는 디세이블신호 발생부와; 상기 센스앰프 인에이블 신호와 센스앰프 디세이블 신호를 낸드 조합하는 낸드 게이트와; 상기 낸드 게이트의 출력을 인버팅하여 센스앰프에 출력하는 인버터를 더 포함하여 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명에 의한 저전력 센스앰프 제어회로의 구성을 보인 블록도로서, 이에 도시한 바와 같이 출력 시키고자 하는 데이터의 어드레스를 입력받아 저장하는 어드레스 버퍼(10)와; 상기 어드레스 버퍼(10)를 통해 입력받은 어드레스가 변화할 때 마다 주소천이 감지신호(ATD : Address Transition Detection)를 출력하는 주소천이 감지부(20)와; 상기 주소천이 감지신호(ATD)를 입력받아 센스앰프 인에이블 신호(SA-ENABLE)를 출력하여 센스앰프(40)를 인에이블 또는 디세이블 시키는 센스앰프 제어부(30)와; 상기 센스앰프 인에이블 신호(SA_ENABLE)에 의해 인에이블 되어 데이터를 논리 레벨로 증폭 변환하여 인터널 데이터를 출력하는 센스앰프(40)와; 상기 센스앰프(40)에서 출력되는 인터널 데이터를 버퍼링하여 출력하는 데이터 버퍼(50)로 구성된 센스앰프 제어회로에 있어서, 상기 센스앰프(40)에서 출력되는 인터널 데이터와 센스앰프 제어부(30)에서 출력되는 센스앰프 인에이블신호(SA_ENABLE)를 입력받아 인터널 데이터가 출력된 후 소정시간 후에 센스앰프 디세이블 신호를 출력하는 디세이블신호 발생부(100)와; 상기 센스앰프 인에이블 신호(SA_ENABLE)와 센스앰프 디세이블 신호(SA_DISABLE)를 낸드 조합하는 낸드 게이트(NAND1)와; 상기 낸드 게이트(NAND1)의 출력을 인버팅하여 센스앰프(40)에 출력하는 인버터(INV1)를 더 포함하여 구성한다.
여기서, 상기 디세이블신호 발생부(100)는 도4에 도시된 바와 같이 센스앰프 인에이블 신호(SA_ENABLE)와 인터널 데이터를 입력받아 인터널 데이터의 출력이 변화함에 따라 이를 검출하여 데이터 천이 감지신호(DTD)를 출력하는 데이터 천이 감지부(100a)와; 상기 데이터 천이 감지신호(DTD)를 소정시간 지연하여 출력하는 지연부(100b)와; 상기 지연부(100b)에서 지연되어 출력되는 신호를 좀 더 지연시켜 출력하는 편이 지연부(100c)와; 일측에 상기 지연부(100b)의 신호를 입력받고, 다른 일측에 상기 편이 지연부(100c)의 신호를 입력받아 노아 조합하여 센스앰프 디세이블 신호(SA_DISABLE)를 출력하는 노아 게이트(NOR1)로 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 도5를 참조로 설명하면 다음과 같다.
먼저, 어드레스를 입력받아 센스앰프 제어부(30)에서 센스앰프 인에이블 신호(SA_ENABLE)를 출력하기 까지의 과정은 종래와 같다. 즉, 도5의 (a)와 같이 어드레스가 입력되면 주소천이 감지부(20)는 어드레스가 변화할 때 마다 (b)와 같은 주소천이 감지신호(ATD)를 발생시키고, 센스앰프 제어부(30)는 상기 주소천이 감지신호(ATD)를 입력받아 (c)와 같이 센스앰프 인에이블 신호(SA_ENABLE)를 발생시키게 된다.
이때 디세이블신호 발생부(100)의 출력은 센스앰프(40)로 부터 아직 인터널 데이터가 출력되지 않은 상태이므로 '하이'레벨을 유지하고 있다.
따라서, 도3에서 낸드 게이트(NAND1)는 상기 '하이'레벨의 센스앰프 인에이블 신호(SA_ENABLE)와 '하이'레벨의 센스앰프 디세이블 신호(SA_DISABLE)를 낸드 조합하여 '로우'레벨의 신호를 출력하고, 다시 인버터(INV1)에 의해 '하이'레벨로 반전되어 센스앰프(40)를 인에이블 시키게 된다.
이에 따라 상기 센스앰프(40)를 통해 도5의 (d)와 같이 인터널 데이터가 출력되면 도4의 데이터천이 감지부(100a)에 입력되어 도5의 (e)와 같은 데이터 천이 감지신호(DTD)를 출력하게 되고, 상기 신호는 도4의 지연부(100b)를 통해 노아게이트(NOR1)에 입력된 후 그 시점에서 센스앰프 디세이블 신호(SA_DISABLE)는 (f)와 같이 '로우'레벨로 천이되어 도3의 낸드 게이트(NAND1)는 '하이'레벨로 상태가 바뀌고 다시 인버터(INV1)를 통하여 '로우'레벨로 반전된 신호를 센스앰프(40)에 인가하여 디세이블 시키게 된다.
그리고, 센스앰프 인에이블 신호(SA_ENABLE)가 출력되는 동안에는 센스앰프 디세이블 신호(SA_DISABLE)가 다시 '하이'레벨로 바뀌면서 센스앰프(40)를 인에이블 시키게 되므로, 편이 지연부(100c)를 통해 센스앰프 디세이블 신호(SA_DISABLE)가 다시 '하이'레벨이 되어도 센스앰프(40)가 인에이블되지 않을만큼 구간을 연장시킨다.
이상에서 설명한 바와 같이 본 발명 저전력 센스앰프 제어회로는 인터널 데이터가 출력되면 이를 검출하여 센스앰프를 바로 디세이블시킴으로써 전력소모가 가장 많은 센스앰프의 동작을 제어하여 전력소모를 줄이게 하는 효과가 있다.

Claims (2)

  1. 출력 시키고자 하는 데이터의 어드레스를 입력받아 저장하는 어드레스 버퍼와; 상기 어드레스 버퍼를 통해 입력받은 어드레스가 변화할 때 마다 주소천이 감지신호를 출력하는 주소천이 감지부와; 상기 주소천이 감지신호를 입력받아 센스앰프 인에이블 신호를 출력하여 센스앰프를 인에이블 또는 디세이블 시키는 센스앰프 제어부와; 상기 센스앰프 인에이블 신호에 의해 인에이블 되어 데이터를 논리 레벨로 증폭 변환하여 인터널 데이터를 출력하는 센스앰프와; 상기 센스앰프에서 출력되는 인터널 데이터를 버퍼링하여 출력하는 데이터 버퍼로 구성된 센스앰프 제어회로에 있어서, 상기 센스앰프에서 출력되는 인터널 데이터와 센스앰프 제어부에서 출력되는 센스앰프 인에이블신호를 입력받아 인터널 데이터가 출력된 후 소정시간 후에 센스앰프 디세이블 신호를 출력하는 디세이블신호 발생부와; 상기 센스앰프 인에이블 신호와 센스앰프 디세이블 신호를 낸드 조합하는 낸드 게이트와; 상기 낸드 게이트의 출력을 인버팅하여 센스앰프에 출력하는 인버터를 더 포함하여 구성된 것을 특징으로 하는 저전력 센스앰프 제어회로.
  2. 제1항에 있어서, 상기 디세이블신호 발생부는 센스앰프 인에이블 신호와 인터널 데이터를 입력받아 인터널 데이터의 출력이 변화함에 따라 이를 검출하여 데이터 천이 감지신호를 출력하는 데이터 천이 감지부와; 상기 데이터 천이 감지신호를 소정시간 지연하여 출력하는 지연부와; 상기 지연부에서 지연되어 출력되는 신호를 좀 더 지연시켜 출력하는 편이 지연부와; 일측에 상기 지연부의 신호를 입력받고, 다른 일측에 상기 편이 지연부의 신호를 입력받아 노아 조합하여 센스앰프 디세이블 신호를 출력하는 노아 게이트로 구성된 것을 특징으로 하는 저전력 센스앰프 제어회로.
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