KR930008862A - 단일 칩 반도체 메모리 - Google Patents

단일 칩 반도체 메모리 Download PDF

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KR930008862A
KR930008862A KR1019920020185A KR920020185A KR930008862A KR 930008862 A KR930008862 A KR 930008862A KR 1019920020185 A KR1019920020185 A KR 1019920020185A KR 920020185 A KR920020185 A KR 920020185A KR 930008862 A KR930008862 A KR 930008862A
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Abstract

본 발명은 외부 전원 전압을 내부 전원 전압으로 스텝 다운시키기 위한 전압 강하 회로를 포함하고, 반도체 메모리의 내부 회로의 제1입력단에 전력 차단 기능을 갖지 않으며, 판독/기입 속도가 저하되지 않는 단일 칩 반도체 메모리를 기술한 것이다.
이 메모리는 전압 드라이버 회로 이외에도 전압 강하 회로로부터의 내부 전원 전압을 모니터하기 위한 대기 모드 판별 회로를 포함한다. 전압 강하 회로는 활성 즈라이버 회로와 대기 드라이버 회로뿐만 아니라 보상 드라이버 회로를 포함한다. 이 보상 드라이버 회로는 대기 모든 판별 회로의 출력에 응잡하여 내부 회로 전류를 증가시키기 위해 보상한다. 그러므로, 내부 회로 전류를 증가시키는데 통상적으로 필요한 전류 차단 기능은 불필요하게 된다. 더욱이, 이때에 발생하는 내부 전원 전압의 감소가 방지되기 때문에, 본 발명의 반도체 메모리는 고속으로 안정하게 동작할 수 있다.
보상 드라이버 회로는 대기 모드시에 내부 회로 전류가 선정된 값 이상으로증가할때만 전력을 소모한다. 그러므로, 본 매모리는 종래의 매모리 속도보가 고속으로 동작하면서 대기 모드시에 이 메모리에 대한 모든 입력이 MOS 레벨인 DC신호들일 때에 종래의 메모리 정도로 적은 전력을 소비하며 입력 신호가 TTL 레벨 또는 온/오프 스위칭 MOS레벨들일 때에 적절한 영역에서 전력 소모를 증가시키는 종래의 메모리의 속도보다 고속으로 안정하게 동작시킨다.
본 발명의 한 실시예로서 4M 비트 SRAM에 있어서, 동작 모드가 대기 모드에서 활성 모드로 시프트될 때의 CS(칩 선택) 판독 억세스 속도(즉, 대기 모드시에 칩 선택 신호를 SRAM에 입력시킨 다음, 어드레스 신호를 이곳에 공급함으로써 한 메모리 셀의 내용을 팬독하기 위한 판독 동작 속도)는 전력 차단 기능을 갖는 종래의 SRAM에 비해 15 내지 20%정도 개량된다. 이때에, 대기 전류는 않아야 약 12%정도 증가한다. 이러한 대기 전류의 증가는 대기 모드 판별 회로의 구성을 변형시킴으로써 보다 작게 제조될 수 있다.

Description

단일 칩 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 제1도에 대응하는 본 발명의 실시예에 따른 SARM의 일부분을 도시한 회로도.

Claims (6)

  1. 외부 제어 신호에 응답하여 활성 모드 또는 대기 모드 종 어느 한 모그로 동작가능한 단일 칩 반도체 메모리에 있어서, 외부 전원 전압을 선정된 전압으로 스텝 다운시키고 선정된 상기 메모리형 내부 전원 전압으로서 내부 회로에 공급하기 위해 상기 반도체 칩상에 형성된 전압 강하 회로 및 상기 반도체 메모리 칩상에 형성되고 대기 모드시에 상기 내부 전원 전압이 상기 전정된 전압과 동일하게 되도록 상기 내부 회로에 상기 전압 강하 회로의 전류 공급량을 제어하기 위해 상기 내부 전압과 상기 선정된 전압 사이의 비교 결과에 응답하는 제어 회로를 포함하는 것을 특징으로 하는 단일 칩 반도체 메모리.
  2. 제1항에 있어서, 상기 전압 강하 회로가, 상기 선정된 전압에 대응하는 기준 전압을 발생시키기 위한 기준 전압 발생회로, 상기 뢰부 전원 전압을 상기 기준 전압과 동일한 전압으로 스텝 다운시킴으로써 상기 내부 전원 전압을 발생시키기 위한 활성화 상태로 항상 유지되는 제1드라이버 회로, 상기 외부 전원 전압을 상기 기준 전압과 동일한 전압으로 스텝 다운 시킴으로써 상기 내부 전원 전압을 발생시키기 위해 상기 제어 신호와 동기된 제1보조 제어 신호에 응답하여 활성화되는 제2드라이버 회로 및 상기 전원 전압을 상기 기준 전압과 동일한 전압으로 스텝 다운시킴으로써 상기 기준 전원 전압을 발생시키기 위해 제2보조 제어 신호에 응답하여 활성화되는 제3드라이버 회로를 포함하는 것을 특징으로 하는 단일 칩 반도체 메모리.
  3. 제2항에 있어서, 상기 제1드라이버 회로는 상기 반도체 메모리에 대한 모든 입력 신호들이 MOS 레벨인 DC 신호일때에 대기 모드시의 상기 내부 회로에 전류를 충분히 공급할 수 있는 전류 공급 능력을 갖고, 상기 제2드라이버 회로가 상기 제1드라이버 회로와 함께 상기 반도체 메모리의 상기 활성 모드시에 최대 동작 내부 회로 전류를 충분히 공급할 수 있는 전류 공급 능력을 갖으며, 상기 제3드라이버 회로는 상기 제1드라이버 회로와 함께 상기 반도체에 대한 모든 입력 신호들이 TTL레벨일 때에 대기 모드시의 상기 내부 회로에 전류를 충분히 공급할 수 있는 전류 공급 능력을 갖는 것을 특징으로 하는 단일 칩 반도체 메모리.
  4. 제2항에 있어서, 상기 제어회로가 상기 시준 전압과 상기 내부 전원 전압 사이의 차를 증폭하기 위한 차등 증폭시 및 반전된 ??면에서 상기 차동 증폭기 회로의 출력과 상기 제1보조 제어 신호의 반전된 신호의 논리곱을 발생시켜 이 값을 상기 제2보조 제어 신호로서 출력시키기 위한 수단을 포함하는 것을 특징으로 하는 단일 칩 반도체 메모리.
  5. 제2항에 있어서, 상기 제어 회로가 상기 제1드라이버 회로내에 내장된 MOS트랜지스터의 게이트 전압 제어신호의 반전된 신호와 상기 제1보조 제어 신호의 반전된 신호의 논리곱을 발생시키기 위한 수단을 포함하는 것을 특징으로 하는 단일 칩 반도체 메모리.
  6. 제2항에 있어서, 상기 내부 회로의 최소한 제1입력단이 MOS 인버터로 구성되는 것을 특징으로 하는 단일 칩 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920020185A 1991-10-30 1992-10-30 단일 칩 반도체 메모리 KR960004001B1 (ko)

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