KR960004001B1 - 단일 칩 반도체 메모리 - Google Patents

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닛본덴기 가부시끼가이샤
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Abstract

내용 없음.

Description

단일 칩 반도체 메모리
제 1 도는 종래의 SRAM의 일부분 즉, 전압 강하 회로 및 어드레스 버퍼 회로를 도시한 회로도.
제 2 도는 제 1 도에 대응하는 본 발명의 실시예에 따른 SRAM의 일부분을 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 내부 회로 2 : 기준 전압 발생 회로
3 : 활성 드라이버 회로 4 : 대기 드라이버 회로
5 : 내부 전원 라인 6 : 외부 전원 라인
7 : 접지 라인 8 : 대기 모드 판별 회로
9 : 보상 드라이버 회로, 100,200 : SRAM
본 발명은 반도체 메모리에 관한 것으로, 특히 외부 인가 전원 전압을 메모리의 내부 회로용 전원 전압으로 스텝 다운시키는 전압 강하 회로를 갖는 단일 칩 메모리에 관한 것이다.
대규모 메모리 용량을 갖는 단일 칩 반도체 메모리가, 외부 인가 전원 전압을 메모리의 내부 회로용 전원 전압으로서 사용될 전압으로 스템 다운시키는 전압 강하 회로를 포함하는 것은 공지된 사실이다. 이러한 전압 강하 회로는 전력 소모의 증가를 최소로 유지시킬 수 있는 구조을 가져야 한다. 이러한 요구 조건을 실현하기 위한 한가지 구조가 일본 특허 출원(JPA) 제2-195596호에 공지되어 있다.
상기 공보에 개시된 반도체 메모리에는 공통 출력 단자를 갖고 상이한 전류 공급 능력을 한쌍의 병렬 접속 드라이버 회로를 포함하는 전압 강하 회로가 실장되어 있다. 드라이버 회로들 중 하나인 대기 드라이버 회로는 메모리의 대기 및 활성 모드시에 동작한다. 그러나, 대기 드라이버 회로는 메모리의 대기 모드시에 전체 내부 회로를 통해 흐르는 전류(이후에는, "대기 내부 회로 전류"라 칭함)만을 공급하기 때문에, 전류 공급 능력이 작아서, 전력 소모도 작다. 한편, 그 밖의 다른 드라이버 회로인 활성 드라이버 회로는 메모리의 활성 모드시에 동작하고, 이 모드에서 내부 회로의 최대 전류를 공급해야 한다. 그러므로, 전류 공급 능력이 더 커지므로 이에 상응하여 전력 소모도 크다. 활성 드라이버 회로는 대기 모드시에 동작하지 않기 때문에, 전체 메모리의 전력 소모가 감소되고, 따라서 고집적 밀도 및 대규모 메모리 용량이 가능하다.
그러나, 상기 메모리가 CMOS로 구성되면, 감소된 전력 소모로 인해 판독/기입 속도는 떨어진다. 이러한 문제점은 메모리의 단일 입력단이 CMOS 인버터로 구성될 때 발생되는 경향이 있다. 공지된 바와 같이, 이러한 CMOS 인버터는 입력 신호의 과도 기간 동안만 전력을 소모하므로, 전력 소모는 매우 적다. 그러나, 입력 신호가 TTL로부터의 TTL 레벨 신호이면, 신호가 DC 신호일 때에도 대용량의 전류가 CMOS 인버터를 통해 흐른다. 더욱이, 신호가 MOS 레벨 신호이면, 온-오프 스위칭 주파수에 비례하는 전류가 흐른다.
따라서, 반도체 메모리로의 입력 신호가 TTL 레벨 신호인 경우, 또는 입력 신호가 MOS레벨 신호이더라도, 메모리 용량을 증가시키기 위해서 서로 병렬로 접속된 다수의 동일 메모리들을 포함하고 대기 모드시에 메모리 디바이스의 입력 신호의 경우에서와 같이 온-오프 스위칭을 반복하면, 메모리 디바이스가 대기 모드 상태이더라도 대용량의 전류는 신호 입력단 내에 흐르고 대기 내부 회로 전류는 사실상 증가한다. 예를 들면, 4M 비트 사이즈의 SRAM의 경우에는, 통상적으로 약 수 10μA인 대기 내부 회로 전류가 수 10mA로 된다.
그러나, 상술한 종래 기술에 공지된 메모리의 대기 드라이버 회로의 전류 공급 능력은 상술한 바와 같이 제한되기 때문에, 대기 내부 회로 전류의 이러한 실질적인 증가는 대기 드라이버 회로의 출력 전압, 즉 메모리 칩의 내부 전원 전압을 사실상 저하시킨다. 그 결과로서, 동작 모드가 대기 모드에서 활성 모드로 전환 되면 내부 전원전압의 회복의 지연으로 인해 메모리 셀의 메모리 내용의 고장 및/또는 판독/기입 속도의 고장이 발생할 수 있다. 메모리 칩이 접속될 회로의 선택성을 제한하지 않고 상기 고장을 방지하기 위해서는, 신호 입력단 내의 전류를 증가시킬 수 있는 정도로 큰 대기 드라이버 회로의 전류 공급 능력을 미리 설계해야 한다. 그러나, 이 경우에는 대기 드라이버 회로의 전력 소모가 사실상 증가 될 수 있다.
상기 고장을 방지하기 위한 다른 방법은 내부 회로의 입력단 내의 소위 전력 차단 기능을 제공하는 것이다. 다시 말하면, 입력단의 동작은 DRAM의 RAS 신호 또는 SRAM의 CS(칩 선택) 신호와 같은 메모리의 개시 제어 신호와 동기적으로 억제되어 신호 입력을 차단함으로써 대기 내부 회로 전류를 제한한다. 그러나, 전력 차단 기능은 메모리 모드가 대기 모드에서 활성 모드로 시프트되는 기간에 정지되어야 한다. 따라서, 메모리의 판독/기입 동작은 사실상 이 기간에 상당히 지연된다.
그러므로, 본 발명의 목적은 기입/판독 속도가 감소되지 않고 접속될 회로의 선택성을 제한하지 않으며 전력 차단 기능에 의존하지 않으면서 전력 소모가 적은 고집적 밀도/대용량 저장 능력의 반도체 메모리를 제공하는 것이다.
본 발명에 따른 반도체 메모리는 외부 인가 전원 전압을 메모리 칩용의 내부 전원 전압으로 스텝 다운시키는 전압 강하 회로를 포함하는 단일 칩 반도체 메모리로 구성되고, 또한 내부 전원 전압을 모니터하기 위한 대기 모드 판별 회로가 제공되며, 전압 강하 회로가 메모리 칩의 활성 모드시에 최대 동작 내부 회로 전류를 제공하기 위한 활성 드라이버 회로, 메모리 칩의 대기 모드시에 대기 내부 회로 전류를 제공하기 위한 대기 드라이버 회로, 및 대기 모드시에 메모리 칩의 대기 내부 회로 전류의 증가를 보상하기 위해 대기 모드 판별 회로에 의해 제어된 보상 드라이버 회로를 포함하는 것을 특징으로 한다.
대기 모드 판별 회로는 소정 기준치의 내부 전원 전압과 실제 내부 전원 전압을 비교하여 대기 모드의 내부 전원 전압이 기준치보다 낮아진 경우에만 보상 드라이버 회로를 활성화시킨다. 보상 드라이버 회로는 대기 내부 회로 전류의 증가를 보상하도록 되어 있기 때문에 내부 전원 전압을 기준치로 회복시킨다.
본 발명에 따른 반도체 메모리에서, 내부 전원 전압은 전력 차단 기능 없이도 저하되지 않는다. 그러므로, 전력 소모는 감소될 수 있고 기입/판독 속도는 떨어지지 않는다. 더욱이, 메모리 칩에 접속될 회로의 선택도 제한되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
본 발명의 이해를 돕기 위해서, 본 발명에 대응하는 상술한 종래 기술에 공지된 SRAM의 일부분이 인용된다. 제 1 도를 참조하면, 본 발명에 대응하는 SRAM(100)의 일부분은 내부 회로(1), 및 이 내부 회로(1)을 구동시키기 위해 전원 전압(VINT)를 발생시키는 전압 강하 회로를 포함하는데, 이들은 공통 칩 상에 장착된다. 전압 강하 회로는 기준 전압 발생 회로(2), 활성 드라이버 회로(3) 및 대기 드라이버 회로(4)로 구성된다.
내부 회로(1)은 어드레스 버퍼 회로(1A) 이외에도, 칩 엔에이블(선택) 신호, 기입 엔에이블 신호 및 출력 엔에이블 신호와 같은 제어 신호에 응답하는 제어 회로와 같이 칩의 외부에 인가된 신호에 응답하는 회로들, 데이타 입력 버퍼 회로, 및 메모리 셀 어레이, 어드레스 디코더, 감지 회로 및 데이타 출력 회로와 같이 칩 내에 발생된 신호에 응답하는 회로들을 포함한다. 출력 버퍼 회로를 제외한 이러한 회로들은 내부 전원라인(5)로부터 인가된 전압(VINT)(이후에는, 내부 전원 전압이라 칭함)로 동작된다. 이러한 회로들 중에서 본 발명에 관련된 회로는 외부 신호를 입력으로서 수신하는 회로이다. 제 1 도에서, 어드레스 버퍼 회로는 이러한 회로의 한 예로서 도시된다.
활성 드라이버 회로(3) 및 대기 드라이버 회로(4)는 가변 콘덕턴스 소자가 외부 전원 라인(6)[전압(VCC)]과 내부 전원 라인(5)[전압(VINT)] 사이에 삽입된 형태를 각각 취하고, 외부 전원 전압(VCC)를 내부 전원 전압(VINT)로 스텝 다운시키는 기능을 갖는다. 다시 말하면, 활성 드라이버 회로(3)은 외부 전원 라인(6)에 접속된 소오스 전극 및 내부 전원 라인(5)에 접속된 드레인 전극을 갖는 P채널 MOS 트랜지스터(Q3), 및 이 트랜지스터(Q3)의 게이트 전압을 제어하기 위한 전류 미러 로드형 차동 증폭기 회로(3A)를 포함한다.
차동 증폭기 회로(3A)는 내부 전원 전압(VINT)와 기준 전압 발생 회로(2)로부터의 기준 전압(VREF) 사이의 전압차를 증폭시키고 이를 트랜지스터(Q3)의 게이트 전극에 공급하여 콘덕턴스를 변화시키며 이를 제어함으로써 내부 전원 전압((VINT)가 항상 기준 전압(VREF)와 같게 된다. 마찬가지로, 대기 드라이버 회로(4)는 외부 전원 라인(6)에 접속된 소오스 전극 및 내부 전원 라인(5)에 접속된 드레인 전극을 갖는 P채널 MOS 트랜지스터(Q6), 및 이 트랜지스터(Q6)의 게이트 전압을 제어하기 위한 차동 증폭기(4A)를 포함하고, 차동 증폭기 회로(4A)의 출력에 의해 트랜지스터(Q6)의 콘덕턴스를 제어함으로써 전압(VINT)를 전압 (VREF)와 똑같이 만든다.
대기 드라이버 회로(4)는 항상 동작하고 SRAM(100)의 대기 모드 기간 중에 대기 내부 회로 전류를 공급한다. 이 기간에, 차동 증폭기 회로(4A)로부터 인가된 게이트 전압으로인해 트랜지스터(Q6)의 콘덕턴스는 증가된다. 활성 드라이버 회로(3)에서, 외부 인가 칩 엔에이블(선택) 신호(도시되지 않음)와 동기적으로 칩 내에 발생된 제어 신호(CSB)가 활성화되면, 즉 SRAM(100)이 활성 모드로 들어가면, 차동 증폭기 회로(3A)의 N채널 MOS 트랜지스터(Q13)이 턴 온되어 트랜지스터(Q3)의 게이트 전압을 제어하기 때문에 콘덕턴스는 증가하고 트랜지스터(Q3)은 활성 모드시에 동작 내부 회로 전류를 병렬로 드라이버 회로(4)에 공급한다.
내부 회로(1)은 제 1 입력단에서 2개의 P채널 MOS 트랜지스터(Q7 및 Q8) 및 2개의 N채널 MOS 트랜지스터(Q17 및 Q18)로 구성된 CMOS 2-입력 NOR 게이트를 포함한다. 칩의 외부에 인가된 어드레스 신호(ADD) 및 칩 내에 발생된 제어 신호(CST)는 2-입력 NOR 게이트의 2개의 입력에 각각 공급된다. 제어 신호(CST) 및 제어 신호(CSB)는 서로 논리적으로 변환된다. 제 1 입력단에서의 2-입력 NOR 게이트는 내부 회로(1)의 전류 소모(대기 내부 회로 전류)의 증가를 방지하는 전력 차단 기능을 제공하므로, 대기 모드 상태의 입력 어드레스 신호(ADD)가 TTL 레벨 신호 또는 MOS 레벨/온 오프 스위칭 신호일 때에 내부 회로(1)에 의해 발생된 내부 전원 전압((VINT)의 강하를 방지한다. 좀 더 상세하게 설명하면, 제 1 입력단에서 2-입력 NOR 게이트에 공급된 제어 신호(CST)는 대기 모드시에 H 상태(하이레벨)이다. 그러므로, P채널 MOS 트랜지스터(Q7) 및 N채널 MOS 트랜지스터(Q17)은 각각 턴 오프 및 턴 온된다. 따라서 2-입력 NOR 게이트의 출력은 어드레스 신호(ADD)의 레벨에 상관없이 L 상태(로우 레벨)로 고정되므로, 내부 회로(1)의 전류 변화는 없다. 그러므로, 대기 드라이버 회로(4)의 전류 공급 능력이 작더라도, 내부 전원 전압(VINT)는 기준 전압(VREF)를 유지할 수 있다.
SRAM(100)의 대기 모드시에, 외부 전원 회로로부터 칩에 공급된 전체 전류, 즉 대기 전원 전류는 메로리 어레이(도시되지 않음)를 포함하는 전체 내부 회로를 통해 흐르는 전류(대기 내부 회로 전류 ; IIC), 내부 회로 이외의 회로, 즉 대기 드라이버 회로(4)의 차동 증폭기 회로(4A)를 통해 흐르는 전류[N채널 MOS 트랜지스터(Q16)의 드레인 전류 ; IQ16), 및 기준 전압 발생 회로(2)에 의해 소모된 전류(IREF)의 합이다. 예를 들면, SRAM(100)이 4V의 내부 전원 전압(VINT)에서 동작하는 4M 비트 SRAM인 경우에, 상기 전류 들은 다음과 같다 : IIC=0.01mA, IQ16=0.3mA, IREF=0.5mA이고, 대기 전원 전류는 약 0.8mA이다. 이러한 전력 차단 기능으로 인해, 내부 회로는 입력 신호가 TTL 레벨 신호, 스위칭 MOS 레벨 신호(이러한 조건 하에서의 대기 모드는 ISB 모드라 칭한다), 또는 DC MOS 레벨 신호(이러한 조건하에서의 대기 모드는 ISB1 모드라 칭한다)이던지에 상관없이 사실상 전류(IIC)를 소모하지 않고, 대기 전원 전류의 대부분은 전압 분할기 회로를 통해 흐르는 전류(IQ16+IREF)이다. 이와 같이, 전압 분할기 회로의 구조는 대기 모드시에 전체 SRAM의 전력 소모량을 결정하는 대기 전원 전류의 값에 큰 영향을 미친다.
제 2 도는 본 발명의 실시예에 따라 구성된 4M 비트 SRAM(200)을 도시하는데, 여기에서 제 1 도와 동일 하거나 유사한 구조적 부분에는 동일한 참조 번호로서 도시된다. 제 2 도에서, 이 실시에는 제 1 도에 도시된 메모리에 비해 대기 모드 판별 회로(8) 및 보상 드라이버 회로(9)를 포함하는 것이 특징이다. 더욱이, 제 1 도에서의 내부 회로(1)에 주어진 전력 차단 기능은 제거된다. SRAM(200)은 5V의 외부 전원 전압을 내부 전원 전압으로 스템 다운시킨다. 이러한 3.3V의내부 전원 전압이 공지되더라고, 이 실시예에서의 내부 전원 전압은 고속 동작의 견지에서 4V로 설정된다.
활성 드라이버 회로(3) 및 대기 드라이버 회로(4)의 구성 및 전류 공급 능력은 제 1 도에 도시된 종래의 SRAM(100)의 드라이버 회로(3 및 4)와 동일하다.
활성 드라이버 회로(3)의 P채널 MOS 트랜지스터(Q3)은 SRAM이 활성 모드 상태에 있을 때 약 200mA 정도의 최대 동작 내부 회로 전류를 제공해야 하기 때문에, 게이트 폭은 20mm정도로 선택된다. 반면에 대기 드라이버 회로(4)의 P채널 MOS 트랜지스터(Q6)은 SRAM(200)이 ISBI 모드 상태에 있을 때 0.3mA 또는 더 작은 최대 대기 내부 회로 전류를 제공하기에 충분하기 때문에, 게이트 폭은 약 0.2mm 정도로 작게 선택된다. SRAM(200)은 0.3mA의 전류(IQ16)이 항상 차동 증폭기 회로(4A)의 트랜지스터(Q16)을 통해 흐로도록 설계된다.
보상 드라이버 회로(9)는 드라이버 회로(3 또는 4)와 유사한 구조를 갖는다. 즉, 보상 드라이버 회로(9)의 차동 증폭기 회로(9A)는 서로 접속된 소오스 전극들을 갖는 한 쌍의 N채널 MOS 트랜지스터(Q21 및 Q22)로 구성된다. 한 쌍의 P채널 MOS 트랜지스터(Q23 및 Q24)는 트랜지스터(Q21 및 Q22)의 드레인 전극과 외부 전원 라인(6)과의 사이에 제공된다. 트랜지스터(Q23)의 게이트 전극은 드레인 전극에 접속되고 트랜지스터(Q24)의 게이트 전극에 접속되기 때문에, 트랜지스터(Q23 및 Q24)는 트랜지스터(Q21 및 Q22)용의 활성 로드로서 기능하는 전류 미러 회로를 형성한다. N채널 MOS 트랜지스터(Q25)는 차동 트랜지스터 쌍을 형성하는 트랜지스터(Q21 및 Q22)의 소오스 전극들의 접합점과 접지 라인(7)과의 사이에 전류원으로서 제공된다. 트랜지스터(Q25)의 게이트 전극은 대기 모드 판별 회로(8)의 출력 단자에 접속된다. 기준 전압 발생회로(2)에 의해 발생된 기준 전압(VREF)는 트랜지스터(Q21)의 게이트 전극에 인가되고 내부 전원 라인(5)의 전압(VINT)가 트랜지스터(Q21)의 게이트 전극에 인가된다. 상술한 바와 같이 접속된 트랜지스터들은 내부 전원 전압(VINT)와 기준 전압(VREF)를 비교하여 그들 사이의 차를 증폭함으로써 그 결과치가 트랜지스터(Q22)의 드레인 전극으로부터 출력되는 차동 증폭기 회로(9A)를 구성한다.
차동 증폭기 회로(9A)의 출력이 외부 전원 라인(6) 및 내부 전원 라인(5)에 각각 접속된 소오스 전극 및 드레인 전극을 갖는 P채널 MOS 트랜지스터(Q26)의 게이트 전극에 인가된다. 트랜지스터(Q26)의 콘덕턴스가 큰 값으로 설정되어 대기 내부회로 전류의 증분(△IIC)를 보상할 수 있다. 이 실시예에서, 대기 내부 회로 전류의 증분(△IIC)는 트랜지스터(Q26)의 게이트 폭이 2mm로 설정됨에 따라 20mA로 추정된다. 보상 드라이버 회로(9)는 대기 모드 판별 회로(8)로 부터의 신호(S3)이 H(하이) 레벨일 때에 활성화되어 3.4mA의 전류(IQ26)이 차동 증폭기 회로(9A)용 전류원인 N채널 MOS 트랜지스터(Q25)내로 흐르게 한다.
대기 모드 판별 회로(8)은 내부 전원 전압(VINT)와 기준 전압(VREF) 사이의 전압 차를 증폭시키는 차동 증폭기 회로(8A), 제어 신호(CST) 및 인버터(10)에 의해 변환된 차동 증폭기 회로(8A)의 출력 신호(S2)가 제공된 2-입력 NAND 게이트(11), 및 2-입력NAND 게이트(11)의 출력을 반전시켜 제어 신호(S3)으로서 보상 드라이버 회로(9)의 N채널 MOS 트랜지스터(Q25)의 게이트 전극에 공급시키는 인버터(12)를 포함한다. 차동 증폭기 회로(8A)는 서로 접속된 소오스 전극들을 갖는 한 쌍의 N채널 MOS 트랜지스터(Q27 및 Q28)을 포함하고, 한 쌍의 P채널 MOS 트랜지스터(Q29 및 Q30)은 트랜지스터(Q29 및 Q30)은 트랜지스터(Q27 및 Q28) 의 드레인 전극들과 외부 전원 라인(6)과의 사이에 제공된다. 트랜지스터(Q30)의 게이트 전극은 드레인 전극 및 트랜지스터(Q29)의 게이트 전극에 접속된다. 트랜지스터(Q29 및 Q30)은 트랜지스터(Q27 및 Q28)용의 활성 로드인 전류 미러 회로를 구성한다. N채널 MOS 트랜지스터(Q31)은 트랜지스터(Q27 및 Q28)의 소오스 전극들의 공통 접합점과 접지 라인(7)과의 사이에 삽입된다. 트랜지스터(31)은 게이트 전극에서 외부 전원 전압((VCC)가 인가되고 차동 증폭기 회로(8A)의 전류원으로서 기능한다. 기준 전압(VREF)는 트랜지스터(Q27)의 게이트 전극에 인가되고, 내부 전원 라인(5)의 전압(VINT)는 트랜지스터(Q28)의 게이트 전극에 인가된다. 차동 증폭기 회로(8A)는 전압(VREF와VINT) 사이의 전압차를 증폭하여 트랜지스터(Q27)의 드레인 전극으로부터의 제어 신호(S2)를 출력한다.
대기 모드 판별 회로(8)이 드라이버 회로(3,4 및 9)와 유사한 차동 증폭기 회로를 사용하더라도, 차동 증폭기 회로(8A)의 전류원으로서 N채널 MOS 트랜지스터(Q31)을 통해 흐르는 전류(IQ31)은 약 0.1mA정도로 작다.
내부 회로(1)의 제 1 입력단은 P채널 MOS 트랜지스터(Q8) 및 N채널 MOS 트랜지스터(Q18)로 이루어진 CMOS인버터로 구성된다. 제 1 입력단의 출력은 P채널 MOS 트랜지스터(Q8) 및 N채널 MOS 트랜지스터(Q18)로 이루어진 CMOS 인버터로 구성된 제 2 입력단에 의해 레벨 변환되고, P채널 MOS 트랜지스터(Q10) 및 N채널 MOS 트랜지스터(Q20)으로 이루어진 CMOS 인버터로 구성된 제 3 입력단에 의해 파형이 형성되어 어드레스 디코더(1B)에 인가된다. 내부 회로(1)의 모든 CMOS 인버터는 내부 전원 전압(VINT)에 의해 구동된다. 이 실시예에서, ISB1 모드시에 셀 어레이를 통해 흐르는 약 0.01mA을 제외하고는 내부 회로를 통해 흐르는 전류가 없기 때문에, 대기 내부 회로 전류(IIC)가 거의 0mA 정도로 추정될 수 있다. 반면에, ISB 모드시에 대기 내부 회로 전류는 약 20mA(=IIC＋△IIC)로 증가된다.
제 2 도에 도시한 SRAM(200)에서, 칩 엔에이블(선택) 신호와 동기된 제어 신호(CSB)가 H9하이) 레벨이면, SRAMD은 활성 모드이다. 즉, 활성 드라이버 회로(3)의 트랜지스터(Q13)의 게이트 전극으로의 입력 제 신호가 H레벨로 되면, 드라이버 회로(3)이 활성화되어 5VDML 외부 전원 전압(VCC)를 4V로 스템 다운시키고 이를 내부 전원 전압(VINT)로서 내부 전원 라인(5)에 인가시킨다. 반면에, 2-입력 NAND 게이트(11)의 입력들 중 한 입력에 입력된 제어 신호(CST)가 L(로우)레벨이기 때문에, 대기 모드 판별 회로(8)의 출력 제어신호(S2)의 레벨과 상관없이, 즉, 내부 전원 전압(VINT)와 기준 전압(VREF)사이의 전압차와 상관없이 활성화되지 않는다.
상술한 바와 같이, SRAM(200)이 활성 모드이면, 대기 모드 판별 회로(8)은 보상 드라이버 회로(9)를 제어하여 항상 비활성 상태로 유지시킨다. 그러므로, 보상 드라이버(9)는 전류를 소모시키지 않는다(IQ25=0). 활성 모드시에 내부 전원 라인(5)의 전류 공급원은 활성 드라이버 회로(3) 및 대기 드라이버 회로(4)를 포함하고, 이 상태에서 전체 칩의 전력 소모는 전력 차단 기능을 갖는 SRAM(100 ; 제 1 도)와 거의 동일하다.
제어 신호(CSB)가 L레벨로 되어 SRAM(200)이 대기 모드로 될 때, 활성 드라이버 회로(3)의 트랜지스터(Q13)의 게이트 전극은 L레벨로 된다. 그러므로, 활성 드라이버 회로(3)의 동작은 종료되어 전력을 소비하지 않는다. 대기 모드시에 내부 전원 라인(5)에 대한 전류 공급원은 주로 대기 드라이버 회로(4)를 포함한다. 그러나, 어드레스 신호(ADD)가 ISB 모드일 때, 보상 드라이버 회로(9)는 또한 후술하는 바와 같이 전류를 공급한다.
어드레스 신호(ADD)가 MOS 레벨의 DC 신호(ISB1 모드)일 때, 전류는 내부 회로(1)의 CMOS 인버터들 중 어느 것도 통하지 않고 흐른다. 그러므로, 어드레스 신호(ADD)에 의해 발생된 SRAM(200)의 대기 내부 회로 전류가 변화하지 않으므로써, 전력 차단 기능을 갖는 종래의 SRAM에서와 같은 0.01mA의 대기 내부 회로 전류(IIC)를 갖는다. 대기 드라이버 회로(4)의 P채널 MOS 트랜지스터(Q6)이 0.5mA의 전류를 충분히 공급할 수 있는 전류 공급 능력을 갖기 때문에, 내부 전원 전압(VINT)가 기준 전압(VREF) 보다 낮아지지 않기 때문에, 판별 회로(8)의 차동 증폭기(8A)의 출력인 제어 신호(S2)는 H 레벨로 유지되므로, 2-입력 NAND 게이트(11)의 입력들 중 한 입력 즉, 제어 신호(CST)는 H 레벨로 되고, 다른 입력 즉, 반전된 제어 신호(S2) L레벨로 된다. 결과적으로, 대기 모드 판별 회로(8)의 제어 신호 출력(S3)은 L레벨로 된다. 그러므로, 보상 드라이버 회로(9)는 제어 LS호(S3)에 의해 활성화되지 않아 전류를 소모하지 않는다(IQ25=0). 즉, ISB1 모드시에 실시예의 대기 전원 전류는 전력 차단 기능을 갖는 종래의 SRAM내의 0.8mA의 대기 전원 전류와 거의 동일하다. 이 실시예에서의 0.1mA의 과잉 전류는 모드 판별 회로(8)의 차동 증폭기 회로(8A)에 의해 소모된 전류(IQ31)에 해당한다.
이와 반대로, ISB 모드신에 내부 회로(1)을 통해 흐르는 전류(대기 내부 전원 전류)가 약 20mA(=IIC＋△IIC)로 증가되는 것으로 평가되기 때문에, 전체 SRAM의 대기 전원 전류는 증가된다. 그러나, 대기 드라이버 회로(4)의 전류 공급 능력이 상술한 바와 같이 0.5mA로 제한되기 때문에, 내부 전원 전압(VINT)는 기준 전압(VREF)보다 낮아진다. 그러므로, 판별 회로(8)의 차동 증폭기 회로(8A)의 출력 제어 신호(S2)는 L레벨로 된다. 결과적으로, NAND 게이트(11)로의 2개의 입력 모두 즉, 제어 신호(CST) 및 반전된 제어 신호(S2)는 H레벨로 되므로, 판별 회로(8)의 출력(S3)은 H 레벨로 된다. 그러므로, 보상 드라이버 회로(9)는 대기 드라이버 회로(4)와 함께, 20mA의 증가된 대기 내부 회로 전류(△IIC)를 공급함으로써 내부 전원 전압(VINT)를 기준 전압(VREF)와 동일하게 하기 위해 하이 레벨 신호(S3)에 의해 활성화된다. 이 때, 보상 드라이버 회로(4)의 차동 증폭기 회로(4A)의 N채널 MOS 트랜지스터(Q25)를 통해 흐르는 전류(IQ25)는 3.4mA가 된다. 그러므로, 이 실시예의 SRAM이 ISB 모드일 때의 대기 전원 전류는 ISB1 모드에서의 대기전원 전류 0.9mA, 대기 내부 회로 전류 20mA 및 보상 드라이버 회로(4)의 소모 전류 3.4mA의 합 즉, 24.3mA이다.
상술한 바와 같이, 이 실시예의 SRAM에 있어서, 내부 회로의 제 1 입력단이 전력 차단 기능을 갖지 않는 다는 사실에도 불구하고, 이 회로가 ISB1 모드 ISB 모드인지의 여부에 관계없이 대기 상태중에 내부 전원전압은 강하되지 않는다. 더욱이, 모드가 ISB1 모드 또는 ISB 모드에서 활성 모드로 시프트될 때, 종래의 SRAM에서와 같이 제어 신호(CST)의 전송 지연 및/또는 내부 전원 전압의 회복 지연으로 인한 지연이 없기 때문에, 판독/기입 속도가 저하되지 않는다.
이 실시예에 있어서, ISB1 모드시에 대기 전원 전류가 약 0.9mA이기 때문에, 고속 및 저전력 소모용 ISB1 모드시에 필요한 2mA의 대기 전원 전류 비율을 만족 시킨다.
반면에, 제 1 도에 도시한 종래의 SRAM(100)의 전력 차단 기능을 제거하기 위해 대기 드라이버 회로(4)의 전류 공급 능력을 20mA로 증가시키고 이 회로의 차동 증폭기 회로(4A)의 N채널 MOS 트랜지스터(Q16)을 통해 3.7mA의 전류(IQ16)이 항상 흐르게 할 필요가 있기 때문에, 대기 모드시에 대기 전원 전류는 상술한 요구된 비율보다 커진다. 이것은 종래의 SRAM에서, 실제로 전력 차단 기능을 제거하는 것이 불가능하다는 것을 의미한다.
상술한 실시예에서, 판별 회로(8) 및 대기 드라이버 회로(4)의 차동 증폭기 회로(8A 및 4A)용으로 1개의 차동 증폭기 회로를 사용함으로써 판별 회로(8)의 구조를 간단하게 할 수 있다. 즉, P채널 MOS 트랜지스터(Q6)의 게이트 입력이 판별 회로(8)내의 제어 신호(S2)와 거의 동일하기 때문에, 제어 회로(S2)는 트랜지스터(Q6)의 게이트 입력으로서 사용될 수 있다. 이러한 경우에 있어서, 드라이버 회로(4)의 회로 설계가 약간 복잡하게 될지라도, 판별 회로(8)을 통해 흐르는 전류 및 이 회로(8)이 점유하는 칩의 면적은 감소될 수 있다.
본 발명이 SRAM에 적용되는 것으로 기술되었을지라도, 본 발명은 DRAM에 적용될 수 있다. DRAM에 적용되는 경우에, RAS 및 이 RAS와 동기된 신호는 제어신호(CE 및 CSB)대신에 각각 사용되어야 한다.
본 발명이 특정 실시예들에 관해 기술되었을지라도, 이 설명은 제한의 의미로 해석되지는 않는다. 상술한 실시예들의 여러 가지 변형예 뿐만 아니라 본 발명의 다른 실시예들은 본 발명의 설명을 참조할 때 본 분야에 숙련된 기술자들에게는 보다 명백해진다. 그러므로, 첨부된 특허 청구의 범위는 본 발명의 진정한 범위내에 있는 임의의 변형예 또는 실시예들을 포함한다.

Claims (6)

  1. 외부 제어 신호에 응답하여 활성 모드 또는 대기 모드 중에 어는 한 모드로 동작가능한 단일 칩 반도체 메모리에 있어서, 외부 전원 전압을 선정된 전압으로 스텝 다운시켜서, 이 선정된 전압을 상기 메모리용 내부 전원 전압으로서 내부 회로(1)에 공급하기 위해 상기 반도체 메모리 칩상에 형성된 전압 강하 회로(2,3,4,9), 및 상기 반도체 메모리 칩상에 형성되어 있고, 상기 내부 전원 전압과 상기 선정된 전압을 비교한 결과에 응답해서, 대기 모드시에 상기 내부 회로(1)에 상기 전압 강하 회로(2,3,4,9)가 제공하는 전류 공급량을 제어함으로써, 상기 내부 전원 전압이 상기 선정된 전압과 동일해지게 하는 제어 회로(8)를 포함하는 것을 특징으로 하는 단일 칩 반도체 메모리.
  2. 제 1 항에 있어서, 상기 전압 강하 회로가, 상기 선정된 전압에 대응하는 기준 전압을 발생시키기 위한 기준 전압 발생 회로(2), 상기 외부 전원 전압을 상기 기준 전압과 동일한 전압으로 스텝 다운시킴으로써 상기 내부 전원 전압을 발생시키기 위해 활성화 상태로 항상 유지되는 제1드라이버 회로(3), 상기 외부 전원 전압을 상기 기준 전압과 동일한 전압으로 스텝 다운시킴으로써 상기 내부 전원을 발생시키기 위해 상기 제어 신호와 동기된 제 1 보조 제어 신호에 응답하여 활성화되는 제 2 드라이버 회로(4), 상기 외부 전원 전압을 상기 기준 전압과 동일한 전압으로 스텝 다운시킴으로써 상기 내부 전원 전압을 발생시키기위해 제 2 보조 제어 신호에 응답하여 활성화되는 제 3 드라이버 회로(9)를 포함하는 것을 특징으로 하는 단일 칩 반도체 메모리.
  3. 제 2 항에 있어서, 상기 제 1 드라이버 회로(3)은 상기 반도체 메모리에 대한 모든 입력 신호들이 MOS 레벨의 DC 신호일 때에 대기 모드시에 상기 내부 회로에 전류를 충분히 공급할 수 있는 전류 공급 능력을 갖고, 상기 제 2 드라이버 회로(4)는 상기 제 1 드라이버 회로아 함께, 상기 반도체 메모리의 상기 활성 모드시에 최대 동작 내부 회로 전류를 충분히 공급할 수 있는 전류 공급 능력을 갖으며, 상기 제 3 드라이버 회로(9)는 상기 제 1 드라이버 회로와 함께, 상기 반도체 메모리에 대한 모든 입력 신호들이 TTL 레벨일 때에 대기 모드시의 상기 내부 회로에 전류를 충분히 공급할 수 있는 전류 공급 능력을 갖는 것을 특징으로 하는 단일 칩 반도체 메모리.
  4. 제 2 항에 있어서, 상기 제어 회로는 상기 기준 전압과 상기 내부 전원 전압 사이의 차를 증폭하기 위한 차동 증폭기 회로, 및 반전측에서의 상기 차동 증폭기 회로 출력의 반전된 신호와 상기 제 1 보조 제어 신호의 반전된 신호의 논리곱 신호를 발생시켜 이 값을 상기 제 2 보조 제어 신호로서 출력시키기 위한 수단을 포함하는 것을 특징으로 하는 단일 칩 반도체 메모리.
  5. 제 2 항에 있어서, 상기 제어 회로가 상기 제 1 드라이버 회로 내에 내장된 MOS 트랜지스터의 게이트 전압 제어 신호의 반전된 신호와 상기 제 1 보조 제어 신호의 반전된 신호의 논리곱을 발생시키기 위한 수단을 포함하는 것을 특징으로 하는 단일 칩 반도체 메모리.
  6. 제 2 항에 있어서, 상기 내부 회로의 최소한 제 1 입력단 MOS 인버터로 구성되는 것을 특징으로 하는 단일 칩 반도체 메모리.
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