KR0152068B1 - 외부 파워 서플라이의 전위에 의거하여 내부 파워 서플라이의 전위를 발생시키는 내부 파워 서플라이 회로 - Google Patents

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Abstract

본 발명의 내부 파워 서플라이 회로(10)은 주 내부 파워 서플라이의 전위를 공급하는 회로(22), 두 개의 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18), 및 P 채널 MOS 트랜지스터(19)를 구비한다.
내부 파워 서플라이의 전위를 공급하는 회로(22)는 외부 파워 서플라이의 전위(extVcc)에 의거하여 내부 파워 서플라이의 전위(intVcc)를 제1출력노드(12)에 공급한다.
하나의 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)은 제어신호(ψ1)에 응답하여 활성화되고, 일단 활성화되면, 제1출력노드(12)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
다른 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)은 또다른 제어신호(ψ2)에 응답하여 활성화되고, 일단 활성화되면, 제2출력노드(14)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
P 채널 MOS 트랜지스터(19)는 제1출력노드(12)와 제2출력노드(14) 사이에 접속되어 있다.
P 채널 MOS 트랜지스터(19)는 제어신호(ψ1)을 받는 게이트 단자를 가지고 있다.

Description

외부 파워 서플라이의 전위에 의거하여 내부 파워 서플라이의 전위를 발생시키는 내부 파워 서플라이 회로
제1도는 본 발명의 제1실시예에 따른 내부 파워 서플라이 회로의 전체 구성을 도시한 회로도.
제2도 내지 제7도는 본 발명의 제2 내지 7 실시예에 따른 내부 파워 서플라이 회로의 전체 구성의 블록도.
제8도는 종래의 내부 서플라이 회로의 전체 구성의 블록도.
본 발명은 일반적으로 내부 파워 서플라이 회로에 관한 것인데, 특히 외부 파워 서플라이의 전위에 의거하여 내부 파워 서플라이의 전위를 발생시켜서 반도체 기억장치의 내부 회로에 공급하는 내부 파워 서플라이 회로의 개선에 관한 것이다.
최근의 반도체 집적회로 소자의 소형화의 진보와 함께 외부 파워 서플라이의 전위(예를들면, 5V)보다 낮은 내부 파워 서플라이의 전위(예를들면, 3V)가 내부 회로에 공급된다.
상기의 반도체 집적회로 소자에서는, 전력소모를 줄이기 위하여, 내부 회로가 활성상태(activated)일 때만 내부 회로에 요구되는 전류를 공급한다.
특히, 내부 회로가 활성상태가 아닐 때에는, 대기 상태(stand-by stste)에 필요한 전류만을 공급한다.
제8도는 DRAM(Dynamic Random Access Memory)의 주변회로와 센스 증폭기를 구동하는 회로에 내부 파워 서플라이의 전위를 공급하는 종래의 내부 파워 서플라이를 도시하는 블록도이다.
제8도를 참조하면, 주변회로의 파워 서플라이 노드(node)에 연결되는 출력노드(2), 센스 증폭기를 구동하는 회로의 파워 서플라이 노드에 연결되는 출력노드(3), 주변회로를 위해서 외부 파워 서플라이의 전위(extVcc)에 의거한 내부 파워 서플라이의 전위(intVcc)를 발생하는 다운 컨버터(Down Converter)(4), 및 외부 파워 서플라이의 전위(extVcc)에 의거한 내부 파워 서플라이의 전위(intVcc)를 발생하는 센스 증폭기 구동회로를 위한 다운 컨버터(5)로 내부 파워 서플라이 회로(1)은 구성된다.
다운 컨버터(4)는 주 내부 파워 서플라이의 전위를 공급하는 회로(6)과 보조 내부 파워 서플라이의 전위를 공급하는 회로(7)을 가진다.
주 내부 파워 서플라이의 전위를 공급하는 회로(6)은 외부 파워 서플라이의 전위(extVcc)에 의거하여, 그것보다 낮은 주 내부 파워 서플라이의 전위(intVcc)를 출력노드(2)에 공급한다.
보조 내부 파워 서플라이의 전위를 공급하는 회로(7)은 제어신호(ψ1)에 응답하여 활성화(activated)되며, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(2)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
다운 컨버터(4)와 흡사하게 다운 컨버터(5)는 주 내부 파워 서플라이의 전위를 공급하는 회로(8)과 보조 내부 파워 서플라이의 전위(9)를 공급하는 회로(9)로 구성된다.
주 내부 파워 서플라이의 전위를 공급하는 회로(6)과 같이, 주 내부 파워 서플라이의 전위를 공급하는 회로(8)은 외부 파워 서플라이의 전위(extVcc)에 의거하여 내부 파워 서플라이의 전위를 출력노드(3)에 공급한다.
보조 내부 파워 서플라이의 전위를 공급하는 회로(7)처럼, 보조 내부 파워 서플라이의 전위를 공급하는 회로(9)는 제어신호(ψ2)에 응답하여 활성화되며, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(3)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
내부 파워 서플라이 회로(1)의 동작에 대하여 지금부터 설명한다.
대기 상태에서 제어신호(ψ1)과(ψ2)는 둘다 L-레벨(level)로서 내부 파워 서플라이의 전위를 공급하는 회로들(7과 9)에 각각 가해진다.
L-레벨은 논리적 로우 레벨(low logic level)을 나타낸다.
L-레벨의 제어신호(ψ1)과(ψ2)가 가해질 때, 보조 내부 파워 서플라이의 전위를 공급하는 회로들(7과 9)는 내부 파워 서플라이의 전위(intVcc)를 발생시키지 않는다.
반면에, 주 내부 파워 서플라이의 전위를 공급하는 회로들(6과 8)은 언제나 제어신호(ψ1)과(ψ2)와는 독립하여 내부 파워 서플라이의 전위(intVcc)를 발생시킨다.
그러므로, 대기 상태에서는, 다운 컨버터(4)에 있는 주 내부 파워 서플라이의 전위를 공급하는 회로(6)만이 출력노드(2)를 통해 주변회로에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
이때에 주변회로가 대기 상태에 있으므로 전력소모는 거의 없다.
그러므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(6)이 보조 내부 파워 서플라이의 전위를 공급하는 회로(7)보다 작은 구동능력을 가져도 충분하다.
대기 상태에서는, 다운 컨버터(5)에 있는 주 내부 파워 서플라이의 전위를 공급하는 회로(8)만이 출력노드(3)을 통하여 센스 증폭기를 구동하는 회로에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
이때에 센스 증폭기를 구동하는 회로가 대기 상태에 있으므로 전력은 거의 소모되지 않는다.
그러므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(8)이 보조 내부 파워 서플라이의 전위를 공급하는 회로(9)보다 작은 구동능력을 가져도 충분하다.
상술(上述)한 바와 같이, 대기 상태에서는, 작은 구동능력을 가진 주 내부 파워 서플라이의 전위를 공급하는 회로(6)은 출력노드(2)를 통해 주변회로에 내부 파워 서플라이의 전위(intVcc)를 공급하고, 작은 구동능력을 가진 주 내부 파워 서플라이의 전위를 공급하는 회로(8)은 출력노드(3)을 통해 센스 증폭기를 구동하는 회로에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
그러므로, 전력소모는 대기 상태에서 매우 작다.
활성상태에서는, 로우 어드레스 스트로브 신호(row address strobe signal)(도시되어 있지 않음)의 하강에 응답하여, DRAM의 내부 회로는 동작하기 시작한다.
로우 어드레스 스트로브 신호의 하강에 응답하여, 제어신호(ψ1)과(ψ2)는 L-레벨에서 H-레벨로 올라간다.
H-레벨은 논리적 하이레벨(high logic level)을 나타낸다.
제어신호(ψ1)이 H-레벨이 되면 보조 내부 파워 서플라이의 전위를 공급하는 회로(7)은 활성화되어 출력노드(2)를 통하여 주변회로에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
반면에, 제어신호(ψ2)가 H-레벨이 되면 보조 내부 파워 서플라이의 전위를 공급하는 회로(9)는 활성화되어 출력노드(3)을 통하여 센스 증폭기를 구동하는 회로에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
상술(上述)한 바와 같이, 활성상태에서는, 큰 구동능력을 가진 보조 내부 파워 서플라이의 전위를 공급하는 회로(7)은 주변회로에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
이와 비슷하게, 큰 구동능력을 가진 보조 내부 파워 서플라이의 전위를 공급하는 회로(9)는 센스 증폭기를 구동하는 회로에도 내부 파워 서플라이의 전위(intVcc)를 공급한다.
그러므로, 주변회로와 센스 증폭기를 구동하는 회로는 안정하게 동작한다. 여러개의 센스 증폭기가 활성상태에서 구동되므로, 주변회로에서보다는 센스 증폭기를 구동하는 회로에서 더 많은 전력이 소모된다.
그러므로, 센스 증폭기를 구동할 때는, 출력노드의 전위가 종종 급격히 변한다.
내부 파워 서플라이 회로(1) 내에 다운 컨버터(4)와 다운 컨버터(5)가 독립적으로 제공되어 있으므로, 상술(上述)한 바와 같은 출력노드(3)의 전위 변화는 출력노드(2)에 아무런 영향도 미치지 못한다.
그러나, 내부 파워 서플라이 회로(1) 내에 두 개의 다운 컨버터(4와 5)가 제공되어 있으므로, 다운 컨버터가 하나 있을 때보다 전력소모는 더 커진다.
본 발명은 작은 전력소모의 내부 파워 서플라이 회로를 제공함에 그 목적이 있다.
또한, 본 발명은, 한 쪽 출력노드의 전위가 변하더라도, 다른 쪽 출력 노드의 전위가 변하지 않는 특징을 갖는 내부 파워 서플라이 회로를 제공함에 그 목적이 있다.
또한, 본 발명은, 반도체 기억장치 내의 센스 증폭기를 구동하는 회로와 주변회로에 외부 파워 서플라이의 전위보다 낮은 내부 파워 서플라이의 안정된 전위를 독립적으로 공급할 수 있는 내부 파워 서플라이 회로를 제공함에 그 목적이 있다.
또한, 본 발명은, 반도체 기억장치 내에서 공유되는 센스 증폭기 시스템내의 워드선 구동회로(word line driving circuit)와 비트선 실렉팅 회로(bit line selecting circuit)에 외부 파워 서플라이의 전위보다 높은 내부 파워 서플라이의 안정된 전위를 독립적으로 공급할 수 있는 내부 파워 서플라이 회로를 제공함에 그 목적이 있다.
본 발명에 따라서, 외부 파워 서플라이의 전위에 의거하여 내부 파워 서플라이의 전위를 발생시키는 내부 파워 서플라이 회로는, 제1출력노드, 제2출력노드, 주 내부 파워 서플라이의 전위를 공급하는 회로, 제1보조 내부 파워 서플라이의 전위를 공급하는 회로, 제2보조 내부 파워 서플라이의 전위를 공급하는 회로, 및 스위칭 회로(switching circuit)로 구성된다.
주 내부 파워 서플라이의 전위를 공급하는 회로는, 외부 파워 서플라이의 전위에 의거하여 내부 파워 서플라이의 전위를 제1출력노드에 공급한다.
제1보조 내부 파워 서플라이의 전위를 공급하는 회로는, 제1제어신호에 응답하여 활성화되며, 일단 활성화되면, 외부 파워 서플라이의 전위에 의거하여 제1출력노드에 내부 파워 서플라이의 전위를 공급한다.
제2보조 내부 파워 서플라이의 전위를 공급하는 회로는, 제1제어신호에 동기가 맞추어져 있는(in synchronism) 제2제어신호에 응답하여 활성화되며, 일단 활성화되면, 외부 파워 서플라이의 전위에 의거하여 제2출력노드에 내부 파워 서플라이의 전위를 공급한다.
제1과 제2의 출력노드들은 연결되어 있는데, 스위칭 회로는 제1 및/또는 제2제어신호에 응답하여 부도성(non-conductive)이 된다.
그러므로, 본 발명에 따라서, 대기 상태에서는, 주 내부 파워 서플라이의 전위를 공급하는 회로는 스위칭 회로를 통하여 제2출력노드뿐만 아니라 제1출력노드에도 내부 파워 서플라이의 전위를 공급한다.
그러므로, 본 발명의 첫 번째 이점(利點)은 전력소모가 감소한다는 데에 있는데, 이것은 두 개의 주 내부 파워 서플라이의 전위를 공급하는 회로들이 주 내부 파워 서플라이의 전위를 두 개의 출력노드들에 각각 공급하는 경우에 비하여 전력소모가 감소한다는 것이다.
본 발명에 따라서, 활성상태에서는, 제1보조 내부 파워 서플라이의 전위를 공급하는 회로는 내부 파워 서플라이의 전위를 제1출력노드에 공급하고, 제2보조 내부 파워 서플라이의 전위를 공급하는 회로는 내부 파워 서플라이의 전위를 제2출력노드에 공급하며, 스위칭 회로는 부도성(non-conductive)이 된다.
그러므로, 본 발명의 두 번째 이점(利點)은 제1출력노드에서의 전위 변화가 제2출력노드에 아무런 영향도 미치지 못하며, 제2출력노드에서의 전위변화도 제1출력노드에 아무런 영향도 미치지 못한다는 데에 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
[실시예 1]
제1도는 본 발명의 제1실시예에 따른 내부 파워 서플라이 회로의 전체 구성을 나타내는 회로도이다.
내부 파워 서플라이 회로(10)은 DRAM(도시되지 않음) 내에 구성되어 있다.
DRAM은, 로우와 세로의 직사각형 모양으로 정렬된 다수의 메모리 셀들(memory cells)을 가지고 있는 메모리 셀의 어레이(array), 외부 어드레스 신호에 응답하여 내부 어드레스 신호를 발생시키는 어드레스 버퍼, 메모리 셀의 어레이의 하나의 로우를 선택하기 위하여 내부 어드레스 신호를 디코딩(decoding)하는 로우 디코더(row decoder), 로우 디코더의 의해 선택된 하나의 로우에 있는 메모리 셀로부터 나온 데이터를 증폭하는 센스 증폭기, 상기 센스 증폭기를 구동하는 구동회로, 센스 증폭기로 증폭한 다수의 데이터 중의 하나를 선택하기 위하여 내부 어드레스 신호를 디코딩하는 세로 디코더(column decoder), 및 출력하기 위하여 세로 디코더가 선택한 데이터 중의 하나를 증폭하는 데이터 입출력 버퍼로 구성된다.
외부 파워 서플라이의 전위(extVcc)(예를들면, 5V)에 의거하여, 내부 파워 서플라이 회로(10)은 외부 파워 서플라이의 전위(extVcc)보다 낮은 내부 파워 서플라이의 전위(intVcc)(예를들면, 3V)를 센스 증폭기를 구동하는 회로와 주변회로에 독립적으로 공급한다.
주변회로는, 로우 디코더, 세로 디코더, 어드레스 버퍼, 데이터 입출력 버퍼로 구성된다.
제1도를 참조하여, 내부 파워 서플라이 회로(10)은 출력노드(12), 출력노드(14), 주변회로를 위한 다운 컨버터(16), 센스 증폭기를 위한 다운 컨버터(18), 및 P 채널 MOS 트랜지스터(P chanel MOS transistor)(19)로 구성된다.
출력노드(12)는 로우 디코더, 세로 디코더, 및 데이터 입출력 버퍼의 각각의 파워 서플라이 노드들에 연결된다.
출력노드(14)는 센스 증폭기를 구동하는 회로의 파워 서플라이 노드에 연결된다.
다운 컨버터(16)는, 어드레스 버퍼 같은 주변회로에 출력노드(12)를 통하여 내부 파워 서플라이의 전위(intVcc)를 공급하기 위하여 있는 것이다.
다운 컨버터(18)는, 어드레스 버퍼 같은 주변회로에 출력노드(14)를 통하여 내부 파워 서플라이의 전위(intVcc)를 공급하기 위하여 있는 것이다.
P 채널 MOS 트랜지스터(19)는 출력노드(12)와 출력노드(14)의 사이에 연결된다.
다운 컨버터(16)은 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)과 주 내부 파워 서플라이의 전위를 공급하는 회로(22)로 구성된다.
보조 내부 파워 서플라이의 전위를 공급하는 회로(20)은 제어신호ψ에 응답하여 활성화되며, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(12)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
내부 로우 어드레스 스트로브 신호에 응답하여 발생되는 제어신호(ψ1)은 로우 어드레스 스트로브 신호의 하강에 응답하여 상승한다.
주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 언제나 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(12)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
다운 컨버터(18)은 보조 내부 파워 서플라이의 전위를 공급하는 회로를 구성한다.
다운 컨버터(18)는 제어신호(ψ2)에 응답하여 활성화되며, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(14)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
내부 로우 어드레스 스트로브 신호에 응답하여 발생되는 제어신호(ψ2)는 로우 어드레스 스트로브 신호의 하강에 응답하여 상승한다
보조 내부 파워 서플라이의 전위를 공급하는 회로(20)은 P 채널 MOS 트랜지스터(24), 차등 증폭기(differential amplifier)(26), 및 구동 P 채널 MOS 트랜지스터(28)로 구성된다.
P 채널 MOS 트랜지스터(24)는 구동 P 채널 MOS 트랜지스터(28)의 게이트 단자(gate electrode)와 파워 서플라이 노드(11)의 사이에 연결되어 있다.
제어신호(ψ1)은 트랜지스터(24)의 게이트 단자에 가해진다.
구동 P 채널 MOS 트랜지스터(28)은 파워 서플라이 노드(11)과 출력노드(12)의 사이에 연결되어 있다.
차등 증폭기(26)는, 전류 미러회로(current mirror circuit)를 구성하는 두 개의 P 채널 MOS 트랜지스터(260)과(262), 정 기준 전위(constant reference potential) Vref를 공급받는 게이트 단자가 있는 N 채널 MOS 트랜지스터, 내부 파워 서플라이의 전위(intVcc)를 공급받는 게이트 단자가 있는 N 채널 MOS 트랜지스터, 및 제어신호(ψ1)을 공급받는 게이트 단자가 있으며 H-레벨에 도달한 제어신호(ψ1)에 응답하여 정전류(constant current)를 트랜지스터(260 내지 266)에 공급하는 N 채널 MOS 트랜지스터(268)로 구성된다.
차등 증폭기(26)의 출력노드(269)는 구동 P 채널 MOS 트랜지스터(28)의 게이트 단자에 접속된다.
그러므로, 제어신호(ψ1)이 H-레벨이 될 때, 차등 증폭기(26)은 활성상태가 되고 P 채널 MOS 트랜지스터(24)는 부도성이 된다.
일단 활성상태가 되면, 차등 증폭기(26)은 내부 파워 서플라이의 전위(intVcc)를 기준 전위 Vref와 비교하고, 그 비교 결과에 따라서 구동 P 채널 MOS 트랜지스터(28)을 제어한다.
보다 상세히는, 내부 파워 서플라이의 전위(intVcc)가 기준 전위 Vref보다 낮을 때, 출력노드(269)의 전위는 떨어지고, 구동 P 채널 MOS 트랜지스터(28)은 전도성(conductive)을 띠게 된다.
결과적으로, 전하(charge)는 구동 P 채널 MOS 트랜지스터(28)을 통하여 파워 서플라이의 노드(11)로부터 출력노드(12)로 공급되므로, 내부 파워 서플라이의 전위(intVcc)는 증가한다.
반면에, 내부 파워 서플라이의 전위(intVcc)가 기준 전위 Vref보다 높을 때, 출력노드(269)의 전위는 증가하고, 구동 P 채널 MOS 트랜지스터(28)은 부도성이 된다.
결과적으로, 전하(charge)는 구동 P 채널 MOS 트랜지스터(28)을 통하여 파워 서플라이 노드(11)로부터 출력노드(12)로 궁급되지 않는다.
그러므로, 내부 파워 서플라이의 전위(intVcc)는 감소한다.
명백하게도, 차등 증폭기(26)과 구동 P 채널 MOS 트랜지스터(28)은 내부 파워 서플라이의 전위(intVcc)가 기준 전위 Vref와 같아 지도록 제어하기 위한 것이다.
주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 차등 증폭기(30)과 구동 P 채널 MOS 트랜지스터(32)로 구성된다.
차등 증폭기(26)과 비슷하게, 차등 증폭기(30)는, 전류 미러 회로(current mirror circuit)를 구성하는 두 개의 P 채널 MOS 트랜지스터(300)과(302), 기준 전위(reference potential) Vref를 공급받는 게이트 단자가 있는 N 채널 MOS 트랜지스터(304), 내부 파워 서플라이의 전위(intVcc)를 공급받는 게이트 단자가 있는 N 채널 MOS 트랜지스터(306), 및 외부 파워 서플라이의 전위(extVcc)를 공급받는 게이트 단자가 있으며 정전류를 트랜지스터(300 내지 306)에 공급하는 N 채널 MOS 트랜지스터(308)로 구성된다.
구동 P 채널 MOS 트랜지스터(32)는 파워 서플라이의 노드 (11)과 출력노드(12)에 접속된다.
외부 파워 서플라이의 전위는 언제나 N 채널 MOS 트랜지스터(308)의 게이트 단자에 공급되므로 차등 증폭기(26)와는 다르게 차등 증폭기(30)은 언제나 활성상태에 있다.
그러므로, 내부 파워 서플라이의 전위(intVcc)가 기준 전위 Vref보다 낮을 때, 출력노드(269)의 전위는 떨어지고, 구동 P 채널 MOS 트랜지스터(32)는 전도성(conductive)을 띠게 된다.
트랜지스터(32)가 전도성(conductive)을 띠게 될 때, 전하(charge)는 구동 P 채널 MOS 트랜지스터(32)를 통하여 파워 서플라이 노드(11)로부터 출력노드(12)로 궁급된다.
그러므로, 내부 파워 서플라이의 전위(intVcc)는 증가한다.
반면에, 내부 파워 서플라이의 전위(intVcc)가 기준 전위 Vref보다 높을 때, 출력노드(309)의 전위는 증가하고, 구동 P 채널 MOS 트랜지스터(32)는 부도통된다.
그러므로, 전하(charge)는 구동 P 채널 MOS 트랜지스터(32)를 통하여 파워 서플라이 노드 (11)로부터 출력노드(12)로 공급되지 않고, 내부 파워 서플라이의 전위(intVcc)는 감소한다.
명백하게도, 차등 증폭기(30)과 구동 P 채널 MOS 트랜지스터(32)으로 구성되는 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 내부 파워 서플라이의 전위(intVcc)가 기준 전위 Vref와 같아 지도록 제어하기 위한 것이다.
보조 내부 파워 서플라이의 전위를 공급하는 회로(20)과 비슷하게, 보조내부 파워 서플라이의 전위를 공급하는 회로(18)는 P 채널 MOS 트랜지스터(34), 차등 증폭기(36) 및 구동 P 채널 MOS 트랜지스터(38)로 구성된다.
P 채널 MOS 트랜지스터(34)는 파워 서플라이 노드(11)과 구동 P 채널 MOS 트랜지스터(38)의 게이트 단자의 사이에 접속된다.
제어신호(ψ2)은 트랜지스터(34)의 게이트 단자에 가해진다.
구동 P 채널 MOS 트랜지스터(38)은 파워 서플라이 노드 (11)과 출력노드(14)의 사이에 연결되어 있다.
차등 증폭기(36)는, 전류 미러 회로를 구성하는 두 개의 P 채널 MOS 트랜지스터(260)과(262), 기준 전위 Vref를 공급받는 게이트 단자가 있는 N채널 MOS 트랜지스터(364), 및 제어신호(ψ2)을 공급받는 게이트 단자가 있으며 H-레벨에 도달한 제어신호(ψ1)에 응답하여 정전류를 트랜지스터(360 내지 266)에 공급하는 N 채널 MOS 트랜지스터(368)로 구성된다.
차등 증폭기(36)의 출력노드(369)는 구동 P 채널 MOS 트랜지스터(38)의 게이트 단자에 접속된다.
그러므로, 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)에서는, 제어신호(ψ2)가 L-레벨이 될 때, P 채널 MOS 트랜지스터(34)는 도통되고, 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)에서처럼 N 채널 MOS 트랜지스터(368)은 부도통 된다.
외부 파워 서플라이의 전위(extVcc)가 파워 서플라이 노드(11)로부터 P 채널 MOS 트랜지스터(34)를 통하여 P 채널 MOS 트랜지스터(34)의 게이트 단자로 공급되므로, 구동 P 채널 MOS 트랜지스터(38)은 부도통된다.
그러므로, 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)은 작용하지 않는다.
반면에, 제어신호(ψ2)가 H-레벨이 될 때, P 채널 MOS 트랜지스터(34)는 부도통되고, N 채널 MOS 트랜지스터(368)은 도통된다.
결과적으로, 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)은 내부 파워 서플라이의 전위(intVcc)가 기준 전위 Vref와 같아 지도록 제어한다.
보조 내부 파워 서플라이의 전위를 공급하는 회로(18)은 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)과 다르다.
왜냐하면, 구동 P 채널 MOS 트랜지스터(38)의 크기가 보조 내부 파워 서플라이의 전위를 공급하는 회로(20) 내에 있는 트랜지스터(28)보다 크고 출력노드(14)에 접속된 부하를 구동하는 능력이 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)보다 크다.
P 채널 MOS 트랜지스터(19)는 출력노드(12)와 출력노드(14)의 사이에 접속되어 있으며 제어신호(ψ1)이 게이트 단자에 가해진다.
지금부터 제1실시예에 따른 내부 파워 서플라이 회로(10)의 동작에 대하여 설명한다.
(1) 대기 상태
대기 상태에서의 내부 파워 서플라이 회로(10)의 동작을 맨 먼저 설명한다. 대기 상태에서는, 로우 어드레스 스트로브 신호가 H-레벨이므로, 제어신호(ψ1)과(ψ2)는 모두 L-레벨에 있다.
L-레벨인 제어신호(ψ1)이 P 채널 MOS 트랜지스터(24)의 게이트 단자와 차등 증폭기(26)의 N 채널 MOS 트랜지스터(268)의 게이트 단자에 가해지자마자, 차등 증폭기(26)은 비활성화(deactivated)되고, P 채널 MOS 트랜지스터(24)는 도통된다.
결과적으로, 외부 파워 서플라이의 전위(extVcc)는 트랜지스터(24)를 통하여 구동 P 채널 MOS 트랜지스터(28)의 게이트 단자에 가해진다.
그러므로, 구동 P 채널 MOS 트랜지스터(28)은 부도통된다.
이와 비슷하게, L-레벨인 제어신호(ψ2)가 P 채널 MOS 트랜지스터(34)의 게이트 단자와 차등 증폭기(36)의 N 채널 MOS 트랜지스터(368)의 게이트 단자에 가해질 때, 차등 증폭기(36)은 비활성화(deactivated)되고, P 채널 MOS 트랜지스터(34)는 도통된다.
결과적으로, 외부 파워 서플라이의 전위(extVcc)는 트랜지스터(34)를 통하여 구동 P 채널 MOS 트랜지스터(38)의 게이트 단자에 가해진다.
그러므로, 구동 P 채널 MOS 트랜지스터(38)은 부도통된다.
반면에, 차등 증폭기(30)이 항상 활성화되어 있으므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 기준 전위 Vref와 같은 전위인 내부 파워 서플라이의 전위(intVcc)를 출력노드(12)에 항상 공급한다.
L-레벨인 제어신호(ψ1)도 P 채널 MOS 트랜지스터(19)의 게이트 단자에 가해지므로, 출력노드(12)와 출력노드(14)도 도통된다.
그러므로, 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)은 내부 파워 서플라이의 전위(intVcc)를 출력노드(14)에 공급하지 않더라도, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 P 채널 MOS 트랜지스터(19)를 통하여 내부 파워 서플라이의 전위(intVcc)를 출력노드(14)에 공급한다.
상술(上述)한 바와 같이, 대기 상태에서는, 하나의 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 P 채널 MOS 트랜지스터(19)를 통하여 출력노드(14)뿐만 아니라 출력노드(12)에도 내부 파워 서플라이의 전위(intVcc)를 공급한다.
그러므로, 제8도에 도시된 종래의 내부 파워 서플라이 회로(1)에서와 같은 주 내부 파워 서플라이의 전위를 공급하는 회로(6과 8)이 내부 파워 서플라이의 전위(intVcc)를 출력노드(2와 3)에 독립적으로 공급하는 경우와 비교하여 전력소모는 실제적으로 줄어든다.
대기 상태에서는, 전력을 많이 소모하는 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)은 동작하지 않고, 전력을 조금 소모하는 주 내부 파워 서플라이의 전위를 공급하는 회로(22)가 동작한다.
그러므로, 전력은 거의 소모되지 않는다. 게다가, 센스 증폭기를 구동하는 회로와 주변회로는 대기 상태에서는 동작하지 않으므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)만이, 비활성상태(non-active state)의 센스 증폭기를 구동하는 회로와 주변회로에 필요한 전류를 공급한다. 센스 증폭기들은 동작하지 않으므로, 센스 증폭기에서는 많은 양의 전류가 소모되지 않고, 출력노드(14)의 전위(intVcc)는 실제적으로 감소하지 않는다.
그러므로, 출력노도(12)와 출력노드(14)가 P 채널 MOS 트랜지스터(19)에 의해 접속되더라도, 아무 문제도 발생하지 않는다.
(2) 활성상태
활성 상태에서는, 로우 어드레스 스트로브 신호가 H-레벨에서 L-레벨로 하강한다.
하강에 응답하여, 제어신호(ψ1)과(ψ2)는 L-레벨에서 H-레벨로 상승한다.
H-레벨인 제어신호(ψ1)이 P 채널 MOS 트랜지스터(24)의 게이트 단자와 차등 증폭기(26)의 N 채널 MOS 트랜지스터(268)의 게이트 단자에 가해질 때, P 채널 MOS 트랜지스터(24)는 부도통되고, N 채널 MOS 트랜지스터(268)은 도통된다.
결과적으로, 차등 증폭기(26)은 활성화되고, 구동 P 채널 MOS 트랜지스터(28)은 제어되어, 출력노드(12)의 전위(intVcc)는 기준 전위 Vref와 같게 된다.
그러므로, 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)은 내부 파워 서플라이의 전위(intVcc)를 출력노드(12)에 공급한다.
이때에, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)도 내부 파워 서플라이의 전위(intVcc)를 출력노드(12)에 공급한다.
반면에, H-레벨인 제어신호(ψ2)가 P 채널 MOS 트랜지스터(34)의 게이트 단자와 차등 증폭기(36)의 N 채널 MOS 트랜지스터(368)의 게이트 단자에 가해질 때, P 채널 MOS 트랜지스터(34)는 부도통되고, N 채널 MOS 트랜지스터(368)은 도통된다.
결과적으로, 차등 증폭기(36)은 구동 P 채널 MOS 트랜지스터(38)을 제어하여, 출력노드(14)의 전위(intVcc)는 기준 전위 Vref와 같게 한다.
그러므로, 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)은 내부 파워 서플라이의 전위(intVcc)를 출력노드(14)에 공급한다.
이때에, H-레벨에 있는 제어신호(ψ1)이 P 채널 MOS 트랜지스터(19)의 게이트 단자에 가해지므로, P 채널 MOS 트랜지스터(19)는 부도통된다.
결과적으로, 출력노드(12)와 출력노드(14)는 전기적으로 끊어져 있다.
상술(上述)한 바와 같이, 활성 상태에서는, 다운 컨버터(16)과 다운 컨버터(18)은 내부 파워 서플라이의 전위(intVcc)를 출력노드(12)와 출력노드(14)에 도립적으로 공급할 수 있다.
보다 상세히는, 출력노드(12)와 출력노드(14)는 P 채널 MOS 트랜지스터에 의해 전기적으로 서로 끊어져 있다.
그러므로, 큰 전력을 소모하는 센스 증폭기의 동작에 의해 센스 증폭기를 구동하는 회로가 큰 전류를 소모하고 출력노드(14)의 전위(intVcc)가 크게 변하더라도, 그 변화는 출력노드(12)에 아무런 영향도 주지 않는다.
센스 증폭기를 구동하는 회로에서는 큰 전류가 소모된다.
왜냐하면, 일반적으로 많은 수의 센스 증폭기들이 DRAM에 제공되기 때문이고, 로우 디코더가 메모리 셀 어레이 중의 로우 한 줄을 선택할 때, 그 로우 줄의 메모리 셀들로부터 읽혀진(read out) 데이터 모두가 이 센스 증폭기들에 의해 증폭되기 때문이다.
활성상태에서는, 센스 증폭기를 구동하는 회로와 주변회로 모두가 동작한다. 그러므로, 큰 구동능력을 지닌 두 개의 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)이 동작하여 센스 증폭기를 구동하는 회로와 주변 회로에 필요한 전류를 공급한다.
[실시예 2]
제2도는 본 발명의 제2실시예에 따른 내부 파워 서플라이 회로의 전체구성을 나타내는 블록도이다.
제1실시예에 따른 내부 파워 서플라이 회로(10)과 비슷하게, 제2실시예에 따른 내부 파워 서플라이 회로(40)도 센스 증폭기를 구동하는 회로와 주변회로를 구비하는 DRAM에 구성되어 있다.
제2도를 참조하면, 내부 파워 서플라이 회로(40)는, 주변회로의 각각의 파워 서플라이 노드에 접속되는 출력노드(12), 센스 증폭기를 구동하는 회로의 파워 서플라이 노드에 접속되는 출력노드(14), 주변회로를 위한 다운 컨버터(16), 센스 증폭기를 구동하는 회로를 위한 다운 컨버터(보조 내부 파워 서플라이의 전위를 공급하는 회로(18)), 및 P 채널 MOS 트랜지스터(42)로 구성된다.
제1실시예와 비슷하게, 다운 컨버터(16)은 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)과 주 내부 파워 서플라이의 전위를 공급하는 회로(22)로 구성되는데, 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)은 제어신호(ψ1)에 응답하여 활성화되고, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(12)에 외부 파워 서플라이의 전위(extVcc)보다 낮은 내부 파워 서플라이의 전위(intVcc)를 공급하고, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 외부 파워 서플라이의 전위에 의거하여 출력노드(12)에 내부 파워 서플라이의 전위를 항상 공급한다.
다운 컨버터(18)은 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)로 구성되는데, 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)은 제어신호(ψ2)에 응답하여 활성화되고, 일단 화성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(14)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
P 채널 MOS 트랜지스터(42)는 출력노드(12)와 출력노드(14)의 사이에 접속되어 있으며, 제어신호(ψ2)가 게이트 단자에 가해진다.
내부 로우 어드레스 스트로브 신호에 응답하여 발생된 제어신호(ψ1)과 (ψ2)는 내부 로우 어드레스 스트로브 신호의 하강에 응답하여 상승한다. 제어신호(ψ2)(제어신호(ψ1)이 아님)가 P 채널 MOS 트랜지스터(42)(P채널 MOS트랜지스터(19)가 아님)의 게이트 단자에 가해진다는 점에서 제1실시예는 제2실시예와 다르다.
지금부터 제1실시예에 따른 내부 파워 서플라이 회로(10)의 동작에 대하여 설명한다.
(1) 대기 상태
대기 상태에서는, L-레벨인 제어신호(ψ1)과(ψ2) 모두가 보조 내부 파워 서플라이의 전위를 공급하는 회로 (20과 18)에 각각 가해지므로, 이 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)은 활성화되지 않는다.
반면에, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 항상 활성화되어 있다.
그러므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 내부 파워 서플라이의 전위(intVcc)를 출력노드(12)에 공급한다.
L-레벨인 제어신호(ψ2)가 P 채널 MOS 트랜지스터(42)의 게이트 단자에도 가해지므로, 트랜지스터(42)는 도통된다.
그러므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)가 발생시킨 내부 파워 서플라이의 전위(intVcc)는 P 채널 MOS 트랜지스터(42)를 통하여 출력노드(14)에도 공급된다.
그러므로, 제8도에 도시된 종래의 내부 파워 서플라이 회로(1)에서와 같은 주 내부 파워 서플라이의 전위를 공급하는 회로(6과 8)이 내부 파워 서플라이의 전위(intVcc)를 출력노드(2와 3)에 독립적으로 공급하는 경우와 비교하여 전력소모는 실제적으로 줄어든다.
(2) 활성상태
활성상태에서는, H-레벨인 제어신호(ψ1)과(ψ2)가 둘 다 보조 내부 파워 서플라이의 전위를 공급하는 회로들(20과 18)에 각각 가해지므로, 이 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)은 활성화 되어 있다.
L-레벨인 제어신호(ψ2)가 P 채널 MOS 트랜지스터(42)의 게이트 단자에도 가해지므로, P 채널 MOS 트랜지스터(42)는 부도성이 된다.
그러므로, 다운 컨버터(16)에서, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)뿐만 아니라 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)도 내부 파워 서플라이의 전위(intVcc)를 출력노드(12)에 공급한다.
센스 증폭기를 위한 다운 컨버터에서 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)은 내부 파워 서플라이의 전위(intVcc)를 출력노드(14)에 공급한다.
이때에, 출력노드(12)와 출력노드(14)는 P 채널 MOS 트랜지스터(42)에 의해 전기적으로 끊어져 있다.
그러므로, 여러개의 센스 증폭기가 동시에 동작하고 센스 증폭기를 구동하는 회로에서 큰 전류가 소모되더라도, 출력노드(14)의 전위의 변화는 출력노드(12)에 아무런 영향도 주지 않는다.
상술(上述)한 바와 같이, 제어신호(ψ1)이 아니라 제어신호(ψ2)가 출력노드(12)와 출력노드(14)의 사이에서 스위칭하기 위하여 트랜지스터(42)의 게이트 단자에 가해질 수도 있다.
[실시예 3]
제3도는 본 발명의 제3실시예에 따른 내부 파워 서플라이 회로의 전체 구성을 나타내는 블록도이다.
제1 내지 2실시예와 마찬가지로, 제3실시예에 따른 내부 파워 서플라이 회로(50)은 센스 증폭기를 구동하는 회로와 주변회로가 갖추어져 있는 DRAM에 구성되어 있다.
제3도를 참조하면, 내부 파워 서플라이 회로(50)는, 주변회로의 각각의 파워 서플라이 노드에 접속되는 출력노드(12), 센스 증폭기를 구동하는 회로의 파워 서플라이 노드에 접속되는 출력노드(14), 주변회로의 다운 컨버터(16), 센스 증폭기를 위한 다운 컨버터(보조 내부 파워 서플라이의 전위를 공급하는 회로(18)), P 채널 MOS 트랜지스터(52), NOR 게이트(54), 및 인버터(inverter)(56)으로 구성된다.
제1 내지 2실시예와 비슷하게, 다운 컨버터(16)는, 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)과 주 내부 파워 서플라이의 전위를 공급하는 회로(22)로 구성되는데, 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)은 제어신호(ψ1)에 응답하여 활성화되고, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(12)에 내부 파워 서플라이의 전위(intVcc)를 공급하고, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 항상 활성화되어 있으며, 외부 파워 서플라이의 전위에 의거하여 출력노드(12)에 내부 파워 서플라이의 전위를 항상 공급한다.
다운 컨버터(18)은 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)로 구성되는데, 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)은 제어신호(ψ2)에 응답하여 활성화되고, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(14)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
P 채널 MOS 트랜지스터(52)는 출력노드(12)와 출력노드(14)의 사이에 접속되어 있으며, NOR 게이트(54)와 인버터(56)로 구성된 OR 게이트(나타나 있지 않음)를 통하여 제어신호(ψ1)과(ψ2)는 게이트 단자에 가해진다.
제어신호(ψ1)과 (ψ2)는 둘 다 P 채널 MOS 트랜지스터(52)의 게이트 단자에 OR 게이트를 통하여 가해진다는 점에서 제3실시예는 제1 내지 2실시예와 다르다.
제1 내지 2실시예에서는 제어신호(ψ1)과(ψ2)가 직접 P 채널 MOS 트랜지스터의 게이트 단자에 가해진다.
지금부터 제3실시예에 따른 내부 파워 서플라이 회로(50)의 동작에 대하여 설명한다.
(1) 대기 상태
대기 상태에서는, L-레벨인 제어신호(ψ1)과(ψ2) 모두가 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)에 각각 가해지므로, 이 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)은 활성화되지 않는다.
반면에, 주 내부 파워 서플라이의 전위를 공급하는 회로(20)은 항상 활성화되어 있으므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 내부 파워 서플라이의 전위(intVcc)를 출력노드(12)에 공급한다.
L-레벨인 제어신호(ψ1)과(ψ2)가 P 채널 MOS 트랜지스터(52)의 게이트 단자에도 NOR 게이트(54)와 인버터(56)을 통하여 가해지므로, P 채널 MOS 트랜지스터(52)는 도통된다.
그러므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)가 발생시킨 내부 파워 서플라이의 전위(intVcc)는 P 채널 MOS 트랜지스터(52)를 통하여 출력노드(14)에도 공급된다.
상술(上述)한 바와 같이, 대기 상태에서는, 하나의 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 내부 파워 서플라이의 전위(intVcc)를 출력노드(12)와 출력노드(14)의 양쪽에 공급한다.
그러므로, 제8도에 도시된 종래의 내부 파워 서플라이 회로(1)에서와 같은 두 개의 주 내부 파워 서플라이의 전위를 공급하는 회로(6과 8)이 내부 파워 서플라이의 전위(intVcc)를 출력노드(2)와 출력노드(3)에 공급하는 경우와 비교하여 전력소모는 실제적으로 줄어든다.
게다가 대기 상태에서 전력을 조금 소모하는 주 내부 파워 서플라이의 전위를 공급하는 회로(22)가 내부 파워 서플라이의 전위(intVcc)를 공급하므로 전력은 거의 소모되지 않는다.
제1 내지 2실시예와 같이, 제어신호(ψ1)이나(ψ2)는 P 채널 MOS 트랜지스터(19나 42)의 게이트 단자에 직접 가해질 수도 있다.
그러나, 제3실시예에서와 같이, 제어신호(ψ1)과(ψ2) 중 어느 하나에 응답하여 출력노드(12)와 출력노드(14)가 전기적으로 끊어지게 하기 위해서 제어신호(ψ1)과(ψ2)는 둘 다 P 채널 MOS 트랜지스터(52)의 게이트 단자에 가해질 수도 있다.
[실시예 4]
제4도는 제4실시예에 따른 내부 파워 서플라이 회로(60)의 전체 구성을 나타내는 블록도이다.
제1 내지 3실시예와 마찬가지로, 내부 파워 서플라이 회로(60)은 센스 증폭기를 구동하는 회로와 주변회로가 갖추어져 있는 DRAM에 구성되어 있다.
제4도를 참조하면, 내부 파워 서플라이 회로(60)는, 주변회로의 각각의 파워 서플라이 노드에 접속되는 출력노드(12), 센스 증폭기를 구동하는 회로의 파워 서플라이 회로에 접속되는 출력노드(14), 주변회로의 다운 컨버터(16), 주변회로를 위한 다운 컨버터(보조 내부 파워 서플라이의 전위를 공급하는 회로(20)), 센스 증폭기를 위한 다운 컨버터(61), 및 P 채널 MOS 트랜지스터(62)로 구성된다.
다운 컨버터(20)는 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)로 구성되는데, 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)은 제어신호(ψ1)에 응답하여 활성화되고, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(12)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
다운 컨버터(61)는, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)와 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)로 구성되는데, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 항상 활성화되어 있으며, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(12)에 내부 파워 서플라이의 전위(intVcc)를 항상 공급하고, 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)은 제어신호(ψ2)에 응답하여 활성화되고, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(14)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
P 채널 MOS 트랜지스터(62)는 출력노드(12)와 출력노드(14)의 사이에 접속되어 있으며 제어신호(ψ2)는 게이트 단자에 가해진다.
센스 증폭기를 위한 다운 컨버터(61)이 주 내부 파워 서플라이의 전위를 공급하는 회로(22)를 갖추고 있다는 점에서 제4실시예는 제2실시예와 다르다.
제2실시예에서는, 주변회로를 위한 다운 컨버터(16)은 주 내부 파워 서플라이의 전위를 공급하는 회로(22)를 갖추고 있다.
지금부터 제4실시예에 따른 내부 파워 서플라이 회로(60)의 동작에 대하여 설명한다.
(1) 대기 상태
대기 상태에서는, L-레벨인 제어신호(ψ1)과(ψ2) 모두가 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)에 가해지므로, 이 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)은 활성화되지 않는다.
반면에, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 제어신호(ψ1)과(ψ2)에 독립적으로 항상 활성화되어 있으므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 내부 파워 서플라이의 전위(intVcc)를 출력노드(14)에 공급한다.
이때에, L-레벨인 제어신호(ψ2)가 P 채널 MOS 트랜지스터(62)의 게이트 단자에도 가해지므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)가 발생시킨 내부 파워 서플라이의 전위는 P 채널 MOS 트랜지스터(62)를 통하여 출력노드(12)에도 공급된다.
상술(上述)한 바와 같이, 대기 상태에서는, 하나의 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 내부 파워 서플라이의 전위(intVcc)를 두 개의 출력노드(12와 14)의 양쪽에 공급한다.
그러므로, 제8도에 도시된 종래의 내부 파워 서플라이 회로(1)에서와 같은 두 개의 주 내부 파워 서플라이의 전위를 공급하는 회로(6과 8)이 내부 파워 서플라이의 전위(intVcc)를 두 개의 출력노드(2와 3)에 독립적으로 공급하는 경우와 비교하여 전력소모는 실제적으로 줄어든다.
게다가, 대기 상태에서 전력을 조금 소모하는 주 내부 파워 서플라이의 전위를 공급하는 회로(22)만이 내부 파워 서플라이의 전위(intVcc)를 공급하므로 전력은 거의 소모되지 않는다.
(2) 활성상태
활성상태에서는, H-레벨인 제어신호(ψ1)과(ψ2)가 둘 다 보조 내부 파워 서플라이의 전위를 공급하는 회로들(20과 18)에 각각 가해지므로, 이 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)은 활성화되어 있다.
결과적으로, 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)은 내부 파워 서플라이의 전위(intVcc)를 출력노드(12)에 공급하고, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)뿐만 아니라 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)도 내부 파워 서플라이의 전위(intVcc)를 출력노드(14)에 공급한다.
이때에, H-레벨인 제어신호(ψ2)가 P 채널 MOS 트랜지스터(62)의 게이트 단자에 가해지므로, P 채널 MOS 트랜지스터(62)는 부도통된다.
그러므로, 여러개의 센스 증폭기가 동시에 동작하고 센스 증폭기를 구동하는 회로에서 큰 전류가 소모되더라고, 출력노드(14)의 전위의 변화는 출력노드(12)에 아무런 영향도 주지 않는다.
상술(上述)한 바와 같이, 활성상태에서는, 내부 파워 서플라이의 전위(intVcc)가 센스 증폭기를 구동하는 회로와 주변회로에 독립적으로 공급되므로 이 회로들은 둘 다 안정되게 동작할 수 있다.
제4실시예에서와 같이, 센스 증폭기를 위한 다운 컨버터(61)은 주 내부 파워 서플라이의 전위를 공급하는 회로(22)를 구비할 수도 있다.
[실시예 5]
제5도는 본 발명의 제5실시예에 따른 내부 파워 서플라이 회로의 전체 구성을 나타내는 블록도이다.
제1 내지 4실시예와 마찬가지로, 내부 파워 서플라이 회로(70)은 센스 증폭기를 구동하는 회로와 주변회로가 갖추어져 있는 DRAM에 구성되어 있다.
제5도를 참조하면, 내부 파워 서플라이 회로(70)는, 주변회로의 각각의 파워 서플라이 노드에 접속되는 출력노드(12), 센스 증폭기를 구동하는 회로의 파워 서플라이 회로에 접속되는 출력노드(14), 주변회로를 위한 다운컨버터(보조 내부 파워 서플라이의 전위를 공급하는 회로(20)), 센스 증폭기를 위한 다운 컨버터(71), 및 P 채널 MOS 트랜지스터(72)로 구성된다.
다운 컨버터(20)는 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)로 구성되는데, 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)은 제어신호(ψ1)에 응답하여 활성화되고, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(12)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
다운 컨버터(71)는, 주 내부 파워 서플라이의 전위를 공급하는 회로(71)과 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)로 구성되는데, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 항상 활성화되어 있으며, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(12)에 내부 파워 서플라이의 전위(intVcc)를 항상 공급하고, 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)은 제어신호(ψ2)에 응답하여 활성화되고, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(14)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
P 채널 MOS 트랜지스터(72)는 출력노드(12)와 출력노드(14)의 사이에 접속되어 있으며 제어신호(ψ1)은 게이트 단자에 가해진다.
제어신호(ψ1)(제어신호(ψ2)가 아님)이 P 채널 MOS 트랜지스터(72)(P 채널 MOS 트랜지스터(62)가 아님)의 게이트 단자에 가해진다는 점에서 제5실시예는 제4실시예와 다르다.
지금부터 제5실시예에 따른 내부 파워 서플라이 회로의 동작에 대하여 설명한다.
(1) 대기 상태
대기 상태에서는, L-레벨인 제어신호(ψ1)과(ψ2) 모두가 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)에 각각 가해지므로, 이 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)은 활성화되지 않는다.
주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 제어신호(ψ1)과(ψ2)에 독립적으로 항상 활성화되어 있으므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 내부 파워 서플라이의 전위(intVcc)를 출력노드(14)에 공급한다.
이때에, L-레벨인 제어신호(ψ1)이 P 채널 MOS 트랜지스터(72)의 게이트 단자에도 가해지므로, P 채널 MOS 트랜지스터(72)는 도통된다.
그러므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)가 발생시킨 내부 파워 서플라이의 전위(intVcc)는 P 채널 MOS 트랜지스터(72)를 통하여 출력노드(12)에도 공급된다.
상술(上述)한 바와 같이, 대기 상태에서는, 하나의 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 내부 파워 서플라이의 전위(intVcc)를 두 개의 출력노드(12와 14)의 양쪽에 공급한다.
그러므로, 제8도에 도시된 종래의 내부 파워 서플라이 회로(1)에서와 같은 두 개의 주 내부 파워 서플라이의 전위를 공급하는 회로(6과8)이 내부 파워 서플라이의 전위(intVcc)를 두 개의 출력노드(2와 3)에 각각 공급하는 경우와 비교하여 전력소모는 실제적으로 줄어든다.
게다가, 대기 상태에서 전력을 조금 소모하는 주 내부 파워 서플라이의 전위를 공급하는 회로(22)만이 내부 파워 서플라이의 전위(intVcc)를 두 개의 출력노드(12와 14)에 공급하므로, 전력은 거의 소모되지 않는다.
(2) 활성상태
활성상태에서는, H-레벨인 제어신호(ψ1)과(ψ2)가 둘 다 보조 내부 파워 서플라이의 전위를 공급하는 회로들(20과 18)에 각각 가해지므로, 이 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)은 둘 다 활성화되어 있다.
결과적으로, 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)이 내부 파워 서플라이의 전위(intVcc)를 출력노드(14)에 공급할 뿐만 아나라 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)도 내부 파워 서플라이의 전위(intVcc)를 출력노드(12)에 공급한다.
이때에, H-레벨인 제어신호(ψ1)이 P 채널 MOS 트랜지스터(72)의 게이트 단자에도 가해지므로, P 채널 MOS 트랜지스터(72)는 부도통된다.
그러므로, 여러개의 센스 증폭기가 동시에 동작하고 센스 증폭기를 구동하는 회로에서 큰 전류가 소모되더라고, 출력노드(14)의 전위의 변화는 출력노드(12)에 아무런 영향도 주지 않는다.
그러므로, 센스 증폭기를 구동하는 회로와 주변회로는 안정되게 활성상태에서 동작할 수 있다.
제5실시예에서 처럼, 주변회로를 위한 다운 컨버터가 아닌 센스 증폭기를 위한 다운 컨버터(71)이 주 내부 파워 서플라이의 전위를 공급하는 회로(22)를 갖출 수도 있다.
더우기, 제어신호(ψ2)가 아닌 제어신호(ψ1)이 P 채널 MOS 트랜지스터(72)의 게이트 단자에 가해질 수도 있다.
[실시예 6]
제6도는 본 발명의 제6실시예에 따른 내부 파워 서플라이 회로의 전체 구성을 나타내는 블록도이다.
제1 내지 5실시예와 마찬가지로, 내부 파워 서플라이 회로(80)은 센스 증폭기를 구동하는 회로와 주변회로가 갖추어져 있는 DRAM에 구성되어 있다.
제6도를 참조하면, 내부 파워 서플라이 회로(80)는, 주변회로의 각각의 파워 서플라이 노드에 접속되는 출력노드(12), 센스 증폭기를 구동하는 회로의 파워 서플라이 노드에 접속되는 출력노드(14), 주변회로를 위한 다운컨버터(16), 센스 증폭기를 위한 다운 컨버터(보조 내부 파워 서플라이의 전위를 공급하는 회로(18)), 및 P 채널 MOS 트랜지스터(82)로 구성된다.
다운 컨버터(16)는 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)과 주 내부 파워 서플라이의 전위를 공급하는 회로(22)로 구성되는데, 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)은 제어신호(ψ1)에 응답하여 활성화되고, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(12)에 내부 파워 서플라이의 전위(intVcc)를 공급하며, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 항상 활성화되어 있으며 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(12)에 내부 파워 서플라이의 전위(intVcc)를 항상 공급한다.
다운 컨버터(18)은 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)로 구성되어져 잇는데, 보조 내부 파워 서플라이의 전위를 공급하는 회로(18)은 제어신호(ψ2)에 응답하여 활성화되고, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(12)에 내부 파워 서플라이의 전위(intVcc)를 공급한다.
P 채널 MOS 트랜지스터(82)는 출력노드(12)와 출력노드(14)의 사이에 접속되어 있으며, 게이트 단자는 그라운드 노드(ground node)(13)에 접속되어 있다.
P 채널 MOS 트랜지스터(82)의 게이트 단자가 그라운드 노드(13)에 접속되어 있다는 점에서 제6실시예는 제1 내지 3실시예와 다르다.
지금부터 내부 파워 서플라이 회로(80)의 동작에 대하여 설명한다.
(1) 대기 상태
대기 상태에서는, L-레벨인 제어신호(ψ1)과(ψ2) 모두가 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)에 각각 가해지므로, 이 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)은 활성화되지 않는다.
주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 제어신호(ψ1)과(ψ2)에 독립적으로 항상 활성화되어 있으므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 내부 파워 서플라이의 전위(intVcc)를 출력노드(12)에 공급한다.
이때에, P 채널 MOS 트랜지스터(82)는 도통된다.
왜냐하면, 그라운드 전위가 게이트 단자에 가해지기 때문이다.
그러므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(22)가 발생시킨 내부 파워 서플라이의 전위(intVcc)는 P 채널 MOS 트랜지스터(82)를 통하여 출력노드(14)에도 공급된다.
상술(上述)한 바와 같이, 대기 상태에서는, 하나의 주 내부 파워 서플라이의 전위를 공급하는 회로(22)는 내부 파워 서플라이의 전위(intVcc)를 두 개의 출력노드(12와 14)의 양쪽에 공급하므로, 제8도에 도시된 종래의 내부 파워 서플라이 회로(1)에서와 같은 두 개의 주 내부 파워 서플라이의 전위를 공급하는 회로(6과 8)이 내부 파워 서플라이의 전위(intVcc)를 두 개의 출력노드(2와 3)에 각각 공급하는 경우와 비교하여 전력소모는 실제적으로 줄어든다.
게다가, 대기 상태에서 전력을 조금 소모하는 주 내부 파워 서플라이의 전위를 공급하는 회로(22)만이 내부 파워 서플라이의 전위(intVcc)를 두 개의 출력노드(12와 14)에 공급하므로, 전력은 거의 소모되지 않는다.
(2) 활성상태
활성상태에서는, H-레벨인 제어신호(ψ1)과(ψ2)가 둘 다 보조 내부 파워 서플라이의 전위를 공급하는 회로들(20과 18)에 각각 가해지므로, 이 보조 내부 파워 서플라이의 전위를 공급하는 회로(20과 18)은 둘 다 활성화되어 있다.
결과적으로, 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)도 내부 파워 서플라이의 전위(intVcc)를 출력노드(14)에 공급할 뿐만 아나라 보조 내부 파워 서플라이의 전위를 공급하는 회로(22)와 보조 내부 파워 서플라이의 전위를 공급하는 회로(20)도 내부 파워 서플라이의 전위(intVcc)를 출력노드(12)에 공급한다.
그라운드 전위는 P 채널 MOS 트랜지스터의 게이트 단자에 가해진다.
그러나, 소스 단자(source electrode)와 드레인 단자(drain electrode)의 사이에는 전압이 걸리지 않으므로, P 채널 MOS 트랜지스터는 실제적으로 부도통된다.
그러므로, 여러개의 센스 증폭기가 동시에 동작하고 큰 전류가 소모되더라도 출력노드(14)이 전위 변화는 출력노드(12)에 아무런 영향도 미치지 않는다.
이러한 맥락에서, P 채널 MOS 트랜지스터(82)는 출력노드(14)의 전위의 빠른 변화의 성분을 제거하는 고역 통과 필터(high pass filter, HPF)로서 작동한다.
상술(上述)한 바와 같이, 활성상태에서도, 센스 증폭기 쪽의 출력노드(14)의 전위 변화가 주변회로 쪽의 출력노드(12)에 아무런 영향도 미치지 않으므로, 센스 증폭기를 구동하는 회로와 주변회로는 안정되게 동작한다.
제1 내지 5실시예에서처럼, 출력노드(12)와 출력노드(14)의 사이에 접속된 P 채널 MOS 트랜지스터의 게이트 단자에 제어신호(ψ1)과/또는(ψ2)가 가해질 수도 있지만, 제 6 실시예에서와 같이 그라운드 전위가 게이트 단자에 가해질 수도 있다.
[실시예 7]
제7도는 본 발명의 제7실시예에 따른 내부 파워 서플라이 회로(90)의 전체 구성도을 나타내는 블록도이다.
사실상 제1 내지 6실시예에서와 마찬가지로, 내부 파워 서플라이 회로(90)는, 비트선 실렉팅 회로와 워드선 구동회로를 갖추고 있는 DRAM에 구성되어 있다.
DRAM에서는, 소위 공유된 센스 증폭기 시스템이 구성되어져 있다.
공유된 센스 증폭기에서는 두 쌍의 비트선이 하나의 센스 증폭기의 양쪽에 배열되어 있다.
더욱이 두 쌍의 비트선 중의 하나를 선택하기 위한 N 채널 MOS 트랜지스터 같은 전달 게이트(transfer gate)는 각 비트선과 센스 증폭기의 사이에 접속되어 있다.
일반적으로 비트선이 전압은, 최고 높은 전압으로 파워 서플라이 전위(예를들면, 5V)까지 증가한다.
전달 게이트의 문턱전압(threshold voltage)을 고려하면, 최소한 파워 서플라이 전위보다 높은 전위가 게이트 단자에 문턱전압으로서 가해져야 한다. 그러므로, 비트선 실렉팅 회로는, 최소한 외부 파워 서플라이의 전위(extVcc)보다 높은 비트선 실렉트 신호 BLI(나타나 있지 않음)를 센스 증폭기의 양 끝에 있는 전달 게이트들 중의 한 게이트 단자에 문턱전압으로서 가하기 위한 것이다.
그러므로, 최소한 외부 파워 서플라이의 전위(extVcc)보다 높은 승압된(boosted) 파워 서플라이 전위 Vpp를 비트선 실렉팅 회로에 문턱전압으로서 공급하는 것이 필요하다.
일반적으로, 로우 디코더가 하나의 워드선을 선택할 때, 메모리 셀 내에 있는 전달 게이트의 문턱전압으로서의 워드선의 전위는 최소한 외부 파워 서플라이의 전위(extVcc)보다 높은 전위로 맞추어져 있다.
그 이유는 외부 파워 서플라이의 전위(extVcc)의 데이터를 메모리 셀의 용량기에 쓰기 위해서이다.
그러므로, 워드선 구동회로에는 외부 파워 서플라이의 전위(extVcc)보다 높은 승압된 파워 서플라이 전위 Vppy를 문턱전압으로서 공급하는 것이 필요하다.
상술(上述)한 바에 의거하여, 내부 파워 서플라이 회로(90)는, 워드선 구동 회로의 파워 서플라이 노드에 접속되는 출력노드(91), 비트선 실렉팅 회로의 파워 서플라이 노드에 접속되는 출력노드(92), 워드선 업 컨버터(up converter)(93), 비트선 업 컨버터(보조 내부 파워 서플라이의 전위를 공급하는 회로(94)), 및 P 채널 MOS 트랜지스터(95)로 구성되어져 있다.
워드선 업 컨버터(93)은 보조 내부 파워 서플라이의 전위를 공급하는 회로(96)과 주 내부 파워 서플라이의 전위를 공급하는 회로(97)을 갖추고 있는데, 보조 내부 파워 서플라이의 전위를 공급하는 회로(96)은 제어신호(ψ1)에 응답하여 활성화되고, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(91)에 승압된 파워 서플라이의 전위 Vpp를 공급하며, 주 내부 파워 서플라이의 전위를 공급하는 회로(97)은 항상 활성화되어 있으며 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(91)에 승압된 파워 서플라이의 전위 Vpp를 항상 공급한다.
비트선 업 컨버터(94)는 보조 내부 파워 서플라이의 전위를 공급하는 회로(94)로 구성되어 있는데, 보조 내부 파워 서플라이의 전위를 공급하는 회로(94)는 제어신호(ψ2)에 응답하여 활성화되고, 일단 활성화되면, 외부 파워 서플라이의 전위(extVcc)에 의거하여 출력노드(92)에 승압된 파워 서플라이의 전위 Vpp를 공급한다.
P 채널 MOS 트랜지스터(95)는 출력노드(91)과 출력노드(92)의 사이에 접속되어 있으며, 제어신호(ψ1)는 게이트 단자에 가해진다.
제7실시예는 제1실시예와 다른데, 그 이유는 외부 파워 서플라이의 전위(extVcc)보다 높은 내부 파워 서플라이의 전위 Vpp가 발생하고, 주 내부 파워 서플라이의 전위를 공급하는 회로(97)이 외부 파워 서플라이의 전위(extVcc)에 의거하여 그것보다 높은 내부 파워 서플라이의 전위 Vpp를 발생시키며, 두 개의 보조 내부 파워 서플라이의 전위를 공급하는 회로(96과 94)가 외부 파워 서플라이의 전위(extVcc)에 의거하여 그것보다 높은 내부 파워 서플라이의 전위 Vpp를 발생시키기 때문이다.
내부 파워 서플라이 회로(90)의 동작을 지금부터 설명한다.
(1) 대기 상태
대기 상태에서는 L-레벨인 제어신호(ψ1)과(ψ2) 모두가 보조 내부 파워 서플라이의 전위를 공급하는 회로(93과 94)에 가해지므로, 이 보조 내부 파워 서플라이의 전위를 공급하는 회로(93과 94)는 활성화되지 않는다.
주 내부 파워 서플라이의 전위를 공급하는 회로(97)은 제어신호(ψ1)과(ψ2)에 독립적으로 항상 활성화되어 있으므로, 주 내부 파워 서플라이의 전위를 공급하는 회로(97)은 승압된 파워 서플라이의 전위 Vpp를 출력노드(12)에 공급한다.
이때에 제어신호(ψ1)이 P 채널 MOS 트랜지스터(95)이 게이트 단자에도 가해지므로, P 채널 MOS 트랜지스터(95)는 도통된다.
결과적으로, 주 내부 파워 서플라이의 전위를 공급하는 회로(97)은 승압된 파워 서플라이 전위 Vpp를 P 채널 MOS 트랜지스터(95)를 통하여 출력노드(92)에도 공급한다.
상술(上述)한 바와 같이, 대기 상태에서는, 하나의 주 내부 파워 서플라이의 전위를 공급하는 회로(97)은 승압된 파워 서플라이의 전위 Vpp를 두 개의 출력노드(91과 92)의 양쪽에 공급한다.
그러므로, 두 개의 주 내부 파워 서플라이의 전위를 공급하는 회로가 승압된 파워 서플라이의 전위 Vpp를 두 개의 출력노드에 각각 공급하는 경우와 비교하여 전력소모는 실제적으로 줄어든다.
게다가, 대기 상태에서 전력을 조금 소모하는 주 내부 파워 서플라이의 전위를 공급하는 회로(97)만이 승압된 파워 서플라이의 전위 Vpp를 두 개의 출력노드에 공급하므로, 전력은 거의 소모되지 않는다.
(2) 활성상태
활성상태에서는, H-레벨인 제어신호(ψ1)과(ψ2)가 둘 다 보조 내부 파워 서플라이의 전위를 공급하는 회로들(96과 94)에 각각 가해지므로, 이 보조 내부 파워 서플라이의 전위를 공급하는 회로(96과 94)는 둘 다 활성화되어 있다.
결과적으로, 보조 내부 파워 서플라이의 전위를 공급하는 회로(97)뿐만 아니라 보조 내부 파워 서플라이의 전위를 공급하는 회로(96)도 내부 파워 서플라이의 전위 Vpp를 출력노드(91)에 공급한다.
게다가, 보조 내부 파워 서플라이의 전위를 공급하는 회로(94)도 승압된 파워 서플라이 전위 Vpp를 출력노드(92)에 공급한다.
이때에, H-레벨인 제어신호(ψ1)이 P 채널 MOS 트랜지스터(95)의 게이트 단자에 가해지므로, P 채널 MOS 트랜지스터(95)는 부도통된다.
그러므로, 여러개의 비트선이 동시에 선택되고 큰 전류가 소모되더라도, 출력노드(92)의 전위의 변화는 출력노드(91)에 아무런 영향도 주지 않는다.
그러므로, 활성상태에서는, 비트선 실렉팅 회로와 워드선 구동회로는 둘다 안정되게 동작할 수 있다.
제7실시예에 따른 내부 파워 서플라이 회로(90)은 제1실시예를 응용한 승압된 형태(boosted type)의 내부 파워 서플라이 회로임을 주의해야 한다.
[다른 실시예들]
제1 내지 7실시예에서의 출력노드(12, 91)과 출력노드(14, 92)의 사이에 접속된 P 채널 MOS 트랜지스터(19,42,52,62,72,82, 및 95)는 N 채널 MOS 트랜지스터로 대치될 수도 있다.
이 경우, N 채널 MOS 트랜지스터의 게이트 단자 전에 인버터를 바로 접속시키든지, 제1 내지 5와 7실시예에서와는 반대로, 제어신호(ψ1)이나(ψ2)를 반대의 논리 레벨로 만들어 주어야 한다.
제6실시예에서는, N 채널 MOS 트랜지스터의 게이트 단자를 파워 서플라이 노드에 접속하고, 외부 파워 서플라이의 전위(extVcc)를 게이트 단자에 가해야 한다.
더욱이 본 발명은 DRAM 같은 반도체 메모리 장치에 국한되지 않고, 최소한 두 개의 장치에 내부 파워 서플라이의 전위를 공급하기 위한 내부 파워 서플라이 회로에도 적용될 수 있다.
본 발명을 상세히 서술하고 설명하였으나, 그와 같은 것은 단지 설명과 예로써 한 것이며, 청구 범위의 용어로써만 제한되는 본 발명의 사상과 범위를 한계로써 이와같이 도면을 참조로 실시예에서 설명한 본 발명은 단지 예시적인 것에 지나지 않으며, 본 발명이 속한 기술 분야에서 숙련된 자에게는 본 발명의 사상과 범위를 벗어나지 않고도 여러 가지 변형과 수정이 가능함을 알 수 있을 것이다.

Claims (14)

  1. 외부 파워 서플라이의 전위(extVcc)에 의거하여 내부 파워 서플라이의 전위(intVcc)를 발생시키는 내부 파워 서플라이 회로에 있어서, 제1출력노드(12); 제2출력노드(14); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위한 주 내부 파워 서플라이 전위를 공급하는 수단(22); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라이의 전위를 선택적으로 공급하기 위한 제1보조 내부 파워 서플라이의 전위를 공급하는 수단(20); 제1보조 내부 파워 서플라이의 전위를 공급하는 수단이 상기 내부 파워 서플라이의 전위를 공급할 때에, 상기 외부 파워 서플라이의 전위에 의거하여 상기 제2출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위한 제2보조 내부 파워 서플라이의 전위를 공급하는 수단(18); 및 상기 제1과 2 보조 내부 파워 서플라이의 전위를 공급하는 수단들이 상기 내부 파워 서플라이의 전위를 각각 공급할 때에 보도통되기 위하여 제1과 2 출력노드들 사이에 접속되는 스위칭 수단(19)으로 구성되는 것을 특징으로 하는 내부 파워 서플라이 회로.
  2. 외부 파워 서플라이의 전위(extVcc)에 의거하여 상기 외부 파워 서플라이의 전위보다 낮은 내부 파워 서플라이의 전위(intVcc)를 공급하는 내부 파워 서플라이 회로에 있어서, 제1출력노드(12); 제2출력노드(14); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위한 주 내부 파워 서플라이 전위를 공급하는 수단(22); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위하여 제1제어신호(ψ1)에 응답하는 제1보조 내부 파워 서플라이의 전위를 공급하는 수단(20); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제2출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위하여 제2제어신호에 응답하는 제2보조 내부 파워 서플라이의 전위를 공급하는 수단(18); 및 제1과 2 출력노드들 사이에 접속되고, 부도통되기 위하여 제1 및/또는 2 제어신호에 응답하는 스위칭 수단(19)으로 구성되는 것을 특징으로 하는 내부 파워 서플라이 회로.
  3. 반도체 메모리 장치의 주변회로와 센스 증폭기를 구동하는 회로를 위하여 외부 파워 서플라이의 전위(extVcc)에 의거하여 상기 외부 파워 서플라이의 전위보다 낮은 내부 파워 서플라이의 전위(intVcc)를 발생시키는 내부 파워 서플라이 회로에 있어서, 상기 주변회로의 파워 서플라이 노드에 접속되는 제1출력노드(12); 상기 센스 증폭기를 구동하는 회로의 파워 서플라이 노드에 접속되는 제2출력노드(14); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위한 주 내부 파워 서플라이 전위를 공급하는 수단(22); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위하여 제1제어신호에 응답하는 제1보조 내부 파워 서플라이의 전위를 공급하는 수단(20); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제2출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위하여 제1제어신호에 등기되어 있는 제2제어신호에 응답하는 제2 보조 내부 파워 서플라이의 전위를 공급하는 수단(18); 및 상기 제1과 2 출력노드들 사이에 접속되고 부도통되기 위하여 상기 제1 및/또는 2 제어신호에 응답하는 스위칭 수단(19)으로 구성되는 것을 특징으로 하는 내부 파워 서플라이 회로.
  4. 제3항에 있어서, 상기 주 내부 파워 서플라이의 전위를 공급하는 수단이, 상기 외부 파워 서플라이의 전위가 공급되는 외부 파워 서플라이 노드와 상기 제1출력노드의 사이에 접속되는 제1구동 트랜지스터(32); 및 상기 제1출력노드의 전위가 상기 정 기준 전위보다 낮으면 상기 제1 구동 트랜지스터를 도통되게 하고 상기 제1출력노드의 전위가 상기 정 기준 전위보다 높으면 상기 제1구동 트랜지스터를 부도통되게 하기 위하여, 상기 제1출력노드의 전위를 외부에서 공급되는 정 기준 전위(constant reference voltage)(Vref)와 비교하는 제1비교 수단(30)을 구비하는 것을 특징으로 하는 내부 파워 서플라이 회로.
  5. 제4항에 있어서, 상기 제1보조 내부 파워 서플라이의 전위를 공급하는 수단이, 상기 외부 파워 서플라이 노드와 상기 제1 출력노드 사이에 접속된 제 2 구동 트랜지스터(28); 상기 제1출력노드의 전위가 상기 정 기준 전위보다 낮으면 상기 제2구동 트랜지스터를 도통되게 하고 상기 제1출력노드의 전위가 상기 정 기준 전위보다 높으면 상기 제1구동 트랜지스터를 부도통되게 하기 위하여, 상기 제1출력노드의 전위를 상기 정 기준 전위와 비교하기 위하여 상기 제1제어신호에 응답하는 제2비교 수단(30); 및 상기 제2비교 수단이 활성화되어 있지 않을 때에, 상기 제2구동 트랜지스터를 부도통되게 하기 위한 수단(24)으로 구성되는 것을 특징으로 하는 내부 파워 서플라이 회로.
  6. 제5항에 있어서, 상기 제2보조 내부 파워 서플라이의 전위를 공급하는 수단이, 외부 파워 서플라이 노드와 상기 제2출력노드 사이에 접속되는 제3구동 트랜지스터(38); 상기 제2출력노드의 전위가 상기 정 기준 전위보다 낮으면 상기 제3구동 트랜지스터를 도통되게 하고 상기 제2출력노드의 전위가 상기 정 기준 전위보다 높으면 상기 제3구동 트랜지스터를 부도통되게 하기 위하여, 상기 제2출력노드의 전위를 상기 정 기준 전위와 비교하기 위한 제3비교 수단(36), 및 상기 제3비교 수단이 활성화되어 있지 않을 때에, 상기 제3구동 트랜지스터를 부도통되게 하기 위한 수단(34)을 구비하는 것을 특징으로 하는 내부 파워 서플라이 회로.
  7. 제3항에 있어서, 주 내부 파워 서플라이의 전위를 공급하는 수단이, 상기 외부 파워 서플라이의 전위가 공급되는 외부 파워 서플라이의 노드에 접속되는 소스 단자와 상기 출력노드에 접속되는 드레인 단자를 구비한 제1 P 채널 MOS 트랜지스터(32), 및 상기 제1 P 채널 MOS 트랜지스터의 게이트 단자에 출력 전위를 공급하기 위하여 상기 제1출력노드의 전위와 외부적으로 공급되는 정 기준 전위(Vref)의 차이를 증폭하기 위한 차등 증폭 수단(30)을 구비하는 것을 특징으로 하는 내부 파워 서플라이 회로.
  8. 제7항에 있어서, 보조 내부 파워 서플라이의 전위를 공급하는 수단이, 상기 외부 파워 서플라이 노드의 접속되는 소스 단자와 상기 제1출력노드에 접속되는 드레인 단자를 구비한 제2 P 채널 MOS 트랜지스터(28), 상기 제2 P 채널 MOS 트랜지스터의 게이트 단자에 출력 전위를 공급하기 위하여 상기 제1출력노드의 전위와 정 기준 전위(Vref)의 차이를 증폭하기 위한 상기 제1제어신호에 응답하는 차등 증폭 수단(26), 및 상기 외부 파워 서플라이의 노드에 접속되는 소스 단자와 상기 제2 P 채널 MOS 트랜지스터의 게이트 단자에 접속되는 드레인 단자와 상기 제1제어신호를 받는 게이트 단자가 있는 제3 P 채널 MOS 트랜지스터(24)를 구비하는 것을 특징으로 하는 내부 파워 서플라이 회로.
  9. 제8항에 있어서, 상기 제2보조 내부 파워 서플라이의 전위를 공급하는 수단이, 상기 외부 파워 서플라이 노드에 접속되는 소스 단자와 상기 제2출력노드에 접속되는 드레인 단자가 있는 제4 P 채널 MOS 트랜지스터(38), 상기 제4 P 채널 MOS 트랜지스터의 게이트 단자에 출력 전위를 공급하기 위하여 상기 제2출력노드의 전위와 정 기준 전위(Vref)의 차이를 증폭하기 위한 상기 제2제어신호에 응답하는 차등 증폭 수단(36), 및 상기 외부 파워 서플라이의 노드에 접속되는 소스 단자와 상기 제4 P 채널 MOS 트랜지스터의 게이트 단자에 접속되는 드레인 단자와 상기 제2제어신호를 받는 게이트 단자가 있는 제4 P 채널 MOS 트랜지스터(34)를 구비하는 것을 특징으로 하는 내부 파워 서플라이 회로.
  10. 제3항에 있어서, 상기 스위칭 수단이, 상기 제1과 2 제어신호들을 받는 논리합(logical sum) 회로(54,56), 및 상기 제1출력노드와 상기 제2출력노드 사이에 접속되고, 부도통되기 위하여 상기 논리합 회로로부터의 출력 신호에 응답하는 실렉티브(selective) 트랜지스터(52)를 구비하는 것을 특징으로 하는 내부 파워 서플라이 회로.
  11. 반도체 메모리 장치의 주변회로와 센스 증폭기를 구동하는 회로를 위하여 외부 파워 서플라이의 전위(extVcc)에 의거하여 외부 파워 서플라이의 전위보다 낮은 내부 파워 서플라이의 전위(intVcc)를 발생시키는 내부 파워 서플라이 회로에 있어서, 상기 주변회로의 파워 서플라이 노드에 접속되는 제1출력노드(12); 상기 센스 증폭기를 구동하는 회로의 파워 서플라이 노드에 접속되는 제2출력노드(14); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위한 주 내부 파워 서플라이 전위를 공급하는 수단(22); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위하여 제1제어신호에 응답하는 제1보조 내부 파워 서플라이의 전위를 공급하는 수단(20); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제2출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위하여 제1제어신호에 동기되어 있는 제2제어신호에 응답하는 제2보조 내부 파워 서플라이의 전위를 공급하는 수단(18); 및 상기 제1출력노드에 접속되는 하나의 소스/드레인 단자와 상기 제2출력노드에 접속되는 다른 소스/드레인 단자와 그라운드 전위를 받는 게이트 단자가 있는 P 채널 MOS 트랜지스터(82)로 구성되는 것을 특징으로 하는 내부 파워 서플라이 회로.
  12. 외부 파워 서플라이의 전위(extVcc)에 의거하여 상기 외부 파워 서플라이의 전위보다 높은 내부 파워 서플라이의 전위(Vpp)를 발생시키는 내부 파워 서플라이 회로에 있어서, 제1출력노드(91); 제2출력노드(92); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위한 주 내부 파워 서플라이 전위를 공급하는 수단(97); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라의 전위를 공급하기 위하여 제1제어신호(ψ1)에 응답하는 제1보조 내부 파워 서플라이의 전위를 공급하는 수단(96); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제2출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위하여 제2제어신호에 응답하는 제2보조 내부 파워 서플라이의 전위를 공급하는 수단(94); 및 제1과 2출력노드들 사이에 접속되고, 부도통되기 위하여 제1 제어신호 및/또는 제2제어신호에 응답하는 스위칭 수단(95)으로 구성되는 것을 특징으로 하는 내부 파워 서플라이 회로.
  13. 반도체 메모리 장치의 워드선 구동회로와 비트선 실렉팅 회로를 위하여 외부 파워 서플라이의 전위(extVcc)에 의거하여 상기 외부 파워 서플라이의 전위보다 높은 내부 파워 서플라이의 전위(Vpp)를 발생시키는 내부 파워 서플라이 회로에 있어서, 상기 워드선 구동회로의 파워 서플라이 노드에 접속되는 제1출력노드(91); 상기 비트선 실렉팅 회로의 파워 서플라이 노드에 접속되는 제2출력노드(92); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위한 주 내부 파워 서플라이 전위를 공급하는 수단(97); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제2 출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위하여 제2제어신호에 응답하는 제1보조 내부 파워 서플라이의 전위를 공급하는 수단(96); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제2출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위하여 제1제어신호에 동기되어 있는 제2제어신호에 응답하는 제2보조 내부 파워 서플라이의 전위를 공급하는 수단(94); 및 상기 제1과 2출력노드들 사이에 접속되고 부도통되기 위하여 상기 제1 및/또는 2제어신호에 응답하는 스위칭 수단(95)으로 구성되는 것을 특징으로 하는 내부 파워 서플라이 회로.
  14. 외부 파워 서플라이의 전위(extVcc)에 의거하여 내부 파워 서플라이의 전위(intVcc)를 발생시키는 내부 파워 서플라이 회로에 있어서, 제1출력노드(12); 제2출력노드(14); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위한 주 내부 파워 서플라이 전위를 공급하는 수단(22); 상기 외부 파워 서플라이의 전위에 의거하여 상기 제1출력노드에 상기 내부 파워 서플라의 전위를 선택적으로 공급하기 위한 제1보조 내부 파워 서플라이의 전위를 공급하는 수단(20); 상기 제1보조 내부 파워 서플라이의 전위를 공급하는 수단이 상기 내부 파워 서플라이의 전위를 공급할 때에, 상기 외부 파워 서플라이의 전위에 의거하여 상기 제2출력노드에 상기 내부 파워 서플라이의 전위를 공급하기 위한 제2보조 내부 파워 서플라이의 전위를 공급하는 수단(48); 및 상기 제1과 2 보조 내부 파워 서플라이의 전위를 공급하는 수단들 중에 어느 하나도 상기 내부 파워 서플라이의 전위를 공급하지 않을 때에 도통되기 위하여 제1과 2 출력노드들 사이에 접속되는 스위칭 수단(19)으로 구성되는 것을 특징으로 하는 내부 파워 서플라이 회로.
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