JPH10269768A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10269768A JPH10269768A JP9073198A JP7319897A JPH10269768A JP H10269768 A JPH10269768 A JP H10269768A JP 9073198 A JP9073198 A JP 9073198A JP 7319897 A JP7319897 A JP 7319897A JP H10269768 A JPH10269768 A JP H10269768A
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
Abstract
(57)【要約】
【課題】 クロック周波数によって変動することがない
安定した出力電圧を内部回路に供給することができる内
部電源回路を備えた半導体集積回路を得る。 【解決手段】 所定の基準電圧を基に外部からの電源電
圧を降圧して内部電源電圧を生成し出力する内部電源降
圧部と、外部から入力されるクロック信号から内部クロ
ック信号を生成して出力する内部クロック信号生成部
と、該内部クロック信号生成部で生成された内部クロッ
ク信号の周波数を判定する周波数判定部とを備え、内部
電源降圧部は、周波数判定部で判定された周波数が高い
ほど内部電源電圧の低下に対する出力電流の増加速度を
速くする。
安定した出力電圧を内部回路に供給することができる内
部電源回路を備えた半導体集積回路を得る。 【解決手段】 所定の基準電圧を基に外部からの電源電
圧を降圧して内部電源電圧を生成し出力する内部電源降
圧部と、外部から入力されるクロック信号から内部クロ
ック信号を生成して出力する内部クロック信号生成部
と、該内部クロック信号生成部で生成された内部クロッ
ク信号の周波数を判定する周波数判定部とを備え、内部
電源降圧部は、周波数判定部で判定された周波数が高い
ほど内部電源電圧の低下に対する出力電流の増加速度を
速くする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に外部から供給される電源電圧に対して所定の
電圧に変換して内部回路に供給する内部電源回路を有す
る半導体集積回路に関する。
関し、特に外部から供給される電源電圧に対して所定の
電圧に変換して内部回路に供給する内部電源回路を有す
る半導体集積回路に関する。
【０００２】
【従来の技術】図１６は、６４Ｍbit×８のシンクロナ
スＤＲＡＭの従来例を示した概略のブロック図である。
図１６において、シンクロナスＤＲＡＭ（以下、ＳＤＲ
ＡＭと呼ぶ）２００は、内部電源降圧回路２０１、基板
電圧発生回路２０２、昇圧電圧発生回路２０３及び基準
電圧発生回路２０４を有する内部電源回路２０５を備え
ている。更に、ＳＤＲＡＭ２００は、アドレスバッファ
回路２０６と、制御信号バッファ回路２０７と、クロッ
クバッファ回路２０８と、４つのメモリアレイバンク２
０９，２１０，２１１，２１２と、データの入出力を行
う入出力バッファ回路２１３と、モードレジスタ回路２
１４を有し各メモリアレイバンク２０９〜２１２及び入
出力バッファ回路２１３の制御を行う制御回路２１５と
を備えている。
スＤＲＡＭの従来例を示した概略のブロック図である。
図１６において、シンクロナスＤＲＡＭ（以下、ＳＤＲ
ＡＭと呼ぶ）２００は、内部電源降圧回路２０１、基板
電圧発生回路２０２、昇圧電圧発生回路２０３及び基準
電圧発生回路２０４を有する内部電源回路２０５を備え
ている。更に、ＳＤＲＡＭ２００は、アドレスバッファ
回路２０６と、制御信号バッファ回路２０７と、クロッ
クバッファ回路２０８と、４つのメモリアレイバンク２
０９，２１０，２１１，２１２と、データの入出力を行
う入出力バッファ回路２１３と、モードレジスタ回路２
１４を有し各メモリアレイバンク２０９〜２１２及び入
出力バッファ回路２１３の制御を行う制御回路２１５と
を備えている。
【０００３】内部電源降圧回路２０１は、電源端子Ｖcc
から供給される外部からの電源電圧を降圧して内部電源
電圧int.Ｖccを生成し、ＳＤＲＡＭ２００の各内部回路
に供給するものであり、基準電圧発生回路２０４から入
力される基準電圧Ｖrefによって、内部電源電圧int.Ｖc
cの電圧値が決まる。すなわち、内部電源降圧回路２０
１は、基準電圧発生回路２０４から入力された基準電圧
Ｖrefになるように、内部電源電圧int.Ｖccの電圧値を
制御して出力する。基板電圧発生回路２０２は、半導体
基板のバイアス電圧を生成して出力し、半導体基板に負
の基板電圧Ｖbbを印加する。昇圧電圧発生回路２０３
は、電源端子Ｖccから供給される外部からの電源電圧を
昇圧して昇圧電圧Ｖppを生成し、各メモリアレイバンク
２０９〜２１２に供給する。
から供給される外部からの電源電圧を降圧して内部電源
電圧int.Ｖccを生成し、ＳＤＲＡＭ２００の各内部回路
に供給するものであり、基準電圧発生回路２０４から入
力される基準電圧Ｖrefによって、内部電源電圧int.Ｖc
cの電圧値が決まる。すなわち、内部電源降圧回路２０
１は、基準電圧発生回路２０４から入力された基準電圧
Ｖrefになるように、内部電源電圧int.Ｖccの電圧値を
制御して出力する。基板電圧発生回路２０２は、半導体
基板のバイアス電圧を生成して出力し、半導体基板に負
の基板電圧Ｖbbを印加する。昇圧電圧発生回路２０３
は、電源端子Ｖccから供給される外部からの電源電圧を
昇圧して昇圧電圧Ｖppを生成し、各メモリアレイバンク
２０９〜２１２に供給する。
【０００４】アドレスバッファ回路２０６は、外部から
アドレス信号が入力されるアドレス信号入力端子に接続
され、例えばバンクセレクト信号が入力されるＢＡ0，
ＢＡ1端子、アドレス信号が入力されるＡ0〜Ａ11端子に
接続されている。また、制御信号バッファ回路２０７
は、外部から制御信号が入力される各制御信号入力端子
にそれぞれ接続され、例えばチップセレクト信号が入力
される／ＣＳ端子、ロウアドレスストローブ信号が入力
される／ＲＡＳ端子、カラムアドレスストローブ信号が
入力される／ＣＡＳ端子、ライトイネーブル信号が入力
される／ＷＥ端子、及び入出力マスク信号が入力される
ＤＱＭ端子に接続されている。
アドレス信号が入力されるアドレス信号入力端子に接続
され、例えばバンクセレクト信号が入力されるＢＡ0，
ＢＡ1端子、アドレス信号が入力されるＡ0〜Ａ11端子に
接続されている。また、制御信号バッファ回路２０７
は、外部から制御信号が入力される各制御信号入力端子
にそれぞれ接続され、例えばチップセレクト信号が入力
される／ＣＳ端子、ロウアドレスストローブ信号が入力
される／ＲＡＳ端子、カラムアドレスストローブ信号が
入力される／ＣＡＳ端子、ライトイネーブル信号が入力
される／ＷＥ端子、及び入出力マスク信号が入力される
ＤＱＭ端子に接続されている。
【０００５】クロックバッファ回路２０８は、外部から
入力されるクロック信号から内部クロック信号INTCLKを
生成して出力するものであり、アドレスバッファ回路２
０６、制御信号バッファ回路２０７、入出力バッファ回
路２１３及び制御回路２１５に接続されている。クロッ
クバッファ回路２０８は、更に、外部からのクロック信
号が入力されるＣＬＫ端子、及びクロックイネーブル信
号が入力されるＣＫＥ端子に接続されている。
入力されるクロック信号から内部クロック信号INTCLKを
生成して出力するものであり、アドレスバッファ回路２
０６、制御信号バッファ回路２０７、入出力バッファ回
路２１３及び制御回路２１５に接続されている。クロッ
クバッファ回路２０８は、更に、外部からのクロック信
号が入力されるＣＬＫ端子、及びクロックイネーブル信
号が入力されるＣＫＥ端子に接続されている。
【０００６】制御回路２１５は、各メモリアレイバンク
２０９〜２１２にそれぞれ接続され、更に、アドレスバ
ッファ回路２０６、制御信号バッファ回路２０７及び入
出力バッファ回路２１３に接続されている。また、モー
ドレジスタ回路２１４は、アドレス信号入力端子から入
力されるアドレス信号からバースト長の判定を行うとき
に制御回路２１５によって使用される。
２０９〜２１２にそれぞれ接続され、更に、アドレスバ
ッファ回路２０６、制御信号バッファ回路２０７及び入
出力バッファ回路２１３に接続されている。また、モー
ドレジスタ回路２１４は、アドレス信号入力端子から入
力されるアドレス信号からバースト長の判定を行うとき
に制御回路２１５によって使用される。
【０００７】
【発明が解決しようとする課題】しかし、内部電源降圧
回路２０１及び昇圧電圧発生回路２０３においては、内
部クロック信号INTCLKの周波数が低いときよりも高いと
きのほうが消費される電流量が大きくなることから、出
力電圧である内部電源電圧int.Ｖcc及び昇圧電圧Ｖppの
低下が大きくなるという問題があった。また、基板電圧
発生回路２０２においては、内部クロック信号INTCLKの
周波数が低いときよりも高いときの方が出力電圧である
負の電圧の基板電圧Ｖbbが上昇しやすいという問題があ
った。
回路２０１及び昇圧電圧発生回路２０３においては、内
部クロック信号INTCLKの周波数が低いときよりも高いと
きのほうが消費される電流量が大きくなることから、出
力電圧である内部電源電圧int.Ｖcc及び昇圧電圧Ｖppの
低下が大きくなるという問題があった。また、基板電圧
発生回路２０２においては、内部クロック信号INTCLKの
周波数が低いときよりも高いときの方が出力電圧である
負の電圧の基板電圧Ｖbbが上昇しやすいという問題があ
った。
【０００８】本発明は、上記問題を解決するためになさ
れたものであり、内部クロック信号INTCLKの周波数によ
って変動することがない安定した出力電圧を内部回路に
供給することができる内部電源回路を備えた半導体集積
回路を得ることを目的とする。
れたものであり、内部クロック信号INTCLKの周波数によ
って変動することがない安定した出力電圧を内部回路に
供給することができる内部電源回路を備えた半導体集積
回路を得ることを目的とする。
【０００９】なお、本発明の半導体集積回路と目的及び
構成が異なるが、回路の消費電流の低減を図るためにク
ロック周波数に応じて動作電圧を変えるものが、特開昭
５８−１７１８４２号、及び特開平４−１１２３１２号
公報で開示されている。
構成が異なるが、回路の消費電流の低減を図るためにク
ロック周波数に応じて動作電圧を変えるものが、特開昭
５８−１７１８４２号、及び特開平４−１１２３１２号
公報で開示されている。
【００１０】
【課題を解決するための手段】本第１の発明に係る半導
体集積回路は、所定の基準電圧を基に外部からの電源電
圧を降圧して内部電源電圧を生成し出力する内部電源降
圧部と、外部から入力されるクロック信号から内部クロ
ック信号を生成して出力する内部クロック信号生成部
と、該内部クロック信号生成部で生成された内部クロッ
ク信号の周波数を判定する周波数判定部とを備え、上記
内部電源降圧部は、周波数判定部で判定された周波数が
高いほど内部電源電圧の低下に対する出力電流の増加速
度を速くするものである。
体集積回路は、所定の基準電圧を基に外部からの電源電
圧を降圧して内部電源電圧を生成し出力する内部電源降
圧部と、外部から入力されるクロック信号から内部クロ
ック信号を生成して出力する内部クロック信号生成部
と、該内部クロック信号生成部で生成された内部クロッ
ク信号の周波数を判定する周波数判定部とを備え、上記
内部電源降圧部は、周波数判定部で判定された周波数が
高いほど内部電源電圧の低下に対する出力電流の増加速
度を速くするものである。
【００１１】本第２の発明に係る半導体集積回路は、第
１の発明において、上記内部電源降圧部は、出力した内
部電源電圧と所定の基準電圧とが入力される差動増幅回
路部と、該差動増幅回路部に流れる電流を制御し差動増
幅回路部のゲインを制御するゲイン制御部と、上記差動
増幅回路部の出力電圧に応じて電流供給能力を変える出
力回路部とを備え、上記ゲイン制御部は、内部クロック
信号の周波数が高いほど差動増幅回路部に流れる電流を
増加させ、差動増幅回路部のゲインを大きくするもので
ある。
１の発明において、上記内部電源降圧部は、出力した内
部電源電圧と所定の基準電圧とが入力される差動増幅回
路部と、該差動増幅回路部に流れる電流を制御し差動増
幅回路部のゲインを制御するゲイン制御部と、上記差動
増幅回路部の出力電圧に応じて電流供給能力を変える出
力回路部とを備え、上記ゲイン制御部は、内部クロック
信号の周波数が高いほど差動増幅回路部に流れる電流を
増加させ、差動増幅回路部のゲインを大きくするもので
ある。
【００１２】本第３の発明に係る半導体集積回路は、第
２の発明において、上記ゲイン制御部は、差動増幅回路
部に電流を供給するゲートサイズの異なる複数のＭＯＳ
トランジスタで形成され、内部クロック信号の周波数が
高いほどドレイン電流の大きいＭＯＳトランジスタを作
動させて差動増幅回路部に流れる電流を増加させるもの
である。
２の発明において、上記ゲイン制御部は、差動増幅回路
部に電流を供給するゲートサイズの異なる複数のＭＯＳ
トランジスタで形成され、内部クロック信号の周波数が
高いほどドレイン電流の大きいＭＯＳトランジスタを作
動させて差動増幅回路部に流れる電流を増加させるもの
である。
【００１３】本第４の発明に係る半導体集積回路は、第
２の発明において、上記ゲイン制御部は、差動増幅回路
部に電流を供給する複数のＭＯＳトランジスタで形成さ
れ、内部クロック信号の周波数が高いほど作動させるＭ
ＯＳトランジスタ数を増やして差動増幅回路部に流れる
電流を増加させるものである。
２の発明において、上記ゲイン制御部は、差動増幅回路
部に電流を供給する複数のＭＯＳトランジスタで形成さ
れ、内部クロック信号の周波数が高いほど作動させるＭ
ＯＳトランジスタ数を増やして差動増幅回路部に流れる
電流を増加させるものである。
【００１４】本第５の発明に係る半導体集積回路は、第
２の発明において、上記ゲイン制御部は、差動増幅回路
部に電流を供給するＭＯＳトランジスタと、内部クロッ
ク信号の周波数に応じて該ＭＯＳトランジスタのゲート
電圧を制御するゲート電圧制御回路とからなり、ゲート
電圧制御回路は、内部クロック信号の周波数が高いほど
差動増幅回路部に供給する電流を増加させるように上記
ＭＯＳトランジスタのゲート電圧を制御するものであ
る。
２の発明において、上記ゲイン制御部は、差動増幅回路
部に電流を供給するＭＯＳトランジスタと、内部クロッ
ク信号の周波数に応じて該ＭＯＳトランジスタのゲート
電圧を制御するゲート電圧制御回路とからなり、ゲート
電圧制御回路は、内部クロック信号の周波数が高いほど
差動増幅回路部に供給する電流を増加させるように上記
ＭＯＳトランジスタのゲート電圧を制御するものであ
る。
【００１５】本第６の発明に係る半導体集積回路は、異
なる複数の基準電圧を生成して出力する基準電圧発生部
と、該基準電圧発生部から入力される基準電圧を選択
し、該選択した基準電圧を基に外部からの電源電圧を降
圧して内部電源電圧を生成し出力する内部電源降圧部
と、外部から入力されるクロック信号から内部クロック
信号を生成して出力する内部クロック信号生成部と、該
内部クロック信号生成部で生成された内部クロック信号
の周波数を判定する周波数判定部とを備え、上記内部電
源降圧部は、周波数判定部で判定された周波数が高いほ
ど大きい基準電圧を選択し、内部電源電圧の低下を補償
するものである。
なる複数の基準電圧を生成して出力する基準電圧発生部
と、該基準電圧発生部から入力される基準電圧を選択
し、該選択した基準電圧を基に外部からの電源電圧を降
圧して内部電源電圧を生成し出力する内部電源降圧部
と、外部から入力されるクロック信号から内部クロック
信号を生成して出力する内部クロック信号生成部と、該
内部クロック信号生成部で生成された内部クロック信号
の周波数を判定する周波数判定部とを備え、上記内部電
源降圧部は、周波数判定部で判定された周波数が高いほ
ど大きい基準電圧を選択し、内部電源電圧の低下を補償
するものである。
【００１６】本第７の発明に係る半導体集積回路は、第
６の発明において、上記内部電源降圧部は、内部クロッ
ク信号の周波数に応じて基準電圧発生部からの基準電圧
を選択する基準電圧選択部と、出力した内部電源電圧と
基準電圧選択部で選択された基準電圧とが入力される差
動増幅回路部と、差動増幅回路部の出力電圧に応じて電
流供給能力を変える出力回路部とを備え、上記基準電圧
選択部は、内部クロック信号の周波数が高いほど大きい
基準電圧を選択するものである。
６の発明において、上記内部電源降圧部は、内部クロッ
ク信号の周波数に応じて基準電圧発生部からの基準電圧
を選択する基準電圧選択部と、出力した内部電源電圧と
基準電圧選択部で選択された基準電圧とが入力される差
動増幅回路部と、差動増幅回路部の出力電圧に応じて電
流供給能力を変える出力回路部とを備え、上記基準電圧
選択部は、内部クロック信号の周波数が高いほど大きい
基準電圧を選択するものである。
【００１７】本第８の発明に係る半導体集積回路は、所
定の基準電圧を基に外部からの電源電圧を降圧して内部
電源電圧を生成し出力する内部電源降圧部と、外部から
入力されるクロック信号から内部クロック信号を生成し
て出力する内部クロック信号生成部と、該内部クロック
信号生成部で生成された内部クロック信号の周波数を判
定する周波数判定部とを備え、上記内部電源降圧部は、
周波数判定部で判定された周波数が高いほど出力電流供
給能力を増加させるものである。
定の基準電圧を基に外部からの電源電圧を降圧して内部
電源電圧を生成し出力する内部電源降圧部と、外部から
入力されるクロック信号から内部クロック信号を生成し
て出力する内部クロック信号生成部と、該内部クロック
信号生成部で生成された内部クロック信号の周波数を判
定する周波数判定部とを備え、上記内部電源降圧部は、
周波数判定部で判定された周波数が高いほど出力電流供
給能力を増加させるものである。
【００１８】本第９の発明に係る半導体集積回路は、第
８の発明において、上記内部電源降圧部は、出力した内
部電源電圧と所定の基準電圧とが入力される差動増幅回
路部と、内部クロック信号の周波数に応じて電流供給能
力を変える出力回路部とを備え、該出力回路部は、内部
クロック信号の周波数が高いほど電流供給能力を増加さ
せるものである。
８の発明において、上記内部電源降圧部は、出力した内
部電源電圧と所定の基準電圧とが入力される差動増幅回
路部と、内部クロック信号の周波数に応じて電流供給能
力を変える出力回路部とを備え、該出力回路部は、内部
クロック信号の周波数が高いほど電流供給能力を増加さ
せるものである。
【００１９】本第１０の発明に係る半導体集積回路は、
第１から第９の発明において、半導体基板のバイアス電
圧を生成して出力し、半導体基板に基板電圧を印加する
基板電圧発生部を更に備え、該基板電圧発生部は、周波
数判定部で判定された周波数が高いほど、基板電圧の上
昇に対する応答性をよくし、基板電圧の上昇を検出する
速度を速くするものである。
第１から第９の発明において、半導体基板のバイアス電
圧を生成して出力し、半導体基板に基板電圧を印加する
基板電圧発生部を更に備え、該基板電圧発生部は、周波
数判定部で判定された周波数が高いほど、基板電圧の上
昇に対する応答性をよくし、基板電圧の上昇を検出する
速度を速くするものである。
【００２０】本第１１の発明に係る半導体集積回路は、
第１から第１０の発明において、外部からの電源電圧を
昇圧して昇圧電圧を生成し出力する昇圧電圧発生部を更
に備え、該昇圧電圧発生部は、周波数判定部で判定され
た周波数が高いほど、昇圧電圧の低下に対する応答性を
よくし、昇圧電圧の低下を検出する速度を速くするもの
である。
第１から第１０の発明において、外部からの電源電圧を
昇圧して昇圧電圧を生成し出力する昇圧電圧発生部を更
に備え、該昇圧電圧発生部は、周波数判定部で判定され
た周波数が高いほど、昇圧電圧の低下に対する応答性を
よくし、昇圧電圧の低下を検出する速度を速くするもの
である。
【００２１】本第１２の発明に係る半導体集積回路は、
半導体基板のバイアス電圧を生成して出力し、半導体基
板に基板電圧を印加する基板電圧発生部と、外部から入
力されるクロック信号から内部クロック信号を生成して
出力する内部クロック信号生成部と、該内部クロック信
号生成部で生成された内部クロック信号の周波数を判定
する周波数判定部とを備え、上記基板電圧発生部は、周
波数判定部で判定された周波数が高いほど、基板電圧の
上昇に対する応答性をよくし、基板電圧の上昇を検出す
る速度を速くするものである。
半導体基板のバイアス電圧を生成して出力し、半導体基
板に基板電圧を印加する基板電圧発生部と、外部から入
力されるクロック信号から内部クロック信号を生成して
出力する内部クロック信号生成部と、該内部クロック信
号生成部で生成された内部クロック信号の周波数を判定
する周波数判定部とを備え、上記基板電圧発生部は、周
波数判定部で判定された周波数が高いほど、基板電圧の
上昇に対する応答性をよくし、基板電圧の上昇を検出す
る速度を速くするものである。
【００２２】本第１３の発明に係る半導体集積回路は、
第１２の発明において、上記基板電圧発生部は、基板電
圧を低下させるチャージポンプ回路部と、出力した基板
電圧の検出を行い、基板電圧が所定値以上になるとチャ
ージポンプ回路部を作動させる基板電圧検出部とを備
え、上記基板電圧検出部は、内部クロック信号の周波数
が高いほど、基板電圧の上昇に対する応答性をよくし、
基板電圧が所定値以上になったことを検出する速度を速
くするものである。
第１２の発明において、上記基板電圧発生部は、基板電
圧を低下させるチャージポンプ回路部と、出力した基板
電圧の検出を行い、基板電圧が所定値以上になるとチャ
ージポンプ回路部を作動させる基板電圧検出部とを備
え、上記基板電圧検出部は、内部クロック信号の周波数
が高いほど、基板電圧の上昇に対する応答性をよくし、
基板電圧が所定値以上になったことを検出する速度を速
くするものである。
【００２３】本第１４の発明に係る半導体集積回路は、
外部からの電源電圧を昇圧して昇圧電圧を生成し出力す
る昇圧電圧発生部と、外部から入力されるクロック信号
から内部クロック信号を生成して出力する内部クロック
信号生成部と、該内部クロック信号生成部で生成された
内部クロック信号の周波数を判定する周波数判定部とを
備え、上記昇圧電圧発生部は、周波数判定部で判定され
た周波数が高いほど、昇圧電圧の低下に対する応答性を
よくし、昇圧電圧の低下を検出する速度を速くするもの
である。
外部からの電源電圧を昇圧して昇圧電圧を生成し出力す
る昇圧電圧発生部と、外部から入力されるクロック信号
から内部クロック信号を生成して出力する内部クロック
信号生成部と、該内部クロック信号生成部で生成された
内部クロック信号の周波数を判定する周波数判定部とを
備え、上記昇圧電圧発生部は、周波数判定部で判定され
た周波数が高いほど、昇圧電圧の低下に対する応答性を
よくし、昇圧電圧の低下を検出する速度を速くするもの
である。
【００２４】本第１５の発明に係る半導体集積回路は、
第１４の発明において、上記昇圧電圧発生部は、昇圧電
圧を上昇させるチャージポンプ回路部と、出力した昇圧
電圧の検出を行い、昇圧電圧が所定値以下になるとチャ
ージポンプ回路部を作動させる昇圧電圧検出部とを備
え、上記昇圧電圧検出部は、内部クロック信号の周波数
が高いほど、昇圧電圧の低下に対する応答性をよくし、
昇圧電圧が所定値以下になったことを検出する速度を速
くするものである。
第１４の発明において、上記昇圧電圧発生部は、昇圧電
圧を上昇させるチャージポンプ回路部と、出力した昇圧
電圧の検出を行い、昇圧電圧が所定値以下になるとチャ
ージポンプ回路部を作動させる昇圧電圧検出部とを備
え、上記昇圧電圧検出部は、内部クロック信号の周波数
が高いほど、昇圧電圧の低下に対する応答性をよくし、
昇圧電圧が所定値以下になったことを検出する速度を速
くするものである。
【００２５】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した概略のブロック図であり、
６４Ｍbit×８のシンクロナスＤＲＡＭを例にして示し
ている。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した概略のブロック図であり、
６４Ｍbit×８のシンクロナスＤＲＡＭを例にして示し
ている。
【００２６】図１において、シンクロナスＤＲＡＭ（以
下、ＳＤＲＡＭと呼ぶ）１は、内部電源降圧回路２、基
板電圧発生回路３、昇圧電圧発生回路４、及び基準電圧
Ｖrefを生成して出力する基準電圧発生回路５を有する
内部電源回路１０を備えている。更に、ＳＤＲＡＭ１
は、アドレスバッファ回路１１と、制御信号バッファ回
路１２と、クロックバッファ回路１３と、４つのメモリ
アレイバンク１４，１５，１６，１７と、データの入出
力を行う入出力バッファ回路１８と、モードレジスタ回
路１９を有し各メモリアレイバンク１４〜１７及び入出
力バッファ回路１８の制御を行う制御回路２０とを備
え、更に、クロック周波数を検出する周波数検出回路２
１を備えている。なお、内部電源降圧回路２及び基準電
圧発生回路５は内部電源降圧部をなし、クロックバッフ
ァ回路１３は内部クロック信号生成部をなし、周波数検
出回路２１は周波数判定部をなす。
下、ＳＤＲＡＭと呼ぶ）１は、内部電源降圧回路２、基
板電圧発生回路３、昇圧電圧発生回路４、及び基準電圧
Ｖrefを生成して出力する基準電圧発生回路５を有する
内部電源回路１０を備えている。更に、ＳＤＲＡＭ１
は、アドレスバッファ回路１１と、制御信号バッファ回
路１２と、クロックバッファ回路１３と、４つのメモリ
アレイバンク１４，１５，１６，１７と、データの入出
力を行う入出力バッファ回路１８と、モードレジスタ回
路１９を有し各メモリアレイバンク１４〜１７及び入出
力バッファ回路１８の制御を行う制御回路２０とを備
え、更に、クロック周波数を検出する周波数検出回路２
１を備えている。なお、内部電源降圧回路２及び基準電
圧発生回路５は内部電源降圧部をなし、クロックバッフ
ァ回路１３は内部クロック信号生成部をなし、周波数検
出回路２１は周波数判定部をなす。
【００２７】内部電源回路１０は、外部から電源が供給
される電源端子Ｖccに接続され、基準電圧発生回路５は
内部電源降圧回路２に接続され、内部電源降圧回路２
は、ＳＤＲＡＭ１の各内部回路に接続されるがその接続
は省略する。また、基板電圧発生回路３は、ＳＤＲＡＭ
１が形成された半導体基板に接続されるがその接続は省
略する。昇圧電圧発生回路４は、メモリアレイバンク１
４〜１７にそれぞれ接続されている。
される電源端子Ｖccに接続され、基準電圧発生回路５は
内部電源降圧回路２に接続され、内部電源降圧回路２
は、ＳＤＲＡＭ１の各内部回路に接続されるがその接続
は省略する。また、基板電圧発生回路３は、ＳＤＲＡＭ
１が形成された半導体基板に接続されるがその接続は省
略する。昇圧電圧発生回路４は、メモリアレイバンク１
４〜１７にそれぞれ接続されている。
【００２８】アドレスバッファ回路１１には、外部から
のアドレス信号が入力されるＡ0〜Ａ11端子、並びに外
部からバンクセレクト信号が入力されるＢＡ0及びＢＡ1
端子がそれぞれ接続され、アドレスバッファ回路１１は
制御回路２０に接続されている。また、制御信号バッフ
ァ回路１２には、チップセレクト信号が入力される／Ｃ
Ｓ端子、ロウアドレスストローブ信号が入力される／Ｒ
ＡＳ端子、カラムアドレスストローブ信号が入力される
／ＣＡＳ端子、ライトイネーブル信号が入力される／Ｗ
Ｅ端子、及び入出力マスク信号が入力されるＤＱＭ端子
がそれぞれ接続され、制御信号バッファ回路１２は制御
回路２０に接続されている。
のアドレス信号が入力されるＡ0〜Ａ11端子、並びに外
部からバンクセレクト信号が入力されるＢＡ0及びＢＡ1
端子がそれぞれ接続され、アドレスバッファ回路１１は
制御回路２０に接続されている。また、制御信号バッフ
ァ回路１２には、チップセレクト信号が入力される／Ｃ
Ｓ端子、ロウアドレスストローブ信号が入力される／Ｒ
ＡＳ端子、カラムアドレスストローブ信号が入力される
／ＣＡＳ端子、ライトイネーブル信号が入力される／Ｗ
Ｅ端子、及び入出力マスク信号が入力されるＤＱＭ端子
がそれぞれ接続され、制御信号バッファ回路１２は制御
回路２０に接続されている。
【００２９】クロックバッファ回路１３には、外部から
クロック信号が入力されるＣＬＫ端子、及び外部から入
力されるクロックイネーブル信号が入力されるＣＫＥ端
子がそれぞれ接続され、クロックバッファ回路１３は、
アドレスバッファ回路１１、制御信号バッファ回路１
２、入出力バッファ回路１８、制御回路２０及び周波数
検出回路２１にそれぞれ接続されている。また、周波数
検出回路２１は、内部電源降圧回路２に接続され、制御
回路２０は、各メモリアレイバンク１４〜１７にそれぞ
れ接続され、更に、入出力バッファ回路１８に接続され
ている。入出力バッファ回路１８には、データの入出力
が行われるデータ入出力端子ＤＱ0〜ＤＱ7がそれぞれ接
続されている。
クロック信号が入力されるＣＬＫ端子、及び外部から入
力されるクロックイネーブル信号が入力されるＣＫＥ端
子がそれぞれ接続され、クロックバッファ回路１３は、
アドレスバッファ回路１１、制御信号バッファ回路１
２、入出力バッファ回路１８、制御回路２０及び周波数
検出回路２１にそれぞれ接続されている。また、周波数
検出回路２１は、内部電源降圧回路２に接続され、制御
回路２０は、各メモリアレイバンク１４〜１７にそれぞ
れ接続され、更に、入出力バッファ回路１８に接続され
ている。入出力バッファ回路１８には、データの入出力
が行われるデータ入出力端子ＤＱ0〜ＤＱ7がそれぞれ接
続されている。
【００３０】内部電源降圧回路２は、電源端子Ｖccから
供給される外部からの電源電圧を降圧して内部電源電圧
int.Ｖccを生成し、ＳＤＲＡＭ１の各内部回路に供給す
るものであり、基準電圧発生回路５から入力される基準
電圧Ｖrefによって、内部電源電圧int.Ｖccの電圧値が
決まる。すなわち、内部電源降圧回路２は、基準電圧発
生回路５から入力された基準電圧Ｖrefになるように、
内部電源電圧int.Ｖccの電圧値を制御して出力する。基
板電圧発生回路３は、半導体基板のバイアス電圧を生成
して出力し、半導体基板に負の基板電圧Ｖbbを印加する
ものである。昇圧電圧発生回路４は、電源端子Ｖccから
供給される外部からの電源電圧を昇圧して昇圧電圧Ｖpp
を生成し、各メモリアレイバンク１４〜１７にそれぞれ
供給する。
供給される外部からの電源電圧を降圧して内部電源電圧
int.Ｖccを生成し、ＳＤＲＡＭ１の各内部回路に供給す
るものであり、基準電圧発生回路５から入力される基準
電圧Ｖrefによって、内部電源電圧int.Ｖccの電圧値が
決まる。すなわち、内部電源降圧回路２は、基準電圧発
生回路５から入力された基準電圧Ｖrefになるように、
内部電源電圧int.Ｖccの電圧値を制御して出力する。基
板電圧発生回路３は、半導体基板のバイアス電圧を生成
して出力し、半導体基板に負の基板電圧Ｖbbを印加する
ものである。昇圧電圧発生回路４は、電源端子Ｖccから
供給される外部からの電源電圧を昇圧して昇圧電圧Ｖpp
を生成し、各メモリアレイバンク１４〜１７にそれぞれ
供給する。
【００３１】クロックバッファ回路１３は、外部から入
力されるクロック信号より内部クロック信号INTCLKを生
成して出力するものであり、アドレスバッファ回路１
１、制御信号バッファ回路１２、入出力バッファ回路１
８及び制御回路２０は、クロックバッファ回路１３から
入力される内部クロック信号INTCLKを基にして動作す
る。制御回路２０は、アドレス信号入力端子から入力さ
れるアドレス信号からバースト長の判定を行うときに、
モードレジスタ回路１９を使用する。周波数検出回路２
１は、クロックバッファ回路１３から出力された内部ク
ロック信号INTCLKの周波数の検出を行い、検出した周波
数が所定値を超えたか又は所定値以下であるかを示す信
号を内部電源降圧回路２に出力する。
力されるクロック信号より内部クロック信号INTCLKを生
成して出力するものであり、アドレスバッファ回路１
１、制御信号バッファ回路１２、入出力バッファ回路１
８及び制御回路２０は、クロックバッファ回路１３から
入力される内部クロック信号INTCLKを基にして動作す
る。制御回路２０は、アドレス信号入力端子から入力さ
れるアドレス信号からバースト長の判定を行うときに、
モードレジスタ回路１９を使用する。周波数検出回路２
１は、クロックバッファ回路１３から出力された内部ク
ロック信号INTCLKの周波数の検出を行い、検出した周波
数が所定値を超えたか又は所定値以下であるかを示す信
号を内部電源降圧回路２に出力する。
【００３２】図２は、周波数検出回路２１の回路例を示
した図である。図２において、周波数検出回路２１は、
Ｔフリップフロップ３１、遅延回路３２，３３，３４、
ＮＯＲ回路３５，３６、インバータ回路３７〜４３及び
トランスミッションゲート４４で形成されている。ま
た、遅延回路３２は、ｎ（ｎは自然数）個のＮＡＮＤ回
路ＮＡ1〜ＮＡn及びｎ個のインバータ回路ＩＮＶ1〜Ｉ
ＮＶnで形成されている。
した図である。図２において、周波数検出回路２１は、
Ｔフリップフロップ３１、遅延回路３２，３３，３４、
ＮＯＲ回路３５，３６、インバータ回路３７〜４３及び
トランスミッションゲート４４で形成されている。ま
た、遅延回路３２は、ｎ（ｎは自然数）個のＮＡＮＤ回
路ＮＡ1〜ＮＡn及びｎ個のインバータ回路ＩＮＶ1〜Ｉ
ＮＶnで形成されている。
【００３３】遅延回路３２において、ＮＡＮＤ回路ＮＡ
1の出力は、インバータ回路ＩＮＶ1の入力に接続され、
インバータ回路ＩＮＶ1の出力はＮＡＮＤ回路ＮＡ2の一
方の入力に接続されている。同様にして、ＮＡＮＤ回路
ＮＡ2の出力は、インバータ回路ＩＮＶ2の入力に接続さ
れ、インバータ回路ＩＮＶ2の出力は、ＮＡＮＤ回路Ｎ
Ａ3の一方の入力に接続されている。同様にしてｎ個の
ＮＡＮＤ回路とｎ個のインバータ回路が接続されてお
り、ＮＡＮＤ回路ＮＡ1の一方の入力は、Ｔフリップフ
ロップ３１の非反転出力Ｑに接続され、該接続部をａと
する。また、ｎ番目のインバータ回路ＩＮＶnの出力
は、トランスミッションゲート４４の入力に接続され、
該接続部をｂとする。
1の出力は、インバータ回路ＩＮＶ1の入力に接続され、
インバータ回路ＩＮＶ1の出力はＮＡＮＤ回路ＮＡ2の一
方の入力に接続されている。同様にして、ＮＡＮＤ回路
ＮＡ2の出力は、インバータ回路ＩＮＶ2の入力に接続さ
れ、インバータ回路ＩＮＶ2の出力は、ＮＡＮＤ回路Ｎ
Ａ3の一方の入力に接続されている。同様にしてｎ個の
ＮＡＮＤ回路とｎ個のインバータ回路が接続されてお
り、ＮＡＮＤ回路ＮＡ1の一方の入力は、Ｔフリップフ
ロップ３１の非反転出力Ｑに接続され、該接続部をａと
する。また、ｎ番目のインバータ回路ＩＮＶnの出力
は、トランスミッションゲート４４の入力に接続され、
該接続部をｂとする。
【００３４】一方、遅延回路３３の出力はインバータ回
路３７の入力に接続され、インバータ回路３７の出力は
ＮＯＲ回路３５の一方の入力に接続されている。遅延回
路３３の入力及びＮＯＲ回路３５の他方の入力はそれぞ
れ接続部ａに接続されている。同様に、遅延回路３４の
出力は、インバータ回路３８の入力に接続され、インバ
ータ回路３８の出力はＮＯＲ回路３６の一方の入力に接
続されている。遅延回路３４の入力及びＮＯＲ回路３６
の他方の入力はそれぞれＮＯＲ回路３５の出力に接続さ
れ、該接続部をｃとする。また、ＮＯＲ回路３６の出力
は、インバータ回路３９の入力に接続され、該接続部を
ｄとする。インバータ回路３９の出力には、ＮＡＮＤ回
路ＮＡ1〜ＮＡnの各他方の入力が接続されている。
路３７の入力に接続され、インバータ回路３７の出力は
ＮＯＲ回路３５の一方の入力に接続されている。遅延回
路３３の入力及びＮＯＲ回路３５の他方の入力はそれぞ
れ接続部ａに接続されている。同様に、遅延回路３４の
出力は、インバータ回路３８の入力に接続され、インバ
ータ回路３８の出力はＮＯＲ回路３６の一方の入力に接
続されている。遅延回路３４の入力及びＮＯＲ回路３６
の他方の入力はそれぞれＮＯＲ回路３５の出力に接続さ
れ、該接続部をｃとする。また、ＮＯＲ回路３６の出力
は、インバータ回路３９の入力に接続され、該接続部を
ｄとする。インバータ回路３９の出力には、ＮＡＮＤ回
路ＮＡ1〜ＮＡnの各他方の入力が接続されている。
【００３５】また、接続部ｃには、トランスミッション
ゲート４４を形成するｎチャネル型ＭＯＳトランジスタ
のゲート、及びインバータ回路４０の入力がそれぞれ接
続され、インバータ回路４０の出力は、トランスミッシ
ョンゲート４４を形成するｐチャネル型ＭＯＳトランジ
スタのゲートに接続されている。インバータ回路４１及
び４２は、互いの入力と出力とを接続してラッチ回路４
５を形成しており、ラッチ回路４５の入力は、トランス
ミッションゲート４４の出力に接続され、ラッチ回路４
５の出力は、内部電源降圧回路２に接続され非反転出力
信号CLKHが出力されると共に、インバータ回路４３を介
して内部電源降圧回路２に接続され非反転出力信号CLKH
の反転信号である反転出力信号/CLKHが出力される。
ゲート４４を形成するｎチャネル型ＭＯＳトランジスタ
のゲート、及びインバータ回路４０の入力がそれぞれ接
続され、インバータ回路４０の出力は、トランスミッシ
ョンゲート４４を形成するｐチャネル型ＭＯＳトランジ
スタのゲートに接続されている。インバータ回路４１及
び４２は、互いの入力と出力とを接続してラッチ回路４
５を形成しており、ラッチ回路４５の入力は、トランス
ミッションゲート４４の出力に接続され、ラッチ回路４
５の出力は、内部電源降圧回路２に接続され非反転出力
信号CLKHが出力されると共に、インバータ回路４３を介
して内部電源降圧回路２に接続され非反転出力信号CLKH
の反転信号である反転出力信号/CLKHが出力される。
【００３６】遅延回路３３、ＮＯＲ回路３５及びインバ
ータ回路３７は、単安定マルチバイブレータ４６を形成
しており、同様に、遅延回路３４、ＮＯＲ回路３６及び
インバータ回路３８は、単安定マルチバイブレータ４７
を形成している。Ｔフリップフロップ３１の入力Ｔは、
クロックバッファ回路１３に接続されて内部クロック信
号INTCLKが入力され、Ｔフリップフロップ３１は、入力
された内部クロック信号INTCLKの立ち上り時に出力信号
の信号レベルを反転させる回路である。
ータ回路３７は、単安定マルチバイブレータ４６を形成
しており、同様に、遅延回路３４、ＮＯＲ回路３６及び
インバータ回路３８は、単安定マルチバイブレータ４７
を形成している。Ｔフリップフロップ３１の入力Ｔは、
クロックバッファ回路１３に接続されて内部クロック信
号INTCLKが入力され、Ｔフリップフロップ３１は、入力
された内部クロック信号INTCLKの立ち上り時に出力信号
の信号レベルを反転させる回路である。
【００３７】図３は、図２で示した周波数検出回路２１
の動作例を示したタイミングチャートであり、図３を用
いて、図２の周波数検出回路２１の動作例を説明する。
図３において、遅延回路３２による遅延時間をτ0と
し、内部クロック信号INTCLKの周期をτとする。内部ク
ロック信号INTCLKが立ち上がって接続部ａが「Ｈ」レベ
ルになり、時間τ経過後には、接続部ａは「Ｌ」レベル
になる。接続部ａが「Ｈ」レベルから「Ｌ」レベルに立
ち下がったことにより、接続部ｃにはワンショットパル
ス信号が発生する。
の動作例を示したタイミングチャートであり、図３を用
いて、図２の周波数検出回路２１の動作例を説明する。
図３において、遅延回路３２による遅延時間をτ0と
し、内部クロック信号INTCLKの周期をτとする。内部ク
ロック信号INTCLKが立ち上がって接続部ａが「Ｈ」レベ
ルになり、時間τ経過後には、接続部ａは「Ｌ」レベル
になる。接続部ａが「Ｈ」レベルから「Ｌ」レベルに立
ち下がったことにより、接続部ｃにはワンショットパル
ス信号が発生する。
【００３８】ここで、τ＜τ0であるとすると、接続部
ａの「Ｈ」レベルが接続部ｂに伝わる前に、接続部ｃに
「Ｈ」レベルのワンショットパルス信号が発生し、トラ
ンスミッションゲート４４はオンして導通状態になった
後、オフして非導通状態になる。このため、ラッチ回路
４５の入力は「Ｌ」レベルになって、周波数検出回路２
１からの非反転出力信号CLKHは「Ｈ」レベルになり、反
転出力信号/CLKHは「Ｌ」レベルになる。一方、τ≧τ0
である場合、接続部ａの「Ｈ」レベルが接続部ｂに伝わ
ってから、接続部ｃに「Ｈ」レベルのワンショットパル
ス信号が発生し、トランスミッションゲート４４はオン
して導通状態になった後、オフして非導通状態になる。
このため、ラッチ回路４５の入力は「Ｈ」レベルになっ
て、周波数検出回路２１からの非反転出力信号CLKHは
「Ｌ」レベルになり、反転出力信号/CLKHは「Ｈ」レベ
ルになる。
ａの「Ｈ」レベルが接続部ｂに伝わる前に、接続部ｃに
「Ｈ」レベルのワンショットパルス信号が発生し、トラ
ンスミッションゲート４４はオンして導通状態になった
後、オフして非導通状態になる。このため、ラッチ回路
４５の入力は「Ｌ」レベルになって、周波数検出回路２
１からの非反転出力信号CLKHは「Ｈ」レベルになり、反
転出力信号/CLKHは「Ｌ」レベルになる。一方、τ≧τ0
である場合、接続部ａの「Ｈ」レベルが接続部ｂに伝わ
ってから、接続部ｃに「Ｈ」レベルのワンショットパル
ス信号が発生し、トランスミッションゲート４４はオン
して導通状態になった後、オフして非導通状態になる。
このため、ラッチ回路４５の入力は「Ｈ」レベルになっ
て、周波数検出回路２１からの非反転出力信号CLKHは
「Ｌ」レベルになり、反転出力信号/CLKHは「Ｈ」レベ
ルになる。
【００３９】すなわち、周波数検出回路２１は、クロッ
クバッファ回路１３から入力される内部クロック信号IN
TCLKの周波数が、所定の周波数以下の場合、「Ｌ」レベ
ルの非反転出力信号CLKH及び「Ｈ」レベルの反転出力信
号/CLKHを出力し、所定の周波数を超えた場合、「Ｈ」
レベルの非反転出力信号CLKH及び「Ｌ」レベルの反転出
力信号/CLKHを出力する。なお、単安定マルチバイブレ
ータ４７は、単安定マルチバイブレータ４６によって出
力されたワンショットパルス信号によってトランスミッ
ションゲート４４が開閉した後、遅延回路３２に残って
いるパルス信号をリセットするための信号を出力する。
クバッファ回路１３から入力される内部クロック信号IN
TCLKの周波数が、所定の周波数以下の場合、「Ｌ」レベ
ルの非反転出力信号CLKH及び「Ｈ」レベルの反転出力信
号/CLKHを出力し、所定の周波数を超えた場合、「Ｈ」
レベルの非反転出力信号CLKH及び「Ｌ」レベルの反転出
力信号/CLKHを出力する。なお、単安定マルチバイブレ
ータ４７は、単安定マルチバイブレータ４６によって出
力されたワンショットパルス信号によってトランスミッ
ションゲート４４が開閉した後、遅延回路３２に残って
いるパルス信号をリセットするための信号を出力する。
【００４０】図４は、内部電源降圧回路２の回路例を示
した図である。図４において、内部電源降圧回路２は、
２つのｐチャネル型ＭＯＳトランジスタ５１及び５２、
並びに２つのｎチャネル型ＭＯＳトランジスタ５３及び
５４で形成された差動増幅回路５５と、２つのｎチャネ
ル型ＭＯＳトランジスタ５６及び５７で形成され、差動
増幅回路５５のゲインの制御を行うゲイン制御回路５８
と、出力回路を形成するｐチャネル型ＭＯＳトランジス
タ５９とからなる。なお、差動増幅回路５５は差動増幅
回路部をなし、ゲイン制御回路５８はゲイン制御部をな
し、ｐチャネル型ＭＯＳトランジスタ５９は出力回路部
をなす。
した図である。図４において、内部電源降圧回路２は、
２つのｐチャネル型ＭＯＳトランジスタ５１及び５２、
並びに２つのｎチャネル型ＭＯＳトランジスタ５３及び
５４で形成された差動増幅回路５５と、２つのｎチャネ
ル型ＭＯＳトランジスタ５６及び５７で形成され、差動
増幅回路５５のゲインの制御を行うゲイン制御回路５８
と、出力回路を形成するｐチャネル型ＭＯＳトランジス
タ５９とからなる。なお、差動増幅回路５５は差動増幅
回路部をなし、ゲイン制御回路５８はゲイン制御部をな
し、ｐチャネル型ＭＯＳトランジスタ５９は出力回路部
をなす。
【００４１】差動増幅回路５５において、ｐチャネル型
ＭＯＳトランジスタ５１及び５２の各ゲートは接続さ
れ、該接続部はｐチャネル型ＭＯＳトランジスタ５１の
ドレインに接続されている。また、ｐチャネル型ＭＯＳ
トランジスタ５１及び５２の各ソースはそれぞれ電源端
子Ｖccに接続されている。更に、ｐチャネル型ＭＯＳト
ランジスタ５１のドレインはｎチャネル型ＭＯＳトラン
ジスタ５３のドレインに接続され、ｐチャネル型ＭＯＳ
トランジスタ５２のドレインはｎチャネル型ＭＯＳトラ
ンジスタ５４のドレインに接続され、該接続部にはｐチ
ャネル型ＭＯＳトランジスタ５９のゲートが接続されて
いる。
ＭＯＳトランジスタ５１及び５２の各ゲートは接続さ
れ、該接続部はｐチャネル型ＭＯＳトランジスタ５１の
ドレインに接続されている。また、ｐチャネル型ＭＯＳ
トランジスタ５１及び５２の各ソースはそれぞれ電源端
子Ｖccに接続されている。更に、ｐチャネル型ＭＯＳト
ランジスタ５１のドレインはｎチャネル型ＭＯＳトラン
ジスタ５３のドレインに接続され、ｐチャネル型ＭＯＳ
トランジスタ５２のドレインはｎチャネル型ＭＯＳトラ
ンジスタ５４のドレインに接続され、該接続部にはｐチ
ャネル型ＭＯＳトランジスタ５９のゲートが接続されて
いる。
【００４２】ｎチャネル型ＭＯＳトランジスタ５３のゲ
ートには、内部電源降圧回路２から出力される内部電源
電圧int.Ｖccが入力され、ｎチャネル型ＭＯＳトランジ
スタ５４のゲートは基準電圧発生回路５に接続され、基
準電圧Ｖrefが入力される。ｎチャネル型ＭＯＳトラン
ジスタ５３及び５４の各ソースは接続され、該接続部
は、ゲイン制御回路５８における、ｎチャネル型ＭＯＳ
トランジスタ５６及び５７の各ドレインの接続部に接続
されている。
ートには、内部電源降圧回路２から出力される内部電源
電圧int.Ｖccが入力され、ｎチャネル型ＭＯＳトランジ
スタ５４のゲートは基準電圧発生回路５に接続され、基
準電圧Ｖrefが入力される。ｎチャネル型ＭＯＳトラン
ジスタ５３及び５４の各ソースは接続され、該接続部
は、ゲイン制御回路５８における、ｎチャネル型ＭＯＳ
トランジスタ５６及び５７の各ドレインの接続部に接続
されている。
【００４３】ｎチャネル型ＭＯＳトランジスタ５６及び
５７の各ソースは接続されて接地されている。ｎチャネ
ル型ＭＯＳトランジスタ５６及び５７の各ゲートは、そ
れぞれ周波数検出回路２１に接続され、ｎチャネル型Ｍ
ＯＳトランジスタ５６のゲートは、周波数検出回路２１
のラッチ回路４５の出力に接続されて非反転出力信号CL
KHが入力され、ｎチャネル型ＭＯＳトランジスタ５７の
ゲートは、周波数検出回路２１のインバータ回路４３の
出力に接続されて反転出力信号/CLKHが入力される。ま
た、ｐチャネル型ＭＯＳトランジスタ５９のソースは、
電源端子Ｖccに接続され、ｐチャネル型ＭＯＳトランジ
スタ５９のドレインは、内部電源降圧回路２の出力をな
し、ｐチャネル型ＭＯＳトランジスタ５９のドレインか
ら内部電源電圧int.Ｖccが出力される。
５７の各ソースは接続されて接地されている。ｎチャネ
ル型ＭＯＳトランジスタ５６及び５７の各ゲートは、そ
れぞれ周波数検出回路２１に接続され、ｎチャネル型Ｍ
ＯＳトランジスタ５６のゲートは、周波数検出回路２１
のラッチ回路４５の出力に接続されて非反転出力信号CL
KHが入力され、ｎチャネル型ＭＯＳトランジスタ５７の
ゲートは、周波数検出回路２１のインバータ回路４３の
出力に接続されて反転出力信号/CLKHが入力される。ま
た、ｐチャネル型ＭＯＳトランジスタ５９のソースは、
電源端子Ｖccに接続され、ｐチャネル型ＭＯＳトランジ
スタ５９のドレインは、内部電源降圧回路２の出力をな
し、ｐチャネル型ＭＯＳトランジスタ５９のドレインか
ら内部電源電圧int.Ｖccが出力される。
【００４４】上記のような構成において、ゲイン制御回
路５８を形成するｎチャネル型ＭＯＳトランジスタ５６
及び５７は、ゲートのサイズが異なったものに形成され
ており、ｎチャネル型ＭＯＳトランジスタ５６は、ｎチ
ャネル型ＭＯＳトランジスタ５７よりも大きな電流が流
れるように形成されている。すなわち、ｎチャネル型Ｍ
ＯＳトランジスタ５７は、ｎチャネル型ＭＯＳトランジ
スタ５６よりもゲート幅を狭く形成されているか、又は
ゲート長を長く形成されている。
路５８を形成するｎチャネル型ＭＯＳトランジスタ５６
及び５７は、ゲートのサイズが異なったものに形成され
ており、ｎチャネル型ＭＯＳトランジスタ５６は、ｎチ
ャネル型ＭＯＳトランジスタ５７よりも大きな電流が流
れるように形成されている。すなわち、ｎチャネル型Ｍ
ＯＳトランジスタ５７は、ｎチャネル型ＭＯＳトランジ
スタ５６よりもゲート幅を狭く形成されているか、又は
ゲート長を長く形成されている。
【００４５】このようにすることにより、内部クロック
信号INTCLKの周波数が所定値以下のときは、周波数検出
回路２１からの非反転出力信号CLKHは「Ｌ」レベルにな
ると共に、周波数検出回路２１からの反転出力信号/CLK
Hは「Ｈ」レベルになり、ｎチャネル型ＭＯＳトランジ
スタ５６がオフすると共にｎチャネル型ＭＯＳトランジ
スタ５７がオンし、ｎチャネル型ＭＯＳトランジスタ５
７にドレイン電流ｉd57が流れる。次に、内部クロック
信号INTCLKの周波数が所定値を超えたときは、周波数検
出回路２１からの非反転出力信号CLKHは「Ｈ」レベルに
なると共に、周波数検出回路２１からの反転出力信号/C
LKHは「Ｌ」レベルになり、ｎチャネル型ＭＯＳトラン
ジスタ５６がオンすると共にｎチャネル型ＭＯＳトラン
ジスタ５７がオフし、ｎチャネル型ＭＯＳトランジスタ
５６にドレイン電流ｉd56が流れる。
信号INTCLKの周波数が所定値以下のときは、周波数検出
回路２１からの非反転出力信号CLKHは「Ｌ」レベルにな
ると共に、周波数検出回路２１からの反転出力信号/CLK
Hは「Ｈ」レベルになり、ｎチャネル型ＭＯＳトランジ
スタ５６がオフすると共にｎチャネル型ＭＯＳトランジ
スタ５７がオンし、ｎチャネル型ＭＯＳトランジスタ５
７にドレイン電流ｉd57が流れる。次に、内部クロック
信号INTCLKの周波数が所定値を超えたときは、周波数検
出回路２１からの非反転出力信号CLKHは「Ｈ」レベルに
なると共に、周波数検出回路２１からの反転出力信号/C
LKHは「Ｌ」レベルになり、ｎチャネル型ＭＯＳトラン
ジスタ５６がオンすると共にｎチャネル型ＭＯＳトラン
ジスタ５７がオフし、ｎチャネル型ＭＯＳトランジスタ
５６にドレイン電流ｉd56が流れる。
【００４６】ここで、ｎチャネル型ＭＯＳトランジスタ
５６は、ｎチャネル型ＭＯＳトランジスタ５７よりも大
きな電流が流れるように形成されていることから、ｉd5
6＞ｉd57となる。すなわち、ｎチャネル型ＭＯＳトラン
ジスタ５７がオンしたときよりも、ｎチャネル型ＭＯＳ
トランジスタ５６がオンしたときの方が差動増幅回路５
５に流れる電流が大きくなる。
５６は、ｎチャネル型ＭＯＳトランジスタ５７よりも大
きな電流が流れるように形成されていることから、ｉd5
6＞ｉd57となる。すなわち、ｎチャネル型ＭＯＳトラン
ジスタ５７がオンしたときよりも、ｎチャネル型ＭＯＳ
トランジスタ５６がオンしたときの方が差動増幅回路５
５に流れる電流が大きくなる。
【００４７】差動増幅回路５５に流れる電流が大きいほ
ど、差動増幅回路５５のゲインが大きくなって応答性が
よくなり、内部電源電圧int.Ｖccの低下に対してｐチャ
ネル型ＭＯＳトランジスタ５９のゲート電圧を短時間で
低下させることができる。また、ｐチャネル型ＭＯＳト
ランジスタ５９はゲート電圧が低くなると流れる電流が
大きくなる。これらのことから、内部クロック信号INTC
LKの周波数が所定値以下のときよりも所定値を超えたと
きの方が、内部電源電圧int.Ｖccの低下に対して短時間
で多くの電流を供給することができ、内部電源電圧int.
Ｖccの低下を防ぐことができる。
ど、差動増幅回路５５のゲインが大きくなって応答性が
よくなり、内部電源電圧int.Ｖccの低下に対してｐチャ
ネル型ＭＯＳトランジスタ５９のゲート電圧を短時間で
低下させることができる。また、ｐチャネル型ＭＯＳト
ランジスタ５９はゲート電圧が低くなると流れる電流が
大きくなる。これらのことから、内部クロック信号INTC
LKの周波数が所定値以下のときよりも所定値を超えたと
きの方が、内部電源電圧int.Ｖccの低下に対して短時間
で多くの電流を供給することができ、内部電源電圧int.
Ｖccの低下を防ぐことができる。
【００４８】一方、図５では、ｎチャネル型ＭＯＳトラ
ンジスタ５７のゲートを周波数検出回路２１のインバー
タ回路４３の出力に接続して反転出力信号/CLKHが入力
されるようにしたが、実施の形態１における変形例とし
て、図５で示すように、ｎチャネル型ＭＯＳトランジス
タ５７のゲートを、反転出力信号/CLKHが入力されるよ
うに接続せず、電源端子Ｖccに接続する等して常時
「Ｈ」レベルになるようにし、ｎチャネル型ＭＯＳトラ
ンジスタ５７を常時オンさせるようにしてもよい。
ンジスタ５７のゲートを周波数検出回路２１のインバー
タ回路４３の出力に接続して反転出力信号/CLKHが入力
されるようにしたが、実施の形態１における変形例とし
て、図５で示すように、ｎチャネル型ＭＯＳトランジス
タ５７のゲートを、反転出力信号/CLKHが入力されるよ
うに接続せず、電源端子Ｖccに接続する等して常時
「Ｈ」レベルになるようにし、ｎチャネル型ＭＯＳトラ
ンジスタ５７を常時オンさせるようにしてもよい。
【００４９】このようにすることにより、内部クロック
信号INTCLKの周波数が所定値以下のときは、ｎチャネル
型ＭＯＳトランジスタ５７のみがオンし、内部クロック
信号INTCLKの周波数が所定値を超えたときは、ｎチャネ
ル型ＭＯＳトランジスタ５６及び５７がオンする。この
ことから、内部クロック信号INTCLKの周波数が所定値以
下のときよりも所定値を超えたときの方が、差動増幅回
路５５に流れる電流が大きくなることから、図４で示し
た場合と同様の効果を得ることができる。
信号INTCLKの周波数が所定値以下のときは、ｎチャネル
型ＭＯＳトランジスタ５７のみがオンし、内部クロック
信号INTCLKの周波数が所定値を超えたときは、ｎチャネ
ル型ＭＯＳトランジスタ５６及び５７がオンする。この
ことから、内部クロック信号INTCLKの周波数が所定値以
下のときよりも所定値を超えたときの方が、差動増幅回
路５５に流れる電流が大きくなることから、図４で示し
た場合と同様の効果を得ることができる。
【００５０】このように、本発明の実施の形態１におけ
る半導体集積回路は、内部電源降圧回路２の差動増幅回
路５５において、内部クロック信号INTCLKの周波数に応
じてゲインを変えて応答性を変えるようにした。すなわ
ち、内部電源降圧回路２において、内部クロック信号IN
TCLKの周波数が所定値を超えたときは、所定値以下のと
きよりも差動増幅回路５５のゲインが大きくなるように
して応答性を良くした。このことから、内部電源降圧回
路２は、内部クロック信号INTCLKの周波数が所定値を超
えたときにおいて、内部電源電圧int.Ｖccの低下に対し
て短時間で多くの電流を供給することができるため、内
部クロック信号INTCLKの周波数が高い場合に起きる内部
電源電圧int.Ｖccの低下を防ぐことができる。更に、周
波数が低いときには、差動増幅回路５５で消費される電
流を削減することができ、ＳＤＲＡＭにおける消費電流
の低下を図ることができる。
る半導体集積回路は、内部電源降圧回路２の差動増幅回
路５５において、内部クロック信号INTCLKの周波数に応
じてゲインを変えて応答性を変えるようにした。すなわ
ち、内部電源降圧回路２において、内部クロック信号IN
TCLKの周波数が所定値を超えたときは、所定値以下のと
きよりも差動増幅回路５５のゲインが大きくなるように
して応答性を良くした。このことから、内部電源降圧回
路２は、内部クロック信号INTCLKの周波数が所定値を超
えたときにおいて、内部電源電圧int.Ｖccの低下に対し
て短時間で多くの電流を供給することができるため、内
部クロック信号INTCLKの周波数が高い場合に起きる内部
電源電圧int.Ｖccの低下を防ぐことができる。更に、周
波数が低いときには、差動増幅回路５５で消費される電
流を削減することができ、ＳＤＲＡＭにおける消費電流
の低下を図ることができる。
【００５１】実施の形態２．上記実施の形態１において
は、ゲイン制御回路５８を２つのｎチャネル型ＭＯＳト
ランジスタ５６及び５７で形成し、該２つのｎチャネル
型ＭＯＳトランジスタ５６及び５７を用いて、内部クロ
ック信号INTCLKの周波数が高いときと、低いときとで、
差動増幅回路５５に流れる電流を変えることにより、差
動増幅回路５５のゲインを変えて応答性を変えるように
したが、差動増幅回路５５に流れる電流を１つのｎチャ
ネル型ＭＯＳトランジスタで制御するようにしてもよ
く、このようにしたものを本発明の実施の形態２とす
る。
は、ゲイン制御回路５８を２つのｎチャネル型ＭＯＳト
ランジスタ５６及び５７で形成し、該２つのｎチャネル
型ＭＯＳトランジスタ５６及び５７を用いて、内部クロ
ック信号INTCLKの周波数が高いときと、低いときとで、
差動増幅回路５５に流れる電流を変えることにより、差
動増幅回路５５のゲインを変えて応答性を変えるように
したが、差動増幅回路５５に流れる電流を１つのｎチャ
ネル型ＭＯＳトランジスタで制御するようにしてもよ
く、このようにしたものを本発明の実施の形態２とす
る。
【００５２】図６は、本発明の実施の形態２における半
導体集積回路の例を示した概略のブロック図であり、６
４Ｍbit×８のＳＤＲＡＭを例にして示している。な
お、図６において、図１と同じものは同じ符号で示して
おり、ここではその説明を省略すると共に、図１との相
違点のみ説明する。
導体集積回路の例を示した概略のブロック図であり、６
４Ｍbit×８のＳＤＲＡＭを例にして示している。な
お、図６において、図１と同じものは同じ符号で示して
おり、ここではその説明を省略すると共に、図１との相
違点のみ説明する。
【００５３】図６における図１との相違点は、図１の内
部電源降圧回路２における回路構成を変えることによっ
て内部電源降圧回路６１とすると共に、第１電圧発生回
路６２及び第２電圧発生回路６３を追加したことにあ
り、図１の内部電源回路１０が、内部電源降圧回路６
１、基板電圧発生回路３、昇圧電圧発生回路４、基準電
圧発生回路５、第１電圧発生回路６２及び第２電圧発生
回路６３を有することから、図１の内部電源回路１０を
内部電源回路６４とし、これらに伴って、図１のＳＤＲ
ＡＭ１をＳＤＲＡＭ６５としたことにある。内部電源降
圧回路６１は内部電源降圧部をなす。
部電源降圧回路２における回路構成を変えることによっ
て内部電源降圧回路６１とすると共に、第１電圧発生回
路６２及び第２電圧発生回路６３を追加したことにあ
り、図１の内部電源回路１０が、内部電源降圧回路６
１、基板電圧発生回路３、昇圧電圧発生回路４、基準電
圧発生回路５、第１電圧発生回路６２及び第２電圧発生
回路６３を有することから、図１の内部電源回路１０を
内部電源回路６４とし、これらに伴って、図１のＳＤＲ
ＡＭ１をＳＤＲＡＭ６５としたことにある。内部電源降
圧回路６１は内部電源降圧部をなす。
【００５４】図６において、ＳＤＲＡＭ６５は、内部電
源降圧回路６１、基板電圧発生回路３、昇圧電圧発生回
路４、基準電圧発生回路５、所定の電圧ＶaLを生成して
出力する第１電圧発生回路６２、及び所定の電圧ＶaHを
生成して出力する第２電圧発生回路６３を有する内部電
源回路６４を備えている。更に、ＳＤＲＡＭ６５は、ア
ドレスバッファ回路１１と、制御信号バッファ回路１２
と、クロックバッファ回路１３と、４つのメモリアレイ
バンク１４〜１７と、データの入出力を行う入出力バッ
ファ回路１８と、モードレジスタ回路１９を有し各メモ
リアレイバンク１４〜１７及び入出力バッファ回路１８
の制御を行う制御回路２０と、周波数検出回路２１とを
備えている。
源降圧回路６１、基板電圧発生回路３、昇圧電圧発生回
路４、基準電圧発生回路５、所定の電圧ＶaLを生成して
出力する第１電圧発生回路６２、及び所定の電圧ＶaHを
生成して出力する第２電圧発生回路６３を有する内部電
源回路６４を備えている。更に、ＳＤＲＡＭ６５は、ア
ドレスバッファ回路１１と、制御信号バッファ回路１２
と、クロックバッファ回路１３と、４つのメモリアレイ
バンク１４〜１７と、データの入出力を行う入出力バッ
ファ回路１８と、モードレジスタ回路１９を有し各メモ
リアレイバンク１４〜１７及び入出力バッファ回路１８
の制御を行う制御回路２０と、周波数検出回路２１とを
備えている。
【００５５】内部電源回路６４は、外部から電源が供給
される電源端子Ｖccに接続され、基準電圧発生回路５、
第１電圧発生回路６２及び第２電圧発生回路６３はそれ
ぞれ内部電源降圧回路６１に接続され、内部電源降圧回
路６１は、ＳＤＲＡＭ６５の各内部回路に接続されるが
その接続は省略する。また、周波数検出回路２１は、内
部電源降圧回路６１に接続されている。
される電源端子Ｖccに接続され、基準電圧発生回路５、
第１電圧発生回路６２及び第２電圧発生回路６３はそれ
ぞれ内部電源降圧回路６１に接続され、内部電源降圧回
路６１は、ＳＤＲＡＭ６５の各内部回路に接続されるが
その接続は省略する。また、周波数検出回路２１は、内
部電源降圧回路６１に接続されている。
【００５６】内部電源降圧回路６１は、電源端子Ｖccか
ら供給される外部からの電源電圧を降圧して内部電源電
圧int.Ｖccを生成し、ＳＤＲＡＭ６５の各内部回路に供
給するものであり、基準電圧発生回路５から入力される
基準電圧Ｖrefによって、内部電源電圧int.Ｖccの電圧
値が決まる。すなわち、内部電源降圧回路６１は、基準
電圧発生回路５から入力された基準電圧Ｖrefになるよ
うに、内部電源電圧int.Ｖccの電圧値を制御して出力す
る。内部電源降圧回路６１は、周波数検出回路２１から
出力される信号に応じて電流供給能力を切り換える。
ら供給される外部からの電源電圧を降圧して内部電源電
圧int.Ｖccを生成し、ＳＤＲＡＭ６５の各内部回路に供
給するものであり、基準電圧発生回路５から入力される
基準電圧Ｖrefによって、内部電源電圧int.Ｖccの電圧
値が決まる。すなわち、内部電源降圧回路６１は、基準
電圧発生回路５から入力された基準電圧Ｖrefになるよ
うに、内部電源電圧int.Ｖccの電圧値を制御して出力す
る。内部電源降圧回路６１は、周波数検出回路２１から
出力される信号に応じて電流供給能力を切り換える。
【００５７】図７は、内部電源降圧回路６１の回路例を
示した図である。なお、図７において、図４と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、図４との相違点を説明する。図７における図４
との相違点は、ゲイン制御回路５８を、ｎチャネル型Ｍ
ＯＳトランジスタ７１、２つのトランスミッションゲー
ト７２及び７３で形成したことから、図４のゲイン制御
回路５８をゲイン制御回路７４としたことにある。な
お、ゲイン制御回路７４、第１電圧発生回路６２及び第
２電圧発生回路６３はゲイン制御部をなし、トランスミ
ッションゲート７２及び７３は、ゲート電圧制御回路を
なす。
示した図である。なお、図７において、図４と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、図４との相違点を説明する。図７における図４
との相違点は、ゲイン制御回路５８を、ｎチャネル型Ｍ
ＯＳトランジスタ７１、２つのトランスミッションゲー
ト７２及び７３で形成したことから、図４のゲイン制御
回路５８をゲイン制御回路７４としたことにある。な
お、ゲイン制御回路７４、第１電圧発生回路６２及び第
２電圧発生回路６３はゲイン制御部をなし、トランスミ
ッションゲート７２及び７３は、ゲート電圧制御回路を
なす。
【００５８】図７において、内部電源降圧回路６１は、
差動増幅回路５５と、ｎチャネル型ＭＯＳトランジスタ
７１、トランスミッションゲート７２及び７３で形成さ
れ、差動増幅回路５５のゲインの制御を行うゲイン制御
回路７４と、出力回路を形成するｐチャネル型ＭＯＳト
ランジスタ５９とからなる。ｎチャネル型ＭＯＳトラン
ジスタ５３及び５４の各ソースは接続され、該接続部は
ｎチャネル型ＭＯＳトランジスタ７１のドレインに接続
され、ｎチャネル型ＭＯＳトランジスタ７１のソースは
接地されている。ｎチャネル型ＭＯＳトランジスタ７１
のゲートは、トランスミッションゲート７２及び７３の
各出力がそれぞれ接続され、トランスミッションゲート
７２の入力は第１電圧発生回路６２に接続され、トラン
スミッションゲート７３の入力は第２電圧発生回路６３
に接続されている。
差動増幅回路５５と、ｎチャネル型ＭＯＳトランジスタ
７１、トランスミッションゲート７２及び７３で形成さ
れ、差動増幅回路５５のゲインの制御を行うゲイン制御
回路７４と、出力回路を形成するｐチャネル型ＭＯＳト
ランジスタ５９とからなる。ｎチャネル型ＭＯＳトラン
ジスタ５３及び５４の各ソースは接続され、該接続部は
ｎチャネル型ＭＯＳトランジスタ７１のドレインに接続
され、ｎチャネル型ＭＯＳトランジスタ７１のソースは
接地されている。ｎチャネル型ＭＯＳトランジスタ７１
のゲートは、トランスミッションゲート７２及び７３の
各出力がそれぞれ接続され、トランスミッションゲート
７２の入力は第１電圧発生回路６２に接続され、トラン
スミッションゲート７３の入力は第２電圧発生回路６３
に接続されている。
【００５９】トランスミッションゲート７２を形成する
ｐチャネル型ＭＯＳトランジスタのゲート、及びトラン
スミッションゲート７３を形成するｎチャネル型ＭＯＳ
トランジスタのゲートは、周波数検出回路２１における
ラッチ回路４５の出力にそれぞれ接続されて非反転出力
信号CLKHがそれぞれ入力され、トランスミッションゲー
ト７２を形成するｎチャネル型ＭＯＳトランジスタのゲ
ート、及びトランスミッションゲート７３を形成するｐ
チャネル型ＭＯＳトランジスタのゲートは、周波数検出
回路２１におけるインバータ回路４３の出力にそれぞれ
接続されて反転出力信号/CLKHがそれぞれ入力される。
ｐチャネル型ＭＯＳトランジスタのゲート、及びトラン
スミッションゲート７３を形成するｎチャネル型ＭＯＳ
トランジスタのゲートは、周波数検出回路２１における
ラッチ回路４５の出力にそれぞれ接続されて非反転出力
信号CLKHがそれぞれ入力され、トランスミッションゲー
ト７２を形成するｎチャネル型ＭＯＳトランジスタのゲ
ート、及びトランスミッションゲート７３を形成するｐ
チャネル型ＭＯＳトランジスタのゲートは、周波数検出
回路２１におけるインバータ回路４３の出力にそれぞれ
接続されて反転出力信号/CLKHがそれぞれ入力される。
【００６０】上記のような構成において、トランスミッ
ションゲート７２の入力には、第１電圧発生回路６２か
ら入力された所定の電圧ＶaLが入力され、トランスミッ
ションゲート７３の入力には、第２電圧発生回路６３か
ら入力された所定の電圧ＶaHが入力される。所定の電圧
ＶaLとＶaHは、ＶaH＞ＶaLという関係にある。内部クロ
ック信号INTCLKの周波数が所定値以下の場合、非反転出
力信号CLKHは「Ｌ」レベルであると共に反転出力信号/C
LKHは「Ｈ」レベルである。このことから、トランスミ
ッションゲート７２はオンして導通状態になり、トラン
スミッションゲート７３はオフして非導通状態になる。
このため、ｎチャネル型ＭＯＳトランジスタ７１のゲー
トには所定の電圧ＶaLが入力される。
ションゲート７２の入力には、第１電圧発生回路６２か
ら入力された所定の電圧ＶaLが入力され、トランスミッ
ションゲート７３の入力には、第２電圧発生回路６３か
ら入力された所定の電圧ＶaHが入力される。所定の電圧
ＶaLとＶaHは、ＶaH＞ＶaLという関係にある。内部クロ
ック信号INTCLKの周波数が所定値以下の場合、非反転出
力信号CLKHは「Ｌ」レベルであると共に反転出力信号/C
LKHは「Ｈ」レベルである。このことから、トランスミ
ッションゲート７２はオンして導通状態になり、トラン
スミッションゲート７３はオフして非導通状態になる。
このため、ｎチャネル型ＭＯＳトランジスタ７１のゲー
トには所定の電圧ＶaLが入力される。
【００６１】一方、内部クロック信号INTCLKの周波数が
所定値を超えた場合、非反転出力信号CLKHは「Ｈ」レベ
ルであると共に反転出力信号/CLKHは「Ｌ」レベルであ
る。このことから、トランスミッションゲート７２はオ
フして非導通状態になり、トランスミッションゲート７
３はオンして導通状態になる。このため、ｎチャネル型
ＭＯＳトランジスタ７１のゲートには所定の電圧ＶaHが
入力される。上記のようにＶaH＞ＶaLという関係から、
内部クロック信号INTCLKの周波数が所定値以下のときよ
りも所定値を超えたときの方が、ｎチャネル型ＭＯＳト
ランジスタ７１のゲートに入力される電圧が高く、すな
わち、ｎチャネル型ＭＯＳトランジスタ７１のドレイン
電流が大きくなり、差動増幅回路５５に流れる電流が大
きくなる。
所定値を超えた場合、非反転出力信号CLKHは「Ｈ」レベ
ルであると共に反転出力信号/CLKHは「Ｌ」レベルであ
る。このことから、トランスミッションゲート７２はオ
フして非導通状態になり、トランスミッションゲート７
３はオンして導通状態になる。このため、ｎチャネル型
ＭＯＳトランジスタ７１のゲートには所定の電圧ＶaHが
入力される。上記のようにＶaH＞ＶaLという関係から、
内部クロック信号INTCLKの周波数が所定値以下のときよ
りも所定値を超えたときの方が、ｎチャネル型ＭＯＳト
ランジスタ７１のゲートに入力される電圧が高く、すな
わち、ｎチャネル型ＭＯＳトランジスタ７１のドレイン
電流が大きくなり、差動増幅回路５５に流れる電流が大
きくなる。
【００６２】差動増幅回路５５に流れる電流が大きいほ
ど、差動増幅回路５５のゲインが大きくなって応答性が
よくなり、内部電源電圧int.Ｖccの低下に対してｐチャ
ネル型ＭＯＳトランジスタ５９のゲート電圧を短時間で
低下させることができる。また、ｐチャネル型ＭＯＳト
ランジスタ５９は、ゲート電圧が低くなると流れる電流
が大きくなる。これらのことから、内部クロック信号IN
TCLKの周波数が所定値以下のときよりも所定値を超えた
ときの方が、内部電源電圧int.Ｖccの低下に対して短時
間で多くの電流を供給することができ、内部電源電圧in
t.Ｖccの低下を防ぐことができる。
ど、差動増幅回路５５のゲインが大きくなって応答性が
よくなり、内部電源電圧int.Ｖccの低下に対してｐチャ
ネル型ＭＯＳトランジスタ５９のゲート電圧を短時間で
低下させることができる。また、ｐチャネル型ＭＯＳト
ランジスタ５９は、ゲート電圧が低くなると流れる電流
が大きくなる。これらのことから、内部クロック信号IN
TCLKの周波数が所定値以下のときよりも所定値を超えた
ときの方が、内部電源電圧int.Ｖccの低下に対して短時
間で多くの電流を供給することができ、内部電源電圧in
t.Ｖccの低下を防ぐことができる。
【００６３】このように、本発明の実施の形態２におけ
る半導体集積回路は、内部電源降圧回路６１の差動増幅
回路５５において、内部クロック信号INTCLKの周波数に
応じてゲインを変えて応答性を変えるようにした。すな
わち、内部電源降圧回路６１において、内部クロック信
号INTCLKの周波数が所定値を超えたときは、所定値以下
のときよりも差動増幅回路５５のゲインが大きくなるよ
うにして応答性を良くした。このことから、内部電源降
圧回路６１は、内部クロック信号INTCLKの周波数が所定
値を超えたときにおいて、内部電源電圧int.Ｖccの低下
に対して短時間で多くの電流を供給することができるた
め、内部クロック信号INTCLKの周波数が高い場合に起き
る内部電源電圧int.Ｖccの低下を防ぐことができる。更
に、内部クロック信号INTCLKの周波数が低いときには、
差動増幅回路５５で消費される電流を削減することがで
き、ＳＤＲＡＭにおける消費電流の低下を図ることがで
きる。
る半導体集積回路は、内部電源降圧回路６１の差動増幅
回路５５において、内部クロック信号INTCLKの周波数に
応じてゲインを変えて応答性を変えるようにした。すな
わち、内部電源降圧回路６１において、内部クロック信
号INTCLKの周波数が所定値を超えたときは、所定値以下
のときよりも差動増幅回路５５のゲインが大きくなるよ
うにして応答性を良くした。このことから、内部電源降
圧回路６１は、内部クロック信号INTCLKの周波数が所定
値を超えたときにおいて、内部電源電圧int.Ｖccの低下
に対して短時間で多くの電流を供給することができるた
め、内部クロック信号INTCLKの周波数が高い場合に起き
る内部電源電圧int.Ｖccの低下を防ぐことができる。更
に、内部クロック信号INTCLKの周波数が低いときには、
差動増幅回路５５で消費される電流を削減することがで
き、ＳＤＲＡＭにおける消費電流の低下を図ることがで
きる。
【００６４】実施の形態３．実施の形態１及び２におい
ては、差動増幅回路５５に流れる電流を変えることによ
り、差動増幅回路５５のゲインを変えて応答性を変える
ようにしたが、差動増幅回路５５のｎチャネル型ＭＯＳ
トランジスタ５４のゲートに入力されるゲート電圧、す
なわち基準電圧を、内部クロック信号INTCLKの周波数が
所定値以下のときと所定値を超えたときとで変えること
により、内部クロック信号INTCLKの周波数が高い場合に
起きる内部電源電圧int.Ｖccの低下を補償するようにし
てもよく、このようにしたものを本発明の実施の形態３
とする。
ては、差動増幅回路５５に流れる電流を変えることによ
り、差動増幅回路５５のゲインを変えて応答性を変える
ようにしたが、差動増幅回路５５のｎチャネル型ＭＯＳ
トランジスタ５４のゲートに入力されるゲート電圧、す
なわち基準電圧を、内部クロック信号INTCLKの周波数が
所定値以下のときと所定値を超えたときとで変えること
により、内部クロック信号INTCLKの周波数が高い場合に
起きる内部電源電圧int.Ｖccの低下を補償するようにし
てもよく、このようにしたものを本発明の実施の形態３
とする。
【００６５】図８は、本発明の実施の形態３における半
導体集積回路の例を示した概略のブロック図であり、６
４Ｍbit×８のＳＤＲＡＭを例にして示している。な
お、図８において、図１と同じものは同じ符号で示して
おり、ここではその説明を省略すると共に、図１との相
違点のみ説明する。
導体集積回路の例を示した概略のブロック図であり、６
４Ｍbit×８のＳＤＲＡＭを例にして示している。な
お、図８において、図１と同じものは同じ符号で示して
おり、ここではその説明を省略すると共に、図１との相
違点のみ説明する。
【００６６】図８における図１との相違点は、図１の基
準電圧発生回路５を廃止し、図１の内部電源降圧回路２
における回路構成を変えることによって内部電源降圧回
路８１とすると共に、第１基準電圧発生回路８２及び第
２基準電圧発生回路８３を追加したことにあり、図１の
内部電源回路１０が、内部電源降圧回路８１、基板電圧
発生回路３、昇圧電圧発生回路４、第１基準電圧発生回
路８２及び第２基準電圧発生回路８３を有することか
ら、図１の内部電源回路１０を内部電源回路８４とし、
これらに伴って、図１のＳＤＲＡＭ１をＳＤＲＡＭ８５
としたことにある。なお、内部電源降圧回路８１は内部
電源降圧部をなし、第１基準電圧発生回路８２及び第２
基準電圧発生回路８３は基準電圧発生部をなす。
準電圧発生回路５を廃止し、図１の内部電源降圧回路２
における回路構成を変えることによって内部電源降圧回
路８１とすると共に、第１基準電圧発生回路８２及び第
２基準電圧発生回路８３を追加したことにあり、図１の
内部電源回路１０が、内部電源降圧回路８１、基板電圧
発生回路３、昇圧電圧発生回路４、第１基準電圧発生回
路８２及び第２基準電圧発生回路８３を有することか
ら、図１の内部電源回路１０を内部電源回路８４とし、
これらに伴って、図１のＳＤＲＡＭ１をＳＤＲＡＭ８５
としたことにある。なお、内部電源降圧回路８１は内部
電源降圧部をなし、第１基準電圧発生回路８２及び第２
基準電圧発生回路８３は基準電圧発生部をなす。
【００６７】図８において、ＳＤＲＡＭ８５は、内部電
源降圧回路８１、基板電圧発生回路３、昇圧電圧発生回
路４、基準電圧ＶrLを生成して出力する第１基準電圧発
生回路８２、及び基準電圧ＶrHを生成して出力する第２
基準電圧発生回路８３を有する内部電源回路８４を備え
ている。更に、ＳＤＲＡＭ８５は、アドレスバッファ回
路１１と、制御信号バッファ回路１２と、クロックバッ
ファ回路１３と、４つのメモリアレイバンク１４〜１７
と、データの入出力を行う入出力バッファ回路１８と、
モードレジスタ回路１９を有し各メモリアレイバンク１
４〜１７及び入出力バッファ回路１８の制御を行う制御
回路２０と、周波数検出回路２１とを備えている。
源降圧回路８１、基板電圧発生回路３、昇圧電圧発生回
路４、基準電圧ＶrLを生成して出力する第１基準電圧発
生回路８２、及び基準電圧ＶrHを生成して出力する第２
基準電圧発生回路８３を有する内部電源回路８４を備え
ている。更に、ＳＤＲＡＭ８５は、アドレスバッファ回
路１１と、制御信号バッファ回路１２と、クロックバッ
ファ回路１３と、４つのメモリアレイバンク１４〜１７
と、データの入出力を行う入出力バッファ回路１８と、
モードレジスタ回路１９を有し各メモリアレイバンク１
４〜１７及び入出力バッファ回路１８の制御を行う制御
回路２０と、周波数検出回路２１とを備えている。
【００６８】内部電源回路８４は、外部から電源が供給
される電源端子Ｖccに接続され、第１基準電圧発生回路
８２及び第２基準電圧発生回路８３はそれぞれ内部電源
降圧回路８１に接続され、内部電源降圧回路８１は、Ｓ
ＤＲＡＭ８５の各内部回路に接続されるがその接続は省
略する。また、周波数検出回路２１は、内部電源降圧回
路８１に接続されている。
される電源端子Ｖccに接続され、第１基準電圧発生回路
８２及び第２基準電圧発生回路８３はそれぞれ内部電源
降圧回路８１に接続され、内部電源降圧回路８１は、Ｓ
ＤＲＡＭ８５の各内部回路に接続されるがその接続は省
略する。また、周波数検出回路２１は、内部電源降圧回
路８１に接続されている。
【００６９】内部電源降圧回路８１は、電源端子Ｖccか
ら供給される外部からの電源電圧を降圧して内部電源電
圧int.Ｖccを生成し、ＳＤＲＡＭ８５の各内部回路に供
給するものであり、第１基準電圧発生回路８２から入力
される基準電圧ＶrL又は第２基準電圧発生回路８３から
入力される基準電圧ＶrHによって、内部電源電圧int.Ｖ
ccの電圧値が決まる。すなわち、内部電源降圧回路８１
は、第１基準電圧発生回路８２から入力された基準電圧
ＶrL、又は第２基準電圧発生回路８３から入力された基
準電圧ＶrHになるように、内部電源電圧int.Ｖccの電圧
値を制御して出力する。内部電源降圧回路８１は、周波
数検出回路２１から出力される内部クロック信号INTCLK
の周波数を示す信号に応じて基準電圧ＶrL及びＶrHの切
り換えを行う。
ら供給される外部からの電源電圧を降圧して内部電源電
圧int.Ｖccを生成し、ＳＤＲＡＭ８５の各内部回路に供
給するものであり、第１基準電圧発生回路８２から入力
される基準電圧ＶrL又は第２基準電圧発生回路８３から
入力される基準電圧ＶrHによって、内部電源電圧int.Ｖ
ccの電圧値が決まる。すなわち、内部電源降圧回路８１
は、第１基準電圧発生回路８２から入力された基準電圧
ＶrL、又は第２基準電圧発生回路８３から入力された基
準電圧ＶrHになるように、内部電源電圧int.Ｖccの電圧
値を制御して出力する。内部電源降圧回路８１は、周波
数検出回路２１から出力される内部クロック信号INTCLK
の周波数を示す信号に応じて基準電圧ＶrL及びＶrHの切
り換えを行う。
【００７０】図９は、内部電源降圧回路８１の回路例を
示した図である。なお、図９において、図４と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、図４との相違点を説明する。図９における図４
との相違点は、図４のゲイン制御回路５８を廃止し、図
４の差動増幅回路５５に定電流源９１を追加したことか
ら、図４の差動増幅回路５５を差動増幅回路９２とし、
トランスミッションゲート９３及び９４からなる基準電
圧切換回路９５を追加したことにある。なお、差動増幅
回路９２は差動増幅回路部をなし、基準電圧切換回路９
５は基準電圧選択部をなす。
示した図である。なお、図９において、図４と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、図４との相違点を説明する。図９における図４
との相違点は、図４のゲイン制御回路５８を廃止し、図
４の差動増幅回路５５に定電流源９１を追加したことか
ら、図４の差動増幅回路５５を差動増幅回路９２とし、
トランスミッションゲート９３及び９４からなる基準電
圧切換回路９５を追加したことにある。なお、差動増幅
回路９２は差動増幅回路部をなし、基準電圧切換回路９
５は基準電圧選択部をなす。
【００７１】図９において、内部電源降圧回路８１は、
差動増幅回路９２と、基準電圧切換回路９５と、出力回
路を形成するｐチャネル型ＭＯＳトランジスタ５９とか
らなる。差動増幅回路９２は、２つのｐチャネル型ＭＯ
Ｓトランジスタ５１，５２、２つのｎチャネル型ＭＯＳ
トランジスタ５３，５４及び定電流源９１で形成され、
ｎチャネル型ＭＯＳトランジスタ５３及び５４の各ソー
スの接続部と接地との間に、定電流源９１が接続されて
いる。また、基準電圧切換回路９５は、トランスミッシ
ョンゲート９３及び９４で形成されており、トランスミ
ッションゲート９３及び９４の各出力は、ｎチャネル型
ＭＯＳトランジスタ５４のゲートに接続されている。更
に、トランスミッションゲート９３の入力は第１基準電
圧発生回路８２に接続され、トランスミッションゲート
９４の入力は第２基準電圧発生回路８３に接続されてい
る。
差動増幅回路９２と、基準電圧切換回路９５と、出力回
路を形成するｐチャネル型ＭＯＳトランジスタ５９とか
らなる。差動増幅回路９２は、２つのｐチャネル型ＭＯ
Ｓトランジスタ５１，５２、２つのｎチャネル型ＭＯＳ
トランジスタ５３，５４及び定電流源９１で形成され、
ｎチャネル型ＭＯＳトランジスタ５３及び５４の各ソー
スの接続部と接地との間に、定電流源９１が接続されて
いる。また、基準電圧切換回路９５は、トランスミッシ
ョンゲート９３及び９４で形成されており、トランスミ
ッションゲート９３及び９４の各出力は、ｎチャネル型
ＭＯＳトランジスタ５４のゲートに接続されている。更
に、トランスミッションゲート９３の入力は第１基準電
圧発生回路８２に接続され、トランスミッションゲート
９４の入力は第２基準電圧発生回路８３に接続されてい
る。
【００７２】トランスミッションゲート９３を形成する
ｐチャネル型ＭＯＳトランジスタのゲート、及びトラン
スミッションゲート９４を形成するｎチャネル型ＭＯＳ
トランジスタのゲートは、周波数検出回路２１における
ラッチ回路４５の出力にそれぞれ接続されて非反転出力
信号CLKHがそれぞれ入力され、トランスミッションゲー
ト９３を形成するｎチャネル型ＭＯＳトランジスタのゲ
ート、及びトランスミッションゲート９４を形成するｐ
チャネル型ＭＯＳトランジスタのゲートは、周波数検出
回路２１におけるインバータ回路４３の出力にそれぞれ
接続されて反転出力信号/CLKHがそれぞれ入力される。
ｐチャネル型ＭＯＳトランジスタのゲート、及びトラン
スミッションゲート９４を形成するｎチャネル型ＭＯＳ
トランジスタのゲートは、周波数検出回路２１における
ラッチ回路４５の出力にそれぞれ接続されて非反転出力
信号CLKHがそれぞれ入力され、トランスミッションゲー
ト９３を形成するｎチャネル型ＭＯＳトランジスタのゲ
ート、及びトランスミッションゲート９４を形成するｐ
チャネル型ＭＯＳトランジスタのゲートは、周波数検出
回路２１におけるインバータ回路４３の出力にそれぞれ
接続されて反転出力信号/CLKHがそれぞれ入力される。
【００７３】上記のような構成において、トランスミッ
ションゲート９３の入力には、第１基準電圧発生回路８
２から入力された基準電圧ＶrLが入力され、トランスミ
ッションゲート９４の入力には、第２基準電圧発生回路
８３から入力された基準電圧ＶrHが入力される。基準電
圧ＶrLとＶrHは、ＶrH＞ＶrLという関係にある。内部ク
ロック信号INTCLKの周波数が所定値以下の場合、非反転
出力信号CLKHは「Ｌ」レベルであると共に反転出力信号
/CLKHは「Ｈ」レベルである。このことから、トランス
ミッションゲート９３はオンして導通状態になり、トラ
ンスミッションゲート９４はオフして非導通状態にな
る。このため、ｎチャネル型ＭＯＳトランジスタ５４の
ゲートには基準電圧ＶrLが入力される。
ションゲート９３の入力には、第１基準電圧発生回路８
２から入力された基準電圧ＶrLが入力され、トランスミ
ッションゲート９４の入力には、第２基準電圧発生回路
８３から入力された基準電圧ＶrHが入力される。基準電
圧ＶrLとＶrHは、ＶrH＞ＶrLという関係にある。内部ク
ロック信号INTCLKの周波数が所定値以下の場合、非反転
出力信号CLKHは「Ｌ」レベルであると共に反転出力信号
/CLKHは「Ｈ」レベルである。このことから、トランス
ミッションゲート９３はオンして導通状態になり、トラ
ンスミッションゲート９４はオフして非導通状態にな
る。このため、ｎチャネル型ＭＯＳトランジスタ５４の
ゲートには基準電圧ＶrLが入力される。
【００７４】一方、内部クロック信号INTCLKの周波数が
所定値を超えた場合、非反転出力信号CLKHは「Ｈ」レベ
ルであると共に反転出力信号/CLKHは「Ｌ」レベルであ
る。このことから、トランスミッションゲート９３はオ
フして非導通状態になり、トランスミッションゲート９
４はオンして導通状態になる。このため、ｎチャネル型
ＭＯＳトランジスタ５４のゲートには基準電圧ＶrHが入
力される。上記のようにＶrH＞ＶrLという関係から、内
部クロック信号INTCLKの周波数が所定値以下のときより
も所定値を超えたときの方が、ｎチャネル型ＭＯＳトラ
ンジスタ５４のゲートに入力される電圧が高く、すなわ
ち、差動増幅回路９２の基準電圧が高くなることから、
内部電源降圧回路８１から出力される内部電源電圧int.
Ｖccが高くなり、内部クロック信号INTCLKの周波数が高
いときにおきる内部電源電圧int.Ｖccの低下を補償する
ことができる。
所定値を超えた場合、非反転出力信号CLKHは「Ｈ」レベ
ルであると共に反転出力信号/CLKHは「Ｌ」レベルであ
る。このことから、トランスミッションゲート９３はオ
フして非導通状態になり、トランスミッションゲート９
４はオンして導通状態になる。このため、ｎチャネル型
ＭＯＳトランジスタ５４のゲートには基準電圧ＶrHが入
力される。上記のようにＶrH＞ＶrLという関係から、内
部クロック信号INTCLKの周波数が所定値以下のときより
も所定値を超えたときの方が、ｎチャネル型ＭＯＳトラ
ンジスタ５４のゲートに入力される電圧が高く、すなわ
ち、差動増幅回路９２の基準電圧が高くなることから、
内部電源降圧回路８１から出力される内部電源電圧int.
Ｖccが高くなり、内部クロック信号INTCLKの周波数が高
いときにおきる内部電源電圧int.Ｖccの低下を補償する
ことができる。
【００７５】このように、本発明の実施の形態３におけ
る半導体集積回路は、内部クロック信号INTCLKの周波数
に応じて内部電源降圧回路８１から出力される内部電源
電圧int.Ｖccの電圧を変えることができる。すなわち、
内部クロック信号INTCLKの周波数が所定値以下のときよ
りも所定値を超えたときにおける、内部電源降圧回路８
１から出力される内部電源電圧int.Ｖccの電圧を高くし
て、内部クロック信号INTCLKの周波数が高いときに起き
る内部電源電圧int.Ｖccの低下を補償するようにした。
このため、内部クロック信号INTCLKの周波数が高い場合
に起きる内部電源電圧int.Ｖccの低下を防ぐことができ
る。
る半導体集積回路は、内部クロック信号INTCLKの周波数
に応じて内部電源降圧回路８１から出力される内部電源
電圧int.Ｖccの電圧を変えることができる。すなわち、
内部クロック信号INTCLKの周波数が所定値以下のときよ
りも所定値を超えたときにおける、内部電源降圧回路８
１から出力される内部電源電圧int.Ｖccの電圧を高くし
て、内部クロック信号INTCLKの周波数が高いときに起き
る内部電源電圧int.Ｖccの低下を補償するようにした。
このため、内部クロック信号INTCLKの周波数が高い場合
に起きる内部電源電圧int.Ｖccの低下を防ぐことができ
る。
【００７６】実施の形態４．実施の形態１から実施の形
態３においては、内部電源降圧回路における出力回路を
なすｐチャネル型ＭＯＳトランジスタは１つであった
が、内部電源降圧回路の出力回路をゲートサイズが異な
る複数のｐチャネル型ＭＯＳトランジスタで形成し、内
部クロック信号INTCLKの周波数に応じてオンさせるｐチ
ャネル型ＭＯＳトランジスタを変えることによって、内
部電源降圧回路における出力電流供給能力を変えるよう
にしても良く、このようにしたものを本発明の実施の形
態４とする。
態３においては、内部電源降圧回路における出力回路を
なすｐチャネル型ＭＯＳトランジスタは１つであった
が、内部電源降圧回路の出力回路をゲートサイズが異な
る複数のｐチャネル型ＭＯＳトランジスタで形成し、内
部クロック信号INTCLKの周波数に応じてオンさせるｐチ
ャネル型ＭＯＳトランジスタを変えることによって、内
部電源降圧回路における出力電流供給能力を変えるよう
にしても良く、このようにしたものを本発明の実施の形
態４とする。
【００７７】図１０は、本発明の実施の形態４における
半導体集積回路の例を示した概略のブロック図であり、
６４Ｍbit×８のシンクロナスＤＲＡＭを例にして示し
ている。なお、図１０において、図１と同じものは同じ
符号で示しており、ここではその説明を省略すると共
に、図１との相違点のみ説明する。
半導体集積回路の例を示した概略のブロック図であり、
６４Ｍbit×８のシンクロナスＤＲＡＭを例にして示し
ている。なお、図１０において、図１と同じものは同じ
符号で示しており、ここではその説明を省略すると共
に、図１との相違点のみ説明する。
【００７８】図１０における図１との相違点は、図１の
内部電源降圧回路２における回路構成を変えることによ
って内部電源降圧回路１０１としたことにあり、図１の
内部電源回路１０が、内部電源降圧回路１０１、基板電
圧発生回路３、昇圧電圧発生回路４及び基準電圧発生回
路５を有することから、図１の内部電源回路１０を内部
電源回路１０２とし、これらに伴って、図１のＳＤＲＡ
Ｍ１をＳＤＲＡＭ１０５としたことにある。なお、内部
電源降圧回路１０１は内部電源降圧部をなす。
内部電源降圧回路２における回路構成を変えることによ
って内部電源降圧回路１０１としたことにあり、図１の
内部電源回路１０が、内部電源降圧回路１０１、基板電
圧発生回路３、昇圧電圧発生回路４及び基準電圧発生回
路５を有することから、図１の内部電源回路１０を内部
電源回路１０２とし、これらに伴って、図１のＳＤＲＡ
Ｍ１をＳＤＲＡＭ１０５としたことにある。なお、内部
電源降圧回路１０１は内部電源降圧部をなす。
【００７９】図１０において、ＳＤＲＡＭ１０５は、内
部電源降圧回路１０１、基板電圧発生回路３、昇圧電圧
発生回路４、及び基準電圧Ｖrefを生成して出力する基
準電圧発生回路５を有する内部電源回路１０２を備えて
いる。更に、ＳＤＲＡＭ１０５は、アドレスバッファ回
路１１と、制御信号バッファ回路１２と、クロックバッ
ファ回路１３と、４つのメモリアレイバンク１４〜１７
と、データの入出力を行う入出力バッファ回路１８と、
モードレジスタ回路１９を有し各メモリアレイバンク１
４〜１７及び入出力バッファ回路１８の制御を行う制御
回路２０と、周波数検出回路２１とを備えている。
部電源降圧回路１０１、基板電圧発生回路３、昇圧電圧
発生回路４、及び基準電圧Ｖrefを生成して出力する基
準電圧発生回路５を有する内部電源回路１０２を備えて
いる。更に、ＳＤＲＡＭ１０５は、アドレスバッファ回
路１１と、制御信号バッファ回路１２と、クロックバッ
ファ回路１３と、４つのメモリアレイバンク１４〜１７
と、データの入出力を行う入出力バッファ回路１８と、
モードレジスタ回路１９を有し各メモリアレイバンク１
４〜１７及び入出力バッファ回路１８の制御を行う制御
回路２０と、周波数検出回路２１とを備えている。
【００８０】内部電源回路１０２は、外部から電源が供
給される電源端子Ｖccに接続され、基準電圧発生回路５
は内部電源降圧回路１０１に接続され、内部電源降圧回
路１０１は、ＳＤＲＡＭ１０５の各内部回路に接続され
るがその接続は省略する。また、基板電圧発生回路３
は、ＳＤＲＡＭ１０５が形成された半導体基板に接続さ
れるがその接続は省略する。周波数検出回路２１は、内
部電源降圧回路１０１に接続されている。
給される電源端子Ｖccに接続され、基準電圧発生回路５
は内部電源降圧回路１０１に接続され、内部電源降圧回
路１０１は、ＳＤＲＡＭ１０５の各内部回路に接続され
るがその接続は省略する。また、基板電圧発生回路３
は、ＳＤＲＡＭ１０５が形成された半導体基板に接続さ
れるがその接続は省略する。周波数検出回路２１は、内
部電源降圧回路１０１に接続されている。
【００８１】内部電源降圧回路１０１は、電源端子Ｖcc
から供給される外部からの電源電圧を降圧して内部電源
電圧int.Ｖccを生成し、ＳＤＲＡＭ１０５の各内部回路
に供給するものであり、基準電圧発生回路５から入力さ
れる基準電圧Ｖrefによって、内部電源電圧int.Ｖccの
電圧値が決まる。すなわち、内部電源降圧回路１０１
は、基準電圧発生回路５から入力された基準電圧Ｖref
になるように、内部電源電圧int.Ｖccの電圧値を制御し
て出力する。また、内部電源降圧回路１０１は、周波数
検出回路２１から出力される内部クロック信号INTCLKの
周波数を示す信号に応じて電流供給能力を切り換える。
から供給される外部からの電源電圧を降圧して内部電源
電圧int.Ｖccを生成し、ＳＤＲＡＭ１０５の各内部回路
に供給するものであり、基準電圧発生回路５から入力さ
れる基準電圧Ｖrefによって、内部電源電圧int.Ｖccの
電圧値が決まる。すなわち、内部電源降圧回路１０１
は、基準電圧発生回路５から入力された基準電圧Ｖref
になるように、内部電源電圧int.Ｖccの電圧値を制御し
て出力する。また、内部電源降圧回路１０１は、周波数
検出回路２１から出力される内部クロック信号INTCLKの
周波数を示す信号に応じて電流供給能力を切り換える。
【００８２】図１１は、内部電源降圧回路１０１の回路
例を示した図である。なお、図１１において、図４と同
じものは同じ符号で示しており、ここではその説明を省
略すると共に、図４との相違点を説明する。図１１にお
ける図４との相違点は、図４のゲイン制御回路５８を廃
止し、図４の差動増幅回路５５に定電流源１１１を追加
したことから、図４の差動増幅回路５５を差動増幅回路
１１２とし、図４のｐチャネル型ＭＯＳトランジスタ５
９の代わりに、４つのｐチャネル型ＭＯＳトランジスタ
１１３〜１１６、及び２つのトランスミッションゲート
１１７，１１８からなる出力回路１１９を備えたことに
ある。なお、差動増幅回路１１２は差動増幅回路部をな
し、出力回路１１９は出力回路部をなす。
例を示した図である。なお、図１１において、図４と同
じものは同じ符号で示しており、ここではその説明を省
略すると共に、図４との相違点を説明する。図１１にお
ける図４との相違点は、図４のゲイン制御回路５８を廃
止し、図４の差動増幅回路５５に定電流源１１１を追加
したことから、図４の差動増幅回路５５を差動増幅回路
１１２とし、図４のｐチャネル型ＭＯＳトランジスタ５
９の代わりに、４つのｐチャネル型ＭＯＳトランジスタ
１１３〜１１６、及び２つのトランスミッションゲート
１１７，１１８からなる出力回路１１９を備えたことに
ある。なお、差動増幅回路１１２は差動増幅回路部をな
し、出力回路１１９は出力回路部をなす。
【００８３】図１１において、内部電源降圧回路１０１
は、差動増幅回路１１２と、出力回路１１９とからな
る。差動増幅回路１１２は、２つのｐチャネル型ＭＯＳ
トランジスタ５１，５２、２つのｎチャネル型ＭＯＳト
ランジスタ５３，５４及び定電流源１１１で形成され、
ｎチャネル型ＭＯＳトランジスタ５３及び５４の各ソー
スの接続部と接地との間に、定電流源１１１が接続され
ている。また、出力回路１１９は、ｐチャネル型ＭＯＳ
トランジスタ１１３〜１１６及びトランスミッションゲ
ート１１７，１１８で形成されている。
は、差動増幅回路１１２と、出力回路１１９とからな
る。差動増幅回路１１２は、２つのｐチャネル型ＭＯＳ
トランジスタ５１，５２、２つのｎチャネル型ＭＯＳト
ランジスタ５３，５４及び定電流源１１１で形成され、
ｎチャネル型ＭＯＳトランジスタ５３及び５４の各ソー
スの接続部と接地との間に、定電流源１１１が接続され
ている。また、出力回路１１９は、ｐチャネル型ＭＯＳ
トランジスタ１１３〜１１６及びトランスミッションゲ
ート１１７，１１８で形成されている。
【００８４】トランスミッションゲート１１７は、入力
がｐチャネル型ＭＯＳトランジスタ５２のドレインとｎ
チャネル型ＭＯＳトランジスタ５４のドレインとの接続
部に、出力がｐチャネル型ＭＯＳトランジスタ１１３の
ゲート及びｐチャネル型ＭＯＳトランジスタ１１４のド
レインにそれぞれ接続されている。ｐチャネル型ＭＯＳ
トランジスタ１１３及び１１４の各ソースはそれぞれ電
源端子Ｖccに接続されている。
がｐチャネル型ＭＯＳトランジスタ５２のドレインとｎ
チャネル型ＭＯＳトランジスタ５４のドレインとの接続
部に、出力がｐチャネル型ＭＯＳトランジスタ１１３の
ゲート及びｐチャネル型ＭＯＳトランジスタ１１４のド
レインにそれぞれ接続されている。ｐチャネル型ＭＯＳ
トランジスタ１１３及び１１４の各ソースはそれぞれ電
源端子Ｖccに接続されている。
【００８５】トランスミッションゲート１１７を形成す
るｎチャネル型ＭＯＳトランジスタのゲート、及びｐチ
ャネル型ＭＯＳトランジスタ１１４のゲートは、周波数
検出回路２１におけるインバータ回路４３の出力に接続
されて反転出力信号/CLKHが入力され、トランスミッシ
ョンゲート１１７を形成するｐチャネル型ＭＯＳトラン
ジスタのゲートは、周波数検出回路２１におけるラッチ
回路４５の出力に接続され非反転出力信号CLKHが入力さ
れる。
るｎチャネル型ＭＯＳトランジスタのゲート、及びｐチ
ャネル型ＭＯＳトランジスタ１１４のゲートは、周波数
検出回路２１におけるインバータ回路４３の出力に接続
されて反転出力信号/CLKHが入力され、トランスミッシ
ョンゲート１１７を形成するｐチャネル型ＭＯＳトラン
ジスタのゲートは、周波数検出回路２１におけるラッチ
回路４５の出力に接続され非反転出力信号CLKHが入力さ
れる。
【００８６】また、トランスミッションゲート１１８
は、入力がｐチャネル型ＭＯＳトランジスタ５２のドレ
インとｎチャネル型ＭＯＳトランジスタ５４のドレイン
との接続部に、出力がｐチャネル型ＭＯＳトランジスタ
１１５のゲート及びｐチャネル型ＭＯＳトランジスタ１
１６のドレインにそれぞれ接続されている。ｐチャネル
型ＭＯＳトランジスタ１１５及び１１６の各ソースはそ
れぞれ電源端子Ｖccに接続されている。
は、入力がｐチャネル型ＭＯＳトランジスタ５２のドレ
インとｎチャネル型ＭＯＳトランジスタ５４のドレイン
との接続部に、出力がｐチャネル型ＭＯＳトランジスタ
１１５のゲート及びｐチャネル型ＭＯＳトランジスタ１
１６のドレインにそれぞれ接続されている。ｐチャネル
型ＭＯＳトランジスタ１１５及び１１６の各ソースはそ
れぞれ電源端子Ｖccに接続されている。
【００８７】トランスミッションゲート１１８を形成す
るｎチャネル型ＭＯＳトランジスタのゲート、及びｐチ
ャネル型ＭＯＳトランジスタ１１６のゲートは、周波数
検出回路２１におけるラッチ回路４５の出力に接続され
て非反転出力信号CLKHが入力され、トランスミッション
ゲート１１８を形成するｐチャネル型ＭＯＳトランジス
タのゲートは、周波数検出回路２１におけるインバータ
回路４３の出力に接続され反転出力信号/CLKHが入力さ
れる。更に、ｐチャネル型ＭＯＳトランジスタ１１３の
ドレインは、ｐチャネル型ＭＯＳトランジスタ１１５の
ドレインに接続され、該接続部が内部電源降圧回路１０
１の出力をなす。
るｎチャネル型ＭＯＳトランジスタのゲート、及びｐチ
ャネル型ＭＯＳトランジスタ１１６のゲートは、周波数
検出回路２１におけるラッチ回路４５の出力に接続され
て非反転出力信号CLKHが入力され、トランスミッション
ゲート１１８を形成するｐチャネル型ＭＯＳトランジス
タのゲートは、周波数検出回路２１におけるインバータ
回路４３の出力に接続され反転出力信号/CLKHが入力さ
れる。更に、ｐチャネル型ＭＯＳトランジスタ１１３の
ドレインは、ｐチャネル型ＭＯＳトランジスタ１１５の
ドレインに接続され、該接続部が内部電源降圧回路１０
１の出力をなす。
【００８８】上記のような構成において、出力回路１１
９を形成するｐチャネル型ＭＯＳトランジスタ１１３及
び１１５は、ゲートのサイズが異なったものに形成され
ており、ｐチャネル型ＭＯＳトランジスタ１１５は、ｐ
チャネル型ＭＯＳトランジスタ１１３よりも大きな電流
が流れるように形成されている。すなわち、ｐチャネル
型ＭＯＳトランジスタ１１３は、ｎチャネル型ＭＯＳト
ランジスタ１１５よりもゲート幅を狭く形成されている
か、又はゲート長を長く形成されている。
９を形成するｐチャネル型ＭＯＳトランジスタ１１３及
び１１５は、ゲートのサイズが異なったものに形成され
ており、ｐチャネル型ＭＯＳトランジスタ１１５は、ｐ
チャネル型ＭＯＳトランジスタ１１３よりも大きな電流
が流れるように形成されている。すなわち、ｐチャネル
型ＭＯＳトランジスタ１１３は、ｎチャネル型ＭＯＳト
ランジスタ１１５よりもゲート幅を狭く形成されている
か、又はゲート長を長く形成されている。
【００８９】上記のような構成において、内部クロック
信号INTCLKの周波数が所定値以下の場合、周波数検出回
路２１からの非反転出力信号CLKHは「Ｌ」レベルである
と共に反転出力信号/CLKHは「Ｈ」レベルである。この
ことから、トランスミッションゲート１１７はオンして
導通状態になると共にトランスミッションゲート１１８
はオフして非導通状態になる。また、ｐチャネル型ＭＯ
Ｓトランジスタ１１４はオフすると共にｐチャネル型Ｍ
ＯＳトランジスタ１１６はオンし、ｐチャネル型ＭＯＳ
トランジスタ１１５のゲートを「Ｈ」レベルにすること
から、ｐチャネル型ＭＯＳトランジスタ１１５はオフし
て非導通状態になる。このため、ｐチャネル型ＭＯＳト
ランジスタ１１３にドレイン電流ｉd113が流れ、内部電
源降圧回路１０１の出力は、ｐチャネル型ＭＯＳトラン
ジスタ１１３から出力電流ｉd113を供給する。
信号INTCLKの周波数が所定値以下の場合、周波数検出回
路２１からの非反転出力信号CLKHは「Ｌ」レベルである
と共に反転出力信号/CLKHは「Ｈ」レベルである。この
ことから、トランスミッションゲート１１７はオンして
導通状態になると共にトランスミッションゲート１１８
はオフして非導通状態になる。また、ｐチャネル型ＭＯ
Ｓトランジスタ１１４はオフすると共にｐチャネル型Ｍ
ＯＳトランジスタ１１６はオンし、ｐチャネル型ＭＯＳ
トランジスタ１１５のゲートを「Ｈ」レベルにすること
から、ｐチャネル型ＭＯＳトランジスタ１１５はオフし
て非導通状態になる。このため、ｐチャネル型ＭＯＳト
ランジスタ１１３にドレイン電流ｉd113が流れ、内部電
源降圧回路１０１の出力は、ｐチャネル型ＭＯＳトラン
ジスタ１１３から出力電流ｉd113を供給する。
【００９０】一方、内部クロック信号INTCLKの周波数が
所定値を超えた場合、周波数検出回路２１からの非反転
出力信号CLKHは「Ｈ」レベルになると共に反転出力信号
/CLKHは「Ｌ」レベルである。このことから、トランス
ミッションゲート１１７はオフして非導通状態になると
共にトランスミッションゲート１１８はオンして導通状
態になる。また、ｐチャネル型ＭＯＳトランジスタ１１
４はオンすると共にｐチャネル型ＭＯＳトランジスタ１
１６はオフし、ｐチャネル型ＭＯＳトランジスタ１１３
のゲートを「Ｈ」レベルにすることから、ｐチャネル型
ＭＯＳトランジスタ１１３はオフして非導通状態にな
る。このため、ｐチャネル型ＭＯＳトランジスタ１１５
にドレイン電流ｉd115が流れ、内部電源降圧回路１０１
の出力は、ｐチャネル型ＭＯＳトランジスタ１１５から
出力電流ｉd115を供給する。
所定値を超えた場合、周波数検出回路２１からの非反転
出力信号CLKHは「Ｈ」レベルになると共に反転出力信号
/CLKHは「Ｌ」レベルである。このことから、トランス
ミッションゲート１１７はオフして非導通状態になると
共にトランスミッションゲート１１８はオンして導通状
態になる。また、ｐチャネル型ＭＯＳトランジスタ１１
４はオンすると共にｐチャネル型ＭＯＳトランジスタ１
１６はオフし、ｐチャネル型ＭＯＳトランジスタ１１３
のゲートを「Ｈ」レベルにすることから、ｐチャネル型
ＭＯＳトランジスタ１１３はオフして非導通状態にな
る。このため、ｐチャネル型ＭＯＳトランジスタ１１５
にドレイン電流ｉd115が流れ、内部電源降圧回路１０１
の出力は、ｐチャネル型ＭＯＳトランジスタ１１５から
出力電流ｉd115を供給する。
【００９１】ここで、ｐチャネル型ＭＯＳトランジスタ
１１５は、ｐチャネル型ＭＯＳトランジスタ１１３より
も大きな電流が流れるように形成されていることから、
ｉd115＞ｉd113となる。すなわち、ｐチャネル型ＭＯＳ
トランジスタ１１３がオンしたときよりも、ｐチャネル
型ＭＯＳトランジスタ１１５がオンしたときの方が出力
回路１１９から出力される電流が大きくなり、内部電源
降圧回路１０１は、内部クロック信号INTCLKの周波数が
所定値を超えたときの方が所定値以下のときよりも出力
電流の電流供給能力を大きくすることができる。
１１５は、ｐチャネル型ＭＯＳトランジスタ１１３より
も大きな電流が流れるように形成されていることから、
ｉd115＞ｉd113となる。すなわち、ｐチャネル型ＭＯＳ
トランジスタ１１３がオンしたときよりも、ｐチャネル
型ＭＯＳトランジスタ１１５がオンしたときの方が出力
回路１１９から出力される電流が大きくなり、内部電源
降圧回路１０１は、内部クロック信号INTCLKの周波数が
所定値を超えたときの方が所定値以下のときよりも出力
電流の電流供給能力を大きくすることができる。
【００９２】このように、本発明の実施の形態４におけ
る半導体集積回路は、内部クロック信号INTCLKの周波数
に応じて内部電源降圧回路１０１から出力される電流の
電流供給能力を変えることができる。すなわち、内部ク
ロック信号INTCLKの周波数が所定値以下の場合、内部電
源降圧回路１０１から出力される電流の電流供給能力を
小さくし、内部クロック信号INTCLKの周波数が所定値を
超えた場合、内部電源降圧回路１０１から出力される電
流の電流供給能力を大きくすることができる。このこと
から、内部クロック信号INTCLKの周波数が高い場合に起
きる内部電源電圧int.Ｖccの低下を防ぐことができると
共に、内部クロック信号INTCLKの周波数が低い場合に
は、内部電源降圧回路１０１からの出力電流を減少させ
ることができ、ＳＤＲＡＭにおける消費電流の低下を図
ることができる。
る半導体集積回路は、内部クロック信号INTCLKの周波数
に応じて内部電源降圧回路１０１から出力される電流の
電流供給能力を変えることができる。すなわち、内部ク
ロック信号INTCLKの周波数が所定値以下の場合、内部電
源降圧回路１０１から出力される電流の電流供給能力を
小さくし、内部クロック信号INTCLKの周波数が所定値を
超えた場合、内部電源降圧回路１０１から出力される電
流の電流供給能力を大きくすることができる。このこと
から、内部クロック信号INTCLKの周波数が高い場合に起
きる内部電源電圧int.Ｖccの低下を防ぐことができると
共に、内部クロック信号INTCLKの周波数が低い場合に
は、内部電源降圧回路１０１からの出力電流を減少させ
ることができ、ＳＤＲＡＭにおける消費電流の低下を図
ることができる。
【００９３】実施の形態５．実施の形態１から実施の形
態４においては、内部クロック信号INTCLKの周波数に応
じて内部電源降圧回路の出力制御を行ったが、内部クロ
ック信号INTCLKの周波数に応じて基板電圧発生回路の出
力制御を行うようにしたものを本発明の実施の形態５と
する。
態４においては、内部クロック信号INTCLKの周波数に応
じて内部電源降圧回路の出力制御を行ったが、内部クロ
ック信号INTCLKの周波数に応じて基板電圧発生回路の出
力制御を行うようにしたものを本発明の実施の形態５と
する。
【００９４】図１２は、本発明の実施の形態５における
半導体集積回路の例を示した概略のブロック図であり、
６４Ｍbit×８のシンクロナスＤＲＡＭを例にして示し
ている。なお、図１２において、図１と同じものは同じ
符号で示しており、ここではその説明を省略すると共
に、図１との相違点のみ説明する。
半導体集積回路の例を示した概略のブロック図であり、
６４Ｍbit×８のシンクロナスＤＲＡＭを例にして示し
ている。なお、図１２において、図１と同じものは同じ
符号で示しており、ここではその説明を省略すると共
に、図１との相違点のみ説明する。
【００９５】図１２における図１との相違点は、図１の
基板電圧発生回路３における回路構成を変えることによ
って基板電圧発生回路１２１とすると共に、第１電圧発
生回路１２２及び第２電圧発生回路１２３を追加したこ
とにあり、図１の内部電源回路１０が、内部電源降圧回
路２、基板電圧発生回路１２１、昇圧電圧発生回路４、
基準電圧発生回路５、第１電圧発生回路１２２及び第２
電圧発生回路１２３を有することから、図１の内部電源
回路１０を内部電源回路１２４とし、これらに伴って、
図１のＳＤＲＡＭ１をＳＤＲＡＭ１２５としたことにあ
る。なお、基板電圧発生回路１２１、第１電圧発生回路
１２２及び第２電圧発生回路１２３は基板電圧発生部を
なす。
基板電圧発生回路３における回路構成を変えることによ
って基板電圧発生回路１２１とすると共に、第１電圧発
生回路１２２及び第２電圧発生回路１２３を追加したこ
とにあり、図１の内部電源回路１０が、内部電源降圧回
路２、基板電圧発生回路１２１、昇圧電圧発生回路４、
基準電圧発生回路５、第１電圧発生回路１２２及び第２
電圧発生回路１２３を有することから、図１の内部電源
回路１０を内部電源回路１２４とし、これらに伴って、
図１のＳＤＲＡＭ１をＳＤＲＡＭ１２５としたことにあ
る。なお、基板電圧発生回路１２１、第１電圧発生回路
１２２及び第２電圧発生回路１２３は基板電圧発生部を
なす。
【００９６】図１２において、ＳＤＲＡＭ１２５は、内
部電源降圧回路２、基板電圧発生回路１２１、昇圧電圧
発生回路４、基準電圧発生回路５、所定の電圧ＶbLを生
成して出力する第１電圧発生回路１２２、及び所定の電
圧ＶbHを生成して出力する第２電圧発生回路１２３を有
する内部電源回路１２４を備えている。更に、ＳＤＲＡ
Ｍ１２５は、アドレスバッファ回路１１と、制御信号バ
ッファ回路１２と、クロックバッファ回路１３と、４つ
のメモリアレイバンク１４〜１７と、データの入出力を
行う入出力バッファ回路１８と、モードレジスタ回路１
９を有し各メモリアレイバンク１４〜１７及び入出力バ
ッファ回路１８の制御を行う制御回路２０と、周波数検
出回路２１とを備えている。
部電源降圧回路２、基板電圧発生回路１２１、昇圧電圧
発生回路４、基準電圧発生回路５、所定の電圧ＶbLを生
成して出力する第１電圧発生回路１２２、及び所定の電
圧ＶbHを生成して出力する第２電圧発生回路１２３を有
する内部電源回路１２４を備えている。更に、ＳＤＲＡ
Ｍ１２５は、アドレスバッファ回路１１と、制御信号バ
ッファ回路１２と、クロックバッファ回路１３と、４つ
のメモリアレイバンク１４〜１７と、データの入出力を
行う入出力バッファ回路１８と、モードレジスタ回路１
９を有し各メモリアレイバンク１４〜１７及び入出力バ
ッファ回路１８の制御を行う制御回路２０と、周波数検
出回路２１とを備えている。
【００９７】内部電源回路１２４は、外部から電源が供
給される電源端子Ｖccに接続され、基準電圧発生回路５
は内部電源降圧回路２に接続され、内部電源降圧回路２
は、ＳＤＲＡＭ１２５の各内部回路に接続されるがその
接続は省略する。また、第１電圧発生回路１２２及び第
２電圧発生回路１２３はそれぞれ基板電圧発生回路１２
１に接続され、基板電圧発生回路１２１は、ＳＤＲＡＭ
１２５が形成された半導体基板に接続されるがその接続
は省略する。また、周波数検出回路２１は、内部電源降
圧回路２及び基板電圧発生回路１２１にそれぞれ接続さ
れている。
給される電源端子Ｖccに接続され、基準電圧発生回路５
は内部電源降圧回路２に接続され、内部電源降圧回路２
は、ＳＤＲＡＭ１２５の各内部回路に接続されるがその
接続は省略する。また、第１電圧発生回路１２２及び第
２電圧発生回路１２３はそれぞれ基板電圧発生回路１２
１に接続され、基板電圧発生回路１２１は、ＳＤＲＡＭ
１２５が形成された半導体基板に接続されるがその接続
は省略する。また、周波数検出回路２１は、内部電源降
圧回路２及び基板電圧発生回路１２１にそれぞれ接続さ
れている。
【００９８】内部電源降圧回路２は、電源端子Ｖccから
供給される外部からの電源電圧を降圧して内部電源電圧
int.Ｖccを生成し、ＳＤＲＡＭ１２５の各内部回路に供
給するものである。基板電圧発生回路１２１は、半導体
基板のバイアス電圧を生成して出力し、半導体基板に負
の基板電圧Ｖbbを印加するものである。
供給される外部からの電源電圧を降圧して内部電源電圧
int.Ｖccを生成し、ＳＤＲＡＭ１２５の各内部回路に供
給するものである。基板電圧発生回路１２１は、半導体
基板のバイアス電圧を生成して出力し、半導体基板に負
の基板電圧Ｖbbを印加するものである。
【００９９】図１３は、基板電圧発生回路１２１の回路
例を示した図である。図１３において、基板電圧発生回
路１２１は、３つのｐチャネル型ＭＯＳトランジスタ１
３１，１３２，１３３、２つのｎチャネル型ＭＯＳトラ
ンジスタ１３４，１３５、及び２つのトランスミッショ
ンゲート１３６，１３７で形成された基板電圧検出回路
１３８と、チャージポンプ回路１３９とからなる。な
お、基板電圧検出回路１３８は基板電圧検出部をなし、
チャージポンプ回路１３９はチャージポンプ回路部をな
す。
例を示した図である。図１３において、基板電圧発生回
路１２１は、３つのｐチャネル型ＭＯＳトランジスタ１
３１，１３２，１３３、２つのｎチャネル型ＭＯＳトラ
ンジスタ１３４，１３５、及び２つのトランスミッショ
ンゲート１３６，１３７で形成された基板電圧検出回路
１３８と、チャージポンプ回路１３９とからなる。な
お、基板電圧検出回路１３８は基板電圧検出部をなし、
チャージポンプ回路１３９はチャージポンプ回路部をな
す。
【０１００】基板電圧検出回路１３８において、ｐチャ
ネル型ＭＯＳトランジスタ１３１及び１３２の各ゲート
は接続され、該接続部はｐチャネル型ＭＯＳトランジス
タ１３１のドレインに接続されている。また、ｐチャネ
ル型ＭＯＳトランジスタ１３１及び１３２の各ソースは
それぞれ電源端子Ｖccに接続されている。更に、ｐチャ
ネル型ＭＯＳトランジスタ１３１のドレインはｎチャネ
ル型ＭＯＳトランジスタ１３４のドレインに接続されて
いる。ｐチャネル型ＭＯＳトランジスタ１３２のドレイ
ンはｎチャネル型ＭＯＳトランジスタ１３５のドレイン
に接続され、該接続部は、基板電圧検出回路１３８の出
力をなし、チャ−ジポンプ回路１３９の入力に接続され
ている。チャージポンプ回路１３９の出力は、基板電圧
発生回路１２１の出力をなし、チャージポンプ回路１３
９の出力から基板電圧Ｖbbが出力される。
ネル型ＭＯＳトランジスタ１３１及び１３２の各ゲート
は接続され、該接続部はｐチャネル型ＭＯＳトランジス
タ１３１のドレインに接続されている。また、ｐチャネ
ル型ＭＯＳトランジスタ１３１及び１３２の各ソースは
それぞれ電源端子Ｖccに接続されている。更に、ｐチャ
ネル型ＭＯＳトランジスタ１３１のドレインはｎチャネ
ル型ＭＯＳトランジスタ１３４のドレインに接続されて
いる。ｐチャネル型ＭＯＳトランジスタ１３２のドレイ
ンはｎチャネル型ＭＯＳトランジスタ１３５のドレイン
に接続され、該接続部は、基板電圧検出回路１３８の出
力をなし、チャ−ジポンプ回路１３９の入力に接続され
ている。チャージポンプ回路１３９の出力は、基板電圧
発生回路１２１の出力をなし、チャージポンプ回路１３
９の出力から基板電圧Ｖbbが出力される。
【０１０１】ｎチャネル型ＭＯＳトランジスタ１３４の
ソースは接地され、ｎチャネル型ＭＯＳトランジスタ１
３５のソースは、ｐチャネル型ＭＯＳトランジスタ１３
３のソースに接続されている。ｐチャネル型ＭＯＳトラ
ンジスタ１３３のゲートはｐチャネル型ＭＯＳトランジ
スタ１３３のドレインに接続され、該接続部には基板電
圧Ｖbbが入力される。ｎチャネル型ＭＯＳトランジスタ
１３４及び１３５の各ゲートは接続され、該接続部に
は、トランスミッションゲート１３６及び１３７の各出
力がそれぞれ接続されている。
ソースは接地され、ｎチャネル型ＭＯＳトランジスタ１
３５のソースは、ｐチャネル型ＭＯＳトランジスタ１３
３のソースに接続されている。ｐチャネル型ＭＯＳトラ
ンジスタ１３３のゲートはｐチャネル型ＭＯＳトランジ
スタ１３３のドレインに接続され、該接続部には基板電
圧Ｖbbが入力される。ｎチャネル型ＭＯＳトランジスタ
１３４及び１３５の各ゲートは接続され、該接続部に
は、トランスミッションゲート１３６及び１３７の各出
力がそれぞれ接続されている。
【０１０２】トランスミッションゲート１３６の入力は
第１電圧発生回路１２２に接続され、トランスミッショ
ンゲート１３７の入力は第２電圧発生回路１２３に接続
されている。トランスミッションゲート１３６を形成す
るｐチャネル型ＭＯＳトランジスタのゲート、及びトラ
ンスミッションゲート１３７を形成するｎチャネル型Ｍ
ＯＳトランジスタのゲートは、周波数検出回路２１にお
けるラッチ回路４５の出力にそれぞれ接続されて非反転
出力信号CLKHがそれぞれ入力され、トランスミッション
ゲート１３６を形成するｎチャネル型ＭＯＳトランジス
タのゲート、及びトランスミッションゲート１３７を形
成するｐチャネル型ＭＯＳトランジスタのゲートは、周
波数検出回路２１におけるインバータ回路４３の出力に
それぞれ接続されて反転出力信号/CLKHがそれぞれ入力
される。
第１電圧発生回路１２２に接続され、トランスミッショ
ンゲート１３７の入力は第２電圧発生回路１２３に接続
されている。トランスミッションゲート１３６を形成す
るｐチャネル型ＭＯＳトランジスタのゲート、及びトラ
ンスミッションゲート１３７を形成するｎチャネル型Ｍ
ＯＳトランジスタのゲートは、周波数検出回路２１にお
けるラッチ回路４５の出力にそれぞれ接続されて非反転
出力信号CLKHがそれぞれ入力され、トランスミッション
ゲート１３６を形成するｎチャネル型ＭＯＳトランジス
タのゲート、及びトランスミッションゲート１３７を形
成するｐチャネル型ＭＯＳトランジスタのゲートは、周
波数検出回路２１におけるインバータ回路４３の出力に
それぞれ接続されて反転出力信号/CLKHがそれぞれ入力
される。
【０１０３】上記のような構成において、トランスミッ
ションゲート１３６の入力には、第１電圧発生回路１２
２から入力された所定の電圧ＶbLが入力され、トランス
ミッションゲート１３７の入力には、第２電圧発生回路
１２３から入力された所定の電圧ＶbHが入力される。所
定の電圧ＶbLとＶbHは、ＶbH＞ＶbLという関係にある。
内部クロック信号INTCLKの周波数が所定値以下の場合、
非反転出力信号CLKHは「Ｌ」レベルであると共に反転出
力信号/CLKHは「Ｈ」レベルである。このことから、ト
ランスミッションゲート１３６はオンして導通状態にな
り、トランスミッションゲート１３７はオフして非導通
状態になる。このため、ｎチャネル型ＭＯＳトランジス
タ１３４及び１３５の各ゲートにはそれぞれ所定の電圧
ＶbLが入力される。
ションゲート１３６の入力には、第１電圧発生回路１２
２から入力された所定の電圧ＶbLが入力され、トランス
ミッションゲート１３７の入力には、第２電圧発生回路
１２３から入力された所定の電圧ＶbHが入力される。所
定の電圧ＶbLとＶbHは、ＶbH＞ＶbLという関係にある。
内部クロック信号INTCLKの周波数が所定値以下の場合、
非反転出力信号CLKHは「Ｌ」レベルであると共に反転出
力信号/CLKHは「Ｈ」レベルである。このことから、ト
ランスミッションゲート１３６はオンして導通状態にな
り、トランスミッションゲート１３７はオフして非導通
状態になる。このため、ｎチャネル型ＭＯＳトランジス
タ１３４及び１３５の各ゲートにはそれぞれ所定の電圧
ＶbLが入力される。
【０１０４】一方、内部クロック信号INTCLKの周波数が
所定値を超えた場合、非反転出力信号CLKHは「Ｈ」レベ
ルであると共に反転出力信号/CLKHは「Ｌ」レベルであ
る。このことから、トランスミッションゲート１３６は
オフして非導通状態になり、トランスミッションゲート
１３７はオンして導通状態になる。このため、ｎチャネ
ル型ＭＯＳトランジスタ１３４及び１３５の各ゲートに
は所定の電圧ＶbHがそれぞれ入力される。
所定値を超えた場合、非反転出力信号CLKHは「Ｈ」レベ
ルであると共に反転出力信号/CLKHは「Ｌ」レベルであ
る。このことから、トランスミッションゲート１３６は
オフして非導通状態になり、トランスミッションゲート
１３７はオンして導通状態になる。このため、ｎチャネ
ル型ＭＯＳトランジスタ１３４及び１３５の各ゲートに
は所定の電圧ＶbHがそれぞれ入力される。
【０１０５】ｎチャネル型ＭＯＳトランジスタ１３４及
び１３５は、基板電圧検出回路１３８の電流源を形成し
ている。上記のようにＶbH＞ＶbLという関係から、内部
クロック信号INTCLKの周波数が所定値以下のときよりも
所定値を超えたときの方が、ｎチャネル型ＭＯＳトラン
ジスタ１３４及び１３５の各ゲートにそれぞれ入力され
る電圧が高く、すなわち、ｎチャネル型ＭＯＳトランジ
スタ１３４及び１３５に流れる電流が大きくなり、ｐチ
ャネル型ＭＯＳトランジスタ１３１及び１３２の各ゲー
ト電圧が低くなってｐチャネル型ＭＯＳトランジスタ１
３２のドレイン電流が大きくなる。
び１３５は、基板電圧検出回路１３８の電流源を形成し
ている。上記のようにＶbH＞ＶbLという関係から、内部
クロック信号INTCLKの周波数が所定値以下のときよりも
所定値を超えたときの方が、ｎチャネル型ＭＯＳトラン
ジスタ１３４及び１３５の各ゲートにそれぞれ入力され
る電圧が高く、すなわち、ｎチャネル型ＭＯＳトランジ
スタ１３４及び１３５に流れる電流が大きくなり、ｐチ
ャネル型ＭＯＳトランジスタ１３１及び１３２の各ゲー
ト電圧が低くなってｐチャネル型ＭＯＳトランジスタ１
３２のドレイン電流が大きくなる。
【０１０６】基板電圧検出回路１３８の出力は、基板電
圧Ｖbbが上昇すると、ｐチャネル型ＭＯＳトランジスタ
１３３がオフして非導通状態になることから、「Ｌ」レ
ベルから「Ｈ」レベルになり、チャージポンプ回路１３
９の入力が「Ｌ」レベルから「Ｈ」レベルになる。ここ
で、基板電圧検出回路１３８の出力が「Ｌ」レベルから
「Ｈ」レベルに遷移する時間は、ｐチャネル型ＭＯＳト
ランジスタ１３２から流れる電流が大きいほど短くな
る。すなわち、内部クロック信号INTCLKの周波数が所定
値以下のときよりも所定値を超えたときの方が、基板電
圧Ｖbbの上昇によってｐチャネル型ＭＯＳトランジスタ
１３３がオフして非導通状態になってから、短時間で基
板電圧検出回路１３８の出力が「Ｌ」レベルから「Ｈ」
レベルになり、基板電圧検出回路１３８の応答性が良く
なる。
圧Ｖbbが上昇すると、ｐチャネル型ＭＯＳトランジスタ
１３３がオフして非導通状態になることから、「Ｌ」レ
ベルから「Ｈ」レベルになり、チャージポンプ回路１３
９の入力が「Ｌ」レベルから「Ｈ」レベルになる。ここ
で、基板電圧検出回路１３８の出力が「Ｌ」レベルから
「Ｈ」レベルに遷移する時間は、ｐチャネル型ＭＯＳト
ランジスタ１３２から流れる電流が大きいほど短くな
る。すなわち、内部クロック信号INTCLKの周波数が所定
値以下のときよりも所定値を超えたときの方が、基板電
圧Ｖbbの上昇によってｐチャネル型ＭＯＳトランジスタ
１３３がオフして非導通状態になってから、短時間で基
板電圧検出回路１３８の出力が「Ｌ」レベルから「Ｈ」
レベルになり、基板電圧検出回路１３８の応答性が良く
なる。
【０１０７】チャージポンプ回路１３９は、基板電圧Ｖ
bbが上昇して、基板電圧検出回路１３８の出力が「Ｌ」
レベルから「Ｈ」レベルになると基板電圧Ｖbbを低下さ
せ、基板電圧Ｖbbが低下してｐチャネル型ＭＯＳトラン
ジスタ１３３がオンし、基板電圧検出回路１３８の出力
が「Ｌ」レベルになると動作を停止する。
bbが上昇して、基板電圧検出回路１３８の出力が「Ｌ」
レベルから「Ｈ」レベルになると基板電圧Ｖbbを低下さ
せ、基板電圧Ｖbbが低下してｐチャネル型ＭＯＳトラン
ジスタ１３３がオンし、基板電圧検出回路１３８の出力
が「Ｌ」レベルになると動作を停止する。
【０１０８】なお、本実施の形態５においては、実施の
形態１における基板電圧発生回路３を、内部クロック信
号INTCLKの周波数に応じて基板電圧検出回路の応答性を
変えるようにしたが、本発明はこれに限定するものでは
なく、実施の形態２から実施の形態４における基板電圧
発生回路３を基板電圧発生回路１２１に置き換えると共
に、第１電圧発生回路１２２及び第２電圧発生回路１２
３を追加しても良い、更に、従来の内部電源降圧回路を
備えた内部電源回路に基板電圧発生回路１２１、第１電
圧発生回路１２２及び第２電圧発生回路１２３を備える
ようにしても良い。
形態１における基板電圧発生回路３を、内部クロック信
号INTCLKの周波数に応じて基板電圧検出回路の応答性を
変えるようにしたが、本発明はこれに限定するものでは
なく、実施の形態２から実施の形態４における基板電圧
発生回路３を基板電圧発生回路１２１に置き換えると共
に、第１電圧発生回路１２２及び第２電圧発生回路１２
３を追加しても良い、更に、従来の内部電源降圧回路を
備えた内部電源回路に基板電圧発生回路１２１、第１電
圧発生回路１２２及び第２電圧発生回路１２３を備える
ようにしても良い。
【０１０９】このように、本発明の実施の形態５におけ
る半導体集積回路は、基板電圧発生回路１２１の基板電
圧検出回路１３８において、内部クロック信号INTCLKの
周波数に応じて応答性を変えるようにした。すなわち、
基板電圧発生回路１２１において、内部クロック信号IN
TCLKの周波数が所定値を超えたときは、所定値以下のと
きよりも基板電圧検出回路１３８の応答性を良くした。
このことから、基板電圧発生回路１２１は、内部クロッ
ク信号INTCLKの周波数が所定値を超えたときにおいて、
基板電圧Ｖbbの上昇を短時間で検出して基板電圧Ｖbbを
低下させることができるため、内部クロック信号INTCLK
の周波数が高い場合に起きる基板電圧Ｖbbの上昇を防ぐ
ことができる。更に、内部クロック信号INTCLKの周波数
が低いときには、基板電圧検出回路１３８で消費される
電流を削減することができ、ＳＤＲＡＭにおける消費電
流の低下を図ることができる。
る半導体集積回路は、基板電圧発生回路１２１の基板電
圧検出回路１３８において、内部クロック信号INTCLKの
周波数に応じて応答性を変えるようにした。すなわち、
基板電圧発生回路１２１において、内部クロック信号IN
TCLKの周波数が所定値を超えたときは、所定値以下のと
きよりも基板電圧検出回路１３８の応答性を良くした。
このことから、基板電圧発生回路１２１は、内部クロッ
ク信号INTCLKの周波数が所定値を超えたときにおいて、
基板電圧Ｖbbの上昇を短時間で検出して基板電圧Ｖbbを
低下させることができるため、内部クロック信号INTCLK
の周波数が高い場合に起きる基板電圧Ｖbbの上昇を防ぐ
ことができる。更に、内部クロック信号INTCLKの周波数
が低いときには、基板電圧検出回路１３８で消費される
電流を削減することができ、ＳＤＲＡＭにおける消費電
流の低下を図ることができる。
【０１１０】実施の形態６．実施の形態１から実施の形
態４においては、内部クロック信号INTCLKの周波数に応
じて内部電源降圧回路の出力制御を行い、実施の形態５
においては、更に、内部クロック信号INTCLKの周波数に
応じて基板電圧発生回路の出力制御を行ったが、内部ク
ロック信号INTCLKの周波数に応じて昇圧電圧発生回路の
出力制御を行うようにしたものを本発明の実施の形態６
とする。
態４においては、内部クロック信号INTCLKの周波数に応
じて内部電源降圧回路の出力制御を行い、実施の形態５
においては、更に、内部クロック信号INTCLKの周波数に
応じて基板電圧発生回路の出力制御を行ったが、内部ク
ロック信号INTCLKの周波数に応じて昇圧電圧発生回路の
出力制御を行うようにしたものを本発明の実施の形態６
とする。
【０１１１】図１４は、本発明の実施の形態６における
半導体集積回路の例を示した概略のブロック図であり、
６４Ｍbit×８のシンクロナスＤＲＡＭを例にして示し
ている。なお、図１４において、図１２と同じものは同
じ符号で示しており、ここではその説明を省略すると共
に、図１２との相違点のみ説明する。
半導体集積回路の例を示した概略のブロック図であり、
６４Ｍbit×８のシンクロナスＤＲＡＭを例にして示し
ている。なお、図１４において、図１２と同じものは同
じ符号で示しており、ここではその説明を省略すると共
に、図１２との相違点のみ説明する。
【０１１２】図１４における図１２との相違点は、図１
２の昇圧電圧発生回路４における回路構成を変えること
によって昇圧電圧発生回路１４１とすると共に、第３電
圧発生回路１４２及び第４電圧発生回路１４３を追加し
たことにあり、図１２の内部電源回路１２４が、内部電
源降圧回路２、基板電圧発生回路１２１、昇圧電圧発生
回路１４１、基準電圧発生回路５、第１電圧発生回路１
２２、第２電圧発生回路１２３、第３電圧発生回路１４
２及び第４電圧発生回路１４３を有することから、図１
２の内部電源回路１２４を内部電源回路１４４とし、こ
れらに伴って、図１２のＳＤＲＡＭ１２５をＳＤＲＡＭ
１４５としたことにある。なお、昇圧電圧発生回路１４
１、第３電圧発生部１４２及び第４電圧発生部１４３は
昇圧電圧発生部をなす。
２の昇圧電圧発生回路４における回路構成を変えること
によって昇圧電圧発生回路１４１とすると共に、第３電
圧発生回路１４２及び第４電圧発生回路１４３を追加し
たことにあり、図１２の内部電源回路１２４が、内部電
源降圧回路２、基板電圧発生回路１２１、昇圧電圧発生
回路１４１、基準電圧発生回路５、第１電圧発生回路１
２２、第２電圧発生回路１２３、第３電圧発生回路１４
２及び第４電圧発生回路１４３を有することから、図１
２の内部電源回路１２４を内部電源回路１４４とし、こ
れらに伴って、図１２のＳＤＲＡＭ１２５をＳＤＲＡＭ
１４５としたことにある。なお、昇圧電圧発生回路１４
１、第３電圧発生部１４２及び第４電圧発生部１４３は
昇圧電圧発生部をなす。
【０１１３】図１４において、ＳＤＲＡＭ１４５は、内
部電源降圧回路２、基板電圧発生回路１２１、昇圧電圧
発生回路１４１、基準電圧発生回路５、第１電圧発生回
路１２２、第２電圧発生回路１２３、所定の電圧ＶcLを
生成して出力する第３電圧発生回路１４２、及び所定の
電圧ＶcHを生成して出力する第４電圧発生回路１４３を
有する内部電源回路１４４を備えている。更に、ＳＤＲ
ＡＭ１４５は、アドレスバッファ回路１１と、制御信号
バッファ回路１２と、クロックバッファ回路１３と、４
つのメモリアレイバンク１４〜１７と、データの入出力
を行う入出力バッファ回路１８と、モードレジスタ回路
１９を有し各メモリアレイバンク１４〜１７及び入出力
バッファ回路１８の制御を行う制御回路２０と、周波数
検出回路２１とを備えている。
部電源降圧回路２、基板電圧発生回路１２１、昇圧電圧
発生回路１４１、基準電圧発生回路５、第１電圧発生回
路１２２、第２電圧発生回路１２３、所定の電圧ＶcLを
生成して出力する第３電圧発生回路１４２、及び所定の
電圧ＶcHを生成して出力する第４電圧発生回路１４３を
有する内部電源回路１４４を備えている。更に、ＳＤＲ
ＡＭ１４５は、アドレスバッファ回路１１と、制御信号
バッファ回路１２と、クロックバッファ回路１３と、４
つのメモリアレイバンク１４〜１７と、データの入出力
を行う入出力バッファ回路１８と、モードレジスタ回路
１９を有し各メモリアレイバンク１４〜１７及び入出力
バッファ回路１８の制御を行う制御回路２０と、周波数
検出回路２１とを備えている。
【０１１４】内部電源回路１４４は、外部から電源が供
給される電源端子Ｖccに接続され、基準電圧発生回路５
は内部電源降圧回路２に接続され、内部電源降圧回路２
は、ＳＤＲＡＭ１４５の各内部回路に接続されるがその
接続は省略する。また、第１電圧発生回路１２２及び第
２電圧発生回路１２３はそれぞれ基板電圧発生回路１２
１に接続され、基板電圧発生回路１２１は、ＳＤＲＡＭ
１４５が形成された半導体基板に接続されるがその接続
は省略する。第３電圧発生回路１４２及び第４電圧発生
回路１４３はそれぞれ昇圧電圧発生回路１４１に接続さ
れ、昇圧電圧発生回路１４１は、各メモリアレイバンク
１４〜１７にそれぞれ接続されている。また、周波数検
出回路２１は、内部電源降圧回路２、基板電圧発生回路
１２１及び昇圧電圧発生回路１４１にそれぞれ接続され
ている。
給される電源端子Ｖccに接続され、基準電圧発生回路５
は内部電源降圧回路２に接続され、内部電源降圧回路２
は、ＳＤＲＡＭ１４５の各内部回路に接続されるがその
接続は省略する。また、第１電圧発生回路１２２及び第
２電圧発生回路１２３はそれぞれ基板電圧発生回路１２
１に接続され、基板電圧発生回路１２１は、ＳＤＲＡＭ
１４５が形成された半導体基板に接続されるがその接続
は省略する。第３電圧発生回路１４２及び第４電圧発生
回路１４３はそれぞれ昇圧電圧発生回路１４１に接続さ
れ、昇圧電圧発生回路１４１は、各メモリアレイバンク
１４〜１７にそれぞれ接続されている。また、周波数検
出回路２１は、内部電源降圧回路２、基板電圧発生回路
１２１及び昇圧電圧発生回路１４１にそれぞれ接続され
ている。
【０１１５】内部電源降圧回路２は、電源端子Ｖccから
供給される外部からの電源電圧を降圧して内部電源電圧
int.Ｖccを生成し、ＳＤＲＡＭ１４５の各内部回路に供
給するものである。昇圧電圧発生回路１４１は、電源端
子Ｖccから供給される外部からの電源電圧を昇圧して昇
圧電圧Ｖppを生成し、各メモリアレイバンク１４〜１７
に供給するものである。
供給される外部からの電源電圧を降圧して内部電源電圧
int.Ｖccを生成し、ＳＤＲＡＭ１４５の各内部回路に供
給するものである。昇圧電圧発生回路１４１は、電源端
子Ｖccから供給される外部からの電源電圧を昇圧して昇
圧電圧Ｖppを生成し、各メモリアレイバンク１４〜１７
に供給するものである。
【０１１６】図１５は、昇圧電圧発生回路１４１の回路
例を示した図である。図１５において、昇圧電圧発生回
路１４１は、３つのｎチャネル型ＭＯＳトランジスタ１
５１，１５２，１５３、２つのｐチャネル型ＭＯＳトラ
ンジスタ１５４，１５５、２つのトランスミッションゲ
ート１５６，１５７及びコンデンサ１５８で形成された
昇圧電圧検出回路１５９と、チャージポンプ回路１６０
とからなる。なお、昇圧電圧検出回路１５９は昇圧電圧
検出部をなし、チャージポンプ回路１６０はチャージポ
ンプ回路部をなす。
例を示した図である。図１５において、昇圧電圧発生回
路１４１は、３つのｎチャネル型ＭＯＳトランジスタ１
５１，１５２，１５３、２つのｐチャネル型ＭＯＳトラ
ンジスタ１５４，１５５、２つのトランスミッションゲ
ート１５６，１５７及びコンデンサ１５８で形成された
昇圧電圧検出回路１５９と、チャージポンプ回路１６０
とからなる。なお、昇圧電圧検出回路１５９は昇圧電圧
検出部をなし、チャージポンプ回路１６０はチャージポ
ンプ回路部をなす。
【０１１７】昇圧電圧検出回路１５９において、ｎチャ
ネル型ＭＯＳトランジスタ１５１及び１５２の各ゲート
は接続され、該接続部はｎチャネル型ＭＯＳトランジス
タ１５１のドレインに接続されている。また、ｎチャネ
ル型ＭＯＳトランジスタ１５１及び１５２の各ソースは
それぞれ接地されている。更に、ｎチャネル型ＭＯＳト
ランジスタ１５１のドレインはｐチャネル型ＭＯＳトラ
ンジスタ１５４のドレインに接続されている。ｎチャネ
ル型ＭＯＳトランジスタ１５２のドレインはｐチャネル
型ＭＯＳトランジスタ１５５のドレインに接続され、該
接続部は、昇圧電圧検出回路１５９の出力をなし、チャ
−ジポンプ回路１６０の入力に接続されている。チャー
ジポンプ回路１６０の出力は、昇圧電圧発生回路１４１
の出力をなし、チャージポンプ回路１６０の出力から昇
圧電圧Ｖppが出力される。
ネル型ＭＯＳトランジスタ１５１及び１５２の各ゲート
は接続され、該接続部はｎチャネル型ＭＯＳトランジス
タ１５１のドレインに接続されている。また、ｎチャネ
ル型ＭＯＳトランジスタ１５１及び１５２の各ソースは
それぞれ接地されている。更に、ｎチャネル型ＭＯＳト
ランジスタ１５１のドレインはｐチャネル型ＭＯＳトラ
ンジスタ１５４のドレインに接続されている。ｎチャネ
ル型ＭＯＳトランジスタ１５２のドレインはｐチャネル
型ＭＯＳトランジスタ１５５のドレインに接続され、該
接続部は、昇圧電圧検出回路１５９の出力をなし、チャ
−ジポンプ回路１６０の入力に接続されている。チャー
ジポンプ回路１６０の出力は、昇圧電圧発生回路１４１
の出力をなし、チャージポンプ回路１６０の出力から昇
圧電圧Ｖppが出力される。
【０１１８】ｐチャネル型ＭＯＳトランジスタ１５４の
ソースは、ｎチャネル型ＭＯＳトランジスタ１５３のソ
ースに接続され、該接続部と接地との間にコンデンサ１
５８が接続され、ｐチャネル型ＭＯＳトランジスタ１５
５のソースは電源端子Ｖccに接続されている。ｎチャネ
ル型ＭＯＳトランジスタ１５３のゲートはｎチャネル型
ＭＯＳトランジスタ１５３のドレインに接続され、該接
続部には昇圧電圧Ｖppが入力される。ｐチャネル型ＭＯ
Ｓトランジスタ１５４及び１５５の各ゲートは接続さ
れ、該接続部には、トランスミッションゲート１５６及
び１５７の各出力がそれぞれ接続されている。
ソースは、ｎチャネル型ＭＯＳトランジスタ１５３のソ
ースに接続され、該接続部と接地との間にコンデンサ１
５８が接続され、ｐチャネル型ＭＯＳトランジスタ１５
５のソースは電源端子Ｖccに接続されている。ｎチャネ
ル型ＭＯＳトランジスタ１５３のゲートはｎチャネル型
ＭＯＳトランジスタ１５３のドレインに接続され、該接
続部には昇圧電圧Ｖppが入力される。ｐチャネル型ＭＯ
Ｓトランジスタ１５４及び１５５の各ゲートは接続さ
れ、該接続部には、トランスミッションゲート１５６及
び１５７の各出力がそれぞれ接続されている。
【０１１９】トランスミッションゲート１５６の入力は
第３電圧発生回路１４２に接続され、トランスミッショ
ンゲート１５７の入力は第２電圧発生回路１４３に接続
されている。トランスミッションゲート１５６を形成す
るｐチャネル型ＭＯＳトランジスタのゲート、及びトラ
ンスミッションゲート１５７を形成するｎチャネル型Ｍ
ＯＳトランジスタのゲートは、周波数検出回路２１にお
けるラッチ回路４５の出力にそれぞれ接続されて非反転
出力信号CLKHがそれぞれ入力され、トランスミッション
ゲート１５６を形成するｎチャネル型ＭＯＳトランジス
タのゲート、及びトランスミッションゲート１５７を形
成するｐチャネル型ＭＯＳトランジスタのゲートは、周
波数検出回路２１におけるインバータ回路４３の出力に
それぞれ接続されて反転出力信号/CLKHがそれぞれ入力
される。
第３電圧発生回路１４２に接続され、トランスミッショ
ンゲート１５７の入力は第２電圧発生回路１４３に接続
されている。トランスミッションゲート１５６を形成す
るｐチャネル型ＭＯＳトランジスタのゲート、及びトラ
ンスミッションゲート１５７を形成するｎチャネル型Ｍ
ＯＳトランジスタのゲートは、周波数検出回路２１にお
けるラッチ回路４５の出力にそれぞれ接続されて非反転
出力信号CLKHがそれぞれ入力され、トランスミッション
ゲート１５６を形成するｎチャネル型ＭＯＳトランジス
タのゲート、及びトランスミッションゲート１５７を形
成するｐチャネル型ＭＯＳトランジスタのゲートは、周
波数検出回路２１におけるインバータ回路４３の出力に
それぞれ接続されて反転出力信号/CLKHがそれぞれ入力
される。
【０１２０】上記のような構成において、トランスミッ
ションゲート１５６の入力には、第３電圧発生回路１４
２から入力された所定の電圧ＶcLが入力され、トランス
ミッションゲート１５７の入力には、第４電圧発生回路
１４３から入力された所定の電圧ＶcHが入力される。所
定の電圧ＶcLとＶcHは、ＶcL＞ＶcHという関係にある。
内部クロック信号INTCLKの周波数が所定値以下の場合、
非反転出力信号CLKHは「Ｌ」レベルであると共に反転出
力信号/CLKHは「Ｈ」レベルである。このことから、ト
ランスミッションゲート１５６はオンして導通状態にな
り、トランスミッションゲート１５７はオフして非導通
状態になる。このため、ｐチャネル型ＭＯＳトランジス
タ１５４及び１５５の各ゲートにはそれぞれ所定の電圧
ＶcLが入力される。
ションゲート１５６の入力には、第３電圧発生回路１４
２から入力された所定の電圧ＶcLが入力され、トランス
ミッションゲート１５７の入力には、第４電圧発生回路
１４３から入力された所定の電圧ＶcHが入力される。所
定の電圧ＶcLとＶcHは、ＶcL＞ＶcHという関係にある。
内部クロック信号INTCLKの周波数が所定値以下の場合、
非反転出力信号CLKHは「Ｌ」レベルであると共に反転出
力信号/CLKHは「Ｈ」レベルである。このことから、ト
ランスミッションゲート１５６はオンして導通状態にな
り、トランスミッションゲート１５７はオフして非導通
状態になる。このため、ｐチャネル型ＭＯＳトランジス
タ１５４及び１５５の各ゲートにはそれぞれ所定の電圧
ＶcLが入力される。
【０１２１】一方、内部クロック信号INTCLKの周波数が
所定値を超えた場合、非反転出力信号CLKHは「Ｈ」レベ
ルであると共に反転出力信号/CLKHは「Ｌ」レベルであ
る。このことから、トランスミッションゲート１５６は
オフして非導通状態になり、トランスミッションゲート
１５７はオンして導通状態になる。このため、ｐチャネ
ル型ＭＯＳトランジスタ１５４及び１５５の各ゲートに
は所定の電圧ＶcHがそれぞれ入力される。
所定値を超えた場合、非反転出力信号CLKHは「Ｈ」レベ
ルであると共に反転出力信号/CLKHは「Ｌ」レベルであ
る。このことから、トランスミッションゲート１５６は
オフして非導通状態になり、トランスミッションゲート
１５７はオンして導通状態になる。このため、ｐチャネ
ル型ＭＯＳトランジスタ１５４及び１５５の各ゲートに
は所定の電圧ＶcHがそれぞれ入力される。
【０１２２】上記のようにＶcL＞ＶcHという関係から、
内部クロック信号INTCLKの周波数が所定値以下のときよ
りも所定値を超えたときの方が、ｐチャネル型ＭＯＳト
ランジスタ１５４及び１５５の各ゲートにそれぞれ入力
される電圧が低く、すなわち、ｐチャネル型ＭＯＳトラ
ンジスタ１５４及び１５５に流れる電流が大きくなり、
ｎチャネル型ＭＯＳトランジスタ１５３がオンして導通
状態の場合、ｎチャネル型ＭＯＳトランジスタ１５１及
び１５２の各ゲート電圧が高くなってｐチャネル型ＭＯ
Ｓトランジスタ１５５のドレイン電流が大きくなる。
内部クロック信号INTCLKの周波数が所定値以下のときよ
りも所定値を超えたときの方が、ｐチャネル型ＭＯＳト
ランジスタ１５４及び１５５の各ゲートにそれぞれ入力
される電圧が低く、すなわち、ｐチャネル型ＭＯＳトラ
ンジスタ１５４及び１５５に流れる電流が大きくなり、
ｎチャネル型ＭＯＳトランジスタ１５３がオンして導通
状態の場合、ｎチャネル型ＭＯＳトランジスタ１５１及
び１５２の各ゲート電圧が高くなってｐチャネル型ＭＯ
Ｓトランジスタ１５５のドレイン電流が大きくなる。
【０１２３】昇圧電圧検出回路１５９の出力は、昇圧電
圧Ｖppが低下すると、ｎチャネル型ＭＯＳトランジスタ
１５３がオフして非導通状態になることから、「Ｌ」レ
ベルから「Ｈ」レベルになり、チャージポンプ回路１６
０の入力が「Ｌ」レベルから「Ｈ」レベルになる。ここ
で、昇圧電圧検出回路１５９の出力が「Ｌ」レベルから
「Ｈ」レベルに遷移する時間は、ｐチャネル型ＭＯＳト
ランジスタ１５５から流れる電流が大きいほど短くな
る。すなわち、内部クロック信号INTCLKの周波数が所定
値以下のときよりも所定値を超えたときの方が、昇圧電
圧Ｖppの低下によってｎチャネル型ＭＯＳトランジスタ
１５３がオフして非導通状態になってから、短時間で昇
圧電圧検出回路１５９の出力が「Ｌ」レベルから「Ｈ」
レベルになり、昇圧電圧検出回路１５９の応答性が良く
なる。
圧Ｖppが低下すると、ｎチャネル型ＭＯＳトランジスタ
１５３がオフして非導通状態になることから、「Ｌ」レ
ベルから「Ｈ」レベルになり、チャージポンプ回路１６
０の入力が「Ｌ」レベルから「Ｈ」レベルになる。ここ
で、昇圧電圧検出回路１５９の出力が「Ｌ」レベルから
「Ｈ」レベルに遷移する時間は、ｐチャネル型ＭＯＳト
ランジスタ１５５から流れる電流が大きいほど短くな
る。すなわち、内部クロック信号INTCLKの周波数が所定
値以下のときよりも所定値を超えたときの方が、昇圧電
圧Ｖppの低下によってｎチャネル型ＭＯＳトランジスタ
１５３がオフして非導通状態になってから、短時間で昇
圧電圧検出回路１５９の出力が「Ｌ」レベルから「Ｈ」
レベルになり、昇圧電圧検出回路１５９の応答性が良く
なる。
【０１２４】チャージポンプ回路１６０は、昇圧電圧Ｖ
ppが低下して、昇圧電圧検出回路１５９の出力が「Ｌ」
レベルから「Ｈ」レベルになると昇圧電圧Ｖppを昇圧さ
せ、昇圧電圧Ｖppが上昇してｎチャネル型ＭＯＳトラン
ジスタ１５３がオンし、基板電圧検出回路１５９の出力
が「Ｌ」レベルになると動作を停止する。
ppが低下して、昇圧電圧検出回路１５９の出力が「Ｌ」
レベルから「Ｈ」レベルになると昇圧電圧Ｖppを昇圧さ
せ、昇圧電圧Ｖppが上昇してｎチャネル型ＭＯＳトラン
ジスタ１５３がオンし、基板電圧検出回路１５９の出力
が「Ｌ」レベルになると動作を停止する。
【０１２５】なお、本実施の形態６においては、実施の
形態５における昇圧電圧発生回路４を内部クロック信号
INTCLKの周波数に応じて昇圧電圧検出回路における応答
性を変えるようにしたが、本発明はこれに限定するもの
ではなく、実施の形態１から実施の形態４における昇圧
電圧発生回路４の代わりに昇圧電圧発生回路１４１、第
３電圧発生回路１４２及び第４電圧発生回路１４３を用
いても良い。更に、従来の内部電源降圧回路及び基板電
圧発生回路を備えた内部電源回路に昇圧電圧発生回路１
４１、第３電圧発生回路１４２及び第４電圧発生回路１
４３を備えるようにしても良い。
形態５における昇圧電圧発生回路４を内部クロック信号
INTCLKの周波数に応じて昇圧電圧検出回路における応答
性を変えるようにしたが、本発明はこれに限定するもの
ではなく、実施の形態１から実施の形態４における昇圧
電圧発生回路４の代わりに昇圧電圧発生回路１４１、第
３電圧発生回路１４２及び第４電圧発生回路１４３を用
いても良い。更に、従来の内部電源降圧回路及び基板電
圧発生回路を備えた内部電源回路に昇圧電圧発生回路１
４１、第３電圧発生回路１４２及び第４電圧発生回路１
４３を備えるようにしても良い。
【０１２６】このように、本発明の実施の形態６におけ
る半導体集積回路は、昇圧電圧発生回路１４１の昇圧電
圧検出回路１５９において、内部クロック信号INTCLKの
周波数に応じて応答性を変えるようにした。すなわち、
昇圧電圧発生回路１４１において、内部クロック信号IN
TCLKの周波数が所定値を超えたときは、所定値以下のと
きよりも昇圧電圧検出回路１５９の応答性を良くした。
このことから、昇圧電圧発生回路１４１は、内部クロッ
ク信号INTCLKの周波数が所定値を超えたときにおいて、
昇圧電圧Ｖppの低下を短時間で検出して昇圧電圧Ｖppを
昇圧させることができるため、内部クロック信号INTCLK
の周波数が高い場合に起きる昇圧電圧Ｖppの低下を防ぐ
ことができる。更に、内部クロック信号INTCLKの周波数
が低いときには、昇圧電圧検出回路１５９で消費される
電流を削減することができ、ＳＤＲＡＭにおける消費電
流の低下を図ることができる。
る半導体集積回路は、昇圧電圧発生回路１４１の昇圧電
圧検出回路１５９において、内部クロック信号INTCLKの
周波数に応じて応答性を変えるようにした。すなわち、
昇圧電圧発生回路１４１において、内部クロック信号IN
TCLKの周波数が所定値を超えたときは、所定値以下のと
きよりも昇圧電圧検出回路１５９の応答性を良くした。
このことから、昇圧電圧発生回路１４１は、内部クロッ
ク信号INTCLKの周波数が所定値を超えたときにおいて、
昇圧電圧Ｖppの低下を短時間で検出して昇圧電圧Ｖppを
昇圧させることができるため、内部クロック信号INTCLK
の周波数が高い場合に起きる昇圧電圧Ｖppの低下を防ぐ
ことができる。更に、内部クロック信号INTCLKの周波数
が低いときには、昇圧電圧検出回路１５９で消費される
電流を削減することができ、ＳＤＲＡＭにおける消費電
流の低下を図ることができる。
【０１２７】
【発明の効果】第１の発明に係る半導体集積回路は、周
波数判定部において判定された内部クロック信号の周波
数が高いほど内部電源電圧の低下に対する出力電流の増
加速度を速くすることから、内部クロック信号の周波数
が高いときに、内部電源電圧の低下に対して短時間で多
くの電流を供給することができるため、内部クロック信
号の周波数が高い場合に起きる内部電源電圧の低下を防
ぐことができる。
波数判定部において判定された内部クロック信号の周波
数が高いほど内部電源電圧の低下に対する出力電流の増
加速度を速くすることから、内部クロック信号の周波数
が高いときに、内部電源電圧の低下に対して短時間で多
くの電流を供給することができるため、内部クロック信
号の周波数が高い場合に起きる内部電源電圧の低下を防
ぐことができる。
【０１２８】第２の発明に係る半導体集積回路は、第１
の発明において、具体的には、内部電源降圧部は、出力
した内部電源電圧と所定の基準電圧とが入力される差動
増幅回路部と、差動増幅回路部に流れる電流を制御し差
動増幅回路部のゲインを制御するゲイン制御部と、差動
増幅回路部の出力電圧に応じて電流供給能力を変える出
力回路部とを備え、ゲイン制御部は、内部クロック信号
の周波数が高いほど差動増幅回路部に流れる電流を増加
させ、差動増幅回路部のゲインを大きくする。このこと
から、内部クロック信号の周波数が高いほど、差動増幅
回路部のゲインが大きくなるようにして応答性を良くし
た。このため、内部クロック信号の周波数が高いときに
おいて、内部電源電圧の低下に対して短時間で多くの電
流を供給することができるため、内部クロック信号の周
波数が高い場合に起きる内部電源電圧の低下を防ぐこと
ができる。
の発明において、具体的には、内部電源降圧部は、出力
した内部電源電圧と所定の基準電圧とが入力される差動
増幅回路部と、差動増幅回路部に流れる電流を制御し差
動増幅回路部のゲインを制御するゲイン制御部と、差動
増幅回路部の出力電圧に応じて電流供給能力を変える出
力回路部とを備え、ゲイン制御部は、内部クロック信号
の周波数が高いほど差動増幅回路部に流れる電流を増加
させ、差動増幅回路部のゲインを大きくする。このこと
から、内部クロック信号の周波数が高いほど、差動増幅
回路部のゲインが大きくなるようにして応答性を良くし
た。このため、内部クロック信号の周波数が高いときに
おいて、内部電源電圧の低下に対して短時間で多くの電
流を供給することができるため、内部クロック信号の周
波数が高い場合に起きる内部電源電圧の低下を防ぐこと
ができる。
【０１２９】第３の発明に係る半導体集積回路は、第２
の発明において、具体的には、ゲイン制御部を、差動増
幅回路部に電流を供給するゲートサイズの異なる複数の
ＭＯＳトランジスタで形成し、内部クロック信号の周波
数が高いほどドレイン電流の大きいＭＯＳトランジスタ
を作動させて差動増幅回路部に流れる電流を増加させる
ようにした。このことから、内部クロック信号の周波数
が高いほど、差動増幅回路部のゲインが大きくなるよう
にして応答性を良くした。このため、内部クロック信号
の周波数が高いときにおいて、内部電源電圧の低下に対
して短時間で多くの電流を供給することができるため、
内部クロック信号の周波数が高い場合に起きる内部電源
電圧の低下を防ぐことができる。更に、内部クロック信
号の周波数が低いときには、差動増幅回路部で消費され
る電流を削減することができ、半導体集積回路における
消費電流の低下を図ることができる。
の発明において、具体的には、ゲイン制御部を、差動増
幅回路部に電流を供給するゲートサイズの異なる複数の
ＭＯＳトランジスタで形成し、内部クロック信号の周波
数が高いほどドレイン電流の大きいＭＯＳトランジスタ
を作動させて差動増幅回路部に流れる電流を増加させる
ようにした。このことから、内部クロック信号の周波数
が高いほど、差動増幅回路部のゲインが大きくなるよう
にして応答性を良くした。このため、内部クロック信号
の周波数が高いときにおいて、内部電源電圧の低下に対
して短時間で多くの電流を供給することができるため、
内部クロック信号の周波数が高い場合に起きる内部電源
電圧の低下を防ぐことができる。更に、内部クロック信
号の周波数が低いときには、差動増幅回路部で消費され
る電流を削減することができ、半導体集積回路における
消費電流の低下を図ることができる。
【０１３０】第４の発明に係る半導体集積回路は、第２
の発明において、具体的には、ゲイン制御部を、差動増
幅回路部に電流を供給する複数のＭＯＳトランジスタで
形成し、内部クロック信号の周波数が高いほど作動させ
るＭＯＳトランジスタ数を増やして差動増幅回路部に流
れる電流を増加させるようにした。このことから、内部
クロック信号の周波数が高いほど、差動増幅回路部のゲ
インが大きくなるようにして応答性を良くした。このた
め、内部クロック信号の周波数が高いときにおいて、内
部電源電圧の低下に対して短時間で多くの電流を供給す
ることができるため、内部クロック信号の周波数が高い
場合に起きる内部電源電圧の低下を防ぐことができる。
更に、内部クロック信号の周波数が低いときには、差動
増幅回路部で消費される電流を削減することができ、半
導体集積回路における消費電流の低下を図ることができ
る。
の発明において、具体的には、ゲイン制御部を、差動増
幅回路部に電流を供給する複数のＭＯＳトランジスタで
形成し、内部クロック信号の周波数が高いほど作動させ
るＭＯＳトランジスタ数を増やして差動増幅回路部に流
れる電流を増加させるようにした。このことから、内部
クロック信号の周波数が高いほど、差動増幅回路部のゲ
インが大きくなるようにして応答性を良くした。このた
め、内部クロック信号の周波数が高いときにおいて、内
部電源電圧の低下に対して短時間で多くの電流を供給す
ることができるため、内部クロック信号の周波数が高い
場合に起きる内部電源電圧の低下を防ぐことができる。
更に、内部クロック信号の周波数が低いときには、差動
増幅回路部で消費される電流を削減することができ、半
導体集積回路における消費電流の低下を図ることができ
る。
【０１３１】第５の発明に係る半導体集積回路は、第２
の発明において、具体的には、ゲイン制御部を、差動増
幅回路部に電流を供給するＭＯＳトランジスタと、内部
クロック信号の周波数に応じて該ＭＯＳトランジスタの
ゲート電圧を制御するゲート電圧制御回路で形成し、ゲ
ート電圧制御回路で、内部クロック信号の周波数が高い
ほど差動増幅回路部に供給する電流を増加させるように
ＭＯＳトランジスタのゲート電圧を制御するようにし
た。このことから、内部クロック信号の周波数が高いほ
ど、差動増幅回路部のゲインが大きくなるようにして応
答性を良くした。このため、内部クロック信号の周波数
が高いときにおいて、内部電源電圧の低下に対して短時
間で多くの電流を供給することができるため、内部クロ
ック信号の周波数が高い場合に起きる内部電源電圧の低
下を防ぐことができる。更に、内部クロック信号の周波
数が低いときには、差動増幅回路部で消費される電流を
削減することができ、半導体集積回路における消費電流
の低下を図ることができる。
の発明において、具体的には、ゲイン制御部を、差動増
幅回路部に電流を供給するＭＯＳトランジスタと、内部
クロック信号の周波数に応じて該ＭＯＳトランジスタの
ゲート電圧を制御するゲート電圧制御回路で形成し、ゲ
ート電圧制御回路で、内部クロック信号の周波数が高い
ほど差動増幅回路部に供給する電流を増加させるように
ＭＯＳトランジスタのゲート電圧を制御するようにし
た。このことから、内部クロック信号の周波数が高いほ
ど、差動増幅回路部のゲインが大きくなるようにして応
答性を良くした。このため、内部クロック信号の周波数
が高いときにおいて、内部電源電圧の低下に対して短時
間で多くの電流を供給することができるため、内部クロ
ック信号の周波数が高い場合に起きる内部電源電圧の低
下を防ぐことができる。更に、内部クロック信号の周波
数が低いときには、差動増幅回路部で消費される電流を
削減することができ、半導体集積回路における消費電流
の低下を図ることができる。
【０１３２】第６の発明に係る半導体集積回路は、内部
電源降圧部で、内部クロック信号の周波数が高いほど大
きい基準電圧を選択し、内部電源電圧の低下を補償す
る。このことから、内部クロック信号の周波数が高い場
合、内部電源降圧部から出力される内部電源電圧の電圧
を高くして、内部クロック信号の周波数が高いときに起
きる内部電源電圧の低下を補償するようにした。このた
め、内部クロック信号の周波数が高い場合に起きる内部
電源電圧の低下を防ぐことができる。
電源降圧部で、内部クロック信号の周波数が高いほど大
きい基準電圧を選択し、内部電源電圧の低下を補償す
る。このことから、内部クロック信号の周波数が高い場
合、内部電源降圧部から出力される内部電源電圧の電圧
を高くして、内部クロック信号の周波数が高いときに起
きる内部電源電圧の低下を補償するようにした。このた
め、内部クロック信号の周波数が高い場合に起きる内部
電源電圧の低下を防ぐことができる。
【０１３３】第７の発明に係る半導体集積回路は、第６
の発明において、具体的には、内部電源降圧部は、内部
クロック信号の周波数に応じて基準電圧発生部からの基
準電圧を選択する基準電圧選択部と、出力した内部電源
電圧と基準電圧選択部で選択された基準電圧とが入力さ
れる差動増幅回路部と、差動増幅回路部の出力電圧に応
じて電流供給能力を変える出力回路部とを備え、基準電
圧選択部は、内部クロック信号の周波数が高いほど大き
い基準電圧を選択するようにした。このことから、内部
クロック信号の周波数が高い場合、内部電源降圧部から
出力される内部電源電圧の電圧を高くして、内部クロッ
ク信号の周波数が高いときに起きる内部電源電圧の低下
を補償するようにした。このため、内部クロック信号の
周波数が高い場合に起きる内部電源電圧の低下を防ぐこ
とができる。
の発明において、具体的には、内部電源降圧部は、内部
クロック信号の周波数に応じて基準電圧発生部からの基
準電圧を選択する基準電圧選択部と、出力した内部電源
電圧と基準電圧選択部で選択された基準電圧とが入力さ
れる差動増幅回路部と、差動増幅回路部の出力電圧に応
じて電流供給能力を変える出力回路部とを備え、基準電
圧選択部は、内部クロック信号の周波数が高いほど大き
い基準電圧を選択するようにした。このことから、内部
クロック信号の周波数が高い場合、内部電源降圧部から
出力される内部電源電圧の電圧を高くして、内部クロッ
ク信号の周波数が高いときに起きる内部電源電圧の低下
を補償するようにした。このため、内部クロック信号の
周波数が高い場合に起きる内部電源電圧の低下を防ぐこ
とができる。
【０１３４】第８の発明に係る半導体集積回路は、内部
クロック信号の周波数が高いほど内部電源降圧部から出
力される電流の電流供給能力を増加させるようにした。
このことから、内部クロック信号の周波数が低い場合、
内部電源降圧部から出力される電流の電流供給能力を小
さくし、内部クロック信号の周波数が高い場合、内部電
源降圧部から出力される電流の電流供給能力を大きくす
ることができる。このため、内部クロック信号の周波数
が高い場合に起きる内部電源電圧の低下を防ぐことがで
きると共に、内部クロック信号の周波数が低い場合に
は、内部電源降圧部からの出力電流を減少させることが
でき、半導体集積回路における消費電流の低下を図るこ
とができる。
クロック信号の周波数が高いほど内部電源降圧部から出
力される電流の電流供給能力を増加させるようにした。
このことから、内部クロック信号の周波数が低い場合、
内部電源降圧部から出力される電流の電流供給能力を小
さくし、内部クロック信号の周波数が高い場合、内部電
源降圧部から出力される電流の電流供給能力を大きくす
ることができる。このため、内部クロック信号の周波数
が高い場合に起きる内部電源電圧の低下を防ぐことがで
きると共に、内部クロック信号の周波数が低い場合に
は、内部電源降圧部からの出力電流を減少させることが
でき、半導体集積回路における消費電流の低下を図るこ
とができる。
【０１３５】第９の発明に係る半導体集積回路は、第８
の発明において、具体的には、内部電源降圧部は、出力
した内部電源電圧と所定の基準電圧とが入力される差動
増幅回路部と、内部クロック信号の周波数に応じて電流
供給能力を変える出力回路部とを備え、出力回路部は、
内部クロック信号の周波数が高いほど電流供給能力を増
加させるようにした。このことから、内部クロック信号
の周波数が低い場合、内部電源降圧部から出力される電
流の電流供給能力を小さくし、内部クロック信号の周波
数が高い場合、内部電源降圧部から出力される電流の電
流供給能力を大きくすることができる。このため、内部
クロック信号の周波数が高い場合に起きる内部電源電圧
の低下を防ぐことができると共に、内部クロック信号の
周波数が低い場合には、内部電源降圧部からの出力電流
を減少させることができ、半導体集積回路における消費
電流の低下を図ることができる。
の発明において、具体的には、内部電源降圧部は、出力
した内部電源電圧と所定の基準電圧とが入力される差動
増幅回路部と、内部クロック信号の周波数に応じて電流
供給能力を変える出力回路部とを備え、出力回路部は、
内部クロック信号の周波数が高いほど電流供給能力を増
加させるようにした。このことから、内部クロック信号
の周波数が低い場合、内部電源降圧部から出力される電
流の電流供給能力を小さくし、内部クロック信号の周波
数が高い場合、内部電源降圧部から出力される電流の電
流供給能力を大きくすることができる。このため、内部
クロック信号の周波数が高い場合に起きる内部電源電圧
の低下を防ぐことができると共に、内部クロック信号の
周波数が低い場合には、内部電源降圧部からの出力電流
を減少させることができ、半導体集積回路における消費
電流の低下を図ることができる。
【０１３６】第１０の発明に係る半導体集積回路は、第
１から第９の発明において、更に備えた基板電圧発生部
は、周波数判定部で判定された内部クロック信号の周波
数が高いほど、基板電圧の上昇に対する応答性をよく
し、基板電圧の上昇を検出する速度を速くするようにし
た。このことから、基板電圧発生部は、内部クロック信
号の周波数が高いときに、基板電圧の上昇を短時間で検
出して基板電圧を低下させることができるため、内部ク
ロック信号の周波数が高い場合に起きる基板電圧の上昇
をも防ぐことができる。
１から第９の発明において、更に備えた基板電圧発生部
は、周波数判定部で判定された内部クロック信号の周波
数が高いほど、基板電圧の上昇に対する応答性をよく
し、基板電圧の上昇を検出する速度を速くするようにし
た。このことから、基板電圧発生部は、内部クロック信
号の周波数が高いときに、基板電圧の上昇を短時間で検
出して基板電圧を低下させることができるため、内部ク
ロック信号の周波数が高い場合に起きる基板電圧の上昇
をも防ぐことができる。
【０１３７】第１１の発明に係る半導体集積回路は、第
１から第１０の発明において、更に備えた昇圧電圧発生
部は、周波数判定部で判定された内部クロック信号の周
波数が高いほど、昇圧電圧の低下に対する応答性をよく
し、昇圧電圧の低下を検出する速度を速くするようにし
た。このことから、昇圧電圧発生部は、内部クロック信
号の周波数が高いときに、昇圧電圧の低下を短時間で検
出して昇圧電圧を昇圧させることができるため、内部ク
ロック信号の周波数が高い場合に起きる昇圧電圧の低下
をも防ぐことができる。
１から第１０の発明において、更に備えた昇圧電圧発生
部は、周波数判定部で判定された内部クロック信号の周
波数が高いほど、昇圧電圧の低下に対する応答性をよく
し、昇圧電圧の低下を検出する速度を速くするようにし
た。このことから、昇圧電圧発生部は、内部クロック信
号の周波数が高いときに、昇圧電圧の低下を短時間で検
出して昇圧電圧を昇圧させることができるため、内部ク
ロック信号の周波数が高い場合に起きる昇圧電圧の低下
をも防ぐことができる。
【０１３８】第１２の発明に係る半導体集積回路は、内
部クロック信号の周波数が高いほど、基板電圧の上昇に
対する応答性をよくし、基板電圧の上昇を検出する速度
を速くするようにした。このことから、内部クロック信
号の周波数が高いときに、基板電圧の上昇を短時間で検
出して基板電圧を低下させることができるため、内部ク
ロック信号の周波数が高い場合に起きる基板電圧の上昇
を防ぐことができる。
部クロック信号の周波数が高いほど、基板電圧の上昇に
対する応答性をよくし、基板電圧の上昇を検出する速度
を速くするようにした。このことから、内部クロック信
号の周波数が高いときに、基板電圧の上昇を短時間で検
出して基板電圧を低下させることができるため、内部ク
ロック信号の周波数が高い場合に起きる基板電圧の上昇
を防ぐことができる。
【０１３９】第１３の発明に係る半導体集積回路は、第
１２の発明において、具体的には、基板電圧発生部は、
基板電圧を低下させるチャージポンプ回路部と、出力し
た基板電圧の検出を行い、基板電圧が所定値以上になる
とチャージポンプ回路部を作動させる基板電圧検出部と
を備え、基板電圧検出部は、内部クロック信号の周波数
が高いほど、基板電圧が所定値以上になったことを検出
する速度を速くする。このことから、内部クロック信号
の周波数が高いときは、基板電圧検出部の応答性を良く
したため、内部クロック信号の周波数が高いときに、基
板電圧の上昇を短時間で検出して基板電圧を低下させる
ことができるため、内部クロック信号の周波数が高い場
合に起きる基板電圧の上昇を防ぐことができる。
１２の発明において、具体的には、基板電圧発生部は、
基板電圧を低下させるチャージポンプ回路部と、出力し
た基板電圧の検出を行い、基板電圧が所定値以上になる
とチャージポンプ回路部を作動させる基板電圧検出部と
を備え、基板電圧検出部は、内部クロック信号の周波数
が高いほど、基板電圧が所定値以上になったことを検出
する速度を速くする。このことから、内部クロック信号
の周波数が高いときは、基板電圧検出部の応答性を良く
したため、内部クロック信号の周波数が高いときに、基
板電圧の上昇を短時間で検出して基板電圧を低下させる
ことができるため、内部クロック信号の周波数が高い場
合に起きる基板電圧の上昇を防ぐことができる。
【０１４０】第１４の発明に係る半導体集積回路は、内
部クロック信号の周波数が高いほど、昇圧電圧の低下に
対する応答性をよくし、昇圧電圧の低下を検出する速度
を速くするようにした。このことから、内部クロック信
号の周波数が高いときに、昇圧電圧の低下を短時間で検
出して昇圧電圧を上昇させることができるため、内部ク
ロック信号の周波数が高い場合に起きる昇圧電圧の低下
を防ぐことができる。
部クロック信号の周波数が高いほど、昇圧電圧の低下に
対する応答性をよくし、昇圧電圧の低下を検出する速度
を速くするようにした。このことから、内部クロック信
号の周波数が高いときに、昇圧電圧の低下を短時間で検
出して昇圧電圧を上昇させることができるため、内部ク
ロック信号の周波数が高い場合に起きる昇圧電圧の低下
を防ぐことができる。
【０１４１】第１５の発明に係る半導体集積回路は、第
１４の発明において、具体的には、昇圧電圧発生部は、
昇圧電圧を上昇させるチャージポンプ回路部と、出力し
た昇圧電圧の検出を行い、昇圧電圧が所定値以下になる
とチャージポンプ回路部を作動させる昇圧電圧検出部と
を備え、昇圧電圧検出部は、内部クロック信号の周波数
が高いほど、昇圧電圧が所定値以下になったことを検出
する速度を速くするようにした。このことから、内部ク
ロック信号の周波数が高いときに、昇圧電圧検出部の応
答性を良くしたため、内部クロック信号の周波数が高い
ときに、昇圧電圧の低下を短時間で検出して昇圧電圧を
昇圧させることができるため、内部クロック信号の周波
数が高い場合に起きる昇圧電圧の低下を防ぐことができ
る。
１４の発明において、具体的には、昇圧電圧発生部は、
昇圧電圧を上昇させるチャージポンプ回路部と、出力し
た昇圧電圧の検出を行い、昇圧電圧が所定値以下になる
とチャージポンプ回路部を作動させる昇圧電圧検出部と
を備え、昇圧電圧検出部は、内部クロック信号の周波数
が高いほど、昇圧電圧が所定値以下になったことを検出
する速度を速くするようにした。このことから、内部ク
ロック信号の周波数が高いときに、昇圧電圧検出部の応
答性を良くしたため、内部クロック信号の周波数が高い
ときに、昇圧電圧の低下を短時間で検出して昇圧電圧を
昇圧させることができるため、内部クロック信号の周波
数が高い場合に起きる昇圧電圧の低下を防ぐことができ
る。
【図１】 本発明の実施の形態１における半導体集積回
路の例を示した概略のブロック図である。
路の例を示した概略のブロック図である。
【図２】 図１における周波数検出回路２１の回路例を
示した図である。
示した図である。
【図３】 図２の周波数検出回路２１の動作例を示した
タイミングチャートである。
タイミングチャートである。
【図４】 図１における内部電源降圧回路２の回路例を
示した図である。
示した図である。
【図５】 本発明の実施の形態１における半導体集積回
路の変形例を示した回路図である。
路の変形例を示した回路図である。
【図６】 本発明の実施の形態２における半導体集積回
路の例を示した概略のブロック図である。
路の例を示した概略のブロック図である。
【図７】 図６における内部電源降圧回路６１の回路例
を示した図である。
を示した図である。
【図８】 本発明の実施の形態３における半導体集積回
路の例を示した概略のブロック図である。
路の例を示した概略のブロック図である。
【図９】 図８における内部電源降圧回路８１の回路例
を示した図である。
を示した図である。
【図１０】 本発明の実施の形態４における半導体集積
回路の例を示した概略のブロック図である。
回路の例を示した概略のブロック図である。
【図１１】 図１０における内部電源降圧回路１０１の
回路例を示した図である。
回路例を示した図である。
【図１２】 本発明の実施の形態５における半導体集積
回路の例を示した概略のブロック図である。
回路の例を示した概略のブロック図である。
【図１３】 図１２における基板電圧発生回路１２１の
回路例を示した図である。
回路例を示した図である。
【図１４】 本発明の実施の形態６における半導体集積
回路の例を示した概略のブロック図である。
回路の例を示した概略のブロック図である。
【図１５】 図１４における昇圧電圧発生回路１４１の
回路例を示した図である。
回路例を示した図である。
【図１６】 ６４Ｍbit×８のシンクロナスＤＲＡＭの
従来例を示した概略のブロック図である。
従来例を示した概略のブロック図である。
１，６５，８５，１０５，１２５，１４５ ＳＤＲＡ
Ｍ、 ２，６１，８１，１０１ 内部電源降圧回路、
５ 基準電圧発生回路、 １０，６４，８４，１０２，
１２４，１４４ 内部電源回路、 ２１ 周波数検出回
路、 ３１ Ｔフリップフロップ、 ３２ 遅延回路、
３９，４０，４３ インバータ回路、４４，７２，７
３，９３，９４，１１７，１１８，１３６，１３７，１
５６，１５７ トランスミッションゲート、 ４５ ラ
ッチ回路、 ４６，４７ 単安定マルチバイブレータ、
５１，５２，５９，１１３〜１１６，１３１〜１３
３，１５４，１５５ ｐチャネル型ＭＯＳトランジス
タ、 ５３，５４，５６，５７，７１，１３４，１３
５，１５１〜１５３ ｎチャネル型ＭＯＳトランジス
タ、５５，９２，１１２ 差動増幅回路、 ５８，７４
ゲイン制御回路、 ６２，１２２ 第１電圧発生回
路、 ６３，１２３ 第２電圧発生回路、 ８２ 第１
基準電圧発生回路、 ８３ 第２基準電圧発生回路、
９１，１１１ 定電流源、 ９５ 基準電圧切換回路、
１１９ 出力回路、 １２１ 基板電圧発生回路、
１３８ 基板電圧検出回路、 １３９，１６０ チャー
ジポンプ回路、１４１ 昇圧電圧発生回路、 １４２
第３電圧発生回路、 １４３ 第４電圧発生回路、 １
５８ コンデンサ、 １５９ 昇圧電圧検出回路
Ｍ、 ２，６１，８１，１０１ 内部電源降圧回路、
５ 基準電圧発生回路、 １０，６４，８４，１０２，
１２４，１４４ 内部電源回路、 ２１ 周波数検出回
路、 ３１ Ｔフリップフロップ、 ３２ 遅延回路、
３９，４０，４３ インバータ回路、４４，７２，７
３，９３，９４，１１７，１１８，１３６，１３７，１
５６，１５７ トランスミッションゲート、 ４５ ラ
ッチ回路、 ４６，４７ 単安定マルチバイブレータ、
５１，５２，５９，１１３〜１１６，１３１〜１３
３，１５４，１５５ ｐチャネル型ＭＯＳトランジス
タ、 ５３，５４，５６，５７，７１，１３４，１３
５，１５１〜１５３ ｎチャネル型ＭＯＳトランジス
タ、５５，９２，１１２ 差動増幅回路、 ５８，７４
ゲイン制御回路、 ６２，１２２ 第１電圧発生回
路、 ６３，１２３ 第２電圧発生回路、 ８２ 第１
基準電圧発生回路、 ８３ 第２基準電圧発生回路、
９１，１１１ 定電流源、 ９５ 基準電圧切換回路、
１１９ 出力回路、 １２１ 基板電圧発生回路、
１３８ 基板電圧検出回路、 １３９，１６０ チャー
ジポンプ回路、１４１ 昇圧電圧発生回路、 １４２
第３電圧発生回路、 １４３ 第４電圧発生回路、 １
５８ コンデンサ、 １５９ 昇圧電圧検出回路
Claims (15)
- 【請求項１】 所定の基準電圧を基に外部からの電源電
圧を降圧して内部電源電圧を生成し出力する内部電源降
圧部と、 外部から入力されるクロック信号から内部クロック信号
を生成して出力する内部クロック信号生成部と、 該内部クロック信号生成部で生成された内部クロック信
号の周波数を判定する周波数判定部とを備え、 上記内部電源降圧部は、周波数判定部で判定された周波
数が高いほど内部電源電圧の低下に対する出力電流の増
加速度を速くすることを特徴とする半導体集積回路。 - 【請求項２】 上記内部電源降圧部は、 出力した内部電源電圧と所定の基準電圧とが入力される
差動増幅回路部と、 該差動増幅回路部に流れる電流を制御し差動増幅回路部
のゲインを制御するゲイン制御部と、 上記差動増幅回路部の出力電圧に応じて電流供給能力を
変える出力回路部とを備え、 上記ゲイン制御部は、内部クロック信号の周波数が高い
ほど差動増幅回路部に流れる電流を増加させ、差動増幅
回路部のゲインを大きくすることを特徴とする請求項１
に記載の半導体集積回路。 - 【請求項３】 上記ゲイン制御部は、差動増幅回路部に
電流を供給するゲートサイズの異なる複数のＭＯＳトラ
ンジスタで形成され、内部クロック信号の周波数が高い
ほどドレイン電流の大きいＭＯＳトランジスタを作動さ
せて差動増幅回路部に流れる電流を増加させることを特
徴とする請求項２に記載の半導体集積回路。 - 【請求項４】 上記ゲイン制御部は、差動増幅回路部に
電流を供給する複数のＭＯＳトランジスタで形成され、
内部クロック信号の周波数が高いほど作動させるＭＯＳ
トランジスタ数を増やして差動増幅回路部に流れる電流
を増加させることを特徴とする請求項２に記載の半導体
集積回路。 - 【請求項５】 上記ゲイン制御部は、差動増幅回路部に
電流を供給するＭＯＳトランジスタと、内部クロック信
号の周波数に応じて該ＭＯＳトランジスタのゲート電圧
を制御するゲート電圧制御回路とからなり、ゲート電圧
制御回路は、内部クロック信号の周波数が高いほど差動
増幅回路部に供給する電流を増加させるように上記ＭＯ
Ｓトランジスタのゲート電圧を制御することを特徴とす
る請求項２に記載の半導体集積回路。 - 【請求項６】 異なる複数の基準電圧を生成して出力す
る基準電圧発生部と、 該基準電圧発生部から入力される基準電圧を選択し、該
選択した基準電圧を基に外部からの電源電圧を降圧して
内部電源電圧を生成し出力する内部電源降圧部と、 外部から入力されるクロック信号から内部クロック信号
を生成して出力する内部クロック信号生成部と、 該内部クロック信号生成部で生成された内部クロック信
号の周波数を判定する周波数判定部とを備え、 上記内部電源降圧部は、周波数判定部で判定された周波
数が高いほど大きい基準電圧を選択し、内部電源電圧の
低下を補償することを特徴とする半導体集積回路。 - 【請求項７】 上記内部電源降圧部は、 内部クロック信号の周波数に応じて基準電圧発生部から
の基準電圧を選択する基準電圧選択部と、 出力した内部電源電圧と基準電圧選択部で選択された基
準電圧とが入力される差動増幅回路部と、 差動増幅回路部の出力電圧に応じて電流供給能力を変え
る出力回路部とを備え、 上記基準電圧選択部は、内部クロック信号の周波数が高
いほど大きい基準電圧を選択することを特徴とする請求
項６に記載の半導体集積回路。 - 【請求項８】 所定の基準電圧を基に外部からの電源電
圧を降圧して内部電源電圧を生成し出力する内部電源降
圧部と、 外部から入力されるクロック信号から内部クロック信号
を生成して出力する内部クロック信号生成部と、 該内部クロック信号生成部で生成された内部クロック信
号の周波数を判定する周波数判定部とを備え、 上記内部電源降圧部は、周波数判定部で判定された周波
数が高いほど出力電流供給能力を増加させることを特徴
とする半導体集積回路。 - 【請求項９】 上記内部電源降圧部は、 出力した内部電源電圧と所定の基準電圧とが入力される
差動増幅回路部と、 内部クロック信号の周波数に応じて電流供給能力を変え
る出力回路部とを備え、 該出力回路部は、内部クロック信号の周波数が高いほど
電流供給能力を増加させることを特徴とする請求項８に
記載の半導体集積回路。 - 【請求項１０】 半導体基板のバイアス電圧を生成して
出力し、半導体基板に基板電圧を印加する基板電圧発生
部を更に備え、該基板電圧発生部は、周波数判定部で判
定された周波数が高いほど、基板電圧の上昇に対する応
答性をよくし、基板電圧の上昇を検出する速度を速くす
ることを特徴とする請求項１から請求項９のいずれかに
記載の半導体集積回路。 - 【請求項１１】 外部からの電源電圧を昇圧して昇圧電
圧を生成し出力する昇圧電圧発生部を更に備え、該昇圧
電圧発生部は、周波数判定部で判定された周波数が高い
ほど、昇圧電圧の低下に対する応答性をよくし、昇圧電
圧の低下を検出する速度を速くすることを特徴とする請
求項１から請求項１０のいずれかに記載の半導体集積回
路。 - 【請求項１２】 半導体基板のバイアス電圧を生成して
出力し、半導体基板に基板電圧を印加する基板電圧発生
部と、 外部から入力されるクロック信号から内部クロック信号
を生成して出力する内部クロック信号生成部と、 該内部クロック信号生成部で生成された内部クロック信
号の周波数を判定する周波数判定部とを備え、 上記基板電圧発生部は、周波数判定部で判定された周波
数が高いほど、基板電圧の上昇に対する応答性をよく
し、基板電圧の上昇を検出する速度を速くすることを特
徴とする半導体集積回路。 - 【請求項１３】 上記基板電圧発生部は、 基板電圧を低下させるチャージポンプ回路部と、 出力した基板電圧の検出を行い、基板電圧が所定値以上
になるとチャージポンプ回路部を作動させる基板電圧検
出部とを備え、 上記基板電圧検出部は、内部クロック信号の周波数が高
いほど、基板電圧の上昇に対する応答性をよくし、基板
電圧が所定値以上になったことを検出する速度を速くす
ることを特徴とする請求項１２に記載の半導体集積回
路。 - 【請求項１４】 外部からの電源電圧を昇圧して昇圧電
圧を生成し出力する昇圧電圧発生部と、 外部から入力されるクロック信号から内部クロック信号
を生成して出力する内部クロック信号生成部と、 該内部クロック信号生成部で生成された内部クロック信
号の周波数を判定する周波数判定部とを備え、 上記昇圧電圧発生部は、周波数判定部で判定された周波
数が高いほど、昇圧電圧の低下に対する応答性をよく
し、昇圧電圧の低下を検出する速度を速くすることを特
徴とする半導体集積回路。 - 【請求項１５】 上記昇圧電圧発生部は、 昇圧電圧を上昇させるチャージポンプ回路部と、 出力した昇圧電圧の検出を行い、昇圧電圧が所定値以下
になるとチャージポンプ回路部を作動させる昇圧電圧検
出部とを備え、 上記昇圧電圧検出部は、内部クロック信号の周波数が高
いほど、昇圧電圧の低下に対する応答性をよくし、昇圧
電圧が所定値以下になったことを検出する速度を速くす
ることを特徴とする請求項１４に記載の半導体集積回
路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9073198A JPH10269768A (ja) | 1997-03-26 | 1997-03-26 | 半導体集積回路 |
| TW086108906A TW332337B (en) | 1997-03-26 | 1997-06-25 | The semiconductor IC |
| KR1019970047651A KR100275394B1 (ko) | 1997-03-26 | 1997-09-19 | 반도체 집적 회로 |
| US08/939,687 US5903513A (en) | 1997-03-26 | 1997-09-29 | Semiconductor integrated circuit device with clock frequency invariant voltage step-down circuit |
| DE19748031A DE19748031B4 (de) | 1997-03-26 | 1997-10-30 | Integrierte Halbleiterschaltungsvorrichtung mit einer taktfrequenzinvarianten Spannungsheruntertransformierschaltung |
| CNB971231214A CN1149576C (zh) | 1997-03-26 | 1997-11-19 | 半导体集成电路 |
| CNA2003101028078A CN1495792A (zh) | 1997-03-26 | 1997-11-19 | 半导体集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9073198A JPH10269768A (ja) | 1997-03-26 | 1997-03-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10269768A true JPH10269768A (ja) | 1998-10-09 |
Family
ID=13511219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9073198A Pending JPH10269768A (ja) | 1997-03-26 | 1997-03-26 | 半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5903513A (ja) |
| JP (1) | JPH10269768A (ja) |
| KR (1) | KR100275394B1 (ja) |
| CN (2) | CN1495792A (ja) |
| DE (1) | DE19748031B4 (ja) |
| TW (1) | TW332337B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001243769A (ja) * | 2000-02-24 | 2001-09-07 | Fujitsu Ltd | 半導体装置及び半導体装置の内部電源生成方法 |
| US6728827B2 (en) | 2000-09-29 | 2004-04-27 | Renesas Technology Corp. | Simply interfaced semiconductor integrated circuit device including logic circuitry and embedded memory circuitry operative with a reduced number of pin terminals |
| JP2004310990A (ja) * | 2002-12-02 | 2004-11-04 | Samsung Electronics Co Ltd | 基準電圧の発生回路及び内部電圧の発生回路 |
| JP2007317345A (ja) * | 2006-04-27 | 2007-12-06 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2009268091A (ja) * | 2008-04-24 | 2009-11-12 | Hynix Semiconductor Inc | 半導体素子の内部電圧生成回路及び内部電圧生成方法 |
| JP2022048737A (ja) * | 2020-09-15 | 2022-03-28 | 株式会社東芝 | 半導体装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4274597B2 (ja) * | 1998-05-29 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2001351383A (ja) * | 2000-06-07 | 2001-12-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2002056674A (ja) * | 2000-08-08 | 2002-02-22 | Nec Corp | 半導体装置 |
| JP2002230998A (ja) * | 2001-02-01 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US7095273B2 (en) * | 2001-04-05 | 2006-08-22 | Fujitsu Limited | Voltage generator circuit and method for controlling thereof |
| JP2002344304A (ja) * | 2001-05-15 | 2002-11-29 | Fujitsu Ltd | 差動アンプ回路および半導体集積回路装置 |
| DE10220354B4 (de) * | 2002-05-07 | 2004-03-11 | Infineon Technologies Ag | Speicherschaltung mit mehreren Spannungsgeneratoren, Verfahren zur Herstellung und Verfahren zum Betreiben derselben |
| JP2004070805A (ja) * | 2002-08-08 | 2004-03-04 | Fujitsu Ltd | 内部電源電圧が制御される半導体集積回路 |
| KR100558488B1 (ko) * | 2003-08-26 | 2006-03-07 | 삼성전자주식회사 | 데이터 구동회로 및 이를 이용한 반도체 장치 |
| KR100560297B1 (ko) * | 2003-10-29 | 2006-03-10 | 주식회사 하이닉스반도체 | 지연고정루프용 전원 공급 회로를 구비한 반도체 소자 |
| KR100689817B1 (ko) * | 2004-11-05 | 2007-03-08 | 삼성전자주식회사 | 전압 발생 회로 및 이 회로를 구비하는 반도체 메모리 장치 |
| JP4761833B2 (ja) * | 2005-05-24 | 2011-08-31 | 株式会社東芝 | 半導体装置及びシステム |
| JP4506684B2 (ja) * | 2006-02-15 | 2010-07-21 | ソニー株式会社 | 負荷を駆動する駆動方法および駆動装置、並びに電子機器 |
| DE102010044924B4 (de) | 2010-09-10 | 2021-09-16 | Texas Instruments Deutschland Gmbh | Elektronische Vorrichtung und Verfahren für diskrete lastadaptive Spannungsregelung |
| KR102033784B1 (ko) * | 2012-07-13 | 2019-10-17 | 에스케이하이닉스 주식회사 | 칩 스택 패키지 및 이를 포함하는 시스템 인 패키지와 그 동작방법 |
| KR20160148788A (ko) * | 2015-06-16 | 2016-12-27 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
| KR20170124017A (ko) * | 2016-04-29 | 2017-11-09 | 삼성전자주식회사 | 동작 전압을 조절하는 메모리 장치, 메모리 장치를 제어하는 어플리케이션 프로세서 및 메모리 장치의 동작방법 |
| CN115565576A (zh) | 2021-07-02 | 2023-01-03 | 长鑫存储技术有限公司 | 一种信号生成电路、方法及半导体存储器 |
| CN115565577A (zh) * | 2021-07-02 | 2023-01-03 | 长鑫存储技术有限公司 | 一种信号生成电路、方法及半导体存储器 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171842A (ja) * | 1982-03-31 | 1983-10-08 | Matsushita Electronics Corp | 集積回路装置 |
| JPH07113863B2 (ja) * | 1985-06-29 | 1995-12-06 | 株式会社東芝 | 半導体集積回路装置 |
| JPH04112312A (ja) * | 1990-09-03 | 1992-04-14 | Seiko Epson Corp | 電気回路 |
| KR0126243B1 (ko) * | 1992-06-29 | 1997-12-26 | 세끼자와 다다시 | 자기재생기능을 갖는 반도체 메모리장치 |
| JP2870312B2 (ja) * | 1992-07-28 | 1999-03-17 | 日本電気株式会社 | 半導体メモリ回路の調整方法 |
| US5594699A (en) * | 1993-09-20 | 1997-01-14 | Fujitsu Limited | DRAM with reduced electric power consumption |
| JPH07220472A (ja) * | 1994-01-31 | 1995-08-18 | Mitsubishi Electric Corp | 内部電源回路 |
| JPH08153388A (ja) * | 1994-11-28 | 1996-06-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1997
- 1997-03-26 JP JP9073198A patent/JPH10269768A/ja active Pending
- 1997-06-25 TW TW086108906A patent/TW332337B/zh not_active IP Right Cessation
- 1997-09-19 KR KR1019970047651A patent/KR100275394B1/ko not_active IP Right Cessation
- 1997-09-29 US US08/939,687 patent/US5903513A/en not_active Expired - Fee Related
- 1997-10-30 DE DE19748031A patent/DE19748031B4/de not_active Expired - Fee Related
- 1997-11-19 CN CNA2003101028078A patent/CN1495792A/zh active Pending
- 1997-11-19 CN CNB971231214A patent/CN1149576C/zh not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001243769A (ja) * | 2000-02-24 | 2001-09-07 | Fujitsu Ltd | 半導体装置及び半導体装置の内部電源生成方法 |
| JP4485637B2 (ja) * | 2000-02-24 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及び半導体装置の内部電源生成方法 |
| US6728827B2 (en) | 2000-09-29 | 2004-04-27 | Renesas Technology Corp. | Simply interfaced semiconductor integrated circuit device including logic circuitry and embedded memory circuitry operative with a reduced number of pin terminals |
| JP2004310990A (ja) * | 2002-12-02 | 2004-11-04 | Samsung Electronics Co Ltd | 基準電圧の発生回路及び内部電圧の発生回路 |
| JP2007317345A (ja) * | 2006-04-27 | 2007-12-06 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2009268091A (ja) * | 2008-04-24 | 2009-11-12 | Hynix Semiconductor Inc | 半導体素子の内部電圧生成回路及び内部電圧生成方法 |
| JP2022048737A (ja) * | 2020-09-15 | 2022-03-28 | 株式会社東芝 | 半導体装置 |
| US11901871B2 (en) | 2020-09-15 | 2024-02-13 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW332337B (en) | 1998-05-21 |
| DE19748031B4 (de) | 2004-08-05 |
| KR19980079370A (ko) | 1998-11-25 |
| US5903513A (en) | 1999-05-11 |
| CN1149576C (zh) | 2004-05-12 |
| CN1194440A (zh) | 1998-09-30 |
| CN1495792A (zh) | 2004-05-12 |
| DE19748031A1 (de) | 1998-10-08 |
| KR100275394B1 (ko) | 2000-12-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040302 |
|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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