JP3510362B2 - 半導体記憶装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、センスアンプ等の内部回路の高速化を図り、
アクセス時間を早くする半導体記憶装置に関する。 【０００２】 【従来の技術】ＭＯＳトランジスタの駆動力は、ソース
・ドレイン間およびソース・ゲート間の電位差の大きさ
により変わってくる。すなわち、ＭＯＳトランジスタの
駆動力は、ソース・ドレイン間およびソース・ゲート間
の電位差が大きいときは強く、信号の立上げ、立下げの
時間も早い。また、ＭＯＳトランジスタの駆動力はソー
ス・ドレイン間およびソース・ゲート間の電位差が小さ
いときは弱く信号の立上げ、立下げの時間も遅い。した
がって、半導体記憶装置におけるＭＯＳトランジスタを
含む内部回路の動作速度はＭＯＳトランジスタのソース
・ドレイン間およびソース・ゲート間の電位差により変
わることになる。 【０００３】以上のことを、半導体記憶装置の内部回路
としてｎチャネルセンスアンプを例に説明する。 【０００４】図１８は、半導体記憶装置の一般的なｎチ
ャネルセンスアンプの詳細を示す回路図である。 【０００５】図１８において、ビット線対ＢＬ、／ＢＬ
は直列に接続されたｎチャネルトランジスタＴｒ３、Ｔ
ｒ４を通して、電気的に接続されている。そして、ｎチ
ャネルトランジスタＴｒ３のゲートは／ＢＬ線に、ｎチ
ャネルトランジスタＴｒ４のゲートはＢＬ線に接続され
ている。ｎチャネルトランジスタＴｒ３とＴｒ４の中間
点、ノードＮ１はセンスドライブインＳＮからセンスア
ンプ作動信号Ｓ０をゲートに受けるｎチャネルトランジ
スタＴｒ５を介してＧＮＤ線８１に接続されている。 【０００６】図１９は、図１８のｎチャネルセンスアン
プの動作を説明するためのタイムチャートである。 【０００７】図１９（ａ）に示すようにロウアドレスス
トローブ信号／ＲＡＳが「Ｌ」レベルに立下がった後、
図１９（ｂ）に示すロウアドレスによりワード線が活性
化され、図１９（ｄ）に示すようにメモリセル内の情報
がビット線に伝達され、図１９（ｃ）に示すように、セ
ンスアンプ作動信号Ｓ０が「Ｈ」レベルになる。すなわ
ち、図１９に示すノードＮ１はｎチャネルトランジスタ
Ｔｒ５によって、ＶSS（０Ｖ）レベルにされる。 【０００８】ここで、ノードＮ１はｎチャネルトランジ
スタＴｒ３およびＴｒ４のソースにあたり、ノードＮ１
のレベルが下がり、ビット線対ＢＬ，／ＢＬの電位レベ
ルがノードＮ１に対してｎチャネルトランジスタＴｒ３
あるいはＴｒ４のしきい値電圧分高くなったとき、ｎチ
ャネルトランジスタＴｒ３あるいはＴｒ４のどちらかが
オンしてセンス動作が始まる。 【０００９】図１９（ｄ）に示すようにビット線ＢＬに
微少電位が読出されているため、ノードＮ２の電位がノ
ードＮ１の電位よりしきい値電圧より高くなりｎチャネ
ルトランジスタＴｒ４がオンになる。 【００１０】そして、ビット線／ＢＬは図１９（ｄ）に
示すようにＶSSレベルにされる。ここで、半導体記憶装
置の待機時においては、図１９（ｄ）に示すようにビッ
ト線対ＢＬ、／ＢＬは１／２ＶCC（電源電位）にプリチ
ャージされているため、センスアンプの動作が始まると
きのノードＮ１とノードＮ３との電位差、すなわち、ｎ
チャネルトランジスタＴｒ４のソース・ドレイン間電位
差は１／２ＶCCとなる。 【００１１】したがって、このようなｎチャネルセンス
アンプでは、ｎチャネルトランジスタＴｒ４のソース・
ドレイン間電位差１／２ＶCCおよびソース・ゲート間電
位差（ノードＮ２とノードＮ３との電位差）が大きけれ
ば、ｎチャネルトランジスタＴｒ４の駆動力は強くな
り、ｎチャネルセンスアンプの動作が早くなる。 【００１２】 【発明が解決しようとする課題】しかしながら、半導体
記憶装置の低電圧化などにより、ｎチャネルトランジス
タＴｒ４のソース・ドレイン間電位差１／２ＶCCおよび
ソース・ゲート間電位差（ノードＮ２とノードＮ３との
電位差）の値が小さくなる場合があり、ｎチャネルセン
スアンプの動作速度も遅くなる。このため、半導体記憶
装置のアクセス時間が遅くなるという問題が生じてき
た。 【００１３】以上のことは、ｎチャネルトランジスタＴ
ｒ４のソースがＧＮＤ線に接続される場合に限らず、ソ
ース・ドレイン間およびソース・ゲート間の電位差が小
さくなった場合に生じる問題である。 【００１４】また、ＭＯＳトランジスタのソース・ドレ
イン間およびソース・ゲート間の電位差が小さくなるこ
とにより、ＭＯＳトランジスタの駆動力が弱くなるとい
う問題は、上述のセンスアンプに限らず半導体記憶装置
においてＭＯＳトランジスタを備える他の内部回路につ
いても言えることであり、半導体記憶装置のアクセス時
間の遅れの原因となっている。 【００１５】この発明は以上のような問題点を解決する
ためになされたもので、半導体記憶装置のセンスアンプ
などの内部回路の高速化を図り、半導体記憶装置のアク
セス時間を早くする半導体記憶装置を提供することを目
的とする。 【００１６】 【００１７】 【００１８】 【００１９】 【課題を解決するための手段】本発明の請求項１の半導
体記憶装置は、高電位を供給する高電位供給手段と、接
地電位以上の電位である低電位を供給する低電位供給手
段と、高電位供給手段と低電位供給手段との間に接続さ
れた、トランジスタ素子を備える内部回路と、低電位供
給手段と並列に接続され、作動信号に応じて低電位のレ
ベルをさらに低い電位レベルにするレベル低下手段と、
内部回路を作動させる内部回路作動信号を発生する前か
ら、レベル低下手段が所定時間、作動するように作動信
号の出力を制御する作動信号制御手段とを備える。 【００２０】 【００２１】内部回路は、選択されたメモリセルからビ
ット線に読出された微少電位差を増幅するための電位差
増幅手段である。 【００２２】作動信号制御手段は、行アドレスストロー
ブ信号に基づく基本信号を遅延させて、内部信号を発生
する手段と、電位差増幅手段を作動させる前に内部回路
作動信号の遅延量を制御する遅延制御手段と、遅延制御
手段から発生する遅延信号と内部回路作動信号より早く
発生する内部信号とを比較した結果に応じて作動信号の
出力を制御する比較制御手段とを含む。 【００２３】 【００２４】 【００２５】 【００２６】 【００２７】 【００２８】 【００２９】 【作用】請求項１の半導体記憶装置は、トランジスタ素
子を備える内部回路の低電位のラインを接地電位以上の
レベルに設定する。 【００３０】さらに、請求項１の半導体記憶装置は、ト
ランジスタ素子を備える内部回路を作動させる内部回路
作動信号が発生する前から、所定時間、トランジスタ素
子を備える内部回路の低電位のラインのレベルをさらに
低いレベルにする。すなわち、トランジスタを備える内
部回路が動作する前に、低電位のラインに接続されたト
ランジスタ素子の第１電極の電位レベルをさらに低いレ
ベルにし、第１電極と第２電極および第１電極と制御電
極との間の電位差を大きくしておき、トランジスタ素子
の駆動力を強め、信号の立上げ、立下げを早くする。さ
らに、内部回路の作動による正電荷の流入に基づく低電
位のラインの電位レベルの大きな上昇を防ぐことができ
る。 【００３１】 【００３２】請求項１の半導体記憶装置は、センスアン
プなどの電位差増幅手段を構成するトランジスタ素子の
第１電極と第２電極および第１電極と制御電極との間の
電位差を大きくし、トランジスタ素子の駆動力を強め、
信号の立上げ、立下げを早くする。 【００３３】請求項１の半導体記憶装置は、電位差増幅
手段を作動させる内部回路作動信号の遅延量により、レ
ベル低下手段がオフする時間を制御し、行アドレススト
ローブ信号に基づく基本信号の遅延量によりレベル低下
手段がオンする時間を制御する。 【００３４】 【００３５】 【００３６】 【実施例】以下、本発明による半導体記憶装置について
図面を参照しながら説明する。 【００３７】（第１の実施例）図１は、第１の実施例に
よる半導体記憶装置の全体構成を示す概略ブロック図で
ある。 【００３８】図１において、半導体記憶装置は、外部電
源パッド１、電源降圧回路３、周辺回路５、メモリセル
アレイ７、低電位設定回路９および外部接地パッド１１
からなる。 【００３９】半導体記憶装置は、外部電源パッド１から
の外部電源電圧を電源降圧回路３により降圧して、内部
電源電圧として周辺回路５およびメモリセルアレイ７に
供給する。半導体記憶装置は、図示しないメモリセルの
サブスレショールド電流を抑えるために、低電位設定回
路９により、外部接地パッド１１により供給される接地
電位より高い電位（ＢＳＧ）を発生してメモリセルアレ
イ７に供給する。 【００４０】図２は、図１のメモリセルアレイ７の内部
回路に接続された低電位設定回路９の一例の詳細を示す
回路図である。 【００４１】図２において、内部回路１３はＭＯＳトラ
ンジスタを備え、図１に示すメモリセルアレイ７の電位
を決定することに関係する回路、たとえば、図示しない
ビット線の充放電回路（センスアンプ回路）、ハーフ電
源電圧回路であり、半導体記憶装置の全回路（特にワー
ド線駆動回路は含まない）ではない。低電位設定回路１
７はｎチャネルトランジスタＴｒ１、Ｔｒ２および作動
信号制御手段１２からなり、図１に示す低電位設定回路
９の一例である。 【００４２】内部回路１３は接地電位より高い電位（Ｂ
ＳＧ）レベルを有するＢＳＧ線１５に接続される。この
ＢＳＧ線１５には、ｎチャネルトランジスタＴｒ１のゲ
ートとドレインが接続されるとともに、ｎチャネルトラ
ンジスタＴｒ２のドレインが接続される。ｎチャネルト
ランジスタＴｒ１、Ｔｒ２のそれぞれのソースは接地電
位ＶSSのラインに接続される。また、ｎチャネルトラン
ジスタＴｒ２のゲートは作動信号制御手段１２に接続さ
れる。 【００４３】ｎチャネルトランジスタＴｒ１は、そのし
きい値電圧Ｖthn 分だけ接地電位からＢＳＧ線１５の電
位を高める。 【００４４】図示しないセンスアンプなどの内部回路１
３の動作のために消費された電流はＢＳＧ線１５に流込
む。そして、ＢＳＧ線１５の電位レベルが浮く。この浮
きを防止するためセンスアンプなどの内部回路１３の作
動と同時に信号φをｎチャネルトランジスタＴｒ２のゲ
ートに与え、ＢＳＧ線１５に流れ込む電流をｎチャネル
トランジスタＴｒ２により放電する。 【００４５】次に、内部回路１３としてｎチャネルセン
スアンプを例にに挙げて、図２の低電位設定回路１７の
動作について詳しく説明する。 【００４６】図３は、ｎチャネルセンスアンプの詳細を
示す回路図である。図３において、ビット線対ＢＬ、／
ＢＬは直列に接続されたｎチャネルトランジスタＴｒ
３、Ｔｒ４を通して、電気的に接続されている。そし
て、Ｔｒ３のゲートは／ＢＬ線に、Ｔｒ４のゲートはＢ
Ｌ線に接続されている。Ｔｒ３とＴｒ４の中間点、ノー
ドＮはセンスドライブインＳＮからセンスアンプ作動信
号Ｓ０をゲートに受けるｎチャネルトランジスタＴｒ５
を介してＢＳＧ線１５に接続されている。なお、ＢＳＧ
線１５には、低電位設定回路１７が接続されている。 【００４７】図４は図２の低電位設定回路１７および図
３のｎチャネルセンスアンプの動作を説明するためのタ
イムチャートである。図４（ａ）に示すように、ロウア
ドレスストローブ信号／ＲＡＳが「Ｈ」レベルになって
いるスタンバイ時には、差動信号制御手段１２からの信
号φは、図４（ｄ）に示すように「Ｌ」レベルになって
いる。そして、ロウアドレスストローブ信号／ＲＡＳが
「Ｌ」レベルに立下がった後、図４（ｂ）に示すロウア
ドレスによりワード線が活性化され、図４（ｅ）に示す
ようにメモリセル内の情報がビット線に伝達され、図４
（ｃ）に示すように、センスアンプ作動信号Ｓ０が
「Ｈ」レベルになる。すなわち、図３に示すノードＮは
ｎチャネルトランジスタＴｒ５によって、ＢＳＧレベル
になる。 【００４８】そして、ノードＮはｎチャネルトランジス
タＴｒ３およびＴｒ４のソースに当たり、ノードＮのレ
ベルが下がりビット線対のレベルがノードＮに対してｎ
チャネルトランジスタＴｒ３あるいはＴｒ４のしきい値
電圧分高くなったとき、ｎチャネルトランジスタＴｒ３
あるいはＴｒ４のどちらかがオンしてセンス動作が始ま
る。 【００４９】図４（ｄ）に示すようにビット線ＢＬに微
少電位が読出されているためｎチャネルトランジスタＴ
ｒ４がオンする。そして、ビット線／ＢＬは、図４
（ｅ）に示すようにＢＳＧレベルにされる。 【００５０】このため、大電流がＢＳＧ線１５に流込
む。したがって、図２に示すｎチャネルトランジスタＴ
ｒ２がＢＳＧ線１５に接続されていなければ図４（ｆ）
の点線ｐに示すようにＢＳＧ線１５の電位が浮上る。 【００５１】すなわち、作動信号制御手段１２により、
図４（ｄ）に示すように信号φが、センスアンプ作動信
号Ｓ０に同期して立上げられ、それに応じてｎチャネル
トランジスタＴｒ２がオンし、ＢＳＧ線１５の電位レベ
ルをＢＳＧレベルに引こうとする。 【００５２】これにより、図４（ｆ）の実線で示すよう
にＢＳＧ線１５の電位レベルの浮上がりを抑えることが
できる。 【００５３】しかし、図３に示すｎチャネルセンスアン
プのノードＮは接地レベル（Ｖｓｓレベル）でなくＢＳ
Ｇレベルのためビット線のプリチャージレベルからの電
位差が小さく、ｎチャネルトランジスタＴｒ４の駆動力
が弱く、ｎチャネルセンスアンプの動作が遅くなる。さ
らに、ＢＳＧ線１５の電位レベルの浮きが防止されたと
いっても、図４（ｆ）に示すように浮きは完全には０に
はならずＢＳＧ線のレベルは、ΔＶ1 だけ浮上がってし
まう。このため、図３に示すｎチャネルセンスアンプの
ノードＮは、ＢＳＧレベルよりΔＶ1 だけ高いレベルに
浮くことになり、さらにｎチャネルセンスアンプの動作
が遅くなる。 【００５４】そこで、ｎチャネルトランジスタＴｒ２に
より、ＢＳＧ線１５の電位レベルをＢＳＧレベルに引こ
うとするのではなく、図４（ｇ）に示すように、ＢＳＧ
レベルよりさらに低い電位レベルに引く。 【００５５】以上のように第１の実施例では、図３のｎ
チャネルセンスアンプのノードＮは、ＢＳＧレベルに引
かれるのではく、センスアンプ作動信号Ｓ０と同期し
て、もっと低い接地電位ＶSSに近いレベルに引かれる。 【００５６】その結果、ノードＮとビット線のプリチャ
ージレベルとの電位差が大きく、ｎチャネルトランジス
タＴｒ４の駆動力も強いため、ｎチャネルセンスアンプ
の動作も速くなる。 【００５７】さらに、ＢＳＧ線１５の電位レベルの浮き
は起こるが、浮き（ΔＶ）が生じるときのレベルがＢＳ
Ｇレベルではなく接地電位ＶSSに近い低いレベルである
ため、ＢＳＧレベルから見た電位レベルの浮き（Δ
Ｖ2 ）はＢＳＧレベルに引こうとする場合の浮き（ΔＶ
1 ）に比べ小さくなる。すなわち、ＢＳＧレベルへの完
全復帰までの時間も短く、ｎチャネルセンスアンプの高
速化を図ることができる。 【００５８】以上は、内部回路の例としてＢＳＧ線に接
続されるｎチャネルセンスアンプについて説明したが、
ＢＳＧ線ではなく、ＧＮＤ線に接続されている場合で
も、ｎチャネルセンスアンプの動作と同時に（センスア
ンプ作動信号Ｓ０と同期して）、ＧＮＤ線の電位レベル
より低い電位ＶBBレベル近くまでＧＮＤ線の電位を下げ
ることによりｎチャネルセンスアンプの動作の高速化を
図ることができる。 【００５９】（第２の実施例）第２の実施例による半導
体記憶装置の全体構成は、第１の実施例における図１の
半導体記憶装置と同様である。 【００６０】また、第２の実施例による半導体記憶装置
の低電位設定回路（図１の低電位設定回路９に相当）の
構成は、第１の実施例における図２の低電位設定回路１
７と同様である。 【００６１】以下、図１の半導体記憶装置および図２の
低電位設定回路１７は、それぞれ第２の実施例による半
導体記憶装置および低電位設定回路として説明する。 【００６２】図２の内部回路１３として、図３のｎチャ
ネルセンスアンプを例に、図２の低電位設定回路１７の
動作について説明する。 【００６３】第１の実施例では、図２の作動信号制御手
段１２により、信号φをセンスアンプ作動信号Ｓ０と同
期して立上げたが、第２の実施例では、図２の作動信号
制御手段１２により、信号φをセンスアンプ作動信号Ｓ
０より所定時間だけ早く立上げることにより、ｎチャネ
ルトランジスタＴｒ２によりＢＳＧ線１５の電位を予め
接地電位近くまで下げる。 【００６４】図５は、信号φをセンスアンプ作動信号Ｓ
０より早く立上げた場合の図２の低電位設定回路１７の
動作を説明するためのタイムチャートである。 【００６５】図５（ａ）に示すように、ロウアドレスス
トローブ信号／ＲＡＳが「Ｌ」レベルに立下がった後、
図５（ｂ）に示すようにセンスアンプ作動信号Ｓ０が
「Ｈ」に立上がる。図５（ｃ）に示すように信号φは時
間ｔだけ早くセンスアンプ作動信号Ｓ０より立上がり、
図５（ｄ）に示すようにＢＳＧ線１５の電位はＢＳＧレ
ベルから接地電位ＶSS近くまで下げられる。すなわち、
ＢＳＧ線１５の電位レベルがＢＳＧレベルより下がった
後に図３のｎチャネルセンスアンプが作動し始める。 【００６６】このように、図３のｎチャネルセンスアン
プのノードＮはＢＳＧレベルに引かれるのではなく、ｎ
チャネルセンスアンプが作動する前に、もっと低い接地
電位ＶSSに近いレベルに引かれるためノードＮとビット
線のプリチャージレベルとの電位差が大きく、ｎチャネ
ルトランジスタＴｒ４の駆動力も強いため、確実に、第
１の実施例より、さらにｎチャネルセンスアンプの動作
も早くなる。 【００６７】また、ＢＳＧ線１５の電位レベルの浮きは
起こるが、浮き（ΔＶ）が生じるときのレベルがＢＳＧ
レベルではなく接地電位ＶSSに近い低いレベルであるた
め、ＢＳＧレベルから見た電位レベルの浮き（ΔＶ3 ）
はＢＳＧレベルに引こうとする場合の浮き（図４（ｆ）
のΔＶ1 ）に比べ小さくなる。すなわち、ＢＳＧレベル
への完全復帰までの時間も短く、ｎチャネルセンスアン
プの高速化を図ることができる。 【００６８】図６は図２の信号φをセンスアンプ作動信
号Ｓ０より早く立上げるための作動信号制御手段の一例
を示す回路図である。 【００６９】図６（ａ）において、作動信号制御手段
は、行アドレスストローブ信号に基づく基本信号ＺＲＸ
Ｔを図示しない複数のインバータからなる遅延段１９に
より遅延させ、信号Ａを得る。さらに作動信号制御手段
は、基本信号ＺＲＸＴを図示しない複数のインバータか
らなる２つの遅延段１９、２１により遅延させ、遅延信
号ＺＲＸＤを得る。インバータ２３、２５、２７、２
９、３１および３３は、信号Ａおよび遅延信号ＺＲＸＤ
の波形を正すためのものである。 【００７０】図６（ｂ）において、遅延信号ＺＲＸＤ
は、３つのインバータ３５、３７、３９により遅延され
センスアンプ作動信号Ｓ０にされる。 【００７１】図６（ｃ）において、信号Ａは、３つのイ
ンバータ４１、４３、４５により遅延され、信号ＡＡＡ
にされる。 【００７２】図６（ｄ）において、センスアンプ作動信
号Ｓ０が遅延段４７により遅延された信号Ｓ０Ｄは、信
号ＡＡＡとともにＮＯＲ回路４９に入力される。そし
て、ＮＯＲ回路４９の出力は２つのインバータ５１によ
り波形が正され、ｎチャネルトランジスタＴｒ２のゲー
トに入力される信号φにされる。 【００７３】図７は、図６の作動信号制御手段の動作を
説明するためのタイムチャートである。 【００７４】図７において、作動信号制御手段は、図７
（ａ）に示す基本信号ＺＲＸＴを遅延させ、図７（ｂ）
に示す信号ＡＡＡ、図７（ｃ）に示すセンスアンプ作動
信号Ｓ０および図７（ｄ）に示す信号Ｓ０Ｄを作る。 【００７５】そして、センスアンプ作動信号Ｓ０を遅延
した信号Ｓ０Ｄが「Ｌ」レベルで、かつ信号ＡＡＡも
「Ｌ」レベルのとき、図６のＮＯＲ回路４９により、図
７（ｅ）に示すように信号φが「Ｈ」レベルにされる。
すなわち、センスアンプが作動する前に、図２のｎチャ
ネルトランジスタＴｒ２がオンになり、ＢＳＧ線１５の
電位を下げる。 【００７６】次に、センスアンプ作動信号Ｓ０を遅延し
た信号Ｓ０Ｄが「Ｈ」レベルでかつ、信号ＡＡＡが
「Ｌ」レベルのとき図６のＮＯＲ回路４９により、図７
（ｅ）に示すように、信号φが「Ｌ」レベルにされる。
すなわち、図２のｎチャネルトランジスタＴｒ２はオフ
する。なお、ｎチャネルトランジスタＴｒ２の動作時間
の制御は、図６の遅延段４７により、センスアンプ作動
信号Ｓ０を遅延した信号Ｓ０Ｄの立上げ時間をコントロ
ールすることにより行なう。 【００７７】図８は、図１の低電位設定回路９の他の例
を示す回路図である。図８において、図１の低電位設定
回路９の一例である低電位設定回路５２は、ＢＳＧ線１
５のレベルとほぼ同じレベルの電圧を発生する基準電位
発生回路５３と、この基準電位とＢＳＧ線１５のレベル
とを比較する差動増幅器５５と、この差動増幅器５５の
出力を受けるｎチャネルトランジスタＴｒ６とを含む。
他の構成は図２の低電位設定回路１７と同様である。 【００７８】ｎチャネルトランジスタＴｒ６のゲートは
差動増幅器５５の出力に接続され、そのドレインはＢＳ
Ｇ線１５に接続され、そのソースは接地電源ＶSSに接続
される。そして、基準電位発生回路５３から出力される
基準電位よりもＢＳＧ線１５のレベルが高ければ、差動
増幅器５５から「Ｈ」レベル信号がｎチャネルトランジ
スタＴｒ６のゲートに与えられる。これに応じて、ｎチ
ャネルトランジスタＴｒ６は導通し、ＢＳＧ線１５の電
位を放電する。ＢＳＧ線１５の電位が基準電位よりも低
くなれば、差動増幅器５５から「Ｌ」レベルの信号が出
力され、ｎチャネルトランジスタＴｒ６による放電は停
止される。他の動作は、図２の低電位設定回路１７と同
様である。 【００７９】図９は図８の差動増幅器５５の一例を示す
回路図である。図９において差動増幅器は、ｐチャネル
トランジスタＴｒ７、Ｔｒ８およびｎチャネルトランジ
スタＴｒ９、Ｔｒ１０によって構成されている。ｐチャ
ネルトランジスタＴｒ７、Ｔｒ８のドレインは電源ＶCC
に接続されている。ｐチャネルトランジスタＴｒ７のゲ
ートおよびソースは、ｎチャネルトランジスタＴｒ９の
ドレインに接続される。ｎチャネルトランジスタＴｒ９
のソースは接地され、ゲートはＢＳＧ線１５に接続され
る。ｐチャネルトランジスタＴｒ８のゲートはｎチャネ
ルトランジスタＴｒ９のドレインに、ソースはｎチャネ
ルトランジスタＴｒ１０のドレインに接続される。ｎチ
ャネルトランジスタＴｒ１０のゲートは基準電位発生回
路５３に、ソースは接地される。ノードＮO はｎチャネ
ルトランジスタＴｒ６のゲートに接続される。 【００８０】図１０は差動増幅器５５の他の例を示す回
路図である。図１０において、差動増幅器はスタンバイ
期間中、差動増幅器で消費する電流をカットするため、
アクティブ信号φA で制御されるｎチャネルトランジス
タＴｒ１１を設けている。その他の差動増幅器の構成は
図９の差動増幅器の構成と同様である。 【００８１】図１１は図８から図１０に示す基準電位発
生回路５３の一例を示す回路図である。 【００８２】図１１において基準電位発生回路は定電流
源１８および抵抗体２２を備える。定電流源１８は電源
ＶCCと抵抗体２２との間に接続される。そして、抵抗体
２２の他端は接地されており、抵抗体２２に常に一定電
流を流すことによって一定の基準電位ＶREF を発生させ
る。ただし、定電流源１８にはいろいろな回路が既に知
られており、特に記述しない。また、抵抗体２２として
材料や素子がいろいろ知られているがここでは特に記述
しない。 【００８３】図１２は図１の低電位設定回路９の他の例
を示す回路図である。図１２において、図１の低電位設
定回路９の一例である低電位設定回路５７は、ｎチャネ
ルトランジスタＴｒ２の動作によるＢＳＧ線１５の電位
の下がりすぎを防止するため、クランプ回路５９をＢＳ
Ｇ線１５に接続したものである。クランプ回路５９は基
準電位発生回路６１と、基準電位発生回路６１が発生す
る基準電位とＢＳＧ線１５の電位とを比較する差動増幅
器６３と、この差動増幅器６３の出力をゲートに受けて
ＢＳＧ線１５に電位を供給するためのｎチャネルトラン
ジスタＴｒ１２とを含む。ｎチャネルトランジスタＴｒ
１２のゲートは作動増幅回路６３の出力に、ドレインは
電源電位ＶCCに、ソースはＢＳＧ線１５に接続される。
なお、差動増幅器６３はＢＳＧ線１５の電位レベルが下
がりすぎたのを検知して、ｎチャネルトランジスタＴｒ
１２をオンさせる。その他の構成および動作は図２の低
電位設定回路１７と同様である。 【００８４】図１３は図１の低電位設定回路９の他の例
を示す回路図である。図１３において図１の低電位設定
回路９の一例である低電位設定回路６５は、ＢＳＧ線１
５の電位が下がりすぎたときの補償のため、サステイン
回路６７を設けたものである。サステイン回路６７は、
ＢＳＧ線１５に接続される。そして、サステイン回路６
７は発振器６９とポンピング回路７１とを含み、発振器
６９で発振された発振信号に応じてポンピング回路７１
は電源電圧ＶCCを断続的にＢＳＧ線１５に供給する。そ
の他の構成および動作は図２の低電位設定回路１７と同
様である。 【００８５】図１４は図１の低電位設定回路９の他の例
を示す回路図である。図１４において図１の低電位設定
回路９の一例である低電位設定回路７３は、図８の低電
位設定回路５２に図１２のクランプ回路５９を設けたも
のである。 【００８６】低電位設定回路７３の動作は、図８および
図１２の説明と同様である。図１５は図１の低電位設定
回路９の他の例を示す回路図である。 【００８７】図１５において図１の低電位設定回路９の
一例である低電位設定回路７５は図１４の低電位設定回
路７３のクランプ回路５９の代わりに図１３のサステイ
ン回路６７を設けたものである。低電位設定回路７５の
動作は図１４および図１３の説明と同様である。 【００８８】以上のように、第２の実施例においては、
ｎチャネルトランジスタＴｒ２のゲートに内部回路１３
が作動する所定時間前に信号φを与えることによりｎチ
ャネルトランジスタＴｒ２をオンさせＢＳＧ線１５の電
位を接地電位近くまで引く。 【００８９】その結果、内部回路として図３に示すｎチ
ャネルセンスアンプを考える場合に、ノードＮの電位は
ＢＳＧレベルに引かれるのではなく、ｎチャネルセンス
アンプが作動する所定時間前に、もっと低い接地電位に
近いレベルに引かれるため、ノードＮとビット線ＢＬ、
／ＢＬとの電位差が大きくｎチャネルセンスアンプの動
作も、確実に、第１の実施例より、さらに速くなる。 【００９０】また、ｎチャネルセンスアンプの作動によ
るＢＳＧ線１５への正電荷の流入によるＢＳＧ線の電位
レベルの浮きは小さくなり、ＢＳＧレベルへの完全復帰
までの時間も短く、センスアンプの動作の高速化を図る
ことができる。これにより、半導体記憶装置のアクセス
時間が早くなる。 【００９１】以上は、内部回路の例としてＢＳＧ線に接
続されるｎチャネルセンスアンプについて説明したが、
ＢＳＧ線ではなく、ＧＮＤ線に接続されている場合で
も、ｎチャネルセンスアンプの動作前にＧＮＤ線の電位
レベルより低い電位ＶBBレベル近くまでＧＮＤ線の電位
を下げることによりｎチャネルセンスアンプの動作の高
速化を図ることができる。 【００９２】以上の実施例では、内部回路が作動する前
に信号φにより内部回路に接続されている低電位のライ
ンのレベルをさらに低い電位レベルにするが、内部回路
の動作に同期して、低電位のラインの電位レベルをさら
に低いレベルにすることもできる。この場合は、第１の
実施例と同様の効果を奏する。 【００９３】（第３の実施例）まず、この発明の第３の
実施例の背景として、一般的なワード線駆動回路につい
て説明する。 【００９４】図１６は、一般的なワード線駆動回路の詳
細を示す回路図である。図１６においてワード線駆動回
路はｐチャネルトランジスタＴｒ１３およびｎチャネル
トランジスタＴｒ１４からなる。ｐチャネルトランジス
タＴｒ１３はドレインが昇圧電源ＶPP、ソースがｎチャ
ネルトランジスタＴｒ１４のドレインに接続れ、ゲート
にワード線活性化信号ＷＤを受ける。ｎチャネルトラン
ジスタＴｒ１４はソースが接地電位に接続され、ゲート
にワード線活性化信号ＷＤを受ける。 【００９５】次に動作について説明する。ワード線活性
化信号ＷＤが「Ｈ」から「Ｌ」になると、信号ＷＬは
「Ｈ」（ＶPPレベル）へ立上がる。これによりワード線
が活性化され、センスアンプが動作する。そして、セン
スアンプの動作のあとワード線活性化信号ＷＤが「Ｈ」
レベルになり、信号ＷＬは「Ｌ」へ立下がる。 【００９６】図１７は本発明の第３の実施例における半
導体記憶装置のワード線駆動回路の詳細を示す回路図で
ある。 【００９７】図１７において、ワード線駆動回路は、図
１６のワード線駆動回路にスイッチ回路７７および作動
信号制御手段１２を設けたものである。スイッチ回路７
７はｎチャネルトランジスタＴｒ１５、インバータ７９
およびｎチャネルトランジスタＴｒ１６からなる。ｎチ
ャネルトランジスタＴｒ１５のドレインはワード線駆動
回路のｎチャネルトランジスタＴｒ１４のソースに接続
され、ソースは、接地電位より低い電源Ｖbbに接続さ
れ、ゲートに作動信号制御手段１２からのスイッチ信号
φｃを受ける。ｎチャネルトランジスタＴｒ１６はドレ
インがワード線駆動回路のｎチャネルトランジスタＴｒ
１４のソースに、ソースが接地電源に接続され、ゲート
にインバータ７９を介してスイッチ信号φｃを受ける。 【００９８】次に動作について説明する。ワード線への
出力信号ＷＬを「Ｌ」レベルへ下げる前に（ワード線活
性化信号を「Ｈ」レベルに立上げる前に）、スイッチ信
号φｃによって、ワード線駆動回路のｎチャネルトラン
ジスタＴｒ１４のソースを接地電源から接地電位より低
い電位を供給する電源Ｖbbに接続する。 【００９９】そして、ワード線活性化信号ＷＤが「Ｈ」
レベルになって信号ＷＬを「Ｌ」レベルにするとき、ｎ
チャネルトランジスタＴｒ１４のソースを接地電位では
なくそれよりも低い電位に下げようとする。なお、所定
期間後、スイッチ信号φｃによりワード線駆動回路のｎ
チャネルトランジスタＴｒ１４のソースを接地電位に切
換える。以上の結果、第３の実施例によれば、出力信号
ＷＬの立下げ時におけるｎチャネルトランジスタＴｒ１
４のドレインとソース間およびソースとゲート間の電位
差が大きいため信号ＷＬの立下げの高速化、すなわち、
ワード線駆動回路の高速化を図ることができる。これに
より、半導体記憶装置のアクセス時間を早くすることが
できる。 【０１００】 【０１０１】 【０１０２】 【０１０３】 【０１０４】 【０１０５】 【０１０６】 【発明の効果】請求項１の半導体記憶装置は、トランジ
スタ素子を備える内部回路の低電位のラインを接地電位
以上の電位に設定する。さらに、請求項１の半導体記憶
装置は、トランジスタ素子を備える内部回路を作動させ
る前から内部回路の低電位のラインのレベルをさらに低
いレベルにしトランジスタ素子の駆動力を強めるととも
に、内部回路の作動による正電荷の流入に基づく低電位
のラインの電位レベルの大きな上昇を防止することがで
きる。 【０１０７】その結果、請求項１の半導体記憶装置は、
サブスレッショールド電流を低減するための低電位のレ
ベルを接地電位より高くしている場合でも、確実に、内
部回路の動作の高速化を図ることができ、アクセス時間
を早くすることができる。 【０１０８】 【０１０９】 【０１１０】請求項１の半導体記憶装置は、センスアン
プなどの電位差増幅手段のトランジスタ素子の駆動力を
強める。 【０１１１】その結果、請求項１の半導体記憶装置は、
確実に、センスアンプなどの電位差増幅手段の動作の高
速化を図ることができ、アクセス時間を早くすることが
できる。 【０１１２】請求項１の半導体記憶装置は、内部回路作
動信号の遅延量および行アドレスストローブ信号に基づ
く基本信号の遅延量によりレベル低下手段のオン・オフ
を制御する。 【０１１３】その結果、容易にレベル低下手段の動作を
制御することができる。 【０１１４】 【０１１５】 【０１１６】
し、特に、センスアンプ等の内部回路の高速化を図り、
アクセス時間を早くする半導体記憶装置に関する。 【０００２】 【従来の技術】ＭＯＳトランジスタの駆動力は、ソース
・ドレイン間およびソース・ゲート間の電位差の大きさ
により変わってくる。すなわち、ＭＯＳトランジスタの
駆動力は、ソース・ドレイン間およびソース・ゲート間
の電位差が大きいときは強く、信号の立上げ、立下げの
時間も早い。また、ＭＯＳトランジスタの駆動力はソー
ス・ドレイン間およびソース・ゲート間の電位差が小さ
いときは弱く信号の立上げ、立下げの時間も遅い。した
がって、半導体記憶装置におけるＭＯＳトランジスタを
含む内部回路の動作速度はＭＯＳトランジスタのソース
・ドレイン間およびソース・ゲート間の電位差により変
わることになる。 【０００３】以上のことを、半導体記憶装置の内部回路
としてｎチャネルセンスアンプを例に説明する。 【０００４】図１８は、半導体記憶装置の一般的なｎチ
ャネルセンスアンプの詳細を示す回路図である。 【０００５】図１８において、ビット線対ＢＬ、／ＢＬ
は直列に接続されたｎチャネルトランジスタＴｒ３、Ｔ
ｒ４を通して、電気的に接続されている。そして、ｎチ
ャネルトランジスタＴｒ３のゲートは／ＢＬ線に、ｎチ
ャネルトランジスタＴｒ４のゲートはＢＬ線に接続され
ている。ｎチャネルトランジスタＴｒ３とＴｒ４の中間
点、ノードＮ１はセンスドライブインＳＮからセンスア
ンプ作動信号Ｓ０をゲートに受けるｎチャネルトランジ
スタＴｒ５を介してＧＮＤ線８１に接続されている。 【０００６】図１９は、図１８のｎチャネルセンスアン
プの動作を説明するためのタイムチャートである。 【０００７】図１９（ａ）に示すようにロウアドレスス
トローブ信号／ＲＡＳが「Ｌ」レベルに立下がった後、
図１９（ｂ）に示すロウアドレスによりワード線が活性
化され、図１９（ｄ）に示すようにメモリセル内の情報
がビット線に伝達され、図１９（ｃ）に示すように、セ
ンスアンプ作動信号Ｓ０が「Ｈ」レベルになる。すなわ
ち、図１９に示すノードＮ１はｎチャネルトランジスタ
Ｔｒ５によって、ＶSS（０Ｖ）レベルにされる。 【０００８】ここで、ノードＮ１はｎチャネルトランジ
スタＴｒ３およびＴｒ４のソースにあたり、ノードＮ１
のレベルが下がり、ビット線対ＢＬ，／ＢＬの電位レベ
ルがノードＮ１に対してｎチャネルトランジスタＴｒ３
あるいはＴｒ４のしきい値電圧分高くなったとき、ｎチ
ャネルトランジスタＴｒ３あるいはＴｒ４のどちらかが
オンしてセンス動作が始まる。 【０００９】図１９（ｄ）に示すようにビット線ＢＬに
微少電位が読出されているため、ノードＮ２の電位がノ
ードＮ１の電位よりしきい値電圧より高くなりｎチャネ
ルトランジスタＴｒ４がオンになる。 【００１０】そして、ビット線／ＢＬは図１９（ｄ）に
示すようにＶSSレベルにされる。ここで、半導体記憶装
置の待機時においては、図１９（ｄ）に示すようにビッ
ト線対ＢＬ、／ＢＬは１／２ＶCC（電源電位）にプリチ
ャージされているため、センスアンプの動作が始まると
きのノードＮ１とノードＮ３との電位差、すなわち、ｎ
チャネルトランジスタＴｒ４のソース・ドレイン間電位
差は１／２ＶCCとなる。 【００１１】したがって、このようなｎチャネルセンス
アンプでは、ｎチャネルトランジスタＴｒ４のソース・
ドレイン間電位差１／２ＶCCおよびソース・ゲート間電
位差（ノードＮ２とノードＮ３との電位差）が大きけれ
ば、ｎチャネルトランジスタＴｒ４の駆動力は強くな
り、ｎチャネルセンスアンプの動作が早くなる。 【００１２】 【発明が解決しようとする課題】しかしながら、半導体
記憶装置の低電圧化などにより、ｎチャネルトランジス
タＴｒ４のソース・ドレイン間電位差１／２ＶCCおよび
ソース・ゲート間電位差（ノードＮ２とノードＮ３との
電位差）の値が小さくなる場合があり、ｎチャネルセン
スアンプの動作速度も遅くなる。このため、半導体記憶
装置のアクセス時間が遅くなるという問題が生じてき
た。 【００１３】以上のことは、ｎチャネルトランジスタＴ
ｒ４のソースがＧＮＤ線に接続される場合に限らず、ソ
ース・ドレイン間およびソース・ゲート間の電位差が小
さくなった場合に生じる問題である。 【００１４】また、ＭＯＳトランジスタのソース・ドレ
イン間およびソース・ゲート間の電位差が小さくなるこ
とにより、ＭＯＳトランジスタの駆動力が弱くなるとい
う問題は、上述のセンスアンプに限らず半導体記憶装置
においてＭＯＳトランジスタを備える他の内部回路につ
いても言えることであり、半導体記憶装置のアクセス時
間の遅れの原因となっている。 【００１５】この発明は以上のような問題点を解決する
ためになされたもので、半導体記憶装置のセンスアンプ
などの内部回路の高速化を図り、半導体記憶装置のアク
セス時間を早くする半導体記憶装置を提供することを目
的とする。 【００１６】 【００１７】 【００１８】 【００１９】 【課題を解決するための手段】本発明の請求項１の半導
体記憶装置は、高電位を供給する高電位供給手段と、接
地電位以上の電位である低電位を供給する低電位供給手
段と、高電位供給手段と低電位供給手段との間に接続さ
れた、トランジスタ素子を備える内部回路と、低電位供
給手段と並列に接続され、作動信号に応じて低電位のレ
ベルをさらに低い電位レベルにするレベル低下手段と、
内部回路を作動させる内部回路作動信号を発生する前か
ら、レベル低下手段が所定時間、作動するように作動信
号の出力を制御する作動信号制御手段とを備える。 【００２０】 【００２１】内部回路は、選択されたメモリセルからビ
ット線に読出された微少電位差を増幅するための電位差
増幅手段である。 【００２２】作動信号制御手段は、行アドレスストロー
ブ信号に基づく基本信号を遅延させて、内部信号を発生
する手段と、電位差増幅手段を作動させる前に内部回路
作動信号の遅延量を制御する遅延制御手段と、遅延制御
手段から発生する遅延信号と内部回路作動信号より早く
発生する内部信号とを比較した結果に応じて作動信号の
出力を制御する比較制御手段とを含む。 【００２３】 【００２４】 【００２５】 【００２６】 【００２７】 【００２８】 【００２９】 【作用】請求項１の半導体記憶装置は、トランジスタ素
子を備える内部回路の低電位のラインを接地電位以上の
レベルに設定する。 【００３０】さらに、請求項１の半導体記憶装置は、ト
ランジスタ素子を備える内部回路を作動させる内部回路
作動信号が発生する前から、所定時間、トランジスタ素
子を備える内部回路の低電位のラインのレベルをさらに
低いレベルにする。すなわち、トランジスタを備える内
部回路が動作する前に、低電位のラインに接続されたト
ランジスタ素子の第１電極の電位レベルをさらに低いレ
ベルにし、第１電極と第２電極および第１電極と制御電
極との間の電位差を大きくしておき、トランジスタ素子
の駆動力を強め、信号の立上げ、立下げを早くする。さ
らに、内部回路の作動による正電荷の流入に基づく低電
位のラインの電位レベルの大きな上昇を防ぐことができ
る。 【００３１】 【００３２】請求項１の半導体記憶装置は、センスアン
プなどの電位差増幅手段を構成するトランジスタ素子の
第１電極と第２電極および第１電極と制御電極との間の
電位差を大きくし、トランジスタ素子の駆動力を強め、
信号の立上げ、立下げを早くする。 【００３３】請求項１の半導体記憶装置は、電位差増幅
手段を作動させる内部回路作動信号の遅延量により、レ
ベル低下手段がオフする時間を制御し、行アドレススト
ローブ信号に基づく基本信号の遅延量によりレベル低下
手段がオンする時間を制御する。 【００３４】 【００３５】 【００３６】 【実施例】以下、本発明による半導体記憶装置について
図面を参照しながら説明する。 【００３７】（第１の実施例）図１は、第１の実施例に
よる半導体記憶装置の全体構成を示す概略ブロック図で
ある。 【００３８】図１において、半導体記憶装置は、外部電
源パッド１、電源降圧回路３、周辺回路５、メモリセル
アレイ７、低電位設定回路９および外部接地パッド１１
からなる。 【００３９】半導体記憶装置は、外部電源パッド１から
の外部電源電圧を電源降圧回路３により降圧して、内部
電源電圧として周辺回路５およびメモリセルアレイ７に
供給する。半導体記憶装置は、図示しないメモリセルの
サブスレショールド電流を抑えるために、低電位設定回
路９により、外部接地パッド１１により供給される接地
電位より高い電位（ＢＳＧ）を発生してメモリセルアレ
イ７に供給する。 【００４０】図２は、図１のメモリセルアレイ７の内部
回路に接続された低電位設定回路９の一例の詳細を示す
回路図である。 【００４１】図２において、内部回路１３はＭＯＳトラ
ンジスタを備え、図１に示すメモリセルアレイ７の電位
を決定することに関係する回路、たとえば、図示しない
ビット線の充放電回路（センスアンプ回路）、ハーフ電
源電圧回路であり、半導体記憶装置の全回路（特にワー
ド線駆動回路は含まない）ではない。低電位設定回路１
７はｎチャネルトランジスタＴｒ１、Ｔｒ２および作動
信号制御手段１２からなり、図１に示す低電位設定回路
９の一例である。 【００４２】内部回路１３は接地電位より高い電位（Ｂ
ＳＧ）レベルを有するＢＳＧ線１５に接続される。この
ＢＳＧ線１５には、ｎチャネルトランジスタＴｒ１のゲ
ートとドレインが接続されるとともに、ｎチャネルトラ
ンジスタＴｒ２のドレインが接続される。ｎチャネルト
ランジスタＴｒ１、Ｔｒ２のそれぞれのソースは接地電
位ＶSSのラインに接続される。また、ｎチャネルトラン
ジスタＴｒ２のゲートは作動信号制御手段１２に接続さ
れる。 【００４３】ｎチャネルトランジスタＴｒ１は、そのし
きい値電圧Ｖthn 分だけ接地電位からＢＳＧ線１５の電
位を高める。 【００４４】図示しないセンスアンプなどの内部回路１
３の動作のために消費された電流はＢＳＧ線１５に流込
む。そして、ＢＳＧ線１５の電位レベルが浮く。この浮
きを防止するためセンスアンプなどの内部回路１３の作
動と同時に信号φをｎチャネルトランジスタＴｒ２のゲ
ートに与え、ＢＳＧ線１５に流れ込む電流をｎチャネル
トランジスタＴｒ２により放電する。 【００４５】次に、内部回路１３としてｎチャネルセン
スアンプを例にに挙げて、図２の低電位設定回路１７の
動作について詳しく説明する。 【００４６】図３は、ｎチャネルセンスアンプの詳細を
示す回路図である。図３において、ビット線対ＢＬ、／
ＢＬは直列に接続されたｎチャネルトランジスタＴｒ
３、Ｔｒ４を通して、電気的に接続されている。そし
て、Ｔｒ３のゲートは／ＢＬ線に、Ｔｒ４のゲートはＢ
Ｌ線に接続されている。Ｔｒ３とＴｒ４の中間点、ノー
ドＮはセンスドライブインＳＮからセンスアンプ作動信
号Ｓ０をゲートに受けるｎチャネルトランジスタＴｒ５
を介してＢＳＧ線１５に接続されている。なお、ＢＳＧ
線１５には、低電位設定回路１７が接続されている。 【００４７】図４は図２の低電位設定回路１７および図
３のｎチャネルセンスアンプの動作を説明するためのタ
イムチャートである。図４（ａ）に示すように、ロウア
ドレスストローブ信号／ＲＡＳが「Ｈ」レベルになって
いるスタンバイ時には、差動信号制御手段１２からの信
号φは、図４（ｄ）に示すように「Ｌ」レベルになって
いる。そして、ロウアドレスストローブ信号／ＲＡＳが
「Ｌ」レベルに立下がった後、図４（ｂ）に示すロウア
ドレスによりワード線が活性化され、図４（ｅ）に示す
ようにメモリセル内の情報がビット線に伝達され、図４
（ｃ）に示すように、センスアンプ作動信号Ｓ０が
「Ｈ」レベルになる。すなわち、図３に示すノードＮは
ｎチャネルトランジスタＴｒ５によって、ＢＳＧレベル
になる。 【００４８】そして、ノードＮはｎチャネルトランジス
タＴｒ３およびＴｒ４のソースに当たり、ノードＮのレ
ベルが下がりビット線対のレベルがノードＮに対してｎ
チャネルトランジスタＴｒ３あるいはＴｒ４のしきい値
電圧分高くなったとき、ｎチャネルトランジスタＴｒ３
あるいはＴｒ４のどちらかがオンしてセンス動作が始ま
る。 【００４９】図４（ｄ）に示すようにビット線ＢＬに微
少電位が読出されているためｎチャネルトランジスタＴ
ｒ４がオンする。そして、ビット線／ＢＬは、図４
（ｅ）に示すようにＢＳＧレベルにされる。 【００５０】このため、大電流がＢＳＧ線１５に流込
む。したがって、図２に示すｎチャネルトランジスタＴ
ｒ２がＢＳＧ線１５に接続されていなければ図４（ｆ）
の点線ｐに示すようにＢＳＧ線１５の電位が浮上る。 【００５１】すなわち、作動信号制御手段１２により、
図４（ｄ）に示すように信号φが、センスアンプ作動信
号Ｓ０に同期して立上げられ、それに応じてｎチャネル
トランジスタＴｒ２がオンし、ＢＳＧ線１５の電位レベ
ルをＢＳＧレベルに引こうとする。 【００５２】これにより、図４（ｆ）の実線で示すよう
にＢＳＧ線１５の電位レベルの浮上がりを抑えることが
できる。 【００５３】しかし、図３に示すｎチャネルセンスアン
プのノードＮは接地レベル（Ｖｓｓレベル）でなくＢＳ
Ｇレベルのためビット線のプリチャージレベルからの電
位差が小さく、ｎチャネルトランジスタＴｒ４の駆動力
が弱く、ｎチャネルセンスアンプの動作が遅くなる。さ
らに、ＢＳＧ線１５の電位レベルの浮きが防止されたと
いっても、図４（ｆ）に示すように浮きは完全には０に
はならずＢＳＧ線のレベルは、ΔＶ1 だけ浮上がってし
まう。このため、図３に示すｎチャネルセンスアンプの
ノードＮは、ＢＳＧレベルよりΔＶ1 だけ高いレベルに
浮くことになり、さらにｎチャネルセンスアンプの動作
が遅くなる。 【００５４】そこで、ｎチャネルトランジスタＴｒ２に
より、ＢＳＧ線１５の電位レベルをＢＳＧレベルに引こ
うとするのではなく、図４（ｇ）に示すように、ＢＳＧ
レベルよりさらに低い電位レベルに引く。 【００５５】以上のように第１の実施例では、図３のｎ
チャネルセンスアンプのノードＮは、ＢＳＧレベルに引
かれるのではく、センスアンプ作動信号Ｓ０と同期し
て、もっと低い接地電位ＶSSに近いレベルに引かれる。 【００５６】その結果、ノードＮとビット線のプリチャ
ージレベルとの電位差が大きく、ｎチャネルトランジス
タＴｒ４の駆動力も強いため、ｎチャネルセンスアンプ
の動作も速くなる。 【００５７】さらに、ＢＳＧ線１５の電位レベルの浮き
は起こるが、浮き（ΔＶ）が生じるときのレベルがＢＳ
Ｇレベルではなく接地電位ＶSSに近い低いレベルである
ため、ＢＳＧレベルから見た電位レベルの浮き（Δ
Ｖ2 ）はＢＳＧレベルに引こうとする場合の浮き（ΔＶ
1 ）に比べ小さくなる。すなわち、ＢＳＧレベルへの完
全復帰までの時間も短く、ｎチャネルセンスアンプの高
速化を図ることができる。 【００５８】以上は、内部回路の例としてＢＳＧ線に接
続されるｎチャネルセンスアンプについて説明したが、
ＢＳＧ線ではなく、ＧＮＤ線に接続されている場合で
も、ｎチャネルセンスアンプの動作と同時に（センスア
ンプ作動信号Ｓ０と同期して）、ＧＮＤ線の電位レベル
より低い電位ＶBBレベル近くまでＧＮＤ線の電位を下げ
ることによりｎチャネルセンスアンプの動作の高速化を
図ることができる。 【００５９】（第２の実施例）第２の実施例による半導
体記憶装置の全体構成は、第１の実施例における図１の
半導体記憶装置と同様である。 【００６０】また、第２の実施例による半導体記憶装置
の低電位設定回路（図１の低電位設定回路９に相当）の
構成は、第１の実施例における図２の低電位設定回路１
７と同様である。 【００６１】以下、図１の半導体記憶装置および図２の
低電位設定回路１７は、それぞれ第２の実施例による半
導体記憶装置および低電位設定回路として説明する。 【００６２】図２の内部回路１３として、図３のｎチャ
ネルセンスアンプを例に、図２の低電位設定回路１７の
動作について説明する。 【００６３】第１の実施例では、図２の作動信号制御手
段１２により、信号φをセンスアンプ作動信号Ｓ０と同
期して立上げたが、第２の実施例では、図２の作動信号
制御手段１２により、信号φをセンスアンプ作動信号Ｓ
０より所定時間だけ早く立上げることにより、ｎチャネ
ルトランジスタＴｒ２によりＢＳＧ線１５の電位を予め
接地電位近くまで下げる。 【００６４】図５は、信号φをセンスアンプ作動信号Ｓ
０より早く立上げた場合の図２の低電位設定回路１７の
動作を説明するためのタイムチャートである。 【００６５】図５（ａ）に示すように、ロウアドレスス
トローブ信号／ＲＡＳが「Ｌ」レベルに立下がった後、
図５（ｂ）に示すようにセンスアンプ作動信号Ｓ０が
「Ｈ」に立上がる。図５（ｃ）に示すように信号φは時
間ｔだけ早くセンスアンプ作動信号Ｓ０より立上がり、
図５（ｄ）に示すようにＢＳＧ線１５の電位はＢＳＧレ
ベルから接地電位ＶSS近くまで下げられる。すなわち、
ＢＳＧ線１５の電位レベルがＢＳＧレベルより下がった
後に図３のｎチャネルセンスアンプが作動し始める。 【００６６】このように、図３のｎチャネルセンスアン
プのノードＮはＢＳＧレベルに引かれるのではなく、ｎ
チャネルセンスアンプが作動する前に、もっと低い接地
電位ＶSSに近いレベルに引かれるためノードＮとビット
線のプリチャージレベルとの電位差が大きく、ｎチャネ
ルトランジスタＴｒ４の駆動力も強いため、確実に、第
１の実施例より、さらにｎチャネルセンスアンプの動作
も早くなる。 【００６７】また、ＢＳＧ線１５の電位レベルの浮きは
起こるが、浮き（ΔＶ）が生じるときのレベルがＢＳＧ
レベルではなく接地電位ＶSSに近い低いレベルであるた
め、ＢＳＧレベルから見た電位レベルの浮き（ΔＶ3 ）
はＢＳＧレベルに引こうとする場合の浮き（図４（ｆ）
のΔＶ1 ）に比べ小さくなる。すなわち、ＢＳＧレベル
への完全復帰までの時間も短く、ｎチャネルセンスアン
プの高速化を図ることができる。 【００６８】図６は図２の信号φをセンスアンプ作動信
号Ｓ０より早く立上げるための作動信号制御手段の一例
を示す回路図である。 【００６９】図６（ａ）において、作動信号制御手段
は、行アドレスストローブ信号に基づく基本信号ＺＲＸ
Ｔを図示しない複数のインバータからなる遅延段１９に
より遅延させ、信号Ａを得る。さらに作動信号制御手段
は、基本信号ＺＲＸＴを図示しない複数のインバータか
らなる２つの遅延段１９、２１により遅延させ、遅延信
号ＺＲＸＤを得る。インバータ２３、２５、２７、２
９、３１および３３は、信号Ａおよび遅延信号ＺＲＸＤ
の波形を正すためのものである。 【００７０】図６（ｂ）において、遅延信号ＺＲＸＤ
は、３つのインバータ３５、３７、３９により遅延され
センスアンプ作動信号Ｓ０にされる。 【００７１】図６（ｃ）において、信号Ａは、３つのイ
ンバータ４１、４３、４５により遅延され、信号ＡＡＡ
にされる。 【００７２】図６（ｄ）において、センスアンプ作動信
号Ｓ０が遅延段４７により遅延された信号Ｓ０Ｄは、信
号ＡＡＡとともにＮＯＲ回路４９に入力される。そし
て、ＮＯＲ回路４９の出力は２つのインバータ５１によ
り波形が正され、ｎチャネルトランジスタＴｒ２のゲー
トに入力される信号φにされる。 【００７３】図７は、図６の作動信号制御手段の動作を
説明するためのタイムチャートである。 【００７４】図７において、作動信号制御手段は、図７
（ａ）に示す基本信号ＺＲＸＴを遅延させ、図７（ｂ）
に示す信号ＡＡＡ、図７（ｃ）に示すセンスアンプ作動
信号Ｓ０および図７（ｄ）に示す信号Ｓ０Ｄを作る。 【００７５】そして、センスアンプ作動信号Ｓ０を遅延
した信号Ｓ０Ｄが「Ｌ」レベルで、かつ信号ＡＡＡも
「Ｌ」レベルのとき、図６のＮＯＲ回路４９により、図
７（ｅ）に示すように信号φが「Ｈ」レベルにされる。
すなわち、センスアンプが作動する前に、図２のｎチャ
ネルトランジスタＴｒ２がオンになり、ＢＳＧ線１５の
電位を下げる。 【００７６】次に、センスアンプ作動信号Ｓ０を遅延し
た信号Ｓ０Ｄが「Ｈ」レベルでかつ、信号ＡＡＡが
「Ｌ」レベルのとき図６のＮＯＲ回路４９により、図７
（ｅ）に示すように、信号φが「Ｌ」レベルにされる。
すなわち、図２のｎチャネルトランジスタＴｒ２はオフ
する。なお、ｎチャネルトランジスタＴｒ２の動作時間
の制御は、図６の遅延段４７により、センスアンプ作動
信号Ｓ０を遅延した信号Ｓ０Ｄの立上げ時間をコントロ
ールすることにより行なう。 【００７７】図８は、図１の低電位設定回路９の他の例
を示す回路図である。図８において、図１の低電位設定
回路９の一例である低電位設定回路５２は、ＢＳＧ線１
５のレベルとほぼ同じレベルの電圧を発生する基準電位
発生回路５３と、この基準電位とＢＳＧ線１５のレベル
とを比較する差動増幅器５５と、この差動増幅器５５の
出力を受けるｎチャネルトランジスタＴｒ６とを含む。
他の構成は図２の低電位設定回路１７と同様である。 【００７８】ｎチャネルトランジスタＴｒ６のゲートは
差動増幅器５５の出力に接続され、そのドレインはＢＳ
Ｇ線１５に接続され、そのソースは接地電源ＶSSに接続
される。そして、基準電位発生回路５３から出力される
基準電位よりもＢＳＧ線１５のレベルが高ければ、差動
増幅器５５から「Ｈ」レベル信号がｎチャネルトランジ
スタＴｒ６のゲートに与えられる。これに応じて、ｎチ
ャネルトランジスタＴｒ６は導通し、ＢＳＧ線１５の電
位を放電する。ＢＳＧ線１５の電位が基準電位よりも低
くなれば、差動増幅器５５から「Ｌ」レベルの信号が出
力され、ｎチャネルトランジスタＴｒ６による放電は停
止される。他の動作は、図２の低電位設定回路１７と同
様である。 【００７９】図９は図８の差動増幅器５５の一例を示す
回路図である。図９において差動増幅器は、ｐチャネル
トランジスタＴｒ７、Ｔｒ８およびｎチャネルトランジ
スタＴｒ９、Ｔｒ１０によって構成されている。ｐチャ
ネルトランジスタＴｒ７、Ｔｒ８のドレインは電源ＶCC
に接続されている。ｐチャネルトランジスタＴｒ７のゲ
ートおよびソースは、ｎチャネルトランジスタＴｒ９の
ドレインに接続される。ｎチャネルトランジスタＴｒ９
のソースは接地され、ゲートはＢＳＧ線１５に接続され
る。ｐチャネルトランジスタＴｒ８のゲートはｎチャネ
ルトランジスタＴｒ９のドレインに、ソースはｎチャネ
ルトランジスタＴｒ１０のドレインに接続される。ｎチ
ャネルトランジスタＴｒ１０のゲートは基準電位発生回
路５３に、ソースは接地される。ノードＮO はｎチャネ
ルトランジスタＴｒ６のゲートに接続される。 【００８０】図１０は差動増幅器５５の他の例を示す回
路図である。図１０において、差動増幅器はスタンバイ
期間中、差動増幅器で消費する電流をカットするため、
アクティブ信号φA で制御されるｎチャネルトランジス
タＴｒ１１を設けている。その他の差動増幅器の構成は
図９の差動増幅器の構成と同様である。 【００８１】図１１は図８から図１０に示す基準電位発
生回路５３の一例を示す回路図である。 【００８２】図１１において基準電位発生回路は定電流
源１８および抵抗体２２を備える。定電流源１８は電源
ＶCCと抵抗体２２との間に接続される。そして、抵抗体
２２の他端は接地されており、抵抗体２２に常に一定電
流を流すことによって一定の基準電位ＶREF を発生させ
る。ただし、定電流源１８にはいろいろな回路が既に知
られており、特に記述しない。また、抵抗体２２として
材料や素子がいろいろ知られているがここでは特に記述
しない。 【００８３】図１２は図１の低電位設定回路９の他の例
を示す回路図である。図１２において、図１の低電位設
定回路９の一例である低電位設定回路５７は、ｎチャネ
ルトランジスタＴｒ２の動作によるＢＳＧ線１５の電位
の下がりすぎを防止するため、クランプ回路５９をＢＳ
Ｇ線１５に接続したものである。クランプ回路５９は基
準電位発生回路６１と、基準電位発生回路６１が発生す
る基準電位とＢＳＧ線１５の電位とを比較する差動増幅
器６３と、この差動増幅器６３の出力をゲートに受けて
ＢＳＧ線１５に電位を供給するためのｎチャネルトラン
ジスタＴｒ１２とを含む。ｎチャネルトランジスタＴｒ
１２のゲートは作動増幅回路６３の出力に、ドレインは
電源電位ＶCCに、ソースはＢＳＧ線１５に接続される。
なお、差動増幅器６３はＢＳＧ線１５の電位レベルが下
がりすぎたのを検知して、ｎチャネルトランジスタＴｒ
１２をオンさせる。その他の構成および動作は図２の低
電位設定回路１７と同様である。 【００８４】図１３は図１の低電位設定回路９の他の例
を示す回路図である。図１３において図１の低電位設定
回路９の一例である低電位設定回路６５は、ＢＳＧ線１
５の電位が下がりすぎたときの補償のため、サステイン
回路６７を設けたものである。サステイン回路６７は、
ＢＳＧ線１５に接続される。そして、サステイン回路６
７は発振器６９とポンピング回路７１とを含み、発振器
６９で発振された発振信号に応じてポンピング回路７１
は電源電圧ＶCCを断続的にＢＳＧ線１５に供給する。そ
の他の構成および動作は図２の低電位設定回路１７と同
様である。 【００８５】図１４は図１の低電位設定回路９の他の例
を示す回路図である。図１４において図１の低電位設定
回路９の一例である低電位設定回路７３は、図８の低電
位設定回路５２に図１２のクランプ回路５９を設けたも
のである。 【００８６】低電位設定回路７３の動作は、図８および
図１２の説明と同様である。図１５は図１の低電位設定
回路９の他の例を示す回路図である。 【００８７】図１５において図１の低電位設定回路９の
一例である低電位設定回路７５は図１４の低電位設定回
路７３のクランプ回路５９の代わりに図１３のサステイ
ン回路６７を設けたものである。低電位設定回路７５の
動作は図１４および図１３の説明と同様である。 【００８８】以上のように、第２の実施例においては、
ｎチャネルトランジスタＴｒ２のゲートに内部回路１３
が作動する所定時間前に信号φを与えることによりｎチ
ャネルトランジスタＴｒ２をオンさせＢＳＧ線１５の電
位を接地電位近くまで引く。 【００８９】その結果、内部回路として図３に示すｎチ
ャネルセンスアンプを考える場合に、ノードＮの電位は
ＢＳＧレベルに引かれるのではなく、ｎチャネルセンス
アンプが作動する所定時間前に、もっと低い接地電位に
近いレベルに引かれるため、ノードＮとビット線ＢＬ、
／ＢＬとの電位差が大きくｎチャネルセンスアンプの動
作も、確実に、第１の実施例より、さらに速くなる。 【００９０】また、ｎチャネルセンスアンプの作動によ
るＢＳＧ線１５への正電荷の流入によるＢＳＧ線の電位
レベルの浮きは小さくなり、ＢＳＧレベルへの完全復帰
までの時間も短く、センスアンプの動作の高速化を図る
ことができる。これにより、半導体記憶装置のアクセス
時間が早くなる。 【００９１】以上は、内部回路の例としてＢＳＧ線に接
続されるｎチャネルセンスアンプについて説明したが、
ＢＳＧ線ではなく、ＧＮＤ線に接続されている場合で
も、ｎチャネルセンスアンプの動作前にＧＮＤ線の電位
レベルより低い電位ＶBBレベル近くまでＧＮＤ線の電位
を下げることによりｎチャネルセンスアンプの動作の高
速化を図ることができる。 【００９２】以上の実施例では、内部回路が作動する前
に信号φにより内部回路に接続されている低電位のライ
ンのレベルをさらに低い電位レベルにするが、内部回路
の動作に同期して、低電位のラインの電位レベルをさら
に低いレベルにすることもできる。この場合は、第１の
実施例と同様の効果を奏する。 【００９３】（第３の実施例）まず、この発明の第３の
実施例の背景として、一般的なワード線駆動回路につい
て説明する。 【００９４】図１６は、一般的なワード線駆動回路の詳
細を示す回路図である。図１６においてワード線駆動回
路はｐチャネルトランジスタＴｒ１３およびｎチャネル
トランジスタＴｒ１４からなる。ｐチャネルトランジス
タＴｒ１３はドレインが昇圧電源ＶPP、ソースがｎチャ
ネルトランジスタＴｒ１４のドレインに接続れ、ゲート
にワード線活性化信号ＷＤを受ける。ｎチャネルトラン
ジスタＴｒ１４はソースが接地電位に接続され、ゲート
にワード線活性化信号ＷＤを受ける。 【００９５】次に動作について説明する。ワード線活性
化信号ＷＤが「Ｈ」から「Ｌ」になると、信号ＷＬは
「Ｈ」（ＶPPレベル）へ立上がる。これによりワード線
が活性化され、センスアンプが動作する。そして、セン
スアンプの動作のあとワード線活性化信号ＷＤが「Ｈ」
レベルになり、信号ＷＬは「Ｌ」へ立下がる。 【００９６】図１７は本発明の第３の実施例における半
導体記憶装置のワード線駆動回路の詳細を示す回路図で
ある。 【００９７】図１７において、ワード線駆動回路は、図
１６のワード線駆動回路にスイッチ回路７７および作動
信号制御手段１２を設けたものである。スイッチ回路７
７はｎチャネルトランジスタＴｒ１５、インバータ７９
およびｎチャネルトランジスタＴｒ１６からなる。ｎチ
ャネルトランジスタＴｒ１５のドレインはワード線駆動
回路のｎチャネルトランジスタＴｒ１４のソースに接続
され、ソースは、接地電位より低い電源Ｖbbに接続さ
れ、ゲートに作動信号制御手段１２からのスイッチ信号
φｃを受ける。ｎチャネルトランジスタＴｒ１６はドレ
インがワード線駆動回路のｎチャネルトランジスタＴｒ
１４のソースに、ソースが接地電源に接続され、ゲート
にインバータ７９を介してスイッチ信号φｃを受ける。 【００９８】次に動作について説明する。ワード線への
出力信号ＷＬを「Ｌ」レベルへ下げる前に（ワード線活
性化信号を「Ｈ」レベルに立上げる前に）、スイッチ信
号φｃによって、ワード線駆動回路のｎチャネルトラン
ジスタＴｒ１４のソースを接地電源から接地電位より低
い電位を供給する電源Ｖbbに接続する。 【００９９】そして、ワード線活性化信号ＷＤが「Ｈ」
レベルになって信号ＷＬを「Ｌ」レベルにするとき、ｎ
チャネルトランジスタＴｒ１４のソースを接地電位では
なくそれよりも低い電位に下げようとする。なお、所定
期間後、スイッチ信号φｃによりワード線駆動回路のｎ
チャネルトランジスタＴｒ１４のソースを接地電位に切
換える。以上の結果、第３の実施例によれば、出力信号
ＷＬの立下げ時におけるｎチャネルトランジスタＴｒ１
４のドレインとソース間およびソースとゲート間の電位
差が大きいため信号ＷＬの立下げの高速化、すなわち、
ワード線駆動回路の高速化を図ることができる。これに
より、半導体記憶装置のアクセス時間を早くすることが
できる。 【０１００】 【０１０１】 【０１０２】 【０１０３】 【０１０４】 【０１０５】 【０１０６】 【発明の効果】請求項１の半導体記憶装置は、トランジ
スタ素子を備える内部回路の低電位のラインを接地電位
以上の電位に設定する。さらに、請求項１の半導体記憶
装置は、トランジスタ素子を備える内部回路を作動させ
る前から内部回路の低電位のラインのレベルをさらに低
いレベルにしトランジスタ素子の駆動力を強めるととも
に、内部回路の作動による正電荷の流入に基づく低電位
のラインの電位レベルの大きな上昇を防止することがで
きる。 【０１０７】その結果、請求項１の半導体記憶装置は、
サブスレッショールド電流を低減するための低電位のレ
ベルを接地電位より高くしている場合でも、確実に、内
部回路の動作の高速化を図ることができ、アクセス時間
を早くすることができる。 【０１０８】 【０１０９】 【０１１０】請求項１の半導体記憶装置は、センスアン
プなどの電位差増幅手段のトランジスタ素子の駆動力を
強める。 【０１１１】その結果、請求項１の半導体記憶装置は、
確実に、センスアンプなどの電位差増幅手段の動作の高
速化を図ることができ、アクセス時間を早くすることが
できる。 【０１１２】請求項１の半導体記憶装置は、内部回路作
動信号の遅延量および行アドレスストローブ信号に基づ
く基本信号の遅延量によりレベル低下手段のオン・オフ
を制御する。 【０１１３】その結果、容易にレベル低下手段の動作を
制御することができる。 【０１１４】 【０１１５】 【０１１６】
【図面の簡単な説明】
【図１】 本発明の第１の実施例による半導体記憶装置
の全体構成を示す概略ブロック図である。 【図２】 本発明の第１の実施例による半導体記憶装置
の内部回路に接続された低電位設定回路の詳細を示す回
路図である。 【図３】 半導体記憶装置のＢＳＧ線に接続された一般
的なｎチャネルセンスアンプの詳細を示す回路図であ
る。 【図４】 図２の低電位設定回路および図３のｎチャネ
ルセンスアンプの動作を説明するためのタイムチャート
である。 【図５】 本発明の第２の実施例における、半導体記憶
装置の内部回路の作動前に信号φを立上げる場合の低電
位設定回路の動作を説明するためのタイムチャートであ
る。 【図６】 本発明の第２の実施例における、半導体記憶
装置の内部回路が作動する前に信号φを立上げるための
作動信号制御手段の一例を示す回路図である。 【図７】 本発明の第２の実施例における図６の作動信
号制御手段の動作を説明するためのタイムチャートであ
る。 【図８】 本発明の第２の実施例による半導体記憶装置
の内部回路に接続された低電位設定回路の他の例を示す
回路図である。 【図９】 本発明の第２の実施例による差動増幅器の一
例を示す回路図である。 【図１０】 本発明の第２の実施例による差動増幅器の
他の例を示す回路図である。 【図１１】 本発明の第２の実施例による図８から図１
０の基準電位発生回路の一例を示す回路図である。 【図１２】 本発明の第２の実施例による半導体記憶装
置の内部回路に接続された低電位設定回路の他の例を示
す回路図である。 【図１３】 本発明の第２の実施例による半導体記憶装
置の内部回路に接続された低電位設定回路の他の例を示
す回路図である。 【図１４】 本発明の第２の実施例による半導体記憶装
置の内部回路に接続された低電位設定回路の他の例を示
す回路図である。 【図１５】 本発明の第２の実施例による半導体記憶装
置の内部回路に接続された低電位設定回路の他の例を示
す回路図である。 【図１６】 一般的なワード線駆動回路の詳細を示す回
路図である。 【図１７】 本発明の第３の実施例によるワード線駆動
回路の詳細を示す回路図である。 【図１８】 半導体記憶装置のＧＮＤ線に接続された一
般的なｎチャネルセンスアンプの詳細を示す回路図であ
る。 【図１９】 図１８のｎチャネルセンスアンプの動作を
説明するためのタイムチャートである。 【符号の説明】 １ 外部電源パッド、３ 電源降圧回路、５ 周辺回
路、７ メモリセルアレイ、９，１７，５２，５７，６
５，７３，７５ 低電位設定回路、１１ 外部接地パッ
ド、１２ 作動信号制御手段、１３ 内部回路、１５
ＢＳＧ線、１８定電流源、１９，２１，４７ 遅延段、
２２ 抵抗体、２３〜４５，５１，７９インバータ、４
９ ＮＯＲ回路、５３，６１ 基準電位発生回路、５９
クランプ回路、５５，６３ 差動増幅器、６７ サス
テイン回路、６９ 発振器、７１ ポンピング回路、７
７ スイッチ回路、８１ ＧＮＤ線。
の全体構成を示す概略ブロック図である。 【図２】 本発明の第１の実施例による半導体記憶装置
の内部回路に接続された低電位設定回路の詳細を示す回
路図である。 【図３】 半導体記憶装置のＢＳＧ線に接続された一般
的なｎチャネルセンスアンプの詳細を示す回路図であ
る。 【図４】 図２の低電位設定回路および図３のｎチャネ
ルセンスアンプの動作を説明するためのタイムチャート
である。 【図５】 本発明の第２の実施例における、半導体記憶
装置の内部回路の作動前に信号φを立上げる場合の低電
位設定回路の動作を説明するためのタイムチャートであ
る。 【図６】 本発明の第２の実施例における、半導体記憶
装置の内部回路が作動する前に信号φを立上げるための
作動信号制御手段の一例を示す回路図である。 【図７】 本発明の第２の実施例における図６の作動信
号制御手段の動作を説明するためのタイムチャートであ
る。 【図８】 本発明の第２の実施例による半導体記憶装置
の内部回路に接続された低電位設定回路の他の例を示す
回路図である。 【図９】 本発明の第２の実施例による差動増幅器の一
例を示す回路図である。 【図１０】 本発明の第２の実施例による差動増幅器の
他の例を示す回路図である。 【図１１】 本発明の第２の実施例による図８から図１
０の基準電位発生回路の一例を示す回路図である。 【図１２】 本発明の第２の実施例による半導体記憶装
置の内部回路に接続された低電位設定回路の他の例を示
す回路図である。 【図１３】 本発明の第２の実施例による半導体記憶装
置の内部回路に接続された低電位設定回路の他の例を示
す回路図である。 【図１４】 本発明の第２の実施例による半導体記憶装
置の内部回路に接続された低電位設定回路の他の例を示
す回路図である。 【図１５】 本発明の第２の実施例による半導体記憶装
置の内部回路に接続された低電位設定回路の他の例を示
す回路図である。 【図１６】 一般的なワード線駆動回路の詳細を示す回
路図である。 【図１７】 本発明の第３の実施例によるワード線駆動
回路の詳細を示す回路図である。 【図１８】 半導体記憶装置のＧＮＤ線に接続された一
般的なｎチャネルセンスアンプの詳細を示す回路図であ
る。 【図１９】 図１８のｎチャネルセンスアンプの動作を
説明するためのタイムチャートである。 【符号の説明】 １ 外部電源パッド、３ 電源降圧回路、５ 周辺回
路、７ メモリセルアレイ、９，１７，５２，５７，６
５，７３，７５ 低電位設定回路、１１ 外部接地パッ
ド、１２ 作動信号制御手段、１３ 内部回路、１５
ＢＳＧ線、１８定電流源、１９，２１，４７ 遅延段、
２２ 抵抗体、２３〜４５，５１，７９インバータ、４
９ ＮＯＲ回路、５３，６１ 基準電位発生回路、５９
クランプ回路、５５，６３ 差動増幅器、６７ サス
テイン回路、６９ 発振器、７１ ポンピング回路、７
７ スイッチ回路、８１ ＧＮＤ線。
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/409
G11C 11/419
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半導体記憶装置であって、 高電位を供給する高電位供給手段と、 接地電位以上の電位である低電位を供給する低電位供給
手段と、 前記高電位供給手段と前記低電位供給手段との間に接続
された、トランジスタ素子を備える内部回路と、 前記低電位供給手段と並列に接続され、作動信号に応じ
て前記低電位のレベルをさらに低い電位レベルにするレ
ベル低下手段と、 前記内部回路を作動させる内部回路作動信号を発生する
前から、前記レベル低下手段が所定時間、作動するよう
に前記作動信号の出力を制御する作動信号制御手段とを
備え、 前記内部回路は、選択されたメモリセルからビット線に
読出された微少電位差を増幅するための電位差増幅手段
であり、 前記作動信号制御手段は、行アドレスストローブ信号に
基づく基本信号を遅延させて、内部信号を発生する手段
と、 前記電位差増幅手段を作動させる前に前記内部回路作動
信号の遅延量を制御する遅延制御手段と、 前記遅延制御手段から発生する遅延信号と前記内部回路
作動信号より早く発生する前記内部信号とを比較した結
果に応じて前記作動信号の出力を制御する比較制御手段
とを含む 、半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00220895A JP3510362B2 (ja) | 1995-01-10 | 1995-01-10 | 半導体記憶装置 |
| US08/701,207 US5805519A (en) | 1995-01-10 | 1996-08-21 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00220895A JP3510362B2 (ja) | 1995-01-10 | 1995-01-10 | 半導体記憶装置 |
Publications (2)
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|---|---|
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|---|---|---|---|
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| JP (1) | JP3510362B2 (ja) |
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|---|---|---|---|---|
| US6198677B1 (en) * | 1998-12-29 | 2001-03-06 | International Business Machines Corporation | Boosted sensing ground circuit |
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| US20070229147A1 (en) * | 2006-03-30 | 2007-10-04 | Intel Corporation | Circuit supply voltage control using an error sensor |
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