JPS60211695A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ＭＯＳＦＥＴ　（絶縁ゲート型電界効果ト
ランジスタ）によって構成された半導体集積回路装置に
関するもので、例えば、０ＭＯ３（相補型ＭＯ３）回路
によって構成された遅延回路を具備するグイナミノク型
ＲＡＭ　（ランダム・アクセス・メモリ）に利用して有
効な技術に関するものである。

〔背景技術〕

Ｃ，Ｍ　ＯＳ回路によって構成された遅延回路として、
第１図に示すようにＰチャンネルＭ　ＯＳ　Ｆ　ＥＴＱ
ｌとＮチ４・ンネルＭＯ３ＦＥＴＱ２とで構成されたＣ
　Ｍ　ＯＳ−ｆンバータ回路ＩＶＩと、その出力端子に
設けられたキャパシタＣとを用いることが考えられる。

このような遅延回路は、電源電圧の変動に従って、遅延
時間が変動するという欠点がある。すなわち、上記キャ
パシタＣへの充放電電流は、電源電圧レベルの増大に伴
ってそのコンダクタンス特性が大きくなるＰチャンネル
ＭＯ３ＦＥＴＱＩ又はＮチャンネルＭＯ３ＦＥＴＱ２に
よって形成されるため、電源電圧レベルの増大とともに
遅延時間が短くなる。このような遅延回路を用いた場合
には、許容最大電圧のもとに必要な遅延時間を設定する
ので、それより低い通常の動作電圧のもとての遅延時間
が大きくなって、動作時間を遅くするものとなってしま
う。遅延回路については、特願昭５７−１７６１８０号
に詳しく述べられている。

〔発明の目的〕

この発明の目的は、電源電圧依存性の改善を図ったＣＭ
Ｏ３遅延回路を具備する半導体集積回路装置を提供する
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、遅延すべき信号を受けるＣＭＯ３回路に対し
て電源電圧の変動をキャンセルさせるようなバイアス電
圧のもとで動作するＭ　ＯＳ　Ｆ　Ｅ　Ｔを介して動作
電流を供給するものである。

〔実施例１〕 第２図には、この発明に係る遅延回路の一実施例の回路
図が示されている。

遅延すべき入力信号φｉｎは、ＰチャンネルＭＯ３ＦＥ
ＴＱＩとＮチャンネルＭＯ５ＦＥＴＱ２とで構成された
ＣＭＯＳインバータ回路ＩＶＩの入力端子に供給される
。このＣＭＯＳインバータ回路ＩＶＩの出力端子と回路
の接地電位点との間には、キャパシタＣが設けられる。

そして、波形整形回路としてのＣＭＯＳインバータ回路
ＩＶ２を通して遅延信号φｏｕｔが送出される。

この実施例において、特に制限されないが、第３図の動
作波形図に示すように入力信号φｉｎの立ち上がりタイ
ミングを遅らせる場合、ＮチャンネルＭＯ３ＦＥＴＱ２
のソースと回路の接地電位点との間に、定電流源を構成
するＮチャンネルＭＯ５ＦＥＴＱ３が設けられる。この
ＭＯ３ＦＥＴＱ３の動作電流を電源電圧Ｖｃｃの変動に
影響さない定電流とするため、次のバイアス回路によっ
て形成されたバイアス電圧Ｖｐを上記ＭＯ５ＦＥＴＱ３
のゲートに供給するものである。すなわち、電源電圧Ｖ
ｃｃと回路の接地電位点との間にＰチャンネルＭＯ５Ｆ
ＥＴＱ４とＮチャンネルＭＯ３ＦＥＴＱ５．Ｑ６を直列
形態に接続する。上記ＭＯ３ＦＥＴＱ４とＱ５は、その
ゲートとドレインとを共通接続して、上記バイアス電圧
■ｐを形成する。

また、上記ＭＯ３ＦＥＴＱ６のゲートは、そのドレイン
に接続されることによってダイオード形態にされる。

このバイアス回路におけるＰチャンネルＭＯ３ＦＥＴＱ
４に流れる電流ｒｐは、次式（１１によって表される。

Ｉｐ−βｐ／２ｘ　（Ｖｃｃ−Ｖｐ−Ｖｔｈ）　２・（
１１ここで、Ｉｐは、ＭＯ３ＦＥＴＱ４のチャンネル導
電率であり、ｖｔｈはしきい値電圧である。

また、ＮチャンネルＭＯ３ＦＥＴＱ５．Ｑ６に流れる電
流Ｉｎは、次式＋２１．　（３１によってそれぞれ表さ
れる。

Ｉ　ｎ　＝１９ｎ／２ｘ　（Ｖｐ−Ｖｌ　−Ｖｔｈ）　
２・＋２）ｌｎ＝βｒｌ／２　Ｘ　（Ｖ　］　−Ｖｔｈ
）　２　−　・・・＋３＋ここで、βｎは、Ｍ　ＯＳ　
Ｆ　ＩＥ　Ｔ　Ｑ　５　、０．６のチャンネル導電率で
あり、ｖｔｈはしきい値電圧であり、」二記Ｐチャンネ
ルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　４のしきい値電圧ｖｔｈ
とは一゛等しく設定されている。

上記式（１）〜（３）から＼／ｐをめると、次Ｅ　＋４
＋によって表される。

ｖｐ＝　（２Ｖｃｃ＋　＜２α　２）Ｖｔｌ＋）÷　（
α＋２）　・・・　・・・・（４）ここで、αは、　β
ｎ十βｐである。

一方、上記第２図の実施例回路は、第３図に示すように
、入力信号φｉｎがロウレベルからバーｆレベルに立ち
−ヒがる時、ＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　ＴＱ２が
オン状態となってキャパシタＣに蓄積された電源電圧Ｖ
ｃｃの放電に要する時間ｔだげ遅れて出力信号φｏｕｔ
がハイレベルに立ち上がるとういう動作を行うものであ
る。したがって、この遅延時間ｔは、ＣＸＶｃｃ／ｉに
比例関係にある。ここで、ｉは、上記キャパシタＣの放
電電流である。

上記放電電流ｉは、上記ＭＯ３ＦＥＴＱ３の動作電流で
あるから、そのゲートバイアス電圧Ｖｐの二乗に比例し
て形成される。これによって、上記遅延時間ｔは、ＣＸ
Ｖｃｃ／Ｖｐ２により決定され、Ｖｐは、上記式（４）
によって表されるから、ｖｔｈとαとの組み合わせによ
って、Ｖｃｃの変動をキャンセルさせることができる。

例えば、α−６、ｖｔｈをＩＶ、Ｖｃｃを５Ｖとすると
、電源電圧依存性をキャンセルさせることができる。

なお、入力信号φｉｎの立ち下がりを遅らせた出力信号
を形成する場合、ＰチャンネルＰｖｌ　ＯＳ　Ｆ　ＥＴ
ＱＩのソースと電源電圧Ｖｃｃとの間にＰチャンネルＭ
Ｏ３ＦＥＴを設けて、このＭＯＳ　Ｆ　ＥＴを上記類似
のバイアス回路によって動作させるものである。すなわ
ち、この場合には、キャパシタＣへの充電動作を利用し
て遅延時間が形成される。

〔実施例２〕 第４図には、この発明をダイナミック型ＲＡ、Ｍに適用
した場合の一実施例のブロック図が示されている。

同図において、点線で囲まれた各回路ブロックは、公知
のＣＭＯ３集積回路の製造技術によって、特に制限され
ないが、単結晶シリコンのような１個の半導体栽板上に
おいて形成され、例えば、端子ＤＯ〜Ｄ？、ＡＯ〜Ａ１
４．ＷＥ、Ｃ３，ＲＥＳＨ及びＶ　ｃｃ、Ｖ　ｓｓは、
その外部端子とされ、端子Ｖ　ｃｃ、Ｖ　ｓｓには図示
しない適当な外部電源装置から給電が行われる。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、記憶用キャパシタとアドレス選択用ＭＯ３ＦＥ
Ｔで構成された公知の１ＭＯ３型メモリセルがマトリッ
クス状に配置されている。

この実施例では、特に制限されないが、上記メモリセル
は一対の平行に配置された相補データ線り。

Ｄのいずれか一方に、その入出力ノードが結合された２
交点方式で配置される。

回路記号ＰＣＩで示されているのは、データ線プリチャ
ージ回路であり、プリチャージパルスφｐｃｒを受けて
、相補データ線り、Ｄを短絡してＶｃｃ／２にプリチャ
ージするＭＯＳＦＥＴにより構成される。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれパワースイッチＭＯ３ＦＥＴが設け
られたＣＭＯ３（相補型ＭＯ５）ランチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、　
Ｄに結合されている。

タイミングパルスｉｐａは、上記パワースイッチＭＯ３
ＦＥＴを制御するためのものである。パワースイッチＭ
ＯＳ　Ｆ　ＥＴは、プリチャージ直前にオフ状態にされ
る。これにより相補データ線り、Ｄはフローティング状
態でＶ　ｃｃ、Ｖ　ｓｓレベルを保持する。そして、上
記プリチャージＭＯＳ　Ｆ　ＥＴのオンにより上記相補
データ線り、　Ｄが短絡され、Ｖｃｃ／２にプリチャー
ジされる。

この実施例のメモリアレイのプリチャージ動作は、一対
の相補データ線（後述する共通相補データ線も同様であ
る）を単に短絡させることにより、約■ｃｃ／２の中間
レベルにするものであるので、０ボルトからＶｃｃレベ
ルまでチャージアンプするものに比べ、そのレベル変化
量が小さく、プリチャージＭＯ３ＦＥＴのゲート電圧を
通常の論理レベル（Ｖｃｃ）を用いても十分に非飽和状
態でオンさせることが出来るからプリチャージ動作を高
速に、しかも低消費電力の下に行うことができる。

そして、上記のように、プリチャージレベルを約Ｖｃｃ
／２の中間レベルにするものであるのでメモリセルの読
み出し時においても、メモリセルのスイッチＭＯ５ＦＥ
Ｔのゲート電圧（ワード線選択電圧）として通常の論理
レベル（Ｖｃｃ）を用いても十分に非飽和状態でオンさ
せることが出来るからブートストラップ電圧を用いるこ
となく、情報記憶キャパシタの全電荷読み出しが可能と
なる。

また、読み出し基準電圧は、メモリセルが選択されない
一方のデータ線のプリチャージレベルを利用しているの
で、読み出し基準電圧を形成するダミーセルが不要にな
る。

なお、上記タイミング信号、ＪＬｐａは互いに相補的な
信号φｐａとφｐａと合わせたものを表している。

回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。

回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ〜八８からの外部アドレ
ス信号を受けて、内部相捕アドレス信号ａＯ〜ａ８．ａ
Ｑ〜ｉ８を形成する。なお、以後の説明及び図面では、
一対の内部相補アドレス信号、例えばａＱ、ＴＯを内部
相補アドレス信号ａＱと表すことにする。したがって、
上記内［１：相補アドレス信号ａＯ〜ａ８．ａＯ〜７８
は、内部相捕アドレス信号１０〜１８と表す。

回路記号Ｃ−ＡＤＢで示されているのは、カラＪ・アド
レスバッファであり、外部端子Ａ９〜Ａ１４からの外部
アドレス信号を受けて、内部相補アドレス信号ａ９〜ａ
１４．ａ９〜ａ１４を形成する。なお、上述した内部相
補アドレス信号の表し方に従って、図面及び以下の説明
では、上記内部相補アドレス信号ａ９〜ａ１４．ａ９〜
．ｉ１４を内部相捕アドレス信号１９〜ま１４と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号主０〜工８を受けて、Ｍ−ＡＲ
Ｙのワード線選択信号を形成する。このワード線選択信
号は、ワード線選択タイミング信号φＸに同期して、Ｍ
−ＡＲＹに伝えられる。

回路記号Ｃ−ＤＣＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号１９〜１１４
を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する。

このデータ線選択信号は、データ線選択タイミング信号
φｙに同期して、カラムスイッチｃ’−’ｓｗに伝えら
れる。

回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐｃｄを受けて共通相補データ線を短
絡する上記プリチャジ回路ＰＣＩと同様なＭＯＳ　Ｆ　
ＥＴにより構成されている。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳ’Ａと同様な回路構成とされる。

タイミングパルスＬｍａは、そのパワースイッチＭＯ３
ＦＥＴを制御するためのものである。なお、このタイミ
ング信号ｉｍａは、互いに相補的な信号φｍａとφｍａ
とを合わせて表している。

回路記号ＤＯＢで示されているのは、データ出カバソフ
ァであり、読み出しタイミングパルスφｒｔｖにより、
メインアンプＭＡからの読み出しデータを外部端子ＤＯ
〜Ｄ７にそれぞれ送出する。なお、書込み時には、読み
出しタイミングパルスφｒ−によりこのＤＯＢは、不動
作（出力ハイインピーダンス）にされる。

回路記号ＤＩＢで示されているのは、データ人カバソフ
ァであり、書込みタイミングパルスφｒＨにより、外部
端子ＤＯ〜Ｄ７からの書込みデータを共通相補データ線
に伝える。なお、読み出し時には、書込みタイミングパ
ルスφｒｖによりこのＤＩＢは不動作にされる。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＲＥＧで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又はａＯ〜７８）を受け
て、その立ち上がり又は立ち下がりのエツジを検出する
アドレス信号変化検出回路である。回路記号ＣＥＧで示
されているのは、特に制限されないが、アドレス信号ａ
９〜ａ１４（又は１９〜１１４）を受けて、その立ち上
がり又は立ち下がりのエツジを検出するアドレス信号変
化検出回路である。上記アドレス信号変化検出回路ＲＥ
Ｇは、特に制限されないが、アドレス信号ａＯ−ａ８と
、その遅延信号とをそれぞれ受ける排他的論理和回路と
、これらの排他的論理和回路の出力信号を受ける論理和
回路とによって構成される。すなわち、アドレス信号と
そのアドレス信号の遅延信号とを受ける排他的回路が各
アドレス信号に対して設けられている。この場合９個の
排他的論理和回路が設けられており、この９個の排他的
論理和回路の出力信号が論理和回路に入力されている。

このアドレス信号変化検出回路ＲＥＧは、アドレス信号
ａＱ−ａ３のうちいずれかが変化すると、その変化タイ
ミングに同期したエツジ検出パルスφｒを形成する。

上記アドレス信号変化検出回路ＣＥＧは、上記アドレス
信号変化検出回路ＲＥＧと同様な構成にされている。す
なわち、アドレス信号ａ９〜ａ１４と、その遅延信号と
をそれぞれ受ける排他的論理和回路と、これらの排他的
論理和回路の出力信号を受ける論理和回路とによって構
成されている。

このアドレス信号変化検出回路ＣＥＧは、上記アドレス
信号変化検出回路ＲＥＧと同様に、アドレス信号ａ９〜
ａ１４のうちいずれかが変化したとき、その変化タイミ
ングに同期したエツジ検出パルスφＣを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、エツジ検出パルスφｒ。

φＣの他、外部端子から供給されるライトイネ−記一連
のタイミングパルスを形成する。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動、リフレッシュ回路ＲＥＦからの制
御信号φｒｅｆに従って、上記アドレスバッファＲ−Ａ
ＤＢで形成された内部相補アドレス信号ａｏ〜ａ８と、
上記自動リフレッシュ回路ＲＥＦで形成された内部相補
アドレス信号互０〜−町８とを選択的に上記デコーダＲ
−ＤＣＨに伝える。

回路記号Ｖｂｂ−Ｇで示されているのは、基板バイアス
電圧発生回路である。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレンシュアドレスカウンタ、タイマー等
を含んでおり、外部端子からのりフレンシュ信号ＲＥＳ
Ｈをロウレベルにすることにより起動される。

すなわち、チップ選択信号Ｃ８がハイレベルのときにリ
フレッシュ信号ＲＥＳＨをロウレベルにすると自動リフ
レッシュ回路ＲＥＦは、制御信号φｒｅｆによってマル
チプレクサＭＰＸを切り換えて、内蔵のリフレッシュア
ドレスカウンタからの内部アドレス信号をロウデコーダ
Ｒ’−ＤＣＨに伝えて一ホのワード線選択によるリフレ
ッシュ動作（オートリフレッシュ）を行う。また、リフ
レッシュ信号ＲＥＳＨをロウレベルにしつづけるとタイ
マーが作動して、一定時間毎にリフレッシュアドレスカ
ウンタが歩進させられて、この間連続的なりフレッシュ
動作（セルフリフレッシュ）を行う。

次に、第５図のタイミング図に従って、この実施例のグ
イナミソク型ＲＡＭの動作を′ＷＪ単に説明する。

アドレス信号ＡＯ−Ａｎのうち、いずれかのアドレス信
号△ｉが変化すると、上記排他的論理和回路等によって
それぞれのエツジに同期した検出パルスが形成される。

これらの論理和により形成されるエツジ検出パルスφｒ
　（φＣ）によって、タイミング信号φｐａ　（φｐａ
）がロウレベル（ハイレベル）になり、センスアンプＳ
Ａに設けられたパワースイッチＭＯＳ　Ｆ　ＥＴをオフ
状態にして、相補データ線対り、Ｄをフローティング状
態にする。そして、プリチャージパルスφｐｃ！’がハ
イレベルになると上記相補データ線り、Ｄを短絡するＭ
ＯＳＦＥＴがオン状態となることによって、上記相補デ
ータ線対り、ＤをＶＣＣ／２にプリチャージする。

上記プリチャージパルスφｐｅｒがロウレベルになった
後、ワード線選択タイミング信号φＸが形成され、選択
されたワード線ＷＬがハイレベルになる。これによって
データ線りの電位は、選択されたメモリセルの電荷に従
って微少に変化する。

そして、センスアンプＳＡの動作タイミング信号φｐａ
　（φｐａ＞　／／ｌ＜ハイレベル（ロウレベル）ニナ
ってセンスアンプＳＡが活性化され、上記相補データ線
り、Ｄに読み出された微少信号の増幅動作を開始する。

上記センスアンプＳＡの増幅信号を　。

メモリセルがそのまま受け取ることによって行われる再
書込みが行わせる。

以下、読み出し動作ならば、データ線選択タイミング信
号φｙ　（図示せず）に同期してカラムスイッチＣ−５
Ｗが選択され、共通相補データ線ＣＤ、ＣＤに選択され
た相補データ線り、　Ｄの信号が伝えられ、メインアン
プＭＡとデータ出カバソファＤＯＢを通して外部端子Ｄ
Ｏ〜Ｄ　１から送出される。また、書込み動作ならば、
データ人カバソファＤＩＢを通して供給された書込みデ
ータが共通相補データ線ＣＤ、ＣＤに伝えられるので、
上記カラム選択動作とともにメモリセルに書込まれる。

以−ヒのような各回路プロ、りの時系列的な動作は、ア
ドレス信号変化検出信号φｒ、φＣを基準として、順次
一定の時間間隔をもって形成されたタイミング信号に従
って行われる。このような時系列的なタイミングは、上
記第２図に示したような遅延回路を縦列形態にすること
に等によってそれぞれ一定の時間間隔（遅延時間）をも
って形成されるものである。

〔効　果〕

（１）電源電圧の変動分をキャンセルさせるような動作
電流のもとで、ｃ　Ｍ　ｏ　ｓ回路を動作させることに
よって、その出力側に設けられたキャパシタへの充電又
は放電時間をぼり一定にできるから、電源依存性を改善
した遅延回路を構成することができるという効果が得ら
れる。

（２）上記（１１により、ダイナミック型ＲＡＭのよう
に一連の時系列的な動作タイミング信号を必要最少なマ
ージンをもって形成することができる。これによって、
動作サイクルを高速化と安定した動作を実現できるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、遅延回路を構
成するＣＭＯ３回路には、ナンド（ＮＡＮＤ）又はノア
（ＮＯＲ）ゲート回路とするものであってもよい。また
、出力信号φｏｕｔを形成する波形整形回路は、複数個
の縦列形態にされたインバータ回路を用いるものであっ
てもよい。さらに、この発明をダイナミック型ＲＡＭに
適用する場合、アドレス信号は、アドレスストローブ信
号により多重化して供給するものであってもよい。また
、データ線を電源電圧レベルにプリチャージするもの、
メモリセルの読み出し、基準電圧をダミーセルを用いて
形成するもの等種々の実施形態を採ることができるもの
である。

〔利用分野〕

この発明は、ＣＭ　ＯＳ回路によって構成さ托た遅延回
路を含む半導体集積回路装置に広（利用できるものであ
る。

【図面の簡単な説明】

第１図は、この発明に先立って考えられているＣＭＯ３
遅延回路の一例を示す回路図、第２図は、この発崩に係
るｃ　Ｍ　ｏ　ｓ遅延回路の一実施例を示す回路図、 第３図は、その遅延動作を説明ず・５ための波形図、 第４図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示すのブロック図。 第５図は、上記ダイナミック型ＲＡＭの動作の一例を説
明するためのタイミング図である。 ＭＬＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウアド
レスバッファ、Ｃ−５Ｗ・・カラムスイッチ、（、−Ａ
ＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウ
アドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコ
ーダ、ＰＯ２・・プリチャージ回路、ＭＡ・・メインア
ンプ、ＲＥＧ、ＣＥＧ・・エツジトリガ回路、ＴＧ・・
タイミング発生回路、ＲＥＦ・・自動リフレッシュ回路
、ＤＯＢ・・データ出カバソファ、ＤＩＢ・・データ人
カバソファ、ＭＰＸ・・マルチプレクサ、Ｖｂｂ−Ｇ・
・基板バイアス回路。 第　１　図 第　４　図

Claims (1)

1. 【特許請求の範囲】 １、遅延すべき入力信号を受ける０Ｍ０３回路と、上記
   ０Ｍ０３回路を構成するＮチャンネルＭＯ３ＦＥＴ又は
   ＰチャンネルＭＯ３ＦＥＴが接続される電源線との間に
   設けられ、電源電圧の変動をキャンセルさせるようなバ
   イアス電圧のもとで動作するＭＯＳ　Ｆ　ＥＴと、上記
   ０Ｍ０３回路の出力端子に設けられた容量手段とを含む
   遅延回路を具備することを特徴とする半導体集積回路装
   置。 ２、上記バイアス電圧は、ＰチャンネルＭＯ５ＦＥＴと
   ＮチャンネルＭＯＳ　Ｆ　ＥＴとのチャンネル導電率の
   比とＭＯＳ　Ｆ　ＥＴのしきい値電圧の組み合わせによ
   り設定されるものであり、０Ｍ０３回路は、インバータ
   回路を構成するものであることを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
   を構成するものであり、上記遅延回路は、時系列的な動
   作タイミング信号を形成するタイミング発生回路を構成
   するものであることを特徴とする特許請求の範囲第１又
   は第２項記載の半導体集積回路装置。