JPS63125015A - 遅延回路 - Google Patents
遅延回路Info
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- JPS63125015A JPS63125015A JP61271155A JP27115586A JPS63125015A JP S63125015 A JPS63125015 A JP S63125015A JP 61271155 A JP61271155 A JP 61271155A JP 27115586 A JP27115586 A JP 27115586A JP S63125015 A JPS63125015 A JP S63125015A
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- 239000003990 capacitor Substances 0.000 abstract description 22
- 238000010586 diagram Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000033001 locomotion Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- Pulse Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明は遅延回路に関し、特にダイナミックランダムア
クセスメモリでの使用に適した遅延回路に関する。
クセスメモリでの使用に適した遅延回路に関する。
従来の遅延回路と、しては、トランジスタの負荷駆動能
力を用いたものと、抵抗及び容量により構成される時定
数を用いたものがあった。以下に具体例を示しその動作
を説明する。以下の説明においては簡略化の為、ＣＭＯ
３回路を用いて説明を行なう。高電位としては電源電圧
Ｖｃｃ、低電位としては接地電位をとるものとし、Ｐチ
ャンネル１〜ランジスタのしきい値電圧をＶｔｐ＝Ｎチ
ャンネル１−ランジスタのしきい値電圧をＶ丁Ｎとする
。
力を用いたものと、抵抗及び容量により構成される時定
数を用いたものがあった。以下に具体例を示しその動作
を説明する。以下の説明においては簡略化の為、ＣＭＯ
３回路を用いて説明を行なう。高電位としては電源電圧
Ｖｃｃ、低電位としては接地電位をとるものとし、Ｐチ
ャンネル１〜ランジスタのしきい値電圧をＶｔｐ＝Ｎチ
ャンネル１−ランジスタのしきい値電圧をＶ丁Ｎとする
。
第３図および第４図はそれぞれＩ・ランジスタの負荷駆
動能力を用いた遅延回路の１例の回路図および動作波形
図である。はじめに第３図の回路構成について説明する
。第３図において、ＰチャンネルトランジスタＱ１及び
ＮチャンネルＩ・ランジスタＱ２はＣＭＯＳインバータ
１を、ＰチャンネルトランジスタＱ３及びＮチャンネル
トランジスタＱ４はＣＭＯＳインバータ２を各々構成す
る。
動能力を用いた遅延回路の１例の回路図および動作波形
図である。はじめに第３図の回路構成について説明する
。第３図において、ＰチャンネルトランジスタＱ１及び
ＮチャンネルＩ・ランジスタＱ２はＣＭＯＳインバータ
１を、ＰチャンネルトランジスタＱ３及びＮチャンネル
トランジスタＱ４はＣＭＯＳインバータ２を各々構成す
る。
（なお、図中、○で囲ったトランジスタはＰチャンネル
トランジスタ、○で囲っていないトランジスタはＮチャ
ンネルトランジスタを示す。第１図、第５図および第７
図においても同様）。ＶｌはＣＭＯＳインバータ１の出
力節点の電位である。容量Ｃ３はＣＭＯＳインバータ１
の負荷としてもうけられている。１−ランジスタＱ１．
Ｑ２のゲートに入力される信号φｌが入力信号であり、
ＣＭＯＳインバータ２から出力される信号φ２が遅延さ
れた出力信号である。
トランジスタ、○で囲っていないトランジスタはＮチャ
ンネルトランジスタを示す。第１図、第５図および第７
図においても同様）。ＶｌはＣＭＯＳインバータ１の出
力節点の電位である。容量Ｃ３はＣＭＯＳインバータ１
の負荷としてもうけられている。１−ランジスタＱ１．
Ｑ２のゲートに入力される信号φｌが入力信号であり、
ＣＭＯＳインバータ２から出力される信号φ２が遅延さ
れた出力信号である。
次に、動作を説明する。はじめは信号φ１は低電位であ
り、従って電位Ｖ１は信号φ１を入力信号とするＣＭＯ
Ｓインバータ１の出力節点である為、高電位となり、ま
た信号φ２は低電位となっている。次に、信号φｌが高
電位となると、ＰチャンネルトランジスタＱｌがオフ状
態、ＮチャンネルトランジスタＱ２がオン状態となり、
主にＰチャンネルトランジスタＱ３．Ｎチャンネルトラ
ンジスタＱ４のゲート容量及び容’Ｂｋ ｃ ＋で構成
されるＣＭＯＳインバータ１の出力節点の容量をＮチャ
ンネルトランジスタＱ２で放電することになる。電位Ｖ
Ｉが低下し、ＣＭＯＳインバータ２のしきい値電圧以下
になると信号φ２は高電位となる。従って、信号φ１が
高電位になってから、信号φ２が高電位になるまでの時
間はおおむねゲート電位を電源電位ＶＣＣ、ソース電位
を接地電位とするＮチャンネルトランジスタＱ２が電源
電圧ＶＣＣにプリチャージされたＰチャンネルトランジ
スタＱ３及びＮチャンネルトランジスタＱ４のゲート容
量及び容量Ｃ１を放電して電位■１がＣＭＯＳインバー
タ２のしきい値電圧に等しくなるまでの時間となる。実
際にはＰチャンネルトランジスタＱ３及びＮチャンネル
トランジスタＱ４のゲート容量は容量Ｃ８に対して無視
できる値をとる。従って、信号φｌが高電位になってか
ら信号φ２が高電位になるまでの時間は、ゲート電位を
電源電位ＶＣＣとするＮチャンネルトランジスタＱ２の
負荷駆動能力と、電源電位Ｖｃｃに充電された容量Ｃ１
の容量値により定まることとなり、電源電位Ｖｃｃ、し
きい値電圧ＶＴＮもしくは容量値の変動に伴なって変動
する。
り、従って電位Ｖ１は信号φ１を入力信号とするＣＭＯ
Ｓインバータ１の出力節点である為、高電位となり、ま
た信号φ２は低電位となっている。次に、信号φｌが高
電位となると、ＰチャンネルトランジスタＱｌがオフ状
態、ＮチャンネルトランジスタＱ２がオン状態となり、
主にＰチャンネルトランジスタＱ３．Ｎチャンネルトラ
ンジスタＱ４のゲート容量及び容’Ｂｋ ｃ ＋で構成
されるＣＭＯＳインバータ１の出力節点の容量をＮチャ
ンネルトランジスタＱ２で放電することになる。電位Ｖ
Ｉが低下し、ＣＭＯＳインバータ２のしきい値電圧以下
になると信号φ２は高電位となる。従って、信号φ１が
高電位になってから、信号φ２が高電位になるまでの時
間はおおむねゲート電位を電源電位ＶＣＣ、ソース電位
を接地電位とするＮチャンネルトランジスタＱ２が電源
電圧ＶＣＣにプリチャージされたＰチャンネルトランジ
スタＱ３及びＮチャンネルトランジスタＱ４のゲート容
量及び容量Ｃ１を放電して電位■１がＣＭＯＳインバー
タ２のしきい値電圧に等しくなるまでの時間となる。実
際にはＰチャンネルトランジスタＱ３及びＮチャンネル
トランジスタＱ４のゲート容量は容量Ｃ８に対して無視
できる値をとる。従って、信号φｌが高電位になってか
ら信号φ２が高電位になるまでの時間は、ゲート電位を
電源電位ＶＣＣとするＮチャンネルトランジスタＱ２の
負荷駆動能力と、電源電位Ｖｃｃに充電された容量Ｃ１
の容量値により定まることとなり、電源電位Ｖｃｃ、し
きい値電圧ＶＴＮもしくは容量値の変動に伴なって変動
する。
第５図は時定数を用いた遅延回路の１例であり、第６図
はその動作波形図である０回路構成は第５図に示すよう
にＰチャンネルトランジスタＱ１及びＮチャンネルトラ
ンジスタＱ２によりＣＭＯＳインバータ１が構成されＰ
チャンネルトランジスタＱ、及びＮチャンネルトラ゛ン
ジスタＱ４によりＣＭＯＳインバータ２が構成される。
はその動作波形図である０回路構成は第５図に示すよう
にＰチャンネルトランジスタＱ１及びＮチャンネルトラ
ンジスタＱ２によりＣＭＯＳインバータ１が構成されＰ
チャンネルトランジスタＱ、及びＮチャンネルトラ゛ン
ジスタＱ４によりＣＭＯＳインバータ２が構成される。
ＣＭＯＳインバータ１の出力節点は抵抗Ｒ，を介してＣ
ＭＯＳインバータ２の入力節点へ接続される。
ＭＯＳインバータ２の入力節点へ接続される。
■１はＣＭＯＳインバータ１の出力節点の電位、■２は
ＣＭＯＳインバータ２の入力節点の電位である。容量Ｃ
１はＣＭＯＳインバータ２の入力節点に接続されている
。
ＣＭＯＳインバータ２の入力節点の電位である。容量Ｃ
１はＣＭＯＳインバータ２の入力節点に接続されている
。
次に、回路動作について説明する。はじめに信号φ１は
低電位であり、従って信号φ１を入力信号とするＣＭＯ
Ｓインバータ１の出力節点の電位Ｖ１及、び抵抗Ｒ１を
介して該出力節点に接続されるＣＭＯＳインバータ２の
入力節点の電位■２は高電位となっており、また信号φ
２は低電位となっている０次に、信号φｌが高電位とな
ると、ＣＭＯＳインバータｌの入力節点の電位■ｌは低
電位となる。ところが、ＣＭＯＳインバータ２の入力節
点の電位■２は容量Ｃ８が電源電位■。Ｃに充電されて
いる時に抵抗Ｒ，を介して低電位に接続されることとな
る為、容量Ｃ１の容量値及び抵抗Ｒ１の抵抗値より定ま
る時定数で低下する。電位■２がＣＭＯＳインバータ２
のしきい値電圧より低くなると、信号φ２は高電位とな
る。よって第５図に示す遅延回路においては、信号φ１
が高電位になってから信号φ２が高電位になるまでの時
間は抵抗Ｒ１及び容：Ｉ Ｃ＋によって定まる時定数に
よって定まることとなる。従って、第５図に示す回路の
遅延時間は電源電位■ｃｃ、しきい値電圧Ｖ ＴＰ、
Ｖ ＴＮ等の変動に対しては変動を受けず、抵抗Ｒ，及
び容量Ｃ１を構成する材料の特性の変動をうけやすい。
低電位であり、従って信号φ１を入力信号とするＣＭＯ
Ｓインバータ１の出力節点の電位Ｖ１及、び抵抗Ｒ１を
介して該出力節点に接続されるＣＭＯＳインバータ２の
入力節点の電位■２は高電位となっており、また信号φ
２は低電位となっている０次に、信号φｌが高電位とな
ると、ＣＭＯＳインバータｌの入力節点の電位■ｌは低
電位となる。ところが、ＣＭＯＳインバータ２の入力節
点の電位■２は容量Ｃ８が電源電位■。Ｃに充電されて
いる時に抵抗Ｒ，を介して低電位に接続されることとな
る為、容量Ｃ１の容量値及び抵抗Ｒ１の抵抗値より定ま
る時定数で低下する。電位■２がＣＭＯＳインバータ２
のしきい値電圧より低くなると、信号φ２は高電位とな
る。よって第５図に示す遅延回路においては、信号φ１
が高電位になってから信号φ２が高電位になるまでの時
間は抵抗Ｒ１及び容：Ｉ Ｃ＋によって定まる時定数に
よって定まることとなる。従って、第５図に示す回路の
遅延時間は電源電位■ｃｃ、しきい値電圧Ｖ ＴＰ、
Ｖ ＴＮ等の変動に対しては変動を受けず、抵抗Ｒ，及
び容量Ｃ１を構成する材料の特性の変動をうけやすい。
遅延回路は、半導体集積回路の一部として用いられた時
に電源電圧、トランジスタのしきい値等の変動によらず
半導体集積回路全体の正常動作を確保する必要がある。
に電源電圧、トランジスタのしきい値等の変動によらず
半導体集積回路全体の正常動作を確保する必要がある。
しかし、半導体集積回路上の他の回路が遅延回路と異な
った電源電圧依存性もしくはトランジスタのしきい値電
圧依存性を示す場合には、電源電圧、トランジスタのし
きい値の変動に対する集積回路全体の動作の許容度がせ
まくなるという問題がある。
った電源電圧依存性もしくはトランジスタのしきい値電
圧依存性を示す場合には、電源電圧、トランジスタのし
きい値の変動に対する集積回路全体の動作の許容度がせ
まくなるという問題がある。
第３図、第５図に示す従来の遅延回路は、特に第７図に
示す回路に対し電源電圧依存性、Ｉ・ランジスタのしき
い値電圧依存性が異り、第７図に示す回路と供に半導体
集積回路上に設けられた時は、半導体集積回路全体にお
ける電源電圧、トランジスタのしきい値の変動の許容度
が狭くなるという欠点がある。
示す回路に対し電源電圧依存性、Ｉ・ランジスタのしき
い値電圧依存性が異り、第７図に示す回路と供に半導体
集積回路上に設けられた時は、半導体集積回路全体にお
ける電源電圧、トランジスタのしきい値の変動の許容度
が狭くなるという欠点がある。
第７図は同容量の容量ＣＳ及びＣ４を信号φ３をゲート
電位とするＮチャンネルトランジスタＱ９で短絡させる
回路であり、第８図はその動作波形図である。第７図に
示す回路はビット線のプリチャージ電位を電源電位のお
おむね１／２とする回路方式をとったＭＯＳダイナミッ
クランダムアクセスメモリのビット線のプリチャージ回
路の等価回路である。
電位とするＮチャンネルトランジスタＱ９で短絡させる
回路であり、第８図はその動作波形図である。第７図に
示す回路はビット線のプリチャージ電位を電源電位のお
おむね１／２とする回路方式をとったＭＯＳダイナミッ
クランダムアクセスメモリのビット線のプリチャージ回
路の等価回路である。
第７図に示す回路の動作を説明する。はじめに信号φ３
は低電位であり、また容量Ｃ９の電位■３は接地電位、
容量Ｃ４の電位Ｖ４は電源電位ＶＣＣにプリチャージさ
れている。次に、信号φ３が高電位となるとＮチャンネ
ルトランジスタＱ５がオン状態となり、容量Ｃ３と容Ｊ
ｔＣ４は導通し、同電位となる。そのときの電位はおお
むね１ ／ ２ Ｖ ｃｃとなる。
は低電位であり、また容量Ｃ９の電位■３は接地電位、
容量Ｃ４の電位Ｖ４は電源電位ＶＣＣにプリチャージさ
れている。次に、信号φ３が高電位となるとＮチャンネ
ルトランジスタＱ５がオン状態となり、容量Ｃ３と容Ｊ
ｔＣ４は導通し、同電位となる。そのときの電位はおお
むね１ ／ ２ Ｖ ｃｃとなる。
従って、第７図に示す回路の動作から、容量Ｃ３及び容
量Ｃ４の電位の均等化に要する信号φ３の時間幅は、ド
レイン・ソース間の電位差が電源電位Ｖｃｃから同電位
になるまでの間に、ゲート・ソース間の電位差が電源電
位ＶＣＣから１／２ＶＣＣへと変化するＮチャンネルト
ランジスタの負荷駆動能力と容量Ｃ３，Ｃ４の容量値に
依存する。したがって、第７図に示す回路の信号φ３の
時間幅を第３図、第５図に示す従来の遅延回路をもちい
て設定すると、第７図に示す回路と異なる電源電位依存
性もしくはしきい値電圧依存性をもつために、電源電圧
ＶＣＣ５もしくはしきい値電圧■７Ｎの変動に対する許
容度がせまくなるという欠点がある。
量Ｃ４の電位の均等化に要する信号φ３の時間幅は、ド
レイン・ソース間の電位差が電源電位Ｖｃｃから同電位
になるまでの間に、ゲート・ソース間の電位差が電源電
位ＶＣＣから１／２ＶＣＣへと変化するＮチャンネルト
ランジスタの負荷駆動能力と容量Ｃ３，Ｃ４の容量値に
依存する。したがって、第７図に示す回路の信号φ３の
時間幅を第３図、第５図に示す従来の遅延回路をもちい
て設定すると、第７図に示す回路と異なる電源電位依存
性もしくはしきい値電圧依存性をもつために、電源電圧
ＶＣＣ５もしくはしきい値電圧■７Ｎの変動に対する許
容度がせまくなるという欠点がある。
本発明の遅延回路は、第１の静電容量を有し入力信号が
第１のレベルの時には第１の電源に接続され前記入力信
号が第２のレベルの時には前記第１の電源から遮断され
る第１の節点と、第２の静電容量を有し前記入力信号が
前記第１のレベルの時には第２の電源に接続され前記入
力信号が前記第２のレベルの時には前記第２の電源から
遮断される第２の節点と、前記入力信号が前記第２のレ
ベルになった時に前記第１および第２の接点間を導通さ
せるトランジスタと、前記入力信号が前記第１のレベル
から前記第２のレベルに切換っな後に前記第２の節点が
所定の電位になったことを検出する出力手段とを含んで
構成される。
第１のレベルの時には第１の電源に接続され前記入力信
号が第２のレベルの時には前記第１の電源から遮断され
る第１の節点と、第２の静電容量を有し前記入力信号が
前記第１のレベルの時には第２の電源に接続され前記入
力信号が前記第２のレベルの時には前記第２の電源から
遮断される第２の節点と、前記入力信号が前記第２のレ
ベルになった時に前記第１および第２の接点間を導通さ
せるトランジスタと、前記入力信号が前記第１のレベル
から前記第２のレベルに切換っな後に前記第２の節点が
所定の電位になったことを検出する出力手段とを含んで
構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の遅延回路であり、第２図は
その動作波形を示す。ＮチャンネルトランジスタＱ６の
ソースである節点Ｎ２に容量Ｃ６Ｉ〜ランジスタＱ６の
ドレインである節点Ｎ、に容量Ｃ５が接続され、信号φ
１をトランジスタＱ６のゲート電位とする。トランジス
タＱ７は容量Ｃ５のプリチャージ手段であり、インバー
タ３及びトランジスタＱ８は容ｊｉｃ６の放電手段であ
る。トランジスタＱ９は節点Ｎ２がフロート状態となる
のを防止する為にもうけられている。インバータ４は節
点Ｎ２の電位を判定する為のものであり、インバータ５
は出力信号φ２を入力信号φｌと同相する信号にする為
にもうけられている。
その動作波形を示す。ＮチャンネルトランジスタＱ６の
ソースである節点Ｎ２に容量Ｃ６Ｉ〜ランジスタＱ６の
ドレインである節点Ｎ、に容量Ｃ５が接続され、信号φ
１をトランジスタＱ６のゲート電位とする。トランジス
タＱ７は容量Ｃ５のプリチャージ手段であり、インバー
タ３及びトランジスタＱ８は容ｊｉｃ６の放電手段であ
る。トランジスタＱ９は節点Ｎ２がフロート状態となる
のを防止する為にもうけられている。インバータ４は節
点Ｎ２の電位を判定する為のものであり、インバータ５
は出力信号φ２を入力信号φｌと同相する信号にする為
にもうけられている。
次に、動作を説明する。はじめに信号φ！が低電位にあ
ると、節点Ｎｌ及びＮ２はそれぞれプリチャージ状態及
び放電状態であり、従って、節点Ｎ、、Ｎ２それぞれの
電位Ｖ ５ 、 Ｖ ６は電源電位ＶＣＣ及び接地電位
となっている６出力信号φ２はインバータ４及び５によ
り接地電位となっている。信号φｌが高電位となるとＰ
チャンネルトランジスタＱ７及びＮチャンネルトランジ
スタＱ８で構成される容量Ｃ５及びＣ６のプリチャージ
手段及び放電手段は非活性状態となり、同時に電源電位
ＶＣＣに充電されていた容量Ｃ５及び接地電位に放電さ
れていた容量Ｃ６がＮチャンネルトランジスタＱ】を介
して導通される。
ると、節点Ｎｌ及びＮ２はそれぞれプリチャージ状態及
び放電状態であり、従って、節点Ｎ、、Ｎ２それぞれの
電位Ｖ ５ 、 Ｖ ６は電源電位ＶＣＣ及び接地電位
となっている６出力信号φ２はインバータ４及び５によ
り接地電位となっている。信号φｌが高電位となるとＰ
チャンネルトランジスタＱ７及びＮチャンネルトランジ
スタＱ８で構成される容量Ｃ５及びＣ６のプリチャージ
手段及び放電手段は非活性状態となり、同時に電源電位
ＶＣＣに充電されていた容量Ｃ５及び接地電位に放電さ
れていた容量Ｃ６がＮチャンネルトランジスタＱ】を介
して導通される。
節点Ｎ２の電位Ｖ６はＮチャンネルトランジスタＱ６を
介して電源電位ＶＣＣに充電された容量Ｃ５と導通され
ている為に接地電位から上昇し、インバータ４のしきい
値電圧をこえると、節点Ｎ３が低電位となり、インバー
タ５により出力信号φ２が低電位から高電位へと変化す
る。ここで第１図のＮチャンネルトランジスタＱ６のゲ
ート。
介して電源電位ＶＣＣに充電された容量Ｃ５と導通され
ている為に接地電位から上昇し、インバータ４のしきい
値電圧をこえると、節点Ｎ３が低電位となり、インバー
タ５により出力信号φ２が低電位から高電位へと変化す
る。ここで第１図のＮチャンネルトランジスタＱ６のゲ
ート。
ドレイン、ソースの電位変化は、第７図に示した回路図
中のＮチャンネルトランジスタＱ５のゲート、ドレイン
、ソースの電位変化と同じであり、従って第１図に示す
本発明による遅延回路は第７図に示した回路と同様な電
源電位ＶＣｃ依存性もしくはしきい値電圧■↑Ｎ依存性
を示す。
中のＮチャンネルトランジスタＱ５のゲート、ドレイン
、ソースの電位変化と同じであり、従って第１図に示す
本発明による遅延回路は第７図に示した回路と同様な電
源電位ＶＣｃ依存性もしくはしきい値電圧■↑Ｎ依存性
を示す。
なお、第２図で示す電位Ｖ ５ 、 Ｖ ６の２回目の
段は、ｌ・ランジスタＱ９の影響による電位Ｖ５゜Ｖ６
の変化をインバータ３による遅延を強調して示すもので
ある。
段は、ｌ・ランジスタＱ９の影響による電位Ｖ５゜Ｖ６
の変化をインバータ３による遅延を強調して示すもので
ある。
以上説明したように本発明は、遅延時間の設定にトラン
ジスタの両電極間の電圧が電源電位の差からＯＶにまで
変化する間にこのトランジスタの制御電極と一方の電極
との間の電圧が電源電位の差からこの１／２まで変化す
るような回路構成をとることにより、ビット線のプリチ
ャージ電位を電源電位のおおむね１／２とする回路方式
をとったダイナミックランダムアクセスメモリのビ・ン
ト線のプリチャージ回路と同等な電源電位依存性及びト
ランジスタのしきい値依存性を有し、上記のようなダイ
ナミックランダムアクセスメモリで使用することにより
、その電源電位もしくはしきい値の変動等に対し広い動
作範囲を確保できる効果がある。
ジスタの両電極間の電圧が電源電位の差からＯＶにまで
変化する間にこのトランジスタの制御電極と一方の電極
との間の電圧が電源電位の差からこの１／２まで変化す
るような回路構成をとることにより、ビット線のプリチ
ャージ電位を電源電位のおおむね１／２とする回路方式
をとったダイナミックランダムアクセスメモリのビ・ン
ト線のプリチャージ回路と同等な電源電位依存性及びト
ランジスタのしきい値依存性を有し、上記のようなダイ
ナミックランダムアクセスメモリで使用することにより
、その電源電位もしくはしきい値の変動等に対し広い動
作範囲を確保できる効果がある。
第１図および第２図はそれぞれ本発明の一実施例の回路
図および動作波形図、第３図および第４図は従来のトラ
ンジスタの負荷駆動能力をもちいた遅延回路の回路図お
よび動作波形図、第５図および第６図はそれぞれ従来の
時定数を用いた遅延回路の回路図および動作波形図、第
７図および第８図はれそれトランジスタの動作を説明す
る為の回路例および動作波形図である。 Ｑ】〜Ｑ９・・・トランジスタ、Ｃｌ−Ｃ６・・・容量
。 １．Ｅ−一＼−一−−− 第３図 Ｖ＋７ゝ亡 第４図 第５図 φ。 第７図 φ１ 第６図 、ｉｌ’ｉｇ図
図および動作波形図、第３図および第４図は従来のトラ
ンジスタの負荷駆動能力をもちいた遅延回路の回路図お
よび動作波形図、第５図および第６図はそれぞれ従来の
時定数を用いた遅延回路の回路図および動作波形図、第
７図および第８図はれそれトランジスタの動作を説明す
る為の回路例および動作波形図である。 Ｑ】〜Ｑ９・・・トランジスタ、Ｃｌ−Ｃ６・・・容量
。 １．Ｅ−一＼−一−−− 第３図 Ｖ＋７ゝ亡 第４図 第５図 φ。 第７図 φ１ 第６図 、ｉｌ’ｉｇ図
Claims (1)
- 第１の静電容量を有し入力信号が第１のレベル時には
第１の電源に接続され前記入力信号が第２のレベルの時
には前記第１の電源から遮断される第１の節点と、第２
の静電容量を有し前記入力信号が前記第１のレベルの時
には第２の電源に接続され前記入力信号が前記第２のレ
ベルの時には前記第２の電源から遮断される第２の節点
と、前記入力信号が前記第２のレベルになった時に前記
第１および第２の接点間を導通させるトランジスタと、
前記入力信号が前記第１のレベルから前記第２のレベル
に切換った後に前記第２の節点が所定の電位になったこ
とを検出する出力手段とを含むことを特徴とする遅延回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271155A JPH0712139B2 (ja) | 1986-11-14 | 1986-11-14 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271155A JPH0712139B2 (ja) | 1986-11-14 | 1986-11-14 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63125015A true JPS63125015A (ja) | 1988-05-28 |
| JPH0712139B2 JPH0712139B2 (ja) | 1995-02-08 |
Family
ID=17496101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271155A Expired - Lifetime JPH0712139B2 (ja) | 1986-11-14 | 1986-11-14 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712139B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211695A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-11-14 JP JP61271155A patent/JPH0712139B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211695A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0712139B2 (ja) | 1995-02-08 |
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