JPH0712139B2 - 遅延回路 - Google Patents
遅延回路Info
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- JPH0712139B2 JPH0712139B2 JP61271155A JP27115586A JPH0712139B2 JP H0712139 B2 JPH0712139 B2 JP H0712139B2 JP 61271155 A JP61271155 A JP 61271155A JP 27115586 A JP27115586 A JP 27115586A JP H0712139 B2 JPH0712139 B2 JP H0712139B2
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- Japan
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- transistor
- signal
- capacitance
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路に関し、特にダイナミックランダムア
クセスメモリでの使用に適した遅延回路に関する。
クセスメモリでの使用に適した遅延回路に関する。
従来の遅延回路としては、トランジスタの負荷駆動能力
を用いたものと、抵抗及び容量により構成される時定数
を用いたものがあった。以下に具体例を示しその動作を
説明する。以下の説明においては簡略化の為、CMOS回路
を用いて説明を行なう。高電位としては電源電圧Vcc、
低電位としては接地電位をとるものとし、Ｐチャンネル
トランジスタのしきい値電圧をVTP、Ｎチャンネルトラ
ンジスタのしきい値電圧をVTNとする。
を用いたものと、抵抗及び容量により構成される時定数
を用いたものがあった。以下に具体例を示しその動作を
説明する。以下の説明においては簡略化の為、CMOS回路
を用いて説明を行なう。高電位としては電源電圧Vcc、
低電位としては接地電位をとるものとし、Ｐチャンネル
トランジスタのしきい値電圧をVTP、Ｎチャンネルトラ
ンジスタのしきい値電圧をVTNとする。
第３図および第４図はそれぞれトランジスタの負荷駆動
能力を用いた遅延回路の１例の回路図および動作波形図
である。はじめに第３図の回路構成について説明する。
第３図において、ＰチャンネルトランジスタQ1及びＮチ
ャンネルトランジスタQ2はCMOSインバータ１を、Ｐチャ
ンネルトランジスタQ3及びＮチャンネルオランジスタQ4
はCMOSインバータ２を各々構成する。（なお、図中、○
で囲ったトランジスタはＰチャンネルトランジスタ、○
で囲っていないトランジスタはＮチャンネルトランジス
タを示す。第１図，第５図および第７図においても同
様）。V1はCMOSインバータ１の出力節点の電位である。
容量C1はCMOSインバータ１の負荷としてもうけられてい
る。トランジスタQ1,Q2のゲートに入力される信号φ1が
入力信号であり、CMOSインバータ２から出力される信号
φ2が遅延された出力信号である。
能力を用いた遅延回路の１例の回路図および動作波形図
である。はじめに第３図の回路構成について説明する。
第３図において、ＰチャンネルトランジスタQ1及びＮチ
ャンネルトランジスタQ2はCMOSインバータ１を、Ｐチャ
ンネルトランジスタQ3及びＮチャンネルオランジスタQ4
はCMOSインバータ２を各々構成する。（なお、図中、○
で囲ったトランジスタはＰチャンネルトランジスタ、○
で囲っていないトランジスタはＮチャンネルトランジス
タを示す。第１図，第５図および第７図においても同
様）。V1はCMOSインバータ１の出力節点の電位である。
容量C1はCMOSインバータ１の負荷としてもうけられてい
る。トランジスタQ1,Q2のゲートに入力される信号φ1が
入力信号であり、CMOSインバータ２から出力される信号
φ2が遅延された出力信号である。
次に、動作を説明する。はじめは信号φ1は低電位であ
り、従って電位V1は信号φ1を入力信号とするCMOSイン
バータ１の出力節点である為、高電位となり、また信号
φ2は低電位となっている。次に、信号φ1が高電位とな
ると、ＰチャンネルトランジスタQ1がオフ状態、Ｎチャ
ンネルトランジスタQ2がオン状態となり、主にＰチャン
ネルトランジスタQ3,NチャンネルトランジスタQ4のゲー
ト容量及び容量C1で構成されるCMOSインバータ１の出力
節点の容量をＮチャンネルトランジスタQ2で放電すると
ことになる。電位V1が低下し、CMOSインバータ２のしき
い値電圧低下になると信号φ2は高電位となる。従っ
て、信号φ1が高電位になってから、信号φ2が高電位に
なるまでの時間はおおむねゲート電位を電源電位Vcc、
ソース電位を接地電位とするＮチャンネルトランジスタ
Q2が電源電圧VccにプリチャージされたＰチャンネルト
ランジスタQ3及びＮチャンネルトランジスタQ4のゲート
容量及び容量C1を放電して電位V1がCMOSインバータ２の
しきい値電圧に等しくなるまでの時間となる。実際には
ＰチャンネルトランジスタQ3及びＮチャンネルトランジ
スタQ4のゲート容量は容量C1に対して無視できる値をと
る。従って、信号φ1が高電位になってから信号φ2が高
電位になるまでの時間は、ゲート電位を電源電位Vccと
するＮチャンネルトランジスタQ2の負荷駆動能力と、電
源電位Vccに充電された容量C1の容量値により定まるこ
ととなり、電源電位Vcc、しきい値電圧VTNもしくは容量
値の変動に伴なって変動する。
り、従って電位V1は信号φ1を入力信号とするCMOSイン
バータ１の出力節点である為、高電位となり、また信号
φ2は低電位となっている。次に、信号φ1が高電位とな
ると、ＰチャンネルトランジスタQ1がオフ状態、Ｎチャ
ンネルトランジスタQ2がオン状態となり、主にＰチャン
ネルトランジスタQ3,NチャンネルトランジスタQ4のゲー
ト容量及び容量C1で構成されるCMOSインバータ１の出力
節点の容量をＮチャンネルトランジスタQ2で放電すると
ことになる。電位V1が低下し、CMOSインバータ２のしき
い値電圧低下になると信号φ2は高電位となる。従っ
て、信号φ1が高電位になってから、信号φ2が高電位に
なるまでの時間はおおむねゲート電位を電源電位Vcc、
ソース電位を接地電位とするＮチャンネルトランジスタ
Q2が電源電圧VccにプリチャージされたＰチャンネルト
ランジスタQ3及びＮチャンネルトランジスタQ4のゲート
容量及び容量C1を放電して電位V1がCMOSインバータ２の
しきい値電圧に等しくなるまでの時間となる。実際には
ＰチャンネルトランジスタQ3及びＮチャンネルトランジ
スタQ4のゲート容量は容量C1に対して無視できる値をと
る。従って、信号φ1が高電位になってから信号φ2が高
電位になるまでの時間は、ゲート電位を電源電位Vccと
するＮチャンネルトランジスタQ2の負荷駆動能力と、電
源電位Vccに充電された容量C1の容量値により定まるこ
ととなり、電源電位Vcc、しきい値電圧VTNもしくは容量
値の変動に伴なって変動する。
第５図は時定数を用いた遅延回路の１例であり、第６図
はその動作波形図である。回路構成は第５図に示すよう
にＰチャンネルトランジスタQ1及びＮチャンネルトラン
ジスタQ2によりCMOSインバータ１が構成されＰチャンネ
ルトランジスタQ3及びＮチャンネルトランジスタQ4によ
りCMOSインバータ２が構成される。CMOSインバータ１の
出力節点は抵抗R1を介してCMOSインバータ２の入力節点
へ接続される。V1はCMOSインバータ１の出力節点の電
位、V2はCMOSインバータ２の入力節点の電位である。容
量C1はCMOSインバータ２の入力節点に接続されている。
はその動作波形図である。回路構成は第５図に示すよう
にＰチャンネルトランジスタQ1及びＮチャンネルトラン
ジスタQ2によりCMOSインバータ１が構成されＰチャンネ
ルトランジスタQ3及びＮチャンネルトランジスタQ4によ
りCMOSインバータ２が構成される。CMOSインバータ１の
出力節点は抵抗R1を介してCMOSインバータ２の入力節点
へ接続される。V1はCMOSインバータ１の出力節点の電
位、V2はCMOSインバータ２の入力節点の電位である。容
量C1はCMOSインバータ２の入力節点に接続されている。
次に、回路動作について説明する。はじめに信号φ1は
低電位であり、従って信号φ1を入力信号とするCMOSイ
ンバータ１の出力節点の電位V1及び抵抗R1を介して該出
力節点に接続されるCMOSインバータ２の入力節点の電位
V2は高電位となっており、また信号φ2は低電位となっ
ている。次に、信号φ1が高電位となると、CMOSインバ
ータ１の入力節点の電位V1は低電位となる。ところが、
CMOSインバータ２の入力節点の電位V2は容量C1が電源電
位Vccに充電されている時に抵抗R1を介して低電位に接
続されることとなる為、容量C1の容量値及び抵抗R1の抵
抗値より定まる時定数で低下する。電位V2がCMOSインバ
ータ２のしきい値電圧より低くなると、信号φ2は高電
位となる。よって第５図に示す遅延回路においては、信
号φ1が高電位になってから信号φ2が高電位になるまで
の時間は抵抗R1及び容量C1によって定まる時定数によっ
て定まることとなる。従って、第５図に示す回路の遅延
時間は電源電位Vcc、しきい値電圧VTP,VTN等の変動に対
しては変動を受けず、抵抗R1及び容量C1を構成する材料
の特性の変動をうけやすい。
低電位であり、従って信号φ1を入力信号とするCMOSイ
ンバータ１の出力節点の電位V1及び抵抗R1を介して該出
力節点に接続されるCMOSインバータ２の入力節点の電位
V2は高電位となっており、また信号φ2は低電位となっ
ている。次に、信号φ1が高電位となると、CMOSインバ
ータ１の入力節点の電位V1は低電位となる。ところが、
CMOSインバータ２の入力節点の電位V2は容量C1が電源電
位Vccに充電されている時に抵抗R1を介して低電位に接
続されることとなる為、容量C1の容量値及び抵抗R1の抵
抗値より定まる時定数で低下する。電位V2がCMOSインバ
ータ２のしきい値電圧より低くなると、信号φ2は高電
位となる。よって第５図に示す遅延回路においては、信
号φ1が高電位になってから信号φ2が高電位になるまで
の時間は抵抗R1及び容量C1によって定まる時定数によっ
て定まることとなる。従って、第５図に示す回路の遅延
時間は電源電位Vcc、しきい値電圧VTP,VTN等の変動に対
しては変動を受けず、抵抗R1及び容量C1を構成する材料
の特性の変動をうけやすい。
遅延回路は、半導体集積回路の一部として用いられた時
に電源電圧、トランジスタのしきい値等の変動によらず
半導体集積回路全体の正常動作を確保する必要がある。
に電源電圧、トランジスタのしきい値等の変動によらず
半導体集積回路全体の正常動作を確保する必要がある。
しかし、半導体集積回路上の他の回路が遅延回路と異な
った電源電圧依存性もしくはトランジスタのしきい値電
圧依存性を示す場合には、電源電圧、トランジスタのし
きい値の変動に対する集積回路全体の動作の許容度がせ
まくなるという問題がある。
った電源電圧依存性もしくはトランジスタのしきい値電
圧依存性を示す場合には、電源電圧、トランジスタのし
きい値の変動に対する集積回路全体の動作の許容度がせ
まくなるという問題がある。
第３図，第５図に示す従来の遅延回路は、特に第７図に
示す回路に対し電源電圧依存性、トランジスタのしきい
値電圧依存性が異り、第７図に示す回路と供に半導体集
積回路上に設けられた時は、半導体集積回路全体におけ
る電源電圧、トランジスタのしきい値の変動の許容度が
狭くなるという欠点がある。
示す回路に対し電源電圧依存性、トランジスタのしきい
値電圧依存性が異り、第７図に示す回路と供に半導体集
積回路上に設けられた時は、半導体集積回路全体におけ
る電源電圧、トランジスタのしきい値の変動の許容度が
狭くなるという欠点がある。
第７図は同容量の容量C3及びC4を信号φ3をゲート電位
とするＮチャンネルトランジスタQ5で短絡させる回路で
あり、第８図はその動作波形図である。第７図に示す回
路はビット線のプリチャージ電位を電源電位のおおむね
1/2とする回路方式をとったMOSダイナミックランダムア
クセスメモリのビット数のプリチャージ回路の等価回路
である。
とするＮチャンネルトランジスタQ5で短絡させる回路で
あり、第８図はその動作波形図である。第７図に示す回
路はビット線のプリチャージ電位を電源電位のおおむね
1/2とする回路方式をとったMOSダイナミックランダムア
クセスメモリのビット数のプリチャージ回路の等価回路
である。
第７図に示す回路の動作を説明する。はじめに信号φ3
は低電位であり、また容量C3の電位V3は接地電位、容量
C4の電位V4は電源電位Vccにプリチャージされている。
次に、信号φ3が高電位となるとＮチャンネルトランジ
スタQ5がオン状態となり、容量C3と容量C4は導通し、同
電位となる。そのときの電位はおおむね1/2Vccとなる。
は低電位であり、また容量C3の電位V3は接地電位、容量
C4の電位V4は電源電位Vccにプリチャージされている。
次に、信号φ3が高電位となるとＮチャンネルトランジ
スタQ5がオン状態となり、容量C3と容量C4は導通し、同
電位となる。そのときの電位はおおむね1/2Vccとなる。
従って、第７図に示す回路の動作から、容量C3及び容量
C4の電位の均等化に要する信号φ3の時間幅は、ドレイ
ン・ソース間の電位差が電源電位Vccから同電位になる
までの間に、ゲート・ソース間の電位差が電源電位Vcc
から1/2Vccへと変化するＮチャンネルトランジスタの負
荷駆動能力と容量C3,C4の容量値に依存する。したがっ
て、第７図に示す回路の信号φ3の時間幅を第３図，第
５図に示す従来の遅延回路をもちいて設定すると、第７
図に示す回路と異なる電源電位依存性もしくはしきい値
電圧依存性をもつために、電源電圧Vcc、もしくはしき
い値電圧VTNの変動に対する許容度がせまくなるという
欠点がある。
C4の電位の均等化に要する信号φ3の時間幅は、ドレイ
ン・ソース間の電位差が電源電位Vccから同電位になる
までの間に、ゲート・ソース間の電位差が電源電位Vcc
から1/2Vccへと変化するＮチャンネルトランジスタの負
荷駆動能力と容量C3,C4の容量値に依存する。したがっ
て、第７図に示す回路の信号φ3の時間幅を第３図，第
５図に示す従来の遅延回路をもちいて設定すると、第７
図に示す回路と異なる電源電位依存性もしくはしきい値
電圧依存性をもつために、電源電圧Vcc、もしくはしき
い値電圧VTNの変動に対する許容度がせまくなるという
欠点がある。
本発明の遅延回路は、入力信号（φ1）が第１のレベル
の時に電源と第１の節点（N1）とを導通し第２のレベル
の時に前記電源と前記第１の節点（N1）とを遮断する第
１のトランジスタ（Q7）と、前記入力信号（φ1）が前
記第１のレベルの時に前記第１の節点（N1）と第２の節
点（N2）とを遮断し前記第２のレベルの時に前記第１の
節点（N1）と前記第２の節点（N2）とを導通する第２の
トランジスタ（Q6）と、前記入力信号（φ1）が前記第
１のレベルの時に前記第２の節点（N2）と接地とを導通
し前記第２のレベルの時に前記第２の節点（N2）と接地
とを遮断する第３のトランジスタ（Q8）と、前記第１の
節点（N1）に接続された第１の静電容量（C5）と、前記
第２の節点（N2）に接続された第２の静電容量（C6）
と、前記第２の節点（N2）が所定の電位になったことを
検出する出力手段（４）とを含んで構成される。
の時に電源と第１の節点（N1）とを導通し第２のレベル
の時に前記電源と前記第１の節点（N1）とを遮断する第
１のトランジスタ（Q7）と、前記入力信号（φ1）が前
記第１のレベルの時に前記第１の節点（N1）と第２の節
点（N2）とを遮断し前記第２のレベルの時に前記第１の
節点（N1）と前記第２の節点（N2）とを導通する第２の
トランジスタ（Q6）と、前記入力信号（φ1）が前記第
１のレベルの時に前記第２の節点（N2）と接地とを導通
し前記第２のレベルの時に前記第２の節点（N2）と接地
とを遮断する第３のトランジスタ（Q8）と、前記第１の
節点（N1）に接続された第１の静電容量（C5）と、前記
第２の節点（N2）に接続された第２の静電容量（C6）
と、前記第２の節点（N2）が所定の電位になったことを
検出する出力手段（４）とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の遅延回路であり、第２図は
その動作波形を示す。ＮチャンネルトランジスタQ6のソ
ースである節点N2に容量C6トランジスタQ6のドレインで
ある節点N1に容量C5が接続され、信号φ1とトランジス
タQ6のゲート電位とする。トランジスタQ7は容量C5のプ
リチャージ手段であり、インバータ３及びトランジスタ
Q8は容量C6の放電手段である。トランジスタQ9は節点N2
がフロート状態となるのを防止する為にもうけらえてい
る。インバータ４は節点N2の電位を判定する為のもので
あり、インバータ５は出力信号φ2を入力信号φ1と同相
する信号にする為にもうけられている。
その動作波形を示す。ＮチャンネルトランジスタQ6のソ
ースである節点N2に容量C6トランジスタQ6のドレインで
ある節点N1に容量C5が接続され、信号φ1とトランジス
タQ6のゲート電位とする。トランジスタQ7は容量C5のプ
リチャージ手段であり、インバータ３及びトランジスタ
Q8は容量C6の放電手段である。トランジスタQ9は節点N2
がフロート状態となるのを防止する為にもうけらえてい
る。インバータ４は節点N2の電位を判定する為のもので
あり、インバータ５は出力信号φ2を入力信号φ1と同相
する信号にする為にもうけられている。
次に、動作を説明する。はじめに信号φ1が低電位にあ
ると、節点N1及びN2はそれぞれプリチャージ状態及び放
電状態であり、従って、節点N1,N2それぞれの電位V5,V6
は電源電位Vcc及び接地電位となっている。出力信号φ2
はインバータ４及び５により接地電位となっている。信
号φ1が高電位となるとＰチャンネルトランジスタQ7及
びＮチャンネルトランジスタQ8で構成される容量C5及び
C6のプリチャージ手段及び放電手段は非活性状態とな
り、同時に電源電位Vccに充電されていた容量C5及び接
地電位に放電されていた容量C6がＮチャンネルトランジ
スタQ6を介して導通される。
ると、節点N1及びN2はそれぞれプリチャージ状態及び放
電状態であり、従って、節点N1,N2それぞれの電位V5,V6
は電源電位Vcc及び接地電位となっている。出力信号φ2
はインバータ４及び５により接地電位となっている。信
号φ1が高電位となるとＰチャンネルトランジスタQ7及
びＮチャンネルトランジスタQ8で構成される容量C5及び
C6のプリチャージ手段及び放電手段は非活性状態とな
り、同時に電源電位Vccに充電されていた容量C5及び接
地電位に放電されていた容量C6がＮチャンネルトランジ
スタQ6を介して導通される。
節点N2の電位V6はＮチャンネルトランジスタQ6を介して
電源電位Vccに充電された容量C5と導通されている為に
接地電位から上昇し、インバータ４のしきい値電圧をこ
えると、節点N3が低電位となり、インバータ５により出
力信号φ2が低電位から高電位へと変化する。ここで第
１図のＮチャンネルトラジスタQ6のゲート，ドレイン，
ソースの電位変化は、第７図に示した回路図中のＮチャ
ンネルトランジスタQ5のゲート，ドレイン，ソースの電
位変化と同じであり、従って第１図に示す本発明による
遅延回路は第７図に示した回路と同様な電源電位Vcc依
存性もしくはしきい値電圧VTN依存性を示す。
電源電位Vccに充電された容量C5と導通されている為に
接地電位から上昇し、インバータ４のしきい値電圧をこ
えると、節点N3が低電位となり、インバータ５により出
力信号φ2が低電位から高電位へと変化する。ここで第
１図のＮチャンネルトラジスタQ6のゲート，ドレイン，
ソースの電位変化は、第７図に示した回路図中のＮチャ
ンネルトランジスタQ5のゲート，ドレイン，ソースの電
位変化と同じであり、従って第１図に示す本発明による
遅延回路は第７図に示した回路と同様な電源電位Vcc依
存性もしくはしきい値電圧VTN依存性を示す。
なお、第２図で示す電位V5,V6の２回目の段は、トラン
ジスタQ9の影響による電位V5,V6の変化をインバータ３
による遅延を強調して示すものである。
ジスタQ9の影響による電位V5,V6の変化をインバータ３
による遅延を強調して示すものである。
以上説明したように本発明は、遅延時間の設定にトラン
ジスタの両電極間の電圧が電源電位の差から0Vにまで変
化する間にこのトランジスタの制御電極と一方の電極と
の間の電圧が電源電位の差からこの1/2まで変化するよ
うな回路構成をとることにより、ビット線のプリチャー
ジ電位を電源電位のおおむね1/2とする回路方式をとっ
たダイナミックランダムアクセスメモリのビット線のプ
リチャード回路と同等な電源電位依存性及びトランジス
タのしきい値依存性を有し、上記のようなダイナミック
ランダクアクセスメモリで使用することにより、その電
源電位もしくはしきい値の変動等に対し広い動作範囲を
確保できる効果がある。
ジスタの両電極間の電圧が電源電位の差から0Vにまで変
化する間にこのトランジスタの制御電極と一方の電極と
の間の電圧が電源電位の差からこの1/2まで変化するよ
うな回路構成をとることにより、ビット線のプリチャー
ジ電位を電源電位のおおむね1/2とする回路方式をとっ
たダイナミックランダムアクセスメモリのビット線のプ
リチャード回路と同等な電源電位依存性及びトランジス
タのしきい値依存性を有し、上記のようなダイナミック
ランダクアクセスメモリで使用することにより、その電
源電位もしくはしきい値の変動等に対し広い動作範囲を
確保できる効果がある。
第１図および第２図はそれぞれ本発明の一実施例の回路
図および動作波形図、第３図および第４図は従来のトラ
ンジスタの負荷駆動能力をもちいた遅延回路の回路図お
よび動作波形図、第５図および第６図はそれぞれ従来の
時定数を用いた遅延回路の回路図および動作波形図、第
７図および第８図はれぞれトランジスタの動作を説明す
る為の回路例および動作波形図である。 Q1〜Q9……トランジスタ、C1〜C6……容量。
図および動作波形図、第３図および第４図は従来のトラ
ンジスタの負荷駆動能力をもちいた遅延回路の回路図お
よび動作波形図、第５図および第６図はそれぞれ従来の
時定数を用いた遅延回路の回路図および動作波形図、第
７図および第８図はれぞれトランジスタの動作を説明す
る為の回路例および動作波形図である。 Q1〜Q9……トランジスタ、C1〜C6……容量。
Claims (1)
- 【請求項１】入力信号（φ1）が第１のレベルの時に電
源と第１の節点（N1）とを導通し第２のレベルの時に前
記電源と前記第１の節点（N1）とを遮断する第１のトラ
ンジスタ（Q7）と、前記入力信号（φ1）が前記第１の
レベルの時に前記第１の節点（N1）と第２の節点（N2）
とを遮断し前記第２のレベルの時に前記第１の節点
（N1）と前記第２の節点（N2）とを導通する第２トラン
ジスタ（Q6）と、前記入力信号（φ1）が前記第１のレ
ベルの時に前記第２の節点（N2）と接地とを導通し前記
第２のレベルの時に前記第２の節点（N2）と接地とを遮
断する第３のトランジスタ（Q8）と、前記第１の節点
（N1）に接続された第１の静電容量（C5）と、前記第２
の節点（N2）に接続された第２の静電容量（C6）と、前
記第２の節点（N2）が所定の電位になったことを検出す
る出力手段（４）とを含むことを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271155A JPH0712139B2 (ja) | 1986-11-14 | 1986-11-14 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271155A JPH0712139B2 (ja) | 1986-11-14 | 1986-11-14 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63125015A JPS63125015A (ja) | 1988-05-28 |
| JPH0712139B2 true JPH0712139B2 (ja) | 1995-02-08 |
Family
ID=17496101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271155A Expired - Lifetime JPH0712139B2 (ja) | 1986-11-14 | 1986-11-14 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712139B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211695A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-11-14 JP JP61271155A patent/JPH0712139B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211695A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63125015A (ja) | 1988-05-28 |
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