JPH0470716B2 - - Google Patents
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- JPH0470716B2 JPH0470716B2 JP60135334A JP13533485A JPH0470716B2 JP H0470716 B2 JPH0470716 B2 JP H0470716B2 JP 60135334 A JP60135334 A JP 60135334A JP 13533485 A JP13533485 A JP 13533485A JP H0470716 B2 JPH0470716 B2 JP H0470716B2
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- JP
- Japan
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- transistor
- signal
- semiconductor integrated
- line
- gate
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- 230000004044 response Effects 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 6
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- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路装置、特に、行アド
レス信号と列アドレス信号を同一の信号線を用い
て伝達し、切換スイツチにより行デコーダおよび
列デコーダに伝達するような構成のMOSダイナ
ミツクRAM（ランダムアクセスメモリ）におい
て、デコーダの出力部に設けられるデカツプルト
ランジスタに印加される高電圧を緩和するための
半導体集積回路装置に関する。
レス信号と列アドレス信号を同一の信号線を用い
て伝達し、切換スイツチにより行デコーダおよび
列デコーダに伝達するような構成のMOSダイナ
ミツクRAM（ランダムアクセスメモリ）におい
て、デコーダの出力部に設けられるデカツプルト
ランジスタに印加される高電圧を緩和するための
半導体集積回路装置に関する。
［従来の技術］
第２図は、行アドレス信号と列アドレス信号を
同じ信号線を用いて伝達し、行選択時および列選
択時には切換スイツチによりそれぞれ行デコーダ
および列デコーダに送る構成のMOSダイナミツ
クRAMにおけるデコーダ部の従来の回路構成を
示す図である。以下、第２図を参照して、行デコ
ーダ回路出力部の構成および動作について説明す
る。
同じ信号線を用いて伝達し、行選択時および列選
択時には切換スイツチによりそれぞれ行デコーダ
および列デコーダに送る構成のMOSダイナミツ
クRAMにおけるデコーダ部の従来の回路構成を
示す図である。以下、第２図を参照して、行デコ
ーダ回路出力部の構成および動作について説明す
る。
まず、行デコーダ系について説明する。アドレ
ス信号線１−１〜１−ｎを介して与えられるアド
レス信号A1〜Ao，1〜oを受けてデコードする
行デコーダ３と、ローアドレスストローブ信号
RASに同期してオン・オフし、行デコーダ３の
出力信号線をプリチヤージするためのプリチヤー
ジトランジスタ４と、デコーダ３の出力信号線に
設けられ、行デコーダ３とワード線５とを切離す
るための信号をそのゲートに受けてオン・
オフするデカツプルトランジスタ８と、ワード線
駆動信号RXをワードライン５へ伝達するための
ワードドライバトランジスタ６とから構成され
る。行デコーダ３は、そのゲートの各々がアドレ
ス信号線１−１〜１−ｎに接続され、そのドレイ
ンが出力信号線に共通に接続され、かつそのソー
スがそれぞれ接地される電界効果型トランジスタ
２−１〜２−ｎから構成される。プリチヤージト
ランジスタ４は、そのゲートに信号を受け、
そのソースが電源電圧Vccに接続され、かつその
ドレインが行デコーダ３の出力信号線に接続され
る。デカツプルトランジスタ８は、そのゲートに
信号を受け、そのソースがプリチヤージト
ランジスタ４のドレインとノード１１を介して接
続され、そのドレインとノード１０を介してワー
ドドライバトランジスタ６のゲートに接続され
る。
ス信号線１−１〜１−ｎを介して与えられるアド
レス信号A1〜Ao，1〜oを受けてデコードする
行デコーダ３と、ローアドレスストローブ信号
RASに同期してオン・オフし、行デコーダ３の
出力信号線をプリチヤージするためのプリチヤー
ジトランジスタ４と、デコーダ３の出力信号線に
設けられ、行デコーダ３とワード線５とを切離す
るための信号をそのゲートに受けてオン・
オフするデカツプルトランジスタ８と、ワード線
駆動信号RXをワードライン５へ伝達するための
ワードドライバトランジスタ６とから構成され
る。行デコーダ３は、そのゲートの各々がアドレ
ス信号線１−１〜１−ｎに接続され、そのドレイ
ンが出力信号線に共通に接続され、かつそのソー
スがそれぞれ接地される電界効果型トランジスタ
２−１〜２−ｎから構成される。プリチヤージト
ランジスタ４は、そのゲートに信号を受け、
そのソースが電源電圧Vccに接続され、かつその
ドレインが行デコーダ３の出力信号線に接続され
る。デカツプルトランジスタ８は、そのゲートに
信号を受け、そのソースがプリチヤージト
ランジスタ４のドレインとノード１１を介して接
続され、そのドレインとノード１０を介してワー
ドドライバトランジスタ６のゲートに接続され
る。
ワードドライバトランジスタ６は、その一方導
通端子にワード線駆動信号RXを受け、その他方
導通端子はワード線５に接続される。
通端子にワード線駆動信号RXを受け、その他方
導通端子はワード線５に接続される。
ここで、破線で示される容量７は、トランジス
タ６のゲート容量であり、破線で示される容量９
は、デカツプルトランジスタ８のドレインとワー
ドドライバトランジスタ６のゲートを接続する配
線の浮遊容量である。
タ６のゲート容量であり、破線で示される容量９
は、デカツプルトランジスタ８のドレインとワー
ドドライバトランジスタ６のゲートを接続する配
線の浮遊容量である。
列デコーダ系は、アドレス信号線１−１〜１−
ｎにそれぞれ接続され、列アドレス信号を列デコ
ーダ１２に伝達するための信号線１３−１〜１３
−ｎと、アドレス信号線１３−１〜１３−ｎの
各々に対して設けられ、そのゲートにアドレスス
イツチ信号ADSWを受けてオン・オフし、列選
択時に列アドレス信号を列デコーダ１２へ伝達す
るためのスイツチトランジスタ１４−１〜１４−
ｎと、与えられた列アドレス信号をデコードする
ための列デコーダ１２とから構成される。
ｎにそれぞれ接続され、列アドレス信号を列デコ
ーダ１２に伝達するための信号線１３−１〜１３
−ｎと、アドレス信号線１３−１〜１３−ｎの
各々に対して設けられ、そのゲートにアドレスス
イツチ信号ADSWを受けてオン・オフし、列選
択時に列アドレス信号を列デコーダ１２へ伝達す
るためのスイツチトランジスタ１４−１〜１４−
ｎと、与えられた列アドレス信号をデコードする
ための列デコーダ１２とから構成される。
第３図は第２図に示される回路における各信号
のタイミングを示す波形図である。以下、第２図
および第３図を参照して従来のデコーダ回路の動
作について説明する。
のタイミングを示す波形図である。以下、第２図
および第３図を参照して従来のデコーダ回路の動
作について説明する。
まず、行選択を駆動する基本信号である
信号が立ち上がり“Ｈ”になることにより、プリ
チヤージトランジスタ４がオン状態となつて電源
（電圧Vcc＝5V）に行デコーダ３の出力信号線が
接続され、同時に信号が“Ｈ”となつて、
デカツプルトランジスタ８がオン状態となり、ノ
ード１０，１１がトランジスタ４を介して充電さ
れる。プリチヤージトランジスタ４、デカツプル
トランジスタ８のしきい値電圧を共に1Vとする
と、ノード１０，１１の電位は4Vになる。次に、
信号が“Ｌ”に立ち下がつてトランジスタ
４がオフ状態となり、行デコーダ出力系は電気的
にフローテイング状態となる。続いて行アドレス
信号A1（1）〜Ao（o）が各アドレス信号線１−
１〜１−ｎを介して行アドレスデコーダ３へ与え
られる。この与えられた行アドレス信号のうち１
つでも“Ｈ”のものがあれば、行アドレスデコー
ダ３に含まれるトランジスタ２−１〜２−ｎのう
ち、“Ｈ”が入力された信号線につながるトラン
ジスタがオンし、ノード１０，１１の電位はその
トランジスタを介して放電され0Vになる。入力
された行アドレス信号がすべて“Ｌ”の行デコー
ダ３のみにおいてノード１０，１１の電位が4V
のまま保持され、行デコーダ３のセツトが完了す
る。このとき、ノード１０の電位は4Vであるか
ら、ワードドライバトランジスタ６はオン状態に
あり、続いて入力される“Ｈ”のワード線駆動信
号RX（電圧5V）がワード線５へ伝達され、ワー
ド線５の電位も5Vになる。その後、信号は
“Ｌ”になり、デカツプルトランジスタ８はオフ
状態となる。ワード線駆動信号RXが入力される
と、ワードドライバトランジスタ６のゲート容量
７による容量結合のために、ノード１０の電位が
上昇し、ノード１０に存在する配線浮遊容量９を
も考慮すると、実際には8V程度に達する。
信号が立ち上がり“Ｈ”になることにより、プリ
チヤージトランジスタ４がオン状態となつて電源
（電圧Vcc＝5V）に行デコーダ３の出力信号線が
接続され、同時に信号が“Ｈ”となつて、
デカツプルトランジスタ８がオン状態となり、ノ
ード１０，１１がトランジスタ４を介して充電さ
れる。プリチヤージトランジスタ４、デカツプル
トランジスタ８のしきい値電圧を共に1Vとする
と、ノード１０，１１の電位は4Vになる。次に、
信号が“Ｌ”に立ち下がつてトランジスタ
４がオフ状態となり、行デコーダ出力系は電気的
にフローテイング状態となる。続いて行アドレス
信号A1（1）〜Ao（o）が各アドレス信号線１−
１〜１−ｎを介して行アドレスデコーダ３へ与え
られる。この与えられた行アドレス信号のうち１
つでも“Ｈ”のものがあれば、行アドレスデコー
ダ３に含まれるトランジスタ２−１〜２−ｎのう
ち、“Ｈ”が入力された信号線につながるトラン
ジスタがオンし、ノード１０，１１の電位はその
トランジスタを介して放電され0Vになる。入力
された行アドレス信号がすべて“Ｌ”の行デコー
ダ３のみにおいてノード１０，１１の電位が4V
のまま保持され、行デコーダ３のセツトが完了す
る。このとき、ノード１０の電位は4Vであるか
ら、ワードドライバトランジスタ６はオン状態に
あり、続いて入力される“Ｈ”のワード線駆動信
号RX（電圧5V）がワード線５へ伝達され、ワー
ド線５の電位も5Vになる。その後、信号は
“Ｌ”になり、デカツプルトランジスタ８はオフ
状態となる。ワード線駆動信号RXが入力される
と、ワードドライバトランジスタ６のゲート容量
７による容量結合のために、ノード１０の電位が
上昇し、ノード１０に存在する配線浮遊容量９を
も考慮すると、実際には8V程度に達する。
この後、アドレス切換信号ADSWが立ち上が
り、スイツチトランジスタ１４−１〜１４−ｎが
オン状態となり、列デコーダ１２と信号線１３−
１〜１３−ｎとが接続され、続いて入力される列
アドレス信号は列デコーダ１２へ伝達される。こ
の列アドレス信号は信号線１−１〜１−ｎにより
伝達されるので、トランジスタ２−１〜２−ｎの
ゲートにも入力されることになる。一般には、こ
の列アドレス信号は、すぐその前に入力された行
アドレス信号とは異なつているので、ワード線選
択時に選択された行デコーダ３のトランジスタ２
−１〜２−ｎのいくつかがオン状態となり、その
オン状態のトランジスタを介してノード１１の電
圧は放電されて0Vになる。したがつて、最終的
には、選択された行デコーダにおけるデカツプル
トランジスタ８のソース、ゲートおよびドレイン
の電位は、それぞれ0V、0Vおよび8Vとなり、ソ
ース・ドレイン間、ゲート・ドレイン間には共に
8V程度の高電圧が印加されている。
り、スイツチトランジスタ１４−１〜１４−ｎが
オン状態となり、列デコーダ１２と信号線１３−
１〜１３−ｎとが接続され、続いて入力される列
アドレス信号は列デコーダ１２へ伝達される。こ
の列アドレス信号は信号線１−１〜１−ｎにより
伝達されるので、トランジスタ２−１〜２−ｎの
ゲートにも入力されることになる。一般には、こ
の列アドレス信号は、すぐその前に入力された行
アドレス信号とは異なつているので、ワード線選
択時に選択された行デコーダ３のトランジスタ２
−１〜２−ｎのいくつかがオン状態となり、その
オン状態のトランジスタを介してノード１１の電
圧は放電されて0Vになる。したがつて、最終的
には、選択された行デコーダにおけるデカツプル
トランジスタ８のソース、ゲートおよびドレイン
の電位は、それぞれ0V、0Vおよび8Vとなり、ソ
ース・ドレイン間、ゲート・ドレイン間には共に
8V程度の高電圧が印加されている。
最近ではワード線を昇圧する場合が多くなつて
きたが、この場合にはワード線駆動信号RXは7V
程度になるので、それに対応して、列選択時のデ
カツプルトランジスタ８のソース、ゲートおよび
ドレインの電位はそれぞれ0V、0Vおよび10Vと
なり、ソース・ドレイン間、ゲート・ドレイン間
には共に10Vにも達するような高電圧が印加され
るようになる。
きたが、この場合にはワード線駆動信号RXは7V
程度になるので、それに対応して、列選択時のデ
カツプルトランジスタ８のソース、ゲートおよび
ドレインの電位はそれぞれ0V、0Vおよび10Vと
なり、ソース・ドレイン間、ゲート・ドレイン間
には共に10Vにも達するような高電圧が印加され
るようになる。
［発明が解決しようとする問題点］
従来の回路構成では、上述のように、デカツプ
ルトランジスタ８に高電圧が印加されるので、デ
カツプルトランジスタ８の劣化、破壊あるいは誤
動作のために信頼性の著しい低下を招くという欠
点があつた。
ルトランジスタ８に高電圧が印加されるので、デ
カツプルトランジスタ８の劣化、破壊あるいは誤
動作のために信頼性の著しい低下を招くという欠
点があつた。
それゆえ、この発明の目的は、上述のような欠
点を除去し、デカツプルトランジスタに印加され
る高電圧を緩和し、それにより信頼性の高い半導
体集積回路装置を提供することである。
点を除去し、デカツプルトランジスタに印加され
る高電圧を緩和し、それにより信頼性の高い半導
体集積回路装置を提供することである。
［問題点を解決するための手段］
この発明にかかる半導体集積回路装置は、デカ
ツプルトランジスタに印加される高電圧を緩和す
るための電圧緩和手段を新たに設けたものであ
る。
ツプルトランジスタに印加される高電圧を緩和す
るための電圧緩和手段を新たに設けたものであ
る。
好ましくは電圧緩和手段はデカツプルトランジ
スタのドレインとドライバトランジスタのゲート
との間に配置され、そのゲートに電源電圧を受け
る１個のトランジスタである。
スタのドレインとドライバトランジスタのゲート
との間に配置され、そのゲートに電源電圧を受け
る１個のトランジスタである。
［作用］
電圧緩和手段、好ましくは１個の追加されたト
ランジスタにより、従来デカツプルトランジスタ
に印加されていた電圧が電圧緩和用のトランジス
タとデカツプルトランジスタとに二分されるた
め、デカツプルトランジスタに印加される電圧を
緩和することができ、信頼性の高い安定な動作を
行なう半導体集積回路装置を得ることができる。
ランジスタにより、従来デカツプルトランジスタ
に印加されていた電圧が電圧緩和用のトランジス
タとデカツプルトランジスタとに二分されるた
め、デカツプルトランジスタに印加される電圧を
緩和することができ、信頼性の高い安定な動作を
行なう半導体集積回路装置を得ることができる。
［発明の実施例］
以下、この発明の一実施例を図について説明す
る。
る。
第１図はこの発明の一実施例である半導体集積
装置の構成を示す図である。第１図において、こ
の発明の特徴として、従来の半導体集積回路装置
と異なり、デカツプルトランジスタ８のドレイン
とその一方導通端子がノード１６を介して接続さ
れ、その他方導通端子がノード１０を介してワー
ドドライバトランジスタ６のゲートに接続され、
かつそのゲートに電源電圧Vccを受ける電圧緩和
用のトランジスタ１５が設けられる。次に、第１
図に示される構成を有する半導体集積回路装置の
トランジスタ１５による電圧の緩和動作を説明す
る。一例としてワード線を昇圧した場合、すなわ
ち、信号RXの電位が7Vの場合について説明す
る。信号RXが入力されたとき（信号RXが“Ｈ”
のとき）、ワードドライバトランジスタ６のゲー
ト容量７による容量結合で、ノード１０の電位が
10Vになるまでは、第２図に示される従来の回路
構成による動作と同一である。しかし、新たに追
加されたトランジスタ１５のゲートが電源電位
（Vcc＝5V）に接続されているので、ノード１６
の電位は4Vに抑えられる。ここでトランジスタ
１５のしきい値電圧を1Vと仮定した。したがつ
て、選択された行デコーダにおいて、最終的には
ノード１０，１６および１１の電位はそれぞれ、
10V、4Vおよび0Vに、またトランジスタ１５，
８のゲートの電位はそれぞれ5V、0Vとなる。こ
の結果、デカツプルトランジスタ８のソース１
１・ドレイン１６間およびソース・ゲート間の電
圧は共に4V程度に抑えられ、またトランジスタ
１５に印加される電圧も最大でソース・ドレイン
間（ノード１０とノード１６の間）の6V程度で
あり、トランジスタ８，１５に印加される電圧は
十分に緩和されることになる。
装置の構成を示す図である。第１図において、こ
の発明の特徴として、従来の半導体集積回路装置
と異なり、デカツプルトランジスタ８のドレイン
とその一方導通端子がノード１６を介して接続さ
れ、その他方導通端子がノード１０を介してワー
ドドライバトランジスタ６のゲートに接続され、
かつそのゲートに電源電圧Vccを受ける電圧緩和
用のトランジスタ１５が設けられる。次に、第１
図に示される構成を有する半導体集積回路装置の
トランジスタ１５による電圧の緩和動作を説明す
る。一例としてワード線を昇圧した場合、すなわ
ち、信号RXの電位が7Vの場合について説明す
る。信号RXが入力されたとき（信号RXが“Ｈ”
のとき）、ワードドライバトランジスタ６のゲー
ト容量７による容量結合で、ノード１０の電位が
10Vになるまでは、第２図に示される従来の回路
構成による動作と同一である。しかし、新たに追
加されたトランジスタ１５のゲートが電源電位
（Vcc＝5V）に接続されているので、ノード１６
の電位は4Vに抑えられる。ここでトランジスタ
１５のしきい値電圧を1Vと仮定した。したがつ
て、選択された行デコーダにおいて、最終的には
ノード１０，１６および１１の電位はそれぞれ、
10V、4Vおよび0Vに、またトランジスタ１５，
８のゲートの電位はそれぞれ5V、0Vとなる。こ
の結果、デカツプルトランジスタ８のソース１
１・ドレイン１６間およびソース・ゲート間の電
圧は共に4V程度に抑えられ、またトランジスタ
１５に印加される電圧も最大でソース・ドレイン
間（ノード１０とノード１６の間）の6V程度で
あり、トランジスタ８，１５に印加される電圧は
十分に緩和されることになる。
なお、上記実施例においては、行デコーダ回路
の出力部について説明したが、列デコーダ回路の
出力部においても同様の議論が成立つ。
の出力部について説明したが、列デコーダ回路の
出力部においても同様の議論が成立つ。
［発明の効果］
以上のようにこの発明によれば、デカツプルト
ランジスタに印加される電圧を緩和するための緩
和手段、好ましくは１個のトランジスタを設けた
ので、たとえばワード線を昇圧するような場合に
おいても、デカツプルトランジスタに印加される
高電圧を緩和し、信頼性の高い半導体集積回路装
置を得ることができる。
ランジスタに印加される電圧を緩和するための緩
和手段、好ましくは１個のトランジスタを設けた
ので、たとえばワード線を昇圧するような場合に
おいても、デカツプルトランジスタに印加される
高電圧を緩和し、信頼性の高い半導体集積回路装
置を得ることができる。
第１図はこの発明の一実施例である半導体集積
回路装置の構成を示す図である。第２図は従来の
半導体集積回路装置の回路構成を示す図である。
第３図は従来の半導体集積回路装置の動作を説明
するための波形図である。 図において、３は行デコーダ、４はプリチヤー
ジ用トランジスタ、６はワードドライバトランジ
スタ、８はデカツプルトランジスタ、１５は電圧
緩和用トランジスタをそれぞれ示す。なお、図
中、同符号は同一または相当部分を示す。
回路装置の構成を示す図である。第２図は従来の
半導体集積回路装置の回路構成を示す図である。
第３図は従来の半導体集積回路装置の動作を説明
するための波形図である。 図において、３は行デコーダ、４はプリチヤー
ジ用トランジスタ、６はワードドライバトランジ
スタ、８はデカツプルトランジスタ、１５は電圧
緩和用トランジスタをそれぞれ示す。なお、図
中、同符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ アドレスデコーダ回路とメモリセル選択線と
の間に設けられ、第１の動作タイミング信号に応
答してオン・オフし、前記アドレスデコーダ回路
の出力信号線をプリチヤージするための第１のト
ランジスタと、前記出力信号線に設けられ、第２
の動作タイミング信号に応答してオン・オフして
前記出力信号線上の信号を伝達するための第２の
トランジスタと、前記第２のトランジスタから伝
達される信号をそのゲートに受けてオン・オフ
し、第３の動作タイミング信号を前記メモリセル
選択線上へ伝達するための第３のトランジスタと
を備える半導体集積回路装置において、 前記第２のトランジスタのオフ時に前記第２の
トランジスタに印加される電圧を緩和するための
電圧緩和手段を設けたことを特徴とする半導体集
積回路装置。 ２ 前記電圧緩和手段は、 前記第２トランジスタの出力側の導通端子と前
記第３トランジスタのゲートとの間に設けられ、
そのゲートに電源電圧を受けるMOSトランジス
タである、特許請求の範囲第１項記載の半導体集
積回路装置。 ３ 前記トランジスタの数は１個である、特許請
求の範囲第２項記載の半導体集積回路装置。 ４ 前記アドレスデコーダ回路は行アドレスデコ
ーダ回路であり、前記メモリセル選択線はワード
線である、特許請求の範囲第１項ないし第３項の
いずれかに記載の半導体集積回路装置。 ５ 前記アドレスデコーダ回路は列アドレスデコ
ーダ回路であり、前記メモリセル選択線はビツト
線選択線である、特許請求の範囲第１項または第
２項記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60135334A JPS61294695A (ja) | 1985-06-20 | 1985-06-20 | 半導体集積回路装置 |
| KR1019850009110A KR900005152B1 (ko) | 1985-06-20 | 1985-12-04 | 반도체 집적회로장치 |
| US06/838,303 US4811304A (en) | 1985-06-20 | 1986-03-10 | MDS decoder circuit with high voltage suppression of a decoupling transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60135334A JPS61294695A (ja) | 1985-06-20 | 1985-06-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294695A JPS61294695A (ja) | 1986-12-25 |
| JPH0470716B2 true JPH0470716B2 (ja) | 1992-11-11 |
Family
ID=15149336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60135334A Granted JPS61294695A (ja) | 1985-06-20 | 1985-06-20 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
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Family Cites Families (6)
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1986
- 1986-03-10 US US06/838,303 patent/US4811304A/en not_active Expired - Lifetime
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Also Published As
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