JPS61230697A - ダイナミツク半導体メモリ装置 - Google Patents
ダイナミツク半導体メモリ装置Info
- Publication number
- JPS61230697A JPS61230697A JP60072938A JP7293885A JPS61230697A JP S61230697 A JPS61230697 A JP S61230697A JP 60072938 A JP60072938 A JP 60072938A JP 7293885 A JP7293885 A JP 7293885A JP S61230697 A JPS61230697 A JP S61230697A
- Authority
- JP
- Japan
- Prior art keywords
- precharge
- voltage
- level
- node
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ダイナミック半導体メモリ装置、特にデコ
ーダ回路のプリチャージレベルを電源電圧の約半分にし
てダイナミック半導体メモリ装置のアクセスタイムを短
縮したダイナミック半導体メモリ装置に関する。
ーダ回路のプリチャージレベルを電源電圧の約半分にし
てダイナミック半導体メモリ装置のアクセスタイムを短
縮したダイナミック半導体メモリ装置に関する。
［従来の技術］
第５図は、従来から多用されているダイナミック半導体
メモリ装置のローデコーダ回路を示す図である。第５図
において、ローデコーダ回路は、一方導通端子に電源電
圧Ｖｃｃを受け、かつゲート電極にプリチャージ信号Φ
ｒを受けるトランジスタ１と、ゲート電極に電源電圧Ｖ
ｃｃを受けるＭＯＳ ｔ−ランジスタ５と、−万端子に
ワード線駆動信号ＲＸを受け、かつ他方端子がワードラ
インＷＬに接続されるトランジスタ６とを含む。ＭＯＳ
トランジスタ１の他方端子は、アドレス信号Ａ。、ＡＯ
−Ａｏ、Ａｏをそれぞれゲートに受けるＭｏＳトランジ
スタ２．３．４の一方端子とノードＮ１で接続される。
メモリ装置のローデコーダ回路を示す図である。第５図
において、ローデコーダ回路は、一方導通端子に電源電
圧Ｖｃｃを受け、かつゲート電極にプリチャージ信号Φ
ｒを受けるトランジスタ１と、ゲート電極に電源電圧Ｖ
ｃｃを受けるＭＯＳ ｔ−ランジスタ５と、−万端子に
ワード線駆動信号ＲＸを受け、かつ他方端子がワードラ
インＷＬに接続されるトランジスタ６とを含む。ＭＯＳ
トランジスタ１の他方端子は、アドレス信号Ａ。、ＡＯ
−Ａｏ、Ａｏをそれぞれゲートに受けるＭｏＳトランジ
スタ２．３．４の一方端子とノードＮ１で接続される。
ＭＯＳトランジスタ２，３゜４の他方端子は接地される
。ＭＯ８Ｉ−ランジスタ５の一方導通端子はノードＮ１
に接続され、かつ他方導通端子はノードＮ２を介してＭ
ＯＳトランジスタ６のゲートに接続される。ノードＮ２
とＭＯＳトランジスタ６の他方端子との間にはブートス
トラップ用の容量７が設けられる。
。ＭＯ８Ｉ−ランジスタ５の一方導通端子はノードＮ１
に接続され、かつ他方導通端子はノードＮ２を介してＭ
ＯＳトランジスタ６のゲートに接続される。ノードＮ２
とＭＯＳトランジスタ６の他方端子との間にはブートス
トラップ用の容量７が設けられる。
ここで、ＭＯＳトランジスタ１．２．３．４および６の
しきい値電圧はＶＴＬ（たとえば０．８■）の低ｌノき
い値電圧である。一方、ＭＯ８Ｉ−ランジスタ５のしき
い値電圧はＶＴＨ（たとえば１゜２Ｖ）の高しきい値電
圧である。
しきい値電圧はＶＴＬ（たとえば０．８■）の低ｌノき
い値電圧である。一方、ＭＯ８Ｉ−ランジスタ５のしき
い値電圧はＶＴＨ（たとえば１゜２Ｖ）の高しきい値電
圧である。
さらに、プリチャージ信号Φｒ、ワード線駆動信号ＲＸ
、ワード線信号ＷＬおよびアドレス信号Ａｏ 、Ａｏ
〜Ａｎ 、Ａｎの高レベルは通常、Ｎ課電圧Ｖｃｃ（通
常５Ｖ）レベルである。
、ワード線信号ＷＬおよびアドレス信号Ａｏ 、Ａｏ
〜Ａｎ 、Ａｎの高レベルは通常、Ｎ課電圧Ｖｃｃ（通
常５Ｖ）レベルである。
次に動作について説明する。まず、プリチャージ信号Φ
ｒが高レベルとなって、デコーダ回路はプリチャージサ
イクルとなる。このとぎ、ノードＮ１の電圧はＶＣＣＶ
ＴＬ１ノードＮ２の電位は■。ＣＶＴＨとなる。選択デ
コーダについては、アドレス信号Ａ。、Ａ０〜Ａｏ、Ａ
ｎがすべて低レベルとなるので、ＭＯＳトランジスタ２
゜３．４はすべてオフ状態となり、ノードＮ１．Ｎ２の
電位はそのまま保持される。次に、ワード線駆動信号Ｒ
Ｘが高レベルになると、ＭＯＳ ｔ−ランジスタロはオ
ン状態であるので、ワード線信号ＷＬも高レベルとなる
。このとき、容量７の容量結合により、ノードＮ２の電
位はＶ。ｃ＋Ｖ工１以上に昇圧され、ワード線信号ＷＬ
は、ワード線駆動信号ＲＸの高レベルと同じＶｃｃレベ
ルの信号となる（ブートストラップ作用）。ノードＮ２
の昇圧の程麿は、ノードＮ２の浮遊容量と容量７との比
で決まるが、ＭＯＳトランジスタ５はカットオフ状態に
なっているので、比較的小さな容量７の値でも十分に昇
圧される。
ｒが高レベルとなって、デコーダ回路はプリチャージサ
イクルとなる。このとぎ、ノードＮ１の電圧はＶＣＣＶ
ＴＬ１ノードＮ２の電位は■。ＣＶＴＨとなる。選択デ
コーダについては、アドレス信号Ａ。、Ａ０〜Ａｏ、Ａ
ｎがすべて低レベルとなるので、ＭＯＳトランジスタ２
゜３．４はすべてオフ状態となり、ノードＮ１．Ｎ２の
電位はそのまま保持される。次に、ワード線駆動信号Ｒ
Ｘが高レベルになると、ＭＯＳ ｔ−ランジスタロはオ
ン状態であるので、ワード線信号ＷＬも高レベルとなる
。このとき、容量７の容量結合により、ノードＮ２の電
位はＶ。ｃ＋Ｖ工１以上に昇圧され、ワード線信号ＷＬ
は、ワード線駆動信号ＲＸの高レベルと同じＶｃｃレベ
ルの信号となる（ブートストラップ作用）。ノードＮ２
の昇圧の程麿は、ノードＮ２の浮遊容量と容量７との比
で決まるが、ＭＯＳトランジスタ５はカットオフ状態に
なっているので、比較的小さな容量７の値でも十分に昇
圧される。
一方、非選択デコーダにおいては、アドレス信号Ａ。、
Ａｏ〜Ａｏ、ＡＩｌのうちいずれかが高レベルとなるの
で、ＭＯＳ ｔ−ランジスタ２．３．４のうちのいずれ
かがオン状態となり、ノードＮ１゜Ｎ２のプリチャージ
レベルがＭＯＳ ｌ−ランジスタ２．３．４を介して放
電される。その後、ワード線駆動信号ＲＸが高レベルに
なっても、ＭＯＳ ｌ−ランジスタロはオフ状態である
ので、ワード線信号ＷＬは高レベルにならない。
Ａｏ〜Ａｏ、ＡＩｌのうちいずれかが高レベルとなるの
で、ＭＯＳ ｔ−ランジスタ２．３．４のうちのいずれ
かがオン状態となり、ノードＮ１゜Ｎ２のプリチャージ
レベルがＭＯＳ ｌ−ランジスタ２．３．４を介して放
電される。その後、ワード線駆動信号ＲＸが高レベルに
なっても、ＭＯＳ ｌ−ランジスタロはオフ状態である
ので、ワード線信号ＷＬは高レベルにならない。
非選択デコーダにおいて、アドレス信号Ａｏ＋Ａ、−Ａ
、、Ａ１１が入力されてからノードＮ１゜Ｎ２のプリチ
ャージレベルが放電しきるまでの時間は、トランジスタ
２，３．４の電流駆動能力。
、、Ａ１１が入力されてからノードＮ１゜Ｎ２のプリチ
ャージレベルが放電しきるまでの時間は、トランジスタ
２，３．４の電流駆動能力。
ノードＮ１．Ｎ２の配線抵抗、浮遊容量およびプリチャ
ージレベルによって決定される。
ージレベルによって決定される。
［発明が解決しようとする問題点］
従来のデコーダ回路においては、ノードＮ１゜Ｎ２のプ
リチャージレベルが、たとえば４Ｖと電源電圧Ｖｃｃレ
ベルに近い高レベルであるので、非選択デコーダにおい
て、アドレス信号が入力されてもＭＯＳトランジスタ２
．３．４を介しての放電に時間を要し、非選択ワード線
が高レベルとなるミスデコードが発生する。また、この
ミスデコードを防ぐためにはワード線駆動信号ＲＸの遅
延を要し、アクセス時間が長くなるという問題が、微細
構造を有する大容量半導体メモリ装ばにおいて顕著であ
った。
リチャージレベルが、たとえば４Ｖと電源電圧Ｖｃｃレ
ベルに近い高レベルであるので、非選択デコーダにおい
て、アドレス信号が入力されてもＭＯＳトランジスタ２
．３．４を介しての放電に時間を要し、非選択ワード線
が高レベルとなるミスデコードが発生する。また、この
ミスデコードを防ぐためにはワード線駆動信号ＲＸの遅
延を要し、アクセス時間が長くなるという問題が、微細
構造を有する大容量半導体メモリ装ばにおいて顕著であ
った。
それゆえ、この発明の目的は、上述のような問題点を除
去し、非選択デコーダの放電を高速にすることによりア
クセスタイムを短くした半導体メモリ装置を提供するこ
とである。
去し、非選択デコーダの放電を高速にすることによりア
クセスタイムを短くした半導体メモリ装置を提供するこ
とである。
［問題点を解決するだめの手段］
この発明におけるデコーダ回路は、そのプリチャージレ
ベルを電源電圧Ｖｃｃの半分程麿に低下させたものであ
る。
ベルを電源電圧Ｖｃｃの半分程麿に低下させたものであ
る。
［作用］
この発明におけるデコーダ回路は、プリチャージレベル
を電源電圧Ｖｃｃの約半分に低下させているので、アド
レス信号の入力後の放電が速やく、ワード線駆動信号Ｒ
Ｘの遅延を要さず、アクセスタイムの短い高速な半導体
メモリ装置が得られる。
を電源電圧Ｖｃｃの約半分に低下させているので、アド
レス信号の入力後の放電が速やく、ワード線駆動信号Ｒ
Ｘの遅延を要さず、アクセスタイムの短い高速な半導体
メモリ装置が得られる。
［発明の実施例］
以下、この発明の実施例を図を参照して説明する。
第１図はこの発明の一実施例であるデコーダ回路の構成
を示す図である。第１図において、この回路構成は第５
図に示される従来のデコーダ回路と同一である。しかし
、この実施例においては、電源電圧どして従来の半分す
なわち（１／２）Ｖｃｃが供給される。また、ＭＯＳト
ランジスタ８は、ＭＯＳトランジスタ１〜４．６と同様
低しきい値電圧ＶＴＬである。以下、第１図を参照して
この回路の動作について説明する。
を示す図である。第１図において、この回路構成は第５
図に示される従来のデコーダ回路と同一である。しかし
、この実施例においては、電源電圧どして従来の半分す
なわち（１／２）Ｖｃｃが供給される。また、ＭＯＳト
ランジスタ８は、ＭＯＳトランジスタ１〜４．６と同様
低しきい値電圧ＶＴＬである。以下、第１図を参照して
この回路の動作について説明する。
プリチャージ信号Φｒが高レベルとなると、ノードＮ１
の電位は（１／２）Ｖｃ Ｃ、ノードＮ２の電位は（１
／２）Ｖｃ ｃ ＶＴ Ｌとなる。
の電位は（１／２）Ｖｃ Ｃ、ノードＮ２の電位は（１
／２）Ｖｃ ｃ ＶＴ Ｌとなる。
選択デコーダについては、アドレス信号Ａ。。
Ａｏ ”Ａｎ 、Ａｏは低レベルゆえに、ノードＮ１゜
Ｎ２のプリチャージレベルは保持される。ワード線駆動
信号ＲＸが高レベルになると、従来回路と同様に、ブー
トストラップ作用によりワード線信号ＷＬに電源電圧Ｖ
ｃｃレベルの高レベルが現われる。この場合、ノードＮ
２のプリチャージレベルは低いが、ブートストラップ作
用による昇圧時に、やはり、ＭＯＳ Ｉ−ランジスタ８
はカットオフ状態となるので、容量７の値をノードＮ２
の浮遊容量より十分大きく（たとえば１０倍）にすれば
、ブートストラップ後のノードＮ２のレベルはＶｃ。＋
ＶＴＬｇ、上となり、問題はない。
Ｎ２のプリチャージレベルは保持される。ワード線駆動
信号ＲＸが高レベルになると、従来回路と同様に、ブー
トストラップ作用によりワード線信号ＷＬに電源電圧Ｖ
ｃｃレベルの高レベルが現われる。この場合、ノードＮ
２のプリチャージレベルは低いが、ブートストラップ作
用による昇圧時に、やはり、ＭＯＳ Ｉ−ランジスタ８
はカットオフ状態となるので、容量７の値をノードＮ２
の浮遊容量より十分大きく（たとえば１０倍）にすれば
、ブートストラップ後のノードＮ２のレベルはＶｃ。＋
ＶＴＬｇ、上となり、問題はない。
一方、非選択デコーダについては、アドレス信号Ａ。、
Ａｏ ”Ａｏ、Ａｏのうちのいずれかが高レベルとなり
、ノードＮ１．Ｎ２のプリチャージレベルは、オン状態
となったトランジスタを介して放電される。この揚台、
ノードＮ１．Ｎ２のプリチャージレベルは従来回路より
低いので、高速な放電が実現される。
Ａｏ ”Ａｏ、Ａｏのうちのいずれかが高レベルとなり
、ノードＮ１．Ｎ２のプリチャージレベルは、オン状態
となったトランジスタを介して放電される。この揚台、
ノードＮ１．Ｎ２のプリチャージレベルは従来回路より
低いので、高速な放電が実現される。
第２図はこの発明の第２の実施例を示す図である。第２
図において、回路構成は第５図の従来回路と同様である
。しかし、プリチャージ信号ΦＰをゲート・に受けるＭ
ＯＳ ｌ−ランジスタ１０５のしきい値電圧は高しきい
値電圧ＶＴｌ＋２（たとえば２．５Ｖ）と設定され、ま
た、電１ｔＡ電圧Ｖｃｃをゲートに受けるＭＯＳ ｌ−
ランジスタ１０６のしきい値電圧がＶＴｌｌ 。（たと
えば３．ＯＶ）の高しきい値電圧と設定される。
図において、回路構成は第５図の従来回路と同様である
。しかし、プリチャージ信号ΦＰをゲート・に受けるＭ
ＯＳ ｌ−ランジスタ１０５のしきい値電圧は高しきい
値電圧ＶＴｌ＋２（たとえば２．５Ｖ）と設定され、ま
た、電１ｔＡ電圧Ｖｃｃをゲートに受けるＭＯＳ ｌ−
ランジスタ１０６のしきい値電圧がＶＴｌｌ 。（たと
えば３．ＯＶ）の高しきい値電圧と設定される。
この場合、プリチャージレベルは、ノードＮ１がＶＣＣ
ＶＴＨ２、ノードＮ２がＶＣＣＶＴ８、となり、ともに
そのレベルは電源電圧Ｖｃｃ（約５Ｖ）のほぼ半分とな
る。その作用は第１図に示される回路と同様であり、高
速放電が可能となる。
ＶＴＨ２、ノードＮ２がＶＣＣＶＴ８、となり、ともに
そのレベルは電源電圧Ｖｃｃ（約５Ｖ）のほぼ半分とな
る。その作用は第１図に示される回路と同様であり、高
速放電が可能となる。
第３図はこの発明の第３の実施例を示す図である。第３
図においては、プリチャージ信号ΦＰをゲートに受ける
ＭＯＳ ｌ−ランジスタ１とノードＮ１との間にダイオ
ード接続された負荷ＭＯＳトランジスタ１０１が接続さ
れる。また、電源電圧Ｖｃｃ供給線とＭＯＳトランジス
タ５のゲートとの間にダイオード接続されたＭＯＳトラ
ンジスタ１０２が設けられる。ＭＯＳトランジスタ１０
１゜１０２は、しきい値電圧がＶＴＬの低しきい値ＭＯ
Ｓトランジスタである。他の構成は第５図に示される従
来回路と同様である。
図においては、プリチャージ信号ΦＰをゲートに受ける
ＭＯＳ ｌ−ランジスタ１とノードＮ１との間にダイオ
ード接続された負荷ＭＯＳトランジスタ１０１が接続さ
れる。また、電源電圧Ｖｃｃ供給線とＭＯＳトランジス
タ５のゲートとの間にダイオード接続されたＭＯＳトラ
ンジスタ１０２が設けられる。ＭＯＳトランジスタ１０
１゜１０２は、しきい値電圧がＶＴＬの低しきい値ＭＯ
Ｓトランジスタである。他の構成は第５図に示される従
来回路と同様である。
この場合、ノードＮ１のプリチャージレベルはＶｃｃ
２ＶＴＬとなる。一方、ノードＮ３ （ＭＯＳトラン
ジスタ１０２とＭＯＳトランジスタ５との接続点）のレ
ベルはＶＣＣＶＴＬであるので、ノードＮ２のプリチャ
ージレベルは、ＶＣＣＶＴＬ ＶＴｌｌとなり、電源
電圧の約半分となる。その作用は第１図に示される回路
と同様である。
２ＶＴＬとなる。一方、ノードＮ３ （ＭＯＳトラン
ジスタ１０２とＭＯＳトランジスタ５との接続点）のレ
ベルはＶＣＣＶＴＬであるので、ノードＮ２のプリチャ
ージレベルは、ＶＣＣＶＴＬ ＶＴｌｌとなり、電源
電圧の約半分となる。その作用は第１図に示される回路
と同様である。
一９＝
第４図はこの発明の第４の実施例を示す図である。第４
図において、プリチャージ信号Φｒをゲートに受けるＭ
ＯＳ ｌ〜ランジスタ１０５のしきい値がＶＴＨ２の
高しきい値電圧に設定される。また、ノードＮ２に接続
されるＭＯＳ ｔ−ランジスタ８は、低しきい値電圧Ｖ
ＴＬを有し、かつそのゲートにはワード線駆動信＠Ｒ×
の反転信号ＲＸが与えられる。この反転信号ＲＸの高レ
ベルは電源電圧Ｖｃｃレベルである。
図において、プリチャージ信号Φｒをゲートに受けるＭ
ＯＳ ｌ〜ランジスタ１０５のしきい値がＶＴＨ２の
高しきい値電圧に設定される。また、ノードＮ２に接続
されるＭＯＳ ｔ−ランジスタ８は、低しきい値電圧Ｖ
ＴＬを有し、かつそのゲートにはワード線駆動信＠Ｒ×
の反転信号ＲＸが与えられる。この反転信号ＲＸの高レ
ベルは電源電圧Ｖｃｃレベルである。
この場合、ノードＮ１のプリチャージレベルはＶＣＣ−
ＶＴ 、２となる。一方、プリチャージ中はＲＸ信号は
電源電圧Ｖ。０レベルであるので、ノードＮ２のプリチ
ャージレベルは＼／Ｃ１： ＶＴ８２となる。
ＶＴ 、２となる。一方、プリチャージ中はＲＸ信号は
電源電圧Ｖ。０レベルであるので、ノードＮ２のプリチ
ャージレベルは＼／Ｃ１： ＶＴ８２となる。
選択デコーダについては、ワード線駆動信号ＲＸが高レ
ベルになるとその反転信号ＲＸは低レベルとなるので、
ＭＯＳトランジスタ８がカットオフ状態となり、ブート
ストラップ作用が正常に動作する。一方、非選択デフ１
−ダについては、ノードＮ１．Ｎ２のプリチャージ１ノ
ベルが従来回路より低く、アドレス信号が入力中は、反
転信号ＲＸ−が高レベルゆえに、ノードＮ１．Ｎ２のプ
リチャージレベルの高速放電が行なわれる。
ベルになるとその反転信号ＲＸは低レベルとなるので、
ＭＯＳトランジスタ８がカットオフ状態となり、ブート
ストラップ作用が正常に動作する。一方、非選択デフ１
−ダについては、ノードＮ１．Ｎ２のプリチャージ１ノ
ベルが従来回路より低く、アドレス信号が入力中は、反
転信号ＲＸ−が高レベルゆえに、ノードＮ１．Ｎ２のプ
リチャージレベルの高速放電が行なわれる。
なお、上記実施例においては、ローデコーダ回路を例に
とって説明したが、コラムデコーダにおいても同様の効
果が得られることは言うまでもない。
とって説明したが、コラムデコーダにおいても同様の効
果が得られることは言うまでもない。
また、プリチャージレベルを電源電圧の約半分にする回
路構成は上述の回路に限定されず、同様の効果を有する
ものであれば構わないことは言うまでもない。
路構成は上述の回路に限定されず、同様の効果を有する
ものであれば構わないことは言うまでもない。
［発明の効果］
以上のように、この発明においては、デコーダ回路出力
のプリチャージレベルを、’ｌ電源電圧約半分程度にし
ているので、高速放電が可能となり、高速アクセスタイ
ムが実現できる効果がある。
のプリチャージレベルを、’ｌ電源電圧約半分程度にし
ているので、高速放電が可能となり、高速アクセスタイ
ムが実現できる効果がある。
第１図はこの発明の第１の実施例であるデコーダ回路の
構成を示す図である。第２図はこの発明の第２の実施例
を示す回路図である。第３図はこの発明の第３の実施例
を示す回路図である。第４図はこの発明の第４の実施例
を示す回路図である。 第５図は従来のデコーダ回路の構成を示す図である。 図において、１．２．３．４．６．８はしきい値電仕Ｖ
ｒｃの低しきい値ＭＯ８ｉ−ランジスタ、５はしぎい値
電圧ＶｒＨの高しぎい値ＭＯＳトランジスタ、１０１．
１０２はしきい値電圧がＶＴ、の低しきい値ＭＯＳトラ
ンジスタ、１０５はしきい値電圧がＶＴ１１２の高しき
い値ＭＯ８トランジスタ、１０６はしきい値電圧がＶＴ
Ｈ８の高しきい値ＭＯ８ｔ−ランジスタである。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第３図 特開昭６ｌ−２３０Ｇ９７（５） 萬Ｓ図 第牛ロ 一口 下 ■（ハ）〜
構成を示す図である。第２図はこの発明の第２の実施例
を示す回路図である。第３図はこの発明の第３の実施例
を示す回路図である。第４図はこの発明の第４の実施例
を示す回路図である。 第５図は従来のデコーダ回路の構成を示す図である。 図において、１．２．３．４．６．８はしきい値電仕Ｖ
ｒｃの低しきい値ＭＯ８ｉ−ランジスタ、５はしぎい値
電圧ＶｒＨの高しぎい値ＭＯＳトランジスタ、１０１．
１０２はしきい値電圧がＶＴ、の低しきい値ＭＯＳトラ
ンジスタ、１０５はしきい値電圧がＶＴ１１２の高しき
い値ＭＯ８トランジスタ、１０６はしきい値電圧がＶＴ
Ｈ８の高しきい値ＭＯ８ｔ−ランジスタである。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第３図 特開昭６ｌ−２３０Ｇ９７（５） 萬Ｓ図 第牛ロ 一口 下 ■（ハ）〜
Claims (1)
- 【特許請求の範囲】 電圧電源からの電圧を受け、かつアドレス信号に応じ
たレベルの信号を出力してアドレスをデコードするデコ
ーダ回路を備えるダイナミック半導体メモリ装置であつ
て、 前記ダイナミック半導体装置はプリチャージサイクルを
有しており、 前記デコーダ回路が前記プリチャージサイクルに出力す
る信号レベルは前記電源電圧の約半分となるようにした
ことを特徴とするダイナミック半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072938A JPS61230697A (ja) | 1985-04-05 | 1985-04-05 | ダイナミツク半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072938A JPS61230697A (ja) | 1985-04-05 | 1985-04-05 | ダイナミツク半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61230697A true JPS61230697A (ja) | 1986-10-14 |
Family
ID=13503808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60072938A Pending JPS61230697A (ja) | 1985-04-05 | 1985-04-05 | ダイナミツク半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185719A (en) * | 1989-10-14 | 1993-02-09 | International Business Machines Corp. | High speed dynamic, random access memory with extended reset/precharge time |
| JP2014241588A (ja) * | 2013-05-14 | 2014-12-25 | 株式会社半導体エネルギー研究所 | 信号処理装置 |
-
1985
- 1985-04-05 JP JP60072938A patent/JPS61230697A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185719A (en) * | 1989-10-14 | 1993-02-09 | International Business Machines Corp. | High speed dynamic, random access memory with extended reset/precharge time |
| JP2014241588A (ja) * | 2013-05-14 | 2014-12-25 | 株式会社半導体エネルギー研究所 | 信号処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4654831A (en) | High speed CMOS current sense amplifier | |
| US4449207A (en) | Byte-wide dynamic RAM with multiplexed internal buses | |
| US4644501A (en) | Semiconductor memory device with charging circuit | |
| US7719910B2 (en) | Sense amplifier circuit and method for a dram | |
| JPH029081A (ja) | 半導体記憶装置 | |
| US6985399B2 (en) | Main word line driver circuit receiving negative voltage in semiconductor memory device | |
| KR960003594B1 (ko) | 반도체 기억장치 및 반도체 집적회로장치에 형성되는 승압회로의 승압전압형성방법 | |
| JPS60239993A (ja) | ダイナミツク型半導体記憶装置 | |
| JPH10188585A (ja) | 不揮発性半導体記憶装置とその定電圧発生回路 | |
| US5644548A (en) | Dynamic random access memory having bipolar and C-MOS transistor | |
| US4734889A (en) | Semiconductor memory | |
| KR100280624B1 (ko) | 부트스트랩 디코더회로 및 그의 동작방법 | |
| US4110841A (en) | Level shifter and sense-refresh detector | |
| JP3182120B2 (ja) | サブロウデコーダ回路 | |
| JPH0470716B2 (ja) | ||
| US5446694A (en) | Semiconductor memory device | |
| JPH07111099A (ja) | 冗長アドレスデコーダ | |
| JPS5940397A (ja) | デ−タ読み出し回路 | |
| JPS61230697A (ja) | ダイナミツク半導体メモリ装置 | |
| KR0136894B1 (ko) | 반도체 메모리 장치의 버퍼 회로 | |
| JPH06333386A (ja) | 半導体記憶装置 | |
| US5166554A (en) | Boot-strapped decoder circuit | |
| JP3734550B2 (ja) | 半導体記憶装置 | |
| JP3530402B2 (ja) | 半導体集積回路装置 | |
| KR950009235B1 (ko) | 반도체 메모리 장치의 워드라인 구동회로 |