JP2014241588A - 信号処理装置 - Google Patents
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Abstract
【解決手段】第1のトランジスタTR1のソースにパストランジスタである第2のトランジスタTR2のゲートを接続し、その接続部分のノードSNに存在する容量CSを、第2のトランジスタTR2のドレインに接続する負荷容量Cと第2のトランジスタTR2のドレインとゲート間の容量Cgdとの直列合成容量と、第2のトランジスタTR2のソースとゲート間の容量Cgsとの和の2倍未満とする。
【選択図】図2
Description
図1には、信号処理装置に用いられる回路例を示す。図1(A)に示される回路は、2つのノード、ノードAとノードBの導通を第2のトランジスタTR2(パストランジスタ)で制御するものである。このような回路をプログラマブルスイッチともいう。ここで、第2のトランジスタTR2のゲートは、第1のトランジスタTR1のソースまたはドレインの一方に接続する。第1のトランジスタTR1のゲート(ノードX)の電位によって、第1のトランジスタTR1のオンオフを制御する。
i)式(5)から、Cに対してCgs,gdを大きくすること、
ii)式(9)から、CSを小さくすること、
が必要である。
図3(A)に、プログラマブルロジックデバイス(PLD)の構成をブロック図で示す。なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
図4に、MUX14の具体的な構成を一例として示す。図4に示すMUX14は、プログラマブルスイッチ20a及びプログラマブルスイッチ20bを少なくとも有する。そして、MUX14は、CM15(コンフィギュレーションメモリ)から入力される、コンフィギュレーションデータを含む信号に従って、プログラマブルスイッチ20a及びプログラマブルスイッチ20bの動作を制御することで、複数の配線25(配線25a、配線25b等)に入力された信号のうち、いずれか一つを選択して一以上の配線26の一に供給する機能を有する。CM15は、コンフィギュレーションデータを記憶するレジスタに相当する。
次いで、図4に示したプログラマブルスイッチ20a及びプログラマブルスイッチ20bの動作例について説明する。図5(A)に、図4に示したプログラマブルスイッチ20a及びプログラマブルスイッチ20bと各種配線の回路構成を、一例として示す。また、図5(B)に、上記各種配線に入力される信号と、プログラマブルスイッチ20a及びプログラマブルスイッチ20bのノードSNの電位の、タイミングチャートの一例を示す。
次いで、図3(B)に示したPLE11の具体的な構成を、図7(A)に一例として示す。図7(A)に示すPLE11は、LUT12と、FF13と、MUX14と、LUT12用のコンフィギュレーションデータ18が記憶されるCM18aと、MUX14用のコンフィギュレーションデータ19が記憶されるCM15とを有する。
図8(A)にPLD10の構造の一部を、一例として模式的に示す。図8(A)に示すPLD10は、複数のPLE11と、複数のPLE11のいずれかに接続された配線群121と、配線群121を構成する配線どうしの接続を制御するスイッチ領域122とを有する。配線群121及びスイッチ領域122が、配線リソース123に相当する。スイッチ領域122によって制御される配線どうしの接続および切断は、コンフィギュレーションデータによって定められる。
図10に、PLDの、断面構造の一例を示す。そして、図10では、酸化物半導体膜にチャネル形成領域を有するトランジスタ21が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ22上に形成されている場合を例示している。
B ノード
CS 容量素子
SN ノード
TR1 第1のトランジスタ
TR2 第2のトランジスタ
R 負荷抵抗
C 負荷容量
X ノード
Y ノード
Z ノード
10 PLD
11 PLE
12 LUT
13 FF
14 MUX
15 CM
16 端子
17 端子
18 コンフィギュレーションデータ
18a CM
19 コンフィギュレーションデータ
20 プログラマブルスイッチ
20a プログラマブルスイッチ
20b プログラマブルスイッチ
20c プログラマブルスイッチ
20d プログラマブルスイッチ
20e プログラマブルスイッチ
20f プログラマブルスイッチ
21 トランジスタ
22 トランジスタ
23 配線
24 配線
24a 配線
24b 配線
25 配線
25a 配線
25b 配線
25c 配線
25d 配線
26 配線
26a 配線
27 インバータ
27a インバータ
27b インバータ
80 MUX
81 CM
82 端子
121 配線群
122 スイッチ領域
123 配線リソース
124 出力端子
125 配線
126 配線
127 トランジスタ
128 トランジスタ
129 トランジスタ
130 トランジスタ
131 トランジスタ
132 トランジスタ
140 I/Oエレメント
141 PLL
142 RAM
143 乗算器
200 半導体基板
201 素子分離用絶縁膜
202 不純物領域
203 不純物領域
204 ゲート電極
205 ゲート絶縁膜
209 絶縁膜
210 配線
211 配線
212 配線
215 配線
216 配線
217 配線
220 絶縁膜
221 配線
230 半導体膜
231 ゲート絶縁膜
232 導電膜
233 導電膜
234 ゲート電極
240 絶縁膜
241 絶縁膜
242 絶縁膜
243 導電膜
300 半導体基板
301 素子分離用絶縁膜
302 不純物領域
303 不純物領域
304 チャネル形成領域
305 絶縁膜
306 ゲート電極
311 絶縁膜
312 導電膜
313 導電膜
314 導電膜
316 導電膜
317 導電膜
318 導電膜
320 絶縁膜
321 絶縁膜
322 絶縁膜
330 半導体膜
330a 半導体膜
330b 半導体膜
330c 半導体膜
331 絶縁膜
332 導電膜
333 導電膜
334 ゲート電極
Claims (5)
- 第1のトランジスタのソースあるいはドレインの一方に第2のトランジスタのゲートが接続する回路を有し、該接続部分のノードに存在する容量(第1容量)を、前記第2のトランジスタのソースあるいはドレインの一方に接続する負荷容量(第2容量)と前記第2のトランジスタのソースあるいはドレインの一方と前記第2のトランジスタのゲートとの間の容量との直列合成容量(第3容量)と、前記第2のトランジスタのソースあるいはドレインの他方と前記第2のトランジスタのゲートとの間の容量(第4容量)との和の2倍未満であることを特徴とする信号処理装置。
- 前記第2のトランジスタのソースあるいはドレインの一方に接続する第3のトランジスタを有し、前記第2のトランジスタのチャネル幅が前記第3のトランジスタのチャネル幅の4倍以上であることを特徴とする請求項1記載の信号処理装置。
- 前記第1のトランジスタのチャネルが酸化物半導体に形成されることを特徴とする請求項1あるいは2記載の信号処理装置。
- 前記第2のトランジスタは単結晶シリコン基板にチャネルが形成され、前記第1のトランジスタは、前記第2のトランジスタの上層に形成されることを特徴とする請求項1乃至3のいずれか1に記載の信号処理装置。
- 前記第1容量は寄生容量のみによって構成されることを特徴とする請求項1乃至4のいずれか1に記載の信号処理装置。
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