JP6324802B2

JP6324802B2 - 信号処理装置

Info

Publication number: JP6324802B2
Application number: JP2014099497A
Authority: JP
Inventors: 黒川　義元; 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2013-05-14
Filing date: 2014-05-13
Publication date: 2018-05-16
Anticipated expiration: 2034-05-13
Also published as: KR20140134616A; KR102167489B1; TWI621337B; US20140340115A1; JP2014241588A; TW201448468A; US9094007B2

Description

この開示物は信号処理装置に関する。

例えば、特許文献１乃至３には、酸化物半導体等を用いることによって、きわめて高いオフ抵抗を実現しうるトランジスタを作製し、これによって、パストランジスタのゲートあるいはゲートに電気的に接続された容量素子に蓄積する電荷を制御することで、パストランジスタのオン状態あるいはオフ状態を長期間維持し、回路構造上の見かけの接続を変えないまま、パストランジスタを介したノード間の実質的な接続を制御する信号処理装置（プログラマブルロジックデバイス、ＰＬＤ）が開示されている。

米国特許第８５４７７５３号明細書米国特許出願公開第２０１２／０２１２９９５号明細書米国特許出願公開第２０１２／０２９３２００号明細書

信号処理装置の機能を向上させる方法あるいはその方法によって設計された信号処理装置等を提供する。

第１のトランジスタのソースあるいはドレインの一方に第２のトランジスタ（パストランジスタ）のゲートを接続し、その接続部分のノードに存在する容量を、第２のトランジスタのソースあるいはドレインの一方に接続する負荷容量と第２のトランジスタのソースあるいはドレインの一方と第２のトランジスタのゲートとの間の容量との直列合成容量と、第２のトランジスタのソースあるいはドレインの他方と第２のトランジスタのゲートとの間の容量との和（後述する式６で示される）の２倍未満とし、また、第２のトランジスタのチャネル幅を次段のゲート回路等のトランジスタのチャネル幅の４倍以上とする信号処理装置が提供される。

プログラマブルスイッチのスイッチング特性を向上することができる。また、プログラマブルスイッチの設計指針を与えることができる。なお、効果はこれらに限定されず、以下に詳述される。

実施の形態１で説明される信号処理装置の回路例を示す。実施の形態１で説明される信号処理装置の回路例および等価回路例を示す。ＰＬＤの構成例を示す図とＰＬＥの構成例を示す。マルチプレクサの構成例を示す。マルチプレクサの構成例と、タイミングチャートを示す。マルチプレクサの構成例を示す図。プログラマブルロジックエレメントの構成例を示す。ＰＬＤとスイッチの構成例を示す。ＰＬＤ全体の構成例を示す。ＰＬＤの断面構造例を示す。ＰＬＤの断面構造例を示す。

以下では、実施の形態について図面を用いて詳細に説明する。ただし、実施の形態は以下の説明に限定されず、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、この開示物が開示する内容は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味することもある。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味することもある。また、ゲートはゲート電極を意味することもある。

（実施の形態１）
図１には、信号処理装置に用いられる回路例を示す。図１（Ａ）に示される回路は、２つのノード、ノードＡとノードＢの導通を第２のトランジスタＴＲ２（パストランジスタ）で制御するものである。このような回路をプログラマブルスイッチともいう。ここで、第２のトランジスタＴＲ２のゲートは、第１のトランジスタＴＲ１のソースまたはドレインの一方に接続する。第１のトランジスタＴＲ１のゲート（ノードＸ）の電位によって、第１のトランジスタＴＲ１のオンオフを制御する。

第１のトランジスタＴＲ１としては、各種のトランジスタを使用できるが、第２のトランジスタＴＲ２のゲート（ノードＳＮ）の電位を必要とする時間だけ保持するには、相応に高いオフ抵抗（すなわち、相応に低いオフ電流）を必要とする。例えば、第１のトランジスタＴＲ１としては、特許文献１乃至３に記載されているトランジスタを用いることができる。第２のトランジスタＴＲ２としては、各種のトランジスタを使用できるが、オン抵抗の低いものが好ましい。

図１（Ａ）に示される回路の動作は、以下のようにおこなう。例えば、第１のトランジスタＴＲ１をオン状態とした後、第２のトランジスタＴＲ２のソースとドレインの電位をいずれもローレベル電位とした状態で、ノードＳＮの電位を第２のトランジスタＴＲ２のしきい値とローレベル電位との和より高い電位とし、その後、第１のトランジスタＴＲ１をオフ状態とすると、第２のトランジスタＴＲ２は強反転モードとなり、第２のトランジスタＴＲ２のゲートとチャネルとの間に形成される容量でノードＳＮの電位が保持される。このとき、第２のトランジスタＴＲ２がオン状態であるので、ノードＡとノードＢの間が導通状態となる。

例えば、第１のトランジスタＴＲ１をオン状態とした後、ノードＳＮの電位をローレベル電位とすると、その後に、第１のトランジスタＴＲ１をオフ状態としても、第２のトランジスタＴＲ２は弱反転モードなので、第２のトランジスタＴＲ２のゲートとチャネル等との間に形成される容量は非常に小さく、ノードＳＮの電位を十分に保持できない可能性があるが、第１のトランジスタＴＲ１のソースまたはドレインの他方（ノードＹ）の電位をローレベルに保持することで、ノードＳＮの電位はローレベルを維持できる。なお、第２のトランジスタＴＲ２のゲート絶縁膜の抵抗は無限大であると仮定する。このとき、第２のトランジスタＴＲ２がオフ状態であるので、ノードＡとノードＢの間が非導通状態となる。

ノードＳＮの保持特性をより向上させるには、図１（Ｂ）に示すように、ノードＳＮに容量素子ＣＳの一方の電極を接続させてもよい。容量素子ＣＳの他方の電極（ノードＺ）は適切な電位に保持される。なお、容量素子ＣＳは意図的に形成されるものばかりではなく、意図せず形成されるもの（すなわち、寄生容量によるもの）も含む。場合によっては寄生容量によるもののみからなることもある。

以上の回路においては、通常は、第１のトランジスタＴＲ１をオフ状態にして演算処理がなされる。このとき、ノードＳＮは浮遊状態である。また、ノードＳＮは、第２のトランジスタＴＲ２のゲート容量や容量素子ＣＳの容量等を介して容量結合しているため、ノードＡやノードＢの電位が変動すると、その影響を受けて変動する。

すなわち、ノードＳＮの電位が第２のトランジスタＴＲ２のしきい値と第２のトランジスタＴＲ２のソースあるいはドレインの電位との和より高い場合には、第２のトランジスタＴＲ２は強反転モードであり、ゲートとチャネルとの間の容量が大きいため、ノードＡあるいはノードＢの電位の上昇によって、ノードＳＮの電位は上昇する。このような効果をブースティング効果という。結果として、ノードＳＮの電位が、ノードＡの電位と第２のトランジスタＴＲ２のしきい値の和より高くなれば、ノードＢの電位はノードＡの電位と同等となる。ノードＳＮの電位が全く上昇しなければ、ノードＢの電位は、ノードＡの電位より第２のトランジスタＴＲ２のしきい値分だけ低い電位となる。

このような効果は、パストランジスタのゲートにＳＲＡＭセルを接続して、定電圧を供給するタイプの信号処理装置では生じない。すなわち、この場合のパストランジスタのゲートの電位は、あらかじめ十分に高く設定しておく必要がある。

一般に、第２のトランジスタＴＲ２のゲートとチャネルとの間の容量が大きく、容量素子ＣＳの容量が小さいほど効果が大きいが、容量素子ＣＳの容量を小さくするとノードＳＮの保持特性は悪化し、また、回路の微細化とともに、第２のトランジスタＴＲ２のゲートとチャネルとの間の容量は小さくなる。また、ノードＡからノードＢへ信号を伝達するにあたって、信号遅延や信号の完全性も考慮する必要がある。

図１（Ａ）に示す回路では、ノードＡに供給する電位の上昇に伴い第２のトランジスタＴＲ２のゲートの電位が上昇する。これは、第２のトランジスタＴＲ２のゲート‐ソース間の容量による容量結合に起因する。ゲート電位の上昇（１次的なブースティング効果）に伴い、第２のトランジスタＴＲ２のゲート‐ドレイン間の容量による容量結合に起因するノードＢの信号の立ち上がりが加速される（２次的なブースティング効果）。

一般に、ブースティング効果は、ノードＳＮの電位を上昇させることによって、ノードＡの電位をノードＢに完全に伝達させること、あるいは、ゲートの電位を上昇させることにより第２のトランジスタＴＲ２のオン電流の増大を目的とするため、２次的なブースティング効果が注目されることは少ない。

しかしながら、２次的なブースティング効果を積極的に利用することで、ノードＡに供給される電位の上昇時、下降時の応答速度改善を目指すことができる。また、図１（Ｂ）に示される回路では、電荷保持特性を向上するために接続される容量素子ＣＳも重要な検討項目となる。特に、容量素子ＣＳの容量の増大はブースティング効果の発現を妨げることになるため、容量素子ＣＳの容量の最適化は回路設計上の指針を得る上で重要である。

実際に形成される回路を考慮すれば、図１（Ａ）あるいは図１（Ｂ）に示される回路は、図２（Ａ）のようになる。図２（Ａ）に示す回路は、第１のトランジスタＴＲ１、第２のトランジスタＴＲ２、容量素子ＣＳ、を有し、ノードＢは、次段のＣＭＯＳゲート回路に接続されているとし、ＣＭＯＳゲート回路を負荷抵抗及び負荷容量で置き変える。それぞれの大きさはＲ及びＣとする。負荷容量Ｃは、ＣＭＯＳゲート回路の入力容量に相当し、負荷抵抗ＲはＣＭＯＳゲート回路までの配線抵抗に相当する。なお、容量素子ＣＳは、意図的に設けられるもの以外に、意図せず形成されるもの（寄生容量によるもの）も含む。

図２（Ａ）において、容量素子ＣＳの容量をＣ_Ｓ、第２のトランジスタＴＲ２のゲート‐ソース間の容量をＣ_ｇｓ、ゲート‐ドレイン間の容量をＣ_ｇｄ、チャネルの抵抗をｒ_ｃとすると、図２（Ｂ）に示す等価回路に置き換えることができる。ここで、第１のトランジスタＴＲ１は十分に抵抗が高いので、等価回路から省略できる。

Ｃ_ｇｓ、Ｃ_ｇｄ、ｒ_ｃは第２のトランジスタＴＲ２のゲートの電位にも依存する。すなわち、Ｃ_ｇｓ、Ｃ_ｇｄは、それぞれ、その一部に寄生容量を含むことがあるが、第２のトランジスタＴＲ２のゲートの電位が第２のトランジスタＴＲ２のしきい値より高い場合には、第２のトランジスタＴＲ２のチャネル部のゲート容量が、Ｃ_ｇｓ、Ｃ_ｇｄに分配される。この分配率については、５０：５０、８０：２０などのモデルが提案されているが、以下の議論は特に指定が無い限りこれらの比率に依存しないものとする。なお、第２のトランジスタＴＲ２のゲートの電位とソース（あるいはドレイン）の電位との差がしきい値未満の場合、Ｃ_ｇｓ、Ｃ_ｇｄは寄生容量のみと見做せる。

図２（Ｂ）の等価回路について、電気回路理論における一般的な手法を用いて、ノードＡに単位ステップ入力信号を与えた際のノードＢの電位、すなわち応答関数ｙ（ｔ）を以下のように求めることができる。

ただし、

である。

Ｃ_{ｇｓ／／ｇｄ，Ｃ}は、Ｃ_ｇｄとＣの直列合成容量とＣ_ｇｓとの並列合成容量、Ｃ_{ｇｓ，ｇｄ}は、Ｃ_ｇｓとＣ_ｇｄの直列合成容量、である。ここで、式（１）の意味を理解する目的で、以下の２つの極限条件を考える。

第１の極限条件として、ｒ_ｃ＝無限大の条件を考える。この時、第２のトランジスタＴＲ２において有効な容量はＣ_ｇｓ及びＣ_ｇｄのみであり、回路上はハイパスフィルタの容量としてのみ寄与しうると理解できる。この時の応答関数は、

である。ただし、

である。

係数ｋは、第２のトランジスタＴＲ２がハイパスフィルタとして寄与する際の寄与率に相当し、０≦ｋ≦１である。前述の２次的なブースティング効果は、第２のトランジスタＴＲ２のハイパスフィルタとしての寄与に相当する。なお、Ｃ_ｇｓ、Ｃ_ｇｄは、第２のトランジスタＴＲ２のゲートの電位とソース（あるいはドレイン）の電位との差がしきい値未満の場合には、寄生容量のみであるが、それらの合成容量は、負荷容量Ｃに比べて著しく小さい。したがって、第２のトランジスタＴＲ２はオフ状態の場合には、実質的にはハイパスフィルタとして寄与しない。

第２の極限条件として、Ｃ_Ｓが無限大の条件を考える。この時、図２（Ａ）の回路は、ＳＲＡＭを使用したプログラマブルスイッチの場合と同様に、パストランジスタのゲートの電位が固定値と見做せるため、ブースティング効果が全く得られない。第２のトランジスタＴＲ２はチャネル抵抗とゲート容量によるＣＲ回路、すなわち、ローパスフィルタとして寄与し、負荷容量Ｃ及び負荷抵抗Ｒとで２次のローパスフィルタを構成していると見做すことができる。

なお、時刻ｔ＝０における傾き

を考え、Ｃ_Ｓが無限大の場合における傾きを求めると、

であることから、２次のローパスフィルタを構成していると見なすことは妥当である。応答関数で表される、初期の変化は、ｙ（ｔ）｜ｒ_ｃ＝∞、すなわち、第２のトランジスタＴＲ２のハイパスフィルタとしての寄与分に相当することがわかる。また、応答関数で表される、続いての変化は、第２のトランジスタＴＲ２のローパスフィルタとしての寄与分に相当することがわかる。

２次的なブースティング効果を有効に用いるためには、第２のトランジスタＴＲ２のハイパスフィルタとしての寄与分を大きく、すなわち、係数ｋを大きくすることが設計上の指針となる。係数ｋを大きくするためには、
ｉ）式（５）から、Ｃに対してＣ_{ｇｓ，ｇｄ}を大きくすること、
ｉｉ）式（９）から、Ｃ_Ｓを小さくすること、
が必要である。

ｋを０．１程度以上とすれば、応答速度向上効果が見込める。この場合、上記ｉ）より、第２のトランジスタＴＲ２のチャネル幅を次段のゲート回路のチャネル幅の４倍程度以上、上記ｉｉ）より、Ｃ_ＳをＣ_{ｇｓ／／ｇｄ，Ｃ}の２倍未満とするとよい。すなわち、容量素子ＣＳを意図的に設けないことが望ましいという結論が導出される。

しかしながら、現実の設計上は、応答速度以外に保持時間を考慮し、第２のトランジスタＴＲ２のサイズ、容量素子ＣＳのサイズを設計することになる。例えば、第２のトランジスタＴＲ２のゲートとソース間の容量とゲートとドレイン間の容量が０．１ｆＦ（オン状態においてチャネル長１００ｎｍ、チャネル幅１００ｎｍ、ゲート絶縁膜の厚さ２ｎｍ（ＥＯＴ）に相当）であり、第１のトランジスタＴＲ１のオフ抵抗が１×１０^２４Ωであれば、特に容量素子ＣＳを設けなくても、１か月はノードＳＮの電位を実用上問題ないレベルに維持できる。ただし、チャネル長、チャネル面積が減少した場合には、保持時間が低下する。また、使用温度が上昇するとオフ抵抗が低下する。このような条件では、意図的に容量を設けることが望まれる。

トンネル効果によるノードＳＮからの電荷の流出を防止するためには、第２のトランジスタＴＲ２のゲート絶縁膜の物理的な厚さは６ｎｍ以上、例えば、８ｎｍ以上とすることが求められる。そのためには、高誘電率材料を用いることにより、物理的に厚くすることでトンネル電流を防止し、かつ、酸化膜換算の厚さ（ＥＯＴ）を小さくするとよい。

なお、実際には、意図的に容量素子を設けなくても、１００ｎｍ程度のデザインルールで設計された回路では、配線間の寄生容量のみにより０．１ｆＦ程度の容量がノードＳＮに形成される。

以上の回路解析結果から導かれる、図２に示される回路の特徴は、第２のトランジスタＴＲ２のハイパスフィルタとしての機能であり、この場合、Ｃ_ｇｓ及びＣ_ｇｄが寄与している。一方で、チャネル抵抗ｒ_ｃは第２のトランジスタＴＲ２のハイパスフィルタとしての寄与には影響しない。したがって、Ｃ_ｇｓ及びＣ_ｇｄの形成に十分な電位、すなわち、第２のトランジスタＴＲ２がオンとなるような電位が容量素子ＣＳに保持されていれば、当該電位が変動しても、第２のトランジスタＴＲ２のハイパスフィルタとしての寄与率は変わらない。

この寄与率が高い場合、ノードＳＮの電位が変動しても、応答速度は変化しない。つまり、容量素子ＣＳに保持される電位と第２のトランジスタＴＲ２のソースの電位との差が時間経過と共に変化しても、第２のトランジスタＴＲ２のしきい値以上であれば、ノードＡからノードＢへの信号の応答速度劣化は少ない。また、ノードＳＮの電位が第２のトランジスタＴＲ２のしきい値未満になったところで、応答速度が急激に落ちる。

一方、この寄与率が低い場合は、極限としてはＳＲＡＭを使用したプログラマブルスイッチに相当する。このとき、第２のトランジスタＴＲ２はローパスフィルタとしての寄与が大きくなるため、ゲートの電位に依存して応答速度が変化する。つまり、ノードＳＮの電位が時間経過と共に変化すると、応答速度も漸減する。

このように、プログラマブルスイッチの設計指針を与えることができる。なお、以上の説明では、第２のトランジスタＴＲ２がＮチャネル型であるとして説明したが、Ｐチャネル型であってもよい。

第１のトランジスタＴＲ１に用いることのできる酸化物半導体について説明する。

酸化物半導体は、例えば、インジウムを含む。インジウムを含む酸化物半導体は、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物半導体が亜鉛を含むと、結晶質の酸化物半導体となりやすい。また、酸化物半導体の価電子帯上端のエネルギー（Ｅｖ）は、例えば、亜鉛の原子数比によって制御できる場合がある。

ただし、酸化物半導体は、インジウムを含まなくてもよい。酸化物半導体は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。

なお、酸化物半導体は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率をＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、またはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上であるＩｎ−Ｍ−Ｚｎ酸化物としてもよい。また、酸化物半導体は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率をＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、またはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満であるＩｎ−Ｍ−Ｚｎ酸化物としてもよい。

また、酸化物半導体は、エネルギーギャップが大きい。酸化物半導体のエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。

トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減し、高純度真性化することが有効である。なお、酸化物半導体において、主成分以外（１ａｔｏｍｉｃ％未満）の軽元素、半金属元素、金属元素などは不純物となる。例えば、水素、リチウム、炭素、窒素、フッ素、ナトリウム、シリコン、塩素、カリウム、カルシウム、チタン、鉄、ニッケル、銅、ゲルマニウム、ストロンチウム、ジルコニウムおよびハフニウムは酸化物中で不純物となる場合がある。従って、近接する膜中の不純物濃度も低減することが好ましい。

例えば、酸化物半導体中にシリコンが含まれることで不純物準位を形成する場合がある。また、酸化物半導体の表層にシリコンがあることで不純物準位を形成する場合がある。そのため、酸化物半導体の内部、表層におけるシリコン濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

また、酸化物半導体中で水素は、不純物準位を形成し、キャリア密度を増大させてしまう場合がある。そのため、酸化物半導体膜の水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体中で窒素は、不純物準位を形成し、キャリア密度を増大させてしまう場合がある。そのため、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。

酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。

ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。

ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。

不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。

また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。

酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。

微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。

ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、または長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、または５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。

酸化物半導体は、多層膜で構成されていてもよい。例えば、酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ２）とが、この順番で形成された多層膜であってもよい。

このとき、例えば、酸化物半導体層（Ｓ２）の伝導帯下端のエネルギー（Ｅｃ）を、酸化物半導体層（Ｓ１）よりも低くする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

または、例えば、酸化物半導体層（Ｓ２）のエネルギーギャップを、酸化物半導体層（Ｓ１）よりも小さくする。なお、エネルギーギャップは、例えば、光学的な手法により導出することができる。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）よりもエネルギーギャップの０．１ｅＶ以上１．２ｅＶ以下、好ましくは０．２ｅＶ以上０．８ｅＶ以下小さい酸化物半導体を用いる。

または、酸化物半導体は、例えば、酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ２）と、酸化物半導体層（Ｓ３）とが、この順番で形成された多層膜であってもよい。

または、例えば、酸化物半導体層（Ｓ２）の伝導帯下端のエネルギー（Ｅｃ）を、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも低くする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。

または、例えば、酸化物半導体層（Ｓ２）のエネルギーギャップを、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも小さくする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりもエネルギーギャップの０．１ｅＶ以上１．２ｅＶ以下、好ましくは０．２ｅＶ以上０．８ｅＶ以下小さい酸化物半導体を用いる。

または、例えば、トップゲート型のトランジスタのオン電流を高くするためには、酸化物半導体層（Ｓ３）の厚さは小さいほど好ましい。例えば、酸化物半導体層（Ｓ３）は、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体層（Ｓ３）は、電流密度の高い酸化物半導体層（Ｓ２）へ、ゲート絶縁膜を構成する元素（シリコンなど）が入り込まないようブロックする機能も有する。そのため、酸化物半導体層（Ｓ３）は、ある程度の厚さを有することが好ましい。例えば、酸化物半導体層（Ｓ３）の厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。

また、酸化物半導体層（Ｓ１）は厚く、酸化物半導体層（Ｓ２）は薄く、酸化物半導体層（Ｓ３）は薄く設けられることが好ましい。具体的には、酸化物半導体層（Ｓ１）の厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半導体層（Ｓ１）の厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、絶縁膜と酸化物半導体層（Ｓ１）との界面から電流密度の高い酸化物半導体層（Ｓ２）までを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、信号処理装置の生産性が低下する場合があるため、酸化物半導体層（Ｓ１）の厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。また、酸化物半導体層（Ｓ２）の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上８０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。

例えば、酸化物半導体層（Ｓ１）の厚さは酸化物半導体層（Ｓ２）の厚さより厚く、酸化物半導体層（Ｓ２）の厚さは酸化物半導体層（Ｓ３）の厚さより厚くすればよい。

上記のような酸化物半導体の単層または多層を第１のトランジスタＴＲ１のチャネルに用いることができる。

（実施の形態２）
図３（Ａ）に、プログラマブルロジックデバイス（ＰＬＤ）の構成をブロック図で示す。なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。

図３（Ａ）に示すように、ＰＬＤ１０は複数のＰＬＥ（プログラマブルロジックエレメント）１１を有する。そして、各ＰＬＥ１１は、ＰＬＥ１１間の信号の伝送経路等を定義するための情報を含むコンフィギュレーションデータに従って制御される。

具体的に、ＰＬＥ１１間の信号の伝送経路等の制御は、複数の配線で構成される配線群と、配線群を構成する配線から一以上の配線の選択をコンフィギュレーションデータに従って制御するスイッチとを有する配線エレメントにより、おこなうことができる。

また、図３（Ｂ）に、ＰＬＥ１１の構成をブロック図で一例として示す。ＰＬＥ１１は、ＬＵＴ（ルックアップテーブル）１２と、ＦＦ（フリップフロップ）１３と、ＭＵＸ（マルチプレクサ）１４とを少なくとも有する。

ＬＵＴ１２には、ＬＵＴ１２の論理ゲートとしての機能を定義するための情報を含んだコンフィギュレーションデータ１８が入力される。すなわち、ＬＵＴ１２は、端子１６からＬＵＴ１２に入力される入力信号の論理レベル（例えば、”１”あるいは”０”）と、ＬＵＴ１２から出力される出力信号の論理レベルの関係が、コンフィギュレーションデータ１８に従って定められる。

ＦＦ１３には、ＬＵＴ１２からの出力信号が入力される。さらに、一のＰＬＥ１１が有するＦＦ１３に、他のＰＬＥ１１が有するＦＦ１３から出力された信号が、入力されることもある。ＦＦ１３は、入力されたこれらの信号を保持する機能を有する。

ＭＵＸ１４には、ＭＵＸ１４の動作を制御するための情報を含んだコンフィギュレーションデータ１９が入力される。ＭＵＸ１４は、ＬＵＴ１２からの出力信号と、ＦＦ１３からの出力信号のいずれか一つを、コンフィギュレーションデータ１９に従って選択する機能を有する。ＭＵＸ１４によって選択された信号は、ＰＬＥ１１の端子１７から出力される。

〈マルチプレクサの構成例〉
図４に、ＭＵＸ１４の具体的な構成を一例として示す。図４に示すＭＵＸ１４は、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂを少なくとも有する。そして、ＭＵＸ１４は、ＣＭ１５（コンフィギュレーションメモリ）から入力される、コンフィギュレーションデータを含む信号に従って、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂの動作を制御することで、複数の配線２５（配線２５ａ、配線２５ｂ等）に入力された信号のうち、いずれか一つを選択して一以上の配線２６の一に供給する機能を有する。ＣＭ１５は、コンフィギュレーションデータを記憶するレジスタに相当する。

配線２５ａを複数の配線２５の一つと仮定すると、プログラマブルスイッチ２０ａは、ＣＭ１５から入力される、コンフィギュレーションデータを含む信号に従って、配線２５ａに入力された信号の一以上の配線２６の一つである配線２６ａへの供給を制御する機能を有する。また、配線２５ｂを複数の配線２５の別の一つと仮定すると、プログラマブルスイッチ２０ｂは、ＣＭ１５から入力される、コンフィギュレーションデータを含む信号に従って、配線２５ｂに入力された信号の配線２６ａへの供給を制御する機能を有する。

また、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂは、それぞれトランジスタ２１及びトランジスタ２２を有する。トランジスタ２１は、コンフィギュレーションデータを含む信号の、トランジスタ２２のゲートへの入力を制御する機能を有する。トランジスタ２２は、ゲートに入力された、コンフィギュレーションデータを含む信号に従って、オン状態またはオフ状態が定められる。トランジスタ２２がオン状態であるとき、配線２５ａまたは配線２５ｂに入力された信号が、トランジスタ２２を介して配線２６ａに供給される。逆に、トランジスタ２２がオフ状態であるとき、配線２５ａまたは配線２５ｂに入力された信号は配線２６ａに供給されない。

具体的に、トランジスタ２１は、ソース及びドレインの一方に、コンフィギュレーションデータを含む信号が入力され、ソース及びドレインの他方が、トランジスタ２２のゲートに接続されている。トランジスタ２２は、ソース及びドレインの一方が配線２５ａまたは配線２５ｂに接続されており、ソース及びドレインの他方が、配線２６ａに接続されている。

そして、プログラマブルスイッチ２０ａとプログラマブルスイッチ２０ｂにそれぞれ入力される、コンフィギュレーションデータを含む信号は、論理レベルが互いに異なるものとする。具体的に、図４では、プログラマブルスイッチ２０ａに入力される信号の論理レベルをインバータ２７により反転させた信号が、プログラマブルスイッチ２０ｂに入力されている場合を例示している。ただし、インバータ２７を用いずに、プログラマブルスイッチ２０ａとプログラマブルスイッチ２０ｂのそれぞれに、論理レベルの異なる上記信号がＣＭ１５から入力されるようにしても良い。

なお、図４では、インバータ２７がＭＵＸ１４に含まれないものとして、ＭＵＸ１４の構成を例示しているが、ＭＵＸ１４はインバータ２７をその構成要素に含んでいても良い。

上記構成により、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂは、いずれか一方においてトランジスタ２２がオン状態となり、他方においてトランジスタ２２がオフ状態となる。すなわち、配線２５ａまたは配線２５ｂに入力された信号のいずれか一方のみがプログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂにより選択されて、配線２６ａに供給されることとなる。すなわち、図４に示されるように、見かけ上（あるいは回路構成的に）、配線２５ａと配線２５ｂ双方とも、それぞれ、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂ（のトランジスタ２２）を介して配線２６ａに接続している（あるいは配線２５ａと配線２６ａの間、及び配線２５ｂと配線２６ａの間に、それぞれ、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂが設けられている）が、実質的には、配線２５ａと配線２５ｂのいずれか一方のみが配線２６ａに接続するような状態となる。

なお、複数の配線２５の数によっては、ＭＵＸ１４にプログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂを複数設ける場合もあり得る。その場合、ＭＵＸ１４には、複数のプログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂによって選択された信号が入力される配線２６ａが、複数存在することとなる。そして、上記場合のＭＵＸ１４は、複数の配線２６ａに入力される信号をさらに選択するための単数または複数のプログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂを有する。複数のプログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂにより繰り返し信号の選択を行うことで、最終的に一あるいは複数の信号がＭＵＸ１４より出力されてもよい。

トランジスタ２１はトランジスタ２２に比べてオフ電流が著しく小さいものとする。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流が著しく小さいので、トランジスタ２１として用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。

上記構成を有するトランジスタ２１を用いることで、トランジスタ２１がオフ状態のときに、ノードＳＮに保持されている電荷がリークするのを防ぐことができる。そして、ノードＳＮに電荷が保持されることで、トランジスタ２２のオン状態またはオフ状態が保持されるので、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂに信号が選択された状態も、維持される。

また、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂでは、トランジスタ２１がオフ状態にあるときノードＳＮが浮遊状態になることから、実施の形態１で説明したブースティング効果が期待できる。すなわち、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂでは、ノードＳＮが浮遊状態にあると、配線２５ａまたは配線２５ｂの電位がローレベルからハイレベルに変化するのに伴い、トランジスタ２２のソースとゲートの間に形成される容量により、ノードＳＮの電位が上昇する。そして、そのノードＳＮの電位の上昇幅は、トランジスタ２２のゲートに入力されたコンフィギュレーションデータの論理レベルによって異なる。

そして、トランジスタ２２のゲートに入力される信号の電位が小さくなっても、すなわち、当該ゲートに与えられる電位が低くなっても、上記ブースティング効果により、ＭＵＸ１４を正常に動作させることができる。なお、図では、ノードＳＮに接続する容量素子を明記していないが、他の配線との寄生容量等が存在する。もちろん、ノードＳＮに意図的に容量素子を接続させてもよい。なお、ブースティング効果を享受するには、実施の形態１で示した設計指針に基づいて容量等を設定するとよい。

〈プログラマブルスイッチの動作例〉
次いで、図４に示したプログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂの動作例について説明する。図５（Ａ）に、図４に示したプログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂと各種配線の回路構成を、一例として示す。また、図５（Ｂ）に、上記各種配線に入力される信号と、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂのノードＳＮの電位の、タイミングチャートの一例を示す。

図５（Ａ）に示すプログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂでは、トランジスタ２１のゲートが、共に配線２３に接続されている。また、プログラマブルスイッチ２０ａのトランジスタ２１は、そのソース及びドレインの一方が配線２４に接続されており、プログラマブルスイッチ２０ｂのトランジスタ２１は、そのソース及びドレインの一方がインバータ２７の出力端子に接続されている。インバータ２７の入力端子は、配線２４に接続されている。

図５（Ｂ）に示すように、期間Ｔ１において配線２３にハイレベルの電位が与えられると、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂにおいてトランジスタ２１がオン状態になる。また、”１”の論理レベルに対応するハイレベルの電位が配線２４に与えられることで、プログラマブルスイッチ２０ａではノードＳＮに、”１”の論理レベルに対応するハイレベルの電位がトランジスタ２１を介して与えられる。また、プログラマブルスイッチ２０ｂではノードＳＮに、”０”の論理レベルに対応するローレベルの電位がトランジスタ２１を介して与えられる。なお、プログラマブルスイッチ２０ａにおいてノードＳＮに与えられる電位は、配線２４の電位よりもトランジスタ２１のしきい値分降下している。

期間Ｔ１が終了すると、配線２３にローレベルの電位が与えられ、それによりプログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂにおいてトランジスタ２１はオフ状態となる。よって、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂのそれぞれにおいて、ノードＳＮの電位が保持される。

次いで、期間Ｔ２において、配線２５ａの電位がローレベルからハイレベルに変化し、配線２５ｂにはローレベルの電位が与えられる。プログラマブルスイッチ２０ａでは、ノードＳＮが浮遊状態にあり、トランジスタ２２が強反転モードにあることから、ブースティング効果により、配線２５ａの電位がローレベルからハイレベルに変化するのに伴い、ノードＳＮの電位がさらに上昇する。一方、プログラマブルスイッチ２０ｂでは、配線２５ｂにはローレベルの電位が与えられており、なおかつ、トランジスタ２２が弱反転モードにあることから、ノードＳＮの電位はローレベルを維持する。よって、プログラマブルスイッチ２０ａのトランジスタ２２がオン状態、プログラマブルスイッチ２０ｂのトランジスタ２２がオフ状態にあるので、プログラマブルスイッチ２０ａを介して配線２５ａの電位が配線２６ａに与えられる。なお、プログラマブルスイッチ２０ａのノードＳＮの電位は、ハイレベルよりも高く、ノードＳＮの電位と配線２５ａの電位の差が、トランジスタ２２のしきい値よりも大きければ、配線２６ａの電位は、実質的に配線２５ａの電位と等しくなる。

次いで、期間Ｔ３において、配線２５ａにローレベルの電位が与えられ、配線２５ｂの電位がローレベルからハイレベルに変化する。プログラマブルスイッチ２０ａでは、ノードＳＮが浮遊状態にあり、トランジスタ２２が強反転モードにあるが、配線２５ａの電位がローレベルであるので、ノードＳＮは、期間Ｔ１において与えられた電位、すなわち、配線２４の電位よりもトランジスタ２１のしきい値分降下した電位が保持される。一方、プログラマブルスイッチ２０ｂでは、ノードＳＮが浮遊状態にあることから、ブースティング効果により、配線２５ｂの電位がローレベルからハイレベルに変化するのに伴い、ノードＳＮの電位が上昇する。ただし、プログラマブルスイッチ２０ｂではトランジスタ２２が弱反転モードにあることから、ノードＳＮの電位の上昇幅は、期間Ｔ２のプログラマブルスイッチ２０ａにおけるノードＳＮの電位の上昇幅よりも小さい。そのため、プログラマブルスイッチ２０ｂではトランジスタ２２がオフ状態を維持する。よって、配線２５ａの電位がローレベル、プログラマブルスイッチ２０ｂのトランジスタ２２が非導通状態にあるので、配線２６ａの電位はローレベルとなる。

次いで、２ビットの信号が入力されるＭＵＸ１４の構成を、図６に一例として示す。図６に示すＭＵＸ１４は、プログラマブルスイッチ２０ａ乃至プログラマブルスイッチ２０ｆで示すプログラマブルスイッチ２０を６つ有する。プログラマブルスイッチ２０ａ乃至プログラマブルスイッチ２０ｆは、それぞれトランジスタ２１及びトランジスタ２２を有しており、トランジスタ２１とトランジスタ２２の回路構成は、図４に示すＭＵＸ１４と同じである。

ただし、図６に示すＭＵＸ１４では、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｃが有するトランジスタ２１は、ソース及びドレインの一方が、コンフィギュレーションデータを含む信号が入力される配線２４ａに接続されている。また、プログラマブルスイッチ２０ｂ及びプログラマブルスイッチ２０ｄが有するトランジスタ２１は、ソース及びドレインの一方が、インバータ２７ａの出力端子に接続されている。インバータ２７ａの入力端子は、配線２４ａに接続されている。また、プログラマブルスイッチ２０ｅが有するトランジスタ２１は、ソース及びドレインの一方が、コンフィギュレーションデータを含む信号が入力される配線２４ｂに接続されている。また、プログラマブルスイッチ２０ｆが有するトランジスタ２１は、ソース及びドレインの一方が、インバータ２７ｂの出力端子に接続されている。インバータ２７ｂの入力端子は、配線２４ｂに接続されている。

また、図６に示すＭＵＸ１４では、プログラマブルスイッチ２０ａ乃至プログラマブルスイッチ２０ｄがそれぞれ有するトランジスタ２２は、ソース及びドレインの一方が配線２５ａ乃至配線２５ｄにそれぞれ接続されている。また、プログラマブルスイッチ２０ａ及びプログラマブルスイッチ２０ｂがそれぞれ有するトランジスタ２２は、ソース及びドレインの他方が、プログラマブルスイッチ２０ｅが有するトランジスタ２２のソース及びドレインの一方に接続されている。また、プログラマブルスイッチ２０ｃ及びプログラマブルスイッチ２０ｄがそれぞれ有するトランジスタ２２は、ソース及びドレインの他方が、プログラマブルスイッチ２０ｆが有するトランジスタ２２のソース及びドレインの一方に接続されている。プログラマブルスイッチ２０ｅ及びプログラマブルスイッチ２０ｆが有するトランジスタ２２のソース及びドレインの他方は、配線２６ａに接続されている。

図６に示すＭＵＸ１４では、配線２４ａ及び配線２４ｂから入力される、コンフィギュレーションデータを含む信号に従って、トランジスタ２２のオン状態とオフ状態が定められる。そして、配線２５ａ乃至配線２５ｄにそれぞれ入力された信号のいずれか一つが、コンフィギュレーションデータに従い、プログラマブルスイッチ２０ａ乃至プログラマブルスイッチ２０ｆによって選択され、配線２６ａに入力される。

〈ＰＬＥの構成例〉
次いで、図３（Ｂ）に示したＰＬＥ１１の具体的な構成を、図７（Ａ）に一例として示す。図７（Ａ）に示すＰＬＥ１１は、ＬＵＴ１２と、ＦＦ１３と、ＭＵＸ１４と、ＬＵＴ１２用のコンフィギュレーションデータ１８が記憶されるＣＭ１８ａと、ＭＵＸ１４用のコンフィギュレーションデータ１９が記憶されるＣＭ１５とを有する。

ＬＵＴ１２は、ＣＭ１８ａにおいて記憶されているコンフィギュレーションデータによって、実行される論理演算が異なる。そして、コンフィギュレーションデータによりＬＵＴ１２にて行われる論理演算が確定すると、ＬＵＴ１２は、端子１６に与えられた複数の入力信号に対応する出力信号を生成する。ＦＦ１３は、ＬＵＴ１２で生成される出力信号を保持し、信号ＣＫに同期して、ＬＵＴ１２の出力信号に対応した出力信号を出力する。

ＭＵＸ１４には、ＬＵＴ１２からの出力信号と、ＦＦ１３からの出力信号とが入力されている。そして、ＭＵＸ１４は、ＣＭ１５に格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。ＭＵＸ１４からの出力信号は、端子１７に与えられる。

また、図３（Ｂ）に示したＰＬＥ１１の具体的な構成の別の一例を、図７（Ｂ）に一例として示す。図７（Ｂ）に示すＰＬＥ１１は、ＭＵＸ８０と、ＭＵＸ８０用のコンフィギュレーションデータが記憶されるＣＭ８１とを有している点において、図７（Ａ）に示すＰＬＥ１１と構成が異なる。

ＭＵＸ８０には、ＬＵＴ１２からの出力信号と、端子８２から入力された、他のＰＬＥ１１が有するＦＦ１３からの出力信号とが入力されている。そして、ＭＵＸ８０は、ＣＭ８１に格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。

そして、図７（Ｂ）に示したＰＬＥ１１では、ＦＦ１３は、ＭＵＸ８０からの出力信号を保持し、信号ＣＫに同期して、ＬＵＴ１２の出力信号に対応した出力信号を出力する。

なお、図７（Ａ）または図７（Ｂ）に示すＰＬＥ１１が、コンフィギュレーションデータによって、ＦＦ１３の種類を定義できる構成を有していても良い。具体的には、コンフィギュレーションデータによって、ＦＦ１３がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。

〈ＰＬＤの構成例〉
図８（Ａ）にＰＬＤ１０の構造の一部を、一例として模式的に示す。図８（Ａ）に示すＰＬＤ１０は、複数のＰＬＥ１１と、複数のＰＬＥ１１のいずれかに接続された配線群１２１と、配線群１２１を構成する配線どうしの接続を制御するスイッチ領域１２２とを有する。配線群１２１及びスイッチ領域１２２が、配線リソース１２３に相当する。スイッチ領域１２２によって制御される配線どうしの接続および切断は、コンフィギュレーションデータによって定められる。

図８（Ｂ）に、スイッチ領域１２２の構成例を示す。図８（Ｂ）に示すスイッチ領域１２２は、配線群１２１に含まれる配線１２５と配線１２６の接続および切断を制御する機能を有する。具体的に、スイッチ領域１２２は、トランジスタ１２７乃至トランジスタ１３２を有する。トランジスタ１２７は、配線１２５におけるＰｏｉｎｔＡと、配線１２６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ１２８は、配線１２５におけるＰｏｉｎｔＢと、配線１２６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ１２９は、配線１２５におけるＰｏｉｎｔＡと、配線１２６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ１３０は、配線１２５におけるＰｏｉｎｔＢと、配線１２６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ１３１は、配線１２５におけるＰｏｉｎｔＡとＰｏｉｎｔＢの電気的な接続を制御する機能を有する。トランジスタ１３２は、配線１２６におけるＰｏｉｎｔＣとＰｏｉｎｔＤの電気的な接続を制御する機能を有する。

そして、トランジスタ１２７乃至トランジスタ１３２のオン状態またはオフ状態の選択（スイッチング）は、コンフィギュレーションデータにより定まる。具体的に、ＰＬＤ１０の場合、トランジスタ１２７乃至トランジスタ１３２のゲートに入力される信号の電位が、コンフィギュレーションデータにより定まる。

また、スイッチ領域１２２は、配線群１２１と、ＰＬＤ１０の出力端子１２４の、電気的な接続を制御する機能を有する。

図９に、ＰＬＤ１０全体の構成を一例として示す。図９では、ＰＬＤ１０に、Ｉ／Ｏエレメント１４０、ＰＬＬ（ｐｈａｓｅｌｏｃｋｌｏｏｐ）１４１、ＲＡＭ１４２、乗算器１４３が設けられている。Ｉ／Ｏエレメント１４０は、ＰＬＤ１０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。ＰＬＬ１４１は、信号ＣＫを生成する機能を有する。ＲＡＭ１４２は、論理演算に用いられるデータを格納する機能を有する。乗算器１４３は、乗算専用の論理回路に相当する。ＰＬＤ１０に乗算を行う機能が含まれていれば、乗算器１４３は必ずしも設ける必要はない。

〈ＰＬＤの断面構造例〉
図１０に、ＰＬＤの、断面構造の一例を示す。そして、図１０では、酸化物半導体膜にチャネル形成領域を有するトランジスタ２１が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ２２上に形成されている場合を例示している。

なお、トランジスタ２２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ２２は、酸化物半導体膜にチャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜にチャネル形成領域を有している場合、トランジスタ２１はトランジスタ２２上に積層されていなくとも良く、トランジスタ２１とトランジスタ２２とは、同一の層に形成されていても良い。

薄膜のシリコンを用いてトランジスタ２２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ２２が形成される半導体基板２００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１０では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。

また、トランジスタ２２は、素子分離用絶縁膜２０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜２０１の形成には、選択酸化法（ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。

具体的に、トランジスタ２２は、半導体基板２００に形成された、ソース領域またはドレイン領域として機能する不純物領域２０２及び不純物領域２０３と、ゲート電極２０４と、半導体基板２００とゲート電極２０４の間に設けられたゲート絶縁膜２０５とを有する。ゲート電極２０４は、ゲート絶縁膜２０５を間に挟んで、不純物領域２０２と不純物領域２０３の間に形成されるチャネル形成領域と重なる。

トランジスタ２２上には、絶縁膜２０９が設けられている。絶縁膜２０９には開口部が形成されている。そして、上記開口部には、不純物領域２０２、不純物領域２０３にそれぞれ接する配線２１０、配線２１１と、ゲート電極２０４に電気的に接続されている配線２１２とが、形成されている。

そして、配線２１０は、絶縁膜２０９上に形成された配線２１５に電気的に接続されており、配線２１１は、絶縁膜２０９上に形成された配線２１６に電気的に接続されており、配線２１２は、絶縁膜２０９上に形成された配線２１７に電気的に接続されている。

配線２１５乃至配線２１７上には、絶縁膜２２０及び絶縁膜２４０が順に積層するように形成されている。絶縁膜２２０及び絶縁膜２４０には開口部が形成されており、上記開口部に、配線２１７に電気的に接続された配線２２１が形成されている。

そして、図１０では、絶縁膜２４０上にトランジスタ２１が形成されている。

トランジスタ２１は、絶縁膜２４０上に、酸化物半導体を含む半導体膜２３０と、半導体膜２３０上の、ソース電極またはドレイン電極として機能する導電膜２３２及び導電膜２３３と、半導体膜２３０、導電膜２３２及び導電膜２３３上のゲート絶縁膜２３１と、ゲート絶縁膜２３１上に位置し、導電膜２３２と導電膜２３３の間において半導体膜２３０と重なっているゲート電極２３４と、を有する。なお、導電膜２３３は、配線２２１に電気的に接続されている。

そして、トランジスタ２１上に、絶縁膜２４１及び絶縁膜２４２が順に積層するように設けられている。絶縁膜２４１及び絶縁膜２４２には開口部が設けられており、上記開口部においてゲート電極２３４に接する導電膜２４３が、絶縁膜２４１上に設けられている。

なお、図１０において、トランジスタ２１は、ゲート電極２３４を半導体膜２３０の片側において少なくとも有していれば良いが、半導体膜２３０を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタ２１が、半導体膜２３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図１０では、トランジスタ２１が、一のゲート電極２３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ２１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

図１１にＰＬＤの他の構成例を示す。

図１１において、Ａ１−Ａ２に、チャネル長方向（ソースからドレインにかけての方向）におけるトランジスタ２１及びトランジスタ２２の断面図を示し、Ａ３−Ａ４に、チャネル幅方向（チャネル長方向に直角な方向）における同断面図を示す。ただし、レイアウトにおいてトランジスタ２１のチャネル長方向とトランジスタ２２のチャネル長方向とが、必ずしも一致していなくともよい。また、図では、酸化物半導体膜にチャネル形成領域を有するトランジスタ２１が、単結晶のシリコンにチャネル形成領域を有するトランジスタ２２上に形成されている場合を例示している。図１１では、単結晶シリコン基板を半導体基板３００として用いる場合を例示している。

また、トランジスタ２２は、素子分離法により、他の半導体素子と電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）等を用いることができる。図１１では、トレンチ分離法を用いてトランジスタ２２を電気的に分離する場合を例示している。エッチング等により半導体基板３００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離用絶縁膜３０１により、トランジスタ２２を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する半導体基板３００の凸部には、トランジスタ２２の不純物領域３０２及び不純物領域３０３と、不純物領域３０２及び不純物領域３０３に挟まれたチャネル形成領域３０４とが設けられている。さらに、トランジスタ２２は、チャネル形成領域３０４を覆う絶縁膜３０５と、絶縁膜３０５を間に挟んでチャネル形成領域３０４と重なるゲート電極３０６とを有する。

トランジスタ２２では、チャネル形成領域３０４における凸部の側部及び上部と、ゲート電極３０６とが絶縁膜３０５を間に挟んで重なることで、チャネル形成領域３０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ２２の基板上における専有面積を小さく抑えつつ、トランジスタ２２におけるキャリアの移動量を増加させることができる。その結果、トランジスタ２２は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域３０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域３０４における凸部の厚さをＴとすると、チャネル幅Ｗに対する厚さＴの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ２２のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ２２の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ２２上には、絶縁膜３１１が設けられている。絶縁膜３１１には開口部が形成されている。そして、上記開口部には、不純物領域３０２、不純物領域３０３にそれぞれ電気的に接続されている導電膜３１２、導電膜３１３と、ゲート電極３０６に電気的に接続されている導電膜３１４とが、形成されている。導電膜３１２は、絶縁膜３１１上に形成された導電膜３１６に電気的に接続されており、導電膜３１３は、絶縁膜３１１上に形成された導電膜３１７に電気的に接続されており、導電膜３１４は、絶縁膜３１１上に形成された導電膜３１８に電気的に接続されている。

導電膜３１６乃至導電膜３１８上には、絶縁膜３２０が設けられている。絶縁膜３２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜３２１が設けられている。絶縁膜３２１上には絶縁膜３２２が設けられており、絶縁膜３２２上には、トランジスタ２１が設けられている。

絶縁膜３２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜３２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜３２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

トランジスタ２１は、半導体膜３３０、半導体膜３３０に接する導電膜３３２及び導電膜３３３、半導体膜３３０を覆っている絶縁膜３３１、並びに、絶縁膜３３１を間に挟んで半導体膜３３０と重なるゲート電極３３４を有する。導電膜３３２及び導電膜３３３は、ソース電極またはドレイン電極として機能する。導電膜３３３は、絶縁膜３２０乃至絶縁膜３２２に設けられた開口において導電膜３１８に接続されている。

なお、トランジスタ２１上に、絶縁膜が設けられてもよい。絶縁膜には開口部が設けられ、上記開口部においてゲート電極３３４に接する導電体が、絶縁膜上に設けられてもよい。

なお、図１１において、トランジスタ２１は、ゲート電極３３４を半導体膜３３０の片側において少なくとも有していればよいが、絶縁膜３２２を間に挟んで半導体膜３３０と重なるゲート電極を、さらに有していてもよい。

トランジスタ２１が、一対のゲート電極を有している場合、一方のゲート電極にはオン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極は、他の電位が独立して与えられている状態であってもよい。この場合、一対のゲート電極に、同じ高さの電位が与えられていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていてもよい。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図１１では、トランジスタ２１が、一のゲート電極３３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。トランジスタ２１に、例えば、電気的に接続された複数のゲート電極を設けることで、一の酸化物半導体膜に複数のチャネル形成領域を有する、マルチゲート構造とすることができる。

図１１においては、トランジスタ２１は、半導体膜３３０が、半導体膜３３０ａ乃至半導体膜３３０ｃでなる３層構造で、半導体膜３３０ａおよび半導体膜３３０ｂの形成後に、導電膜３３２と導電膜３３３が形成され、その後、半導体膜３３０ｃが形成される。しかし、半導体膜３３０ａ乃至半導体膜３３０ｃのいずれか一つあるいは二つを有しない構造でもよい。

Ａノード
Ｂノード
ＣＳ容量素子
ＳＮノード
ＴＲ１第１のトランジスタ
ＴＲ２第２のトランジスタ
Ｒ負荷抵抗
Ｃ負荷容量
Ｘノード
Ｙノード
Ｚノード
１０ＰＬＤ
１１ＰＬＥ
１２ＬＵＴ
１３ＦＦ
１４ＭＵＸ
１５ＣＭ
１６端子
１７端子
１８コンフィギュレーションデータ
１８ａＣＭ
１９コンフィギュレーションデータ
２０プログラマブルスイッチ
２０ａプログラマブルスイッチ
２０ｂプログラマブルスイッチ
２０ｃプログラマブルスイッチ
２０ｄプログラマブルスイッチ
２０ｅプログラマブルスイッチ
２０ｆプログラマブルスイッチ
２１トランジスタ
２２トランジスタ
２３配線
２４配線
２４ａ配線
２４ｂ配線
２５配線
２５ａ配線
２５ｂ配線
２５ｃ配線
２５ｄ配線
２６配線
２６ａ配線
２７インバータ
２７ａインバータ
２７ｂインバータ
８０ＭＵＸ
８１ＣＭ
８２端子
１２１配線群
１２２スイッチ領域
１２３配線リソース
１２４出力端子
１２５配線
１２６配線
１２７トランジスタ
１２８トランジスタ
１２９トランジスタ
１３０トランジスタ
１３１トランジスタ
１３２トランジスタ
１４０Ｉ／Ｏエレメント
１４１ＰＬＬ
１４２ＲＡＭ
１４３乗算器
２００半導体基板
２０１素子分離用絶縁膜
２０２不純物領域
２０３不純物領域
２０４ゲート電極
２０５ゲート絶縁膜
２０９絶縁膜
２１０配線
２１１配線
２１２配線
２１５配線
２１６配線
２１７配線
２２０絶縁膜
２２１配線
２３０半導体膜
２３１ゲート絶縁膜
２３２導電膜
２３３導電膜
２３４ゲート電極
２４０絶縁膜
２４１絶縁膜
２４２絶縁膜
２４３導電膜
３００半導体基板
３０１素子分離用絶縁膜
３０２不純物領域
３０３不純物領域
３０４チャネル形成領域
３０５絶縁膜
３０６ゲート電極
３１１絶縁膜
３１２導電膜
３１３導電膜
３１４導電膜
３１６導電膜
３１７導電膜
３１８導電膜
３２０絶縁膜
３２１絶縁膜
３２２絶縁膜
３３０半導体膜
３３０ａ半導体膜
３３０ｂ半導体膜
３３０ｃ半導体膜
３３１絶縁膜
３３２導電膜
３３３導電膜
３３４ゲート電極

Claims

第１のトランジスタのソース又はドレインの一方に、第２のトランジスタのゲートが接続される回路を有し、
前記第１のトランジスタのソース又はドレインの一方と前記第２のトランジスタのゲートとの接続部分のノードに存在する容量を第１容量とし、
前記第２のトランジスタのソース又はドレインの一方に接続する負荷容量を第２容量とし、
前記第２のトランジスタのソース又はドレインの一方と前記第２のトランジスタのゲートとの間の容量を第３容量とし、
前記第２のトランジスタのソース又はドレインの他方と前記第２のトランジスタのゲートとの間の容量を第４容量とするとき、
前記第１の容量は、前記第２の容量と前記第３の容量との直列合成容量と、前記第４の容量との和の２倍未満（但し、ゼロである場合を除く）であることを特徴とする信号処理装置。
請求項１において、
前記第２のトランジスタのソース又はドレインの一方に接続される第３のトランジスタを有し、
前記第２のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅の４倍以上であることを特徴とする信号処理装置。
請求項１又は２において、
前記第１のトランジスタのチャネルは、酸化物半導体を含むことを特徴とする信号処理装置。
請求項１乃至３のいずれか一において、
前記第２のトランジスタのチャネルは、単結晶シリコン基板に設けられ、
前記第１のトランジスタは、前記第２のトランジスタの上層に設けられることを特徴とする信号処理装置。
請求項１乃至４のいずれか一において、
前記第１容量は、寄生容量のみによって構成されることを特徴とする信号処理装置。