本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な回路構成に相当する。従って、接続している回路構成とは、直接接続している回路を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気的に接続している回路も、その範疇に含む。
本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)、または/および、一つもしくは複数の別の実施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状または値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、もしくは電流のばらつき、または、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。
また、電圧は、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位)との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。ここで、各配線や各端子の電圧は相対的なものであり、ある基準よりも高い電圧か低い電圧かが重要となる。よって、GNDと記載されていても、0Vであるとは限定されない。これは、図面においても同様であり、GNDを示す部分があっても、0Vであるとは限定されない。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第1の」を「第2の」または「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上かつ30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上かつ120°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
(実施の形態1)
図1及び図4を用いて、発明の概念の一を説明する。
図1はLE11とLE12の間に設けられた配線スイッチ1の回路図を示す。配線スイッチ1は、マルチコンテキストの機能を有する。配線スイッチ1は、コンフィギュレーションデータを保持するメモリ(以下、コンフィギュレーションデータを保持するメモリをコンフィギュレーションメモリともいう)の機能を有する。
配線スイッチ1は、スイッチ101及びスイッチ102を有する。
スイッチ101は、トランジスタ14、トランジスタ15、トランジスタ18、容量素子16を有する。スイッチ102は、トランジスタ24、トランジスタ25、トランジスタ28、容量素子26を有する。
トランジスタ14のゲートは、配線4[0](以下、配線4を選択信号線又はワード線ともいう)に電気的に接続されている。トランジスタ14のソース及びドレインの一方は、配線2(以下、配線2をデータ線又はビット線ともいう)に電気的に接続されている。トランジスタ14のソース及びドレインの他方は、トランジスタ15のゲート及び容量素子16の一方の電極に電気的に接続されている。
トランジスタ15のソース及びドレインの一方は、配線1001(以下、配線1001を信号線ともいう)に電気的に接続され、LE11の出力端子に電気的に接続されている。トランジスタ15のソース及びドレインの他方は、トランジスタ18のソース及びドレインの一方に電気的に接続されている。
トランジスタ18のゲートは配線3[0](以下、配線3を選択信号線ともいう)に電気的に接続されている。トランジスタ18のソース及びドレインの他方は、配線1002(以下、配線1002を信号線ともいう)に電気的に接続され、LE12の入力端子に電気的に接続されている。
容量素子16の他方の電極は、電源線などに電気的に接続される。図1では電極は、基準電位(GND)が印加されている配線(例えば電源線)に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはGNDと異なる電圧が印加されてもよい。
容量素子16は必要に応じて設ければよい。
トランジスタ24のゲートは、配線4[1]に電気的に接続されている。トランジスタ24のソース及びドレインの一方は、配線2に電気的に接続されている。トランジスタ24のソース及びドレインの他方は、トランジスタ25のゲート及び容量素子26の一方の電極に電気的に接続されている。
トランジスタ25のソース及びドレインの一方は、配線1001に電気的に接続され、LE11の出力端子に電気的に接続されている。トランジスタ25のソース及びドレインの他方は、トランジスタ28のソース及びドレインの一方に電気的に接続されている。
トランジスタ28のゲートは配線3[1]に電気的に接続されている。トランジスタ28のソース及びドレインの他方は、配線1002に電気的に接続され、LE12の入力端子に電気的に接続されている。
容量素子26の他方の電極は、電源線などに電気的に接続される。図1では電極は、基準電位(GND)が印加されている配線(例えば電源線)に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはGNDと異なる電圧が印加されてもよい。
容量素子26は必要に応じて設ければよい。
配線4[0]の信号によりトランジスタ14のオン状態、オフ状態を制御する。スイッチ101にコンフィギュレーションデータを書き込む場合、配線4[0]からスイッチ101に選択信号が入力される。
配線2は、コンフィギュレーションデータに対応する信号(データ信号)が入力されるデータ線(ビット線)である。
トランジスタ14がオン状態のときに配線2の信号によりコンフィギュレーションデータを容量素子16に書き込む。
トランジスタ14のチャネル形成領域に酸化物半導体層を用いると、トランジスタ14のオフ時、ソース−ドレイン間のリーク電流は極めて小さくなる特性を有する。したがってノード17にコンフィギュレーションデータを長い時間保持することができる。
ノード17に保持されたコンフィギュレーションデータによってトランジスタ15のオン状態、オフ状態が制御される。
配線3[0]の信号により、トランジスタ18のオン状態、オフ状態を制御する。スイッチ101からコンフィギュレーションデータを読み出す場合、配線3[0]からスイッチ101に選択信号が入力される。
配線4[1]の信号によりトランジスタ24のオン状態、オフ状態を制御する。スイッチ102にコンフィギュレーションデータを書き込む場合、配線4[1]からスイッチ102に選択信号が入力される。
トランジスタ24がオン状態のときに配線2の信号によりコンフィギュレーションデータを容量素子26に書き込む。
トランジスタ24のチャネル形成領域に酸化物半導体層を用いると、トランジスタ24のオフ時、ソース−ドレイン間のリーク電流は極めて小さくなる特性を有する。したがってノード27にコンフィギュレーションデータを長い時間保持することができる。
ノード27に保持されたコンフィギュレーションデータによってトランジスタ25のオン状態、オフ状態が制御される。
配線3[1]の信号により、トランジスタ28のオン状態、オフ状態を制御する。スイッチ102からコンフィギュレーションデータを読み出す場合、配線3[1]からスイッチ102に選択信号が入力される。
本実施の形態において、第1のコンフィギュレーションメモリとは、スイッチ101を指す場合があり、第2のコンフィギュレーションメモリとは、スイッチ102を指す場合がある。そして、第1のコンフィギュレーションデータとは、スイッチ101に保持されたコンフィギュレーションデータと呼び、第2のコンフィギュレーションデータとは、スイッチ102に保持されたコンフィギュレーションデータと呼ぶこととする。
図4にタイミングチャートを示す。配線スイッチ1(図1)にて、第2のコンフィギュレーションメモリに条件2のコンフィギュレーションを行なった後、第2のコンフィギュレーションメモリに条件1のコンフィギュレーションを行なっている。
条件2でのコンフィギュレーションが行われても、条件1でのコンフィギュレーションが行われるまで、繰り返しコンフィギュレーションを行うことで、配線1001と配線1002間の信号伝達速度は向上させることができる。
<時刻T0前>
配線3[0]が高レベルの電圧が印加されているため、トランジスタ18はオン状態である。配線3[1]が低レベルの電圧が印加されているため、トランジスタ28はオフ状態である。つまり、スイッチ101が選択され、スイッチ102が選択されていない。換言すると、第1のコンフィギュレーションデータが選択されている。配線1001の電圧は低レベル、ノード17の電圧は高レベルとなっており、図示していないが、配線1001の電圧が低レベルから高レベルへ変化したとき、ノード17の電圧はVDDよりも昇圧される。つまり、条件1でのコンフィギュレーションが行われる。その結果、配線スイッチ1を介した、配線1001と配線1002間の信号伝達速度は向上する。
スイッチ101が選択され、スイッチ102が選択されていないので、第2のコンフィギュレーションデータは選択されていない。なお、図示していないが、スイッチ102が選択されていない間に、ノード27にコンフィギュレーションデータを書き込み、保持が行われている。ただし、配線1001に高レベルの電圧が印加されている間に、ノード27に高レベルに相当するコンフィギュレーションデータを書き込み、保持しているので、ここでは条件2でのコンフィギュレーションが行われる。その後、配線1001の電圧が高レベルから低レベルに変化したとき、ノード27の電圧は降圧され、VDDよりも小さな値となる。
<時刻T0>
第2のコンフィギュレーションメモリに、条件2でのコンフィギュレーションを行なったため、配線1001の電圧が低レベルのとき、ノード27の電圧はVDDよりも小さい値となっている。
ここではスイッチ101を選択している。スイッチ101へのデータの書き込み、データの保持は、条件1でのコンフィギュレーションにより行われている。
<時刻T1>
配線1001の電圧が低レベルから高レベルへと変化すると、トランジスタ15のソース及びゲート間の容量を介した容量結合により、ノード17の電圧は昇圧し、配線1001と配線1002間の信号伝達速度は向上する。また、トランジスタ25のソース及びゲート間の容量を介した容量結合により、ノード27の電圧も昇圧する。
<時刻T1とT2の間>
配線1001の電圧が高レベルから低レベルへと変化する。ノード17の電圧は降圧されてVDDとなる。またノード27の電圧も降圧されてVDDよりも小さくなる。
その後、配線1001の電圧が低レベルから高レベルへと変化すると、ノード17の電圧はVDD以上に昇圧されるが、ノード27の電圧はVDD以上までは昇圧されない。
<時刻T2とT3の間>
配線1001に低レベルの電圧が印加されている。時刻T2のときに、配線2に高レベルの電圧が印加され、その後に配線4[1]に高レベルの電圧が印加される。トランジスタ24はオン状態になり、容量素子26に高レベルに相当するコンフィギュレーションデータが書き込まれる。ノード27にも高レベルに相当するコンフィギュレーションデータが書き込まれる。
配線4[1]に低レベルの電圧が印加される。配線2に低レベルの電圧が印加される。トランジスタ24はオフ状態になる。トランジスタ24のオフ状態のリーク電流は極めて小さいから、ノード27にはコンフィギュレーションデータが保持される。すなわち、第2のコンフィギュレーションメモリに、条件1でのコンフィギュレーションが行なわれる。
配線3[0]の電圧は低レベルになる。つまり、スイッチ101は選択されていない。
<時刻T3>
配線3[1]の電圧は高レベルになる。つまり、スイッチ102が選択され、第2のコンフィギュレーションデータが選択される。
配線1001の電圧が低レベルから高レベルに変化すると、トランジスタ25のソース及びゲート間の容量を介した容量結合により、ノード27は昇圧される。これにより、配線1001と配線1002間の信号伝達速度は向上する。
<時刻T3後>
配線1001の電圧が高レベルから低レベルに変化すると、ノード27はVDDまで降圧される。しかしトランジスタ25ではソースとゲートの間の電圧はVDDであり、トランジスタ25はオン状態のままであるから、配線1002の電圧は速やかに低レベルとなる。
条件2でのコンフィギュレーションが行われても、条件1でのコンフィギュレーションが行われるまで、繰り返しコンフィギュレーションを行うことで、配線1001と配線1002間の信号伝達速度は向上させることができる。
(実施の形態2)
図1及び図5を用いて、発明の概念の一を説明する。図1の配線スイッチ1については実施の形態1にて説明している。
本実施の形態において、第1のコンフィギュレーションメモリとは、スイッチ101を指す場合があり、第2のコンフィギュレーションメモリとは、スイッチ102を指す場合がある。そして、第1のコンフィギュレーションデータとは、スイッチ101に保持されたコンフィギュレーションデータと呼び、第2のコンフィギュレーションデータとは、スイッチ102に保持されたコンフィギュレーションデータと呼ぶこととする。
図5にタイミングチャートを示す。配線スイッチ1にて、第2のコンフィギュレーションメモリに条件1のコンフィギュレーションを行なった後、第2のコンフィギュレーションメモリに条件2のコンフィギュレーションを行なっている。
条件1でのコンフィギュレーションが行われ、その後条件2でのコンフィギュレーションが行われても、配線1001と配線1002間の信号伝達速度は低下しない。
<時刻T0’前>
配線3[0]に低レベルの電圧が印加されており、トランジスタ18はオフ状態である。つまり、スイッチ101は選択されていない。
配線3[1]には低レベルの電圧が印加されており、トランジスタ28はオフ状態である。つまり、スイッチ102は選択されていない。
ノード27にコンフィギュレーションデータを書き込み、保持が行われる。ただしここでは条件1でのコンフィギュレーションが行われる。すなわち配線1001に低レベルの電圧が印加されている間に、ノード27に高レベルに相当するコンフィギュレーションデータが書き込まれ、保持される。
配線1001に低レベルの電圧が印加される。ノード27の電圧はVDDと同等の値となる。
<時刻T0’とT1’の間>
配線3[0]に高レベルの電圧が印加される。トランジスタ18がオン状態となる。スイッチ101が選択される。
配線1001の電圧が低レベルから高レベルへと変化する。トランジスタ15のソース及びゲート間の容量を介した容量結合により、ノード17の電圧は昇圧される。配線1001と配線1002間の信号伝達速度は向上する。
なおノード27の電圧も昇圧される。
<時刻T1’とT2’の間>
配線1001の電圧が高レベルから低レベルへと変化する。ノード17の電圧は降圧されてVDDとなる。またノード27の電圧も降圧されてVDDとなる。
その後、配線1001の電圧が低レベルから高レベルへと変化する。ノード17の電圧は昇圧される。またノード27の電圧も昇圧される。
<時刻T2’とT3’の間>
配線1001に高レベルの電圧が印加される。このとき、ノード27の電圧はすでにVDDより昇圧、例えばVDD+aにまで昇圧されている。
配線2に高レベルの電圧が印加される。配線4[1]に高レベルの電圧が印加される。ここでトランジスタ24において、ゲート電圧はVDD(配線4[1]の高レベル電圧)、ソース及びドレインの一方の電圧はVDD(配線2の高レベル電圧)、ソース及びドレインの他方の電圧はVDD+aである。このためトランジスタ24はオフ状態とみなすことができる。
配線4[1]に低レベルの電圧が印加される。配線2に低レベルの電圧が印加される。トランジスタ24はオフ状態になる。トランジスタ24のオフ状態のリーク電流は極めて小さいから、ノード27にはコンフィギュレーションデータ(実際にはVDD+a)が保持される。
その後、配線1001の電圧が高レベルから低レベルに変化すると、ノード27の電圧はVDDにまで降圧する。
<時刻T3’>
配線1001の電圧が低レベルから高レベルに変化しても、ノード27の電圧は昇圧されてVDD以上に高い。よって配線1001と配線1002間の信号伝達速度が向上した状態を維持することができる。
<時刻T3’後>
配線1001の電圧が高レベルから低レベルに変化すると、ノード27はVDDまで降圧される。しかしトランジスタ25ではソースとゲートの間の電圧はVDDであり、トランジスタ25はオン状態のままであるから、配線1002の電圧は速やかに低レベルとなる。
以上のとおり、条件1でのコンフィギュレーションを行った後に、条件2でのコンフィギュレーションを行なった場合は、向上した配線スイッチ1の信号伝達速度を維持することができる。
また実施の形態1で説明したように、条件2でのコンフィギュレーションを行った後に、条件1でのコンフィギュレーションを行なうことで、配線スイッチ1の信号伝達速度を向上させることができる。
第1のコンフィギュレーションメモリによって配線スイッチ1が動作する間、第2のコンフィギュレーションメモリのコンフィギュレーションを繰り返し行い、一度でも条件1のコンフィギュレーションを行なうことができれば、第2のコンフィギュレーションメモリによる配線スイッチ1の動作速度は向上する。
(実施の形態3)
図6に、PLD200のブロックの概略図の一例を示す。
PLD200は、LE、配線スイッチSW、ワードドライバWD2、ビットドライバBD2、判定装置201を有する。
LEは、LE21、LE22乃至LE2nを有する。なおnは自然数をあらわす。
LEはコンフィギュレーションメモリを有する。LEは、コンフィギュレーションメモリに保持されたコンフィギュレーションデータによって、入力信号に対して、特定の出力信号を出力する機能を有する。入力信号は、信号線ND21I、信号線ND22I乃至信号線ND2nIによって各LEへ入力される。出力信号は、信号線ND21O、信号線ND22O乃至信号線ND2nOによって各LEから出力される。
配線スイッチSWは、列方向にみると、配線スイッチSW21−21、配線スイッチSW21−22乃至配線スイッチSW21−2n、配線スイッチSW22−21、配線スイッチSW22−22乃至配線スイッチSW22−2n、配線スイッチSW2n−21、配線スイッチSW2n−22乃至配線スイッチSW2n−2nを有する。
配線スイッチSWは、LE間の導通状態を制御する機能を有する。また各配線スイッチはコンフィギュレーションデータを保持することができるメモリを有する。
ワードドライバWD2、ビットドライバBD2は、LE及び配線スイッチSWのコンフィギュレーションを制御する機能を有する。
ワードドライバWD2は、信号線WL(信号線WL21[0]、信号線WL21[1]、信号線WL22[0]、信号線WL22[1]乃至信号線WL2n[0]、信号線WL2n[1])に電気的に接続される。ワードドライバWD2は、信号線WLを介して、各配線スイッチSW及び各LEに選択信号を送る機能を有する。
ビットドライバBD2は、信号線BL(信号線BL21、信号線BL22乃至信号線BL2n)に電気的に接続される。ビットドライバBD2は、信号線BLを介して、各配線スイッチSWにコンフィギュレーションデータに対応する信号を送る機能を有する。またビットドライバBD2は、図6に図示した信号線BL以外の信号線BLを介して、各LEにコンフィギュレーションデータに対応する信号を送る機能を有する(図示しない)。
判定装置201は、信号線WL2(信号線WL21[0]、信号線WL21[1]、信号線WL22[0]、信号線WL22[1]乃至信号線WL2n[0]、信号線WL2n[1])、信号線ND2(信号線ND21O、信号線ND22O乃至信号線ND2nO)及び信号線FINISHに電気的に接続される。判定装置201は、信号線FINISHを介して、ワードドライバWD2及びビットドライバBD2に電気的に接続される。
判定装置201は、信号線WL2及び信号線ND2から送られる信号に従い、コンフィギュレーションの終了を判定する機能を有する。コンフィギュレーションの終了は、信号線FINISHより、判定装置201からビットドライバBD2及びワードドライバWD2に伝達される。
また各配線スイッチSWには、信号線CONTEXT(以下、信号線CONTということもある)が電気的に接続されている(図示しない)。
図7に配線スイッチSW21−22の回路の一例を示す。配線スイッチSW21−22は、スイッチSW21−22a及びスイッチSW21−22bを有する。配線スイッチSW21−22は、LE21及びLE22の間の導通、非導通を制御する機能を有する。
スイッチSW21−22aは、トランジスタM21a、トランジスタM22a、トランジスタM23a、容量素子C21を有する。
トランジスタM21aのゲートは、信号線WL22[0]に電気的に接続されている。トランジスタM21aのソース及びドレインの一方は、信号線BL21に電気的に接続されている。トランジスタM21aのソース及びドレインの他方は、トランジスタM22aのゲート及び容量素子C21の一方の電極に電気的に接続されている。
トランジスタM22aのソース及びドレインの一方は、信号線ND21Oに電気的に接続され、LE21の出力端子に電気的に接続されている。トランジスタM22aのソース及びドレインの他方は、トランジスタM23aのソース及びドレインの一方に電気的に接続されている。
トランジスタM23aのゲートは信号線CONTEXT[0]に電気的に接続されている。トランジスタM23aのソース及びドレインの他方は、信号線ND22Iに電気的に接続され、LE22の入力端子に電気的に接続されている。
容量素子C21の他方の電極は、電源線などに電気的に接続される。図7では電極は、基準電位(GND)が印加されている配線(例えば電源線)に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはGNDと異なる電圧が印加されてもよい。
容量素子C21は必要に応じて設ければよい。
信号線WL22[0]の信号によりトランジスタM21aのオン状態、オフ状態が制御される。容量素子C21に信号線BLの電圧に対応するコンフィギュレーションデータが書き込まれ、保持される。ノードSN21にもコンフィギュレーションデータが書き込まれ、保持される。
保持されたコンフィギュレーションデータにより、トランジスタM22aのオン状態、オフ状態が制御される。
信号線CONTEXT[0]の信号により、トランジスタM23aのオン状態、オフ状態が制御される。
スイッチSW21−22bは、トランジスタM21b、トランジスタM22b、トランジスタM23b、容量素子C22を有する。
トランジスタM21bのゲートは、信号線WL22[1]に電気的に接続されている。トランジスタM21bのソース及びドレインの一方は、信号線BL21に電気的に接続されている。トランジスタM21bのソース及びドレインの他方は、トランジスタM22bのゲート及び容量素子C22の一方の電極に電気的に接続されている。
トランジスタM22bのソース及びドレインの一方は、信号線ND21Oに電気的に接続され、LE21の出力端子に電気的に接続されている。トランジスタM22bのソース及びドレインの他方は、トランジスタM23bのソース及びドレインの一方に電気的に接続されている。
トランジスタM23bのゲートは信号線CONTEXT[1]に電気的に接続されている。トランジスタM23bのソース及びドレインの他方は、信号線ND22Iに電気的に接続され、LE22の入力端子に電気的に接続されている。
容量素子C22の他方の電極は、電源線などに電気的に接続される。図7では電極は、基準電位(GND)が印加されている配線(例えば電源線)に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはGNDと異なる電圧が印加されてもよい。
容量素子C22は必要に応じて設ければよい。
信号線WL22[1]の信号によりトランジスタM21bのオン状態、オフ状態が制御される。容量素子C22に信号線BLの電圧に対応するコンフィギュレーションデータが書き込まれ、保持される。ノードSN22にもコンフィギュレーションデータが書き込まれ、保持される。
保持されたコンフィギュレーションデータにより、トランジスタM22bのオン状態、オフ状態が制御される。
信号線CONTEXT[1]の信号により、トランジスタM23bのオン状態、オフ状態が制御される。
スイッチSW21−22aは、ノードSN21の電圧を保持することで、コンフィギュレーションメモリとして振る舞う。一方、スイッチSW21−22bは、ノードSN22の電圧を保持することで、コンフィギュレーションメモリとして振る舞う。そのため、トランジスタM21aのチャネル形成領域及びトランジスタM21bのチャネル形成領域には、酸化物半導体層を用いる。酸化物半導体層を有するトランジスタは、オフ電流が極めて小さい。よってノードSN21、ノードSN22の電圧を保持することができる。
本実施の形態において、第1のコンフィギュレーションメモリとは、スイッチSW2i−2iaを指す場合があり、第2のコンフィギュレーションメモリとは、スイッチSW2i−2ibを指す場合がある(iは1以上かつn以下の整数とする)。第1のコンフィギュレーションデータとは、スイッチSW2i−2iaに保持されたコンフィギュレーションデータと呼び、第2のコンフィギュレーションデータとは、スイッチSW2i−2ibに保持されたコンフィギュレーションデータと呼ぶこととする。さらにスイッチSW21−21a乃至スイッチSW2n−2naに保持されたコンフィギュレーションデータを一括りに第1のコンフィギュレーションデータセットと呼び、スイッチSW21−21b乃至スイッチSW2n−2nbに保持されたコンフィギュレーションデータを一括りに第2のコンフィギュレーションデータセットと呼ぶこととする。
ここで配線スイッチSW21−22を例として、ワードドライバWD2、ビットドライバBD2の動作の概略を説明する。
ワードドライバWD2は、信号線WLを介して、配線スイッチSWを選択する機能を有する。配線スイッチSW21−22では、ワードドライバWD2から、信号線WL22[0]又は信号線WL22[1]を介して選択信号が送られる。上述したように、信号線WL22[0]の電圧が高レベルのときは、トランジスタM21aが選択されてオン状態になり、信号線WL22[1]の電圧が高レベルのときは、トランジスタM21bが選択されてオン状態になる。
ビットドライバBD2は、信号線BLを介して、コンフィギュレーションデータに相当する信号を配線スイッチSWに送る機能を有する。配線スイッチSW21−22では、ビットドライバBD2から信号線BL21を介して信号が送られる。上述したようにトランジスタM21aのソース及びドレインの一方、またはトランジスタM21bのソース及びドレインの一方へ、ビットドライバBD2から信号線BL21を介してコンフィギュレーションデータに相当する信号が送られる。
また信号線CONTEXTを介して送られる選択信号により、各配線スイッチSWが選択される。これによりLE同士の導通及び非導通を制御することができる。配線スイッチSW21−22では、信号線CONTEXT[0]又は信号線CONTEXT[1]を介して選択信号が送られる。上述したように、信号線CONTEXT[0]の電圧が高レベルのときは、トランジスタM23aが選択されてオン状態になり、信号線CONTEXT[1]の電圧が高レベルのときは、トランジスタM23bが選択されてオン状態になる。これによりLE21とLE22間の導通及び非導通を制御することができる。このように配線スイッチSWはLEから送られたデータを次のLEへと送る機能を有する。
図8に判定装置201のブロック図の一例を示す。判定装置201は、判定回路202、論理積回路203を有する。判定装置201は、動的再構成を行う際のコンフィギュレーションの終了を判定する機能を有する。
判定回路202は、判定回路DET21−21、判定回路DET21−22乃至判定回路DET2n−2nを有する。
判定回路202には、信号線WL21[0]、信号線WL21[1]、信号線WL22[0]、信号線WL22[1]乃至信号線WL2n[0]、信号線WL2n[1]が電気的に接続される。判定回路202には、信号線ND21O、信号線ND22O乃至信号線ND2nOが電気的に接続される。
判定回路202には、信号線ND21−21、信号線ND21−22乃至信号線ND2n−2nが電気的に接続される。
論理積回路203には、信号線ND21−21、信号線ND21−22乃至信号線ND2n−2nが電気的に接続される。
論理積回路203には、信号線FINISHが電気的に接続される。
以下、判定回路202、論理積回路203の説明をする。
判定回路202のうち、判定回路DET21−22の回路図の一例を図9に示す。
判定回路DET21−22は、トランジスタM24、トランジスタM25、トランジスタM26、トランジスタM27、トランジスタM28、トランジスタM29、トランジスタM30を有する。
トランジスタM28のゲートは、信号線WPWCに電気的に接続される。トランジスタM28のソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位(GND)が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はGNDでなくてもよい。
トランジスタM30のゲートは、信号線WPWCに電気的に接続される。トランジスタM30のソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位(GND)が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はGNDでなくてもよい。
信号線WPWCは、信号線WLが選択されていないとき、すなわち、全ての信号線WL21[0]、信号線WL21[1]、信号線WL22[0]、信号線WL22[1]乃至信号線WL2n[0]、信号線WL2n[1]が低レベルの電圧のときに、高レベルの電圧が印加される。これによりトランジスタM28はオン状態になり、ノードSN23には基準電位が印加される。トランジスタM28は、すべての信号線WLが非選択の期間に、ノードSN23をリセットする機能を有する。
またトランジスタM30もオン状態となり、トランジスタM25のゲートに基準電位が印加される。これによりトランジスタM25はオフ状態となる。トランジスタM30は、すべての信号線WLが非選択の期間に、トランジスタM25をオフ状態にしてリセットする機能を有する。
トランジスタM24のゲートは、信号線ND21OBが電気的に接続される。信号線ND21OBは信号線ND21Oの反転信号が印加されている。
トランジスタM26のゲートは信号線CONTEXT[0]に電気的に接続される。トランジスタM26のソース及びドレインの一方は、信号線WL22[1]に電気的に接続される。トランジスタM26のソース及びドレインの他方は、トランジスタM28のソース及びドレインの他方に電気的に接続される。トランジスタM26のソース及びドレインの他方は、トランジスタM24のソース及びドレインの一方に電気的に接続される。
トランジスタM27のゲートは信号線CONTEXT[1]に電気的に接続される。トランジスタM27のソース及びドレインの一方は、信号線WL22[0]に電気的に接続される。トランジスタM27のソース及びドレインの他方は、トランジスタM28のソース及びドレインの他方に電気的に接続される。トランジスタM27のソース及びドレインの他方は、トランジスタM24のソース及びドレインの一方に電気的に接続される。トランジスタM27のソース及びドレインの他方は、トランジスタM26のソース及びドレインの他方に電気的に接続される。
トランジスタM24のソース及びドレインの他方は、トランジスタM25のゲートに電気的に接続される。トランジスタM24のソース及びドレインの他方は、トランジスタM30のソース及びドレインの他方に電気的に接続される。
トランジスタM25のソース及びドレインの一方は、電源線に電気的に接続される。電源線には高レベルの電圧(ここではVDD)が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はVDDでなくてもよい。
トランジスタM25のソース及びドレインの他方は、信号線ND21−22に電気的に接続される。
トランジスタM29のゲートは、信号線STARTに電気的に接続される。トランジスタM29のソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位(GND)が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はGNDでなくてもよい。トランジスタM29のソース及びドレインの他方は、トランジスタM25のソース及びドレインの他方に電気的に接続される。トランジスタM29のソース及びドレインの他方は、信号線ND21−22に電気的に接続される。
トランジスタM29は、コンフィギュレーション開始時に、信号線ND21−22をリセットする機能を有する。信号線STARTの電圧を高レベルにすることで、トランジスタM29はオン状態となる。トランジスタM29のソース及びドレインの一方には低レベルの電圧(ここではGND)が印加されているから、信号線ND21−22には低レベルの電圧が印加される。その後、信号線STARTには低レベルの電圧が印加され、トランジスタM29はオフ状態となる。
判定回路DET21−22の動作を説明する。
すでにトランジスタM29はオン状態となり、信号線ND21−22には低レベル(GND)の電圧が印加されている。その後トランジスタM29はオフ状態となっている。
また、トランジスタM28はオン状態となり、ノードSN23には低レベル(GND)の電圧が印加されている。その後トランジスタM28はオフ状態となっている。
さらにトランジスタM30はオン状態となり、トランジスタM25のゲート電圧はリセット(低レベル)され、トランジスタM25はオフ状態になっている。
配線スイッチSW21−22(図7)において、信号線CONTEXT[0]の電圧が高レベルとなり、信号線CONTEXT[1]の電圧が低レベルとなる。トランジスタM23aはオン状態となり、トランジスタM23bはオフ状態となる。
信号線ND21Oに低レベルの電圧が印加されると、信号線ND21OBには高レベルの電圧が印加される。トランジスタM24はオン状態になる。
なお信号線ND21Oに低レベルの電圧が印加されているから、条件1でのコンフィギュレーションが行われる。
信号線CONTEXT[0]の電圧が高レベルであり、信号線CONTEXT[1]の電圧が低レベルの間に、信号線WL22[1]に高レベルの電圧が印加される。トランジスタM21bはオン状態となる。信号線BL21の電圧に対応したコンフィギュレーションデータがノードSN22に書き込まれ、保持される。なおトランジスタM27はオフ状態である。
このときトランジスタM26のゲートには信号線CONTEXT[0]の高レベルの電圧が印加される。トランジスタM26はオン状態となる。トランジスタM26のソース及びドレインの一方には信号線WL22[1]の高レベルの電圧が印加されているから、ノードSN23には高レベルの電圧が印加される。
トランジスタM24はオン状態になっているから、トランジスタM25のゲートには高レベルの電圧が印加される。トランジスタM25はオン状態となる。
トランジスタM25のソース及びドレインの一方には高レベルの電圧(VDD)が印加されているから、信号線ND21−22には高レベルの電圧が印加される。
したがって条件1でのコンフィギュレーションが行われると、信号線ND21−22には高レベルの電圧が印加される。
一方、条件2でのコンフィギュレーションが行われるときは、信号線ND21Oに高レベルの電圧が印加される。信号線ND21OBには低レベルの電圧が印加される。トランジスタM24はオフ状態である。そうするとトランジスタM25のゲートには高レベルの電圧が印加されないため、トランジスタM25はオフ状態である。
すでに信号線ND21−22には低レベル(GND)の電圧が印加されている。トランジスタM25はオン状態にならないから、信号線ND21−22の電圧は低レベルのままである。
したがって条件2でのコンフィギュレーションが行われると、信号線ND21−22には低レベルの電圧が印加される。
配線スイッチSW21−21、配線スイッチSW21−22乃至配線スイッチSW2n−2nにおいて、条件1でのコンフィギュレーションが行なわれた場合、信号線ND21−21、信号線ND21−22乃至信号線ND2n−2nの電圧はすべて高レベルとなる。
一方、一つの配線スイッチSWにおいて、条件2でのコンフィギュレーションが行なわれた場合、信号線ND21−21、信号線ND21−22乃至信号線ND2n−2nはすべて高レベルの電圧が印加されない。
なお信号線ND21−21、信号線ND21−22乃至信号線ND2n−2nの電圧を(高レベル又は低レベル)を保持する必要がある。そのためトランジスタM25やトランジスタM29のチャネル形成領域には酸化物半導体層を用いることが好ましい。トランジスタM25やトランジスタM29のチャネル形成領域に酸化物半導体層を用いると、トランジスタM25やトランジスタM29のオフ時、ソース及びドレインを経て漏れるリーク電流は極めて小さい。
論理積回路203の回路図の一例を図10に示す。
論理積回路203は、トランジスタM21−21、トランジスタM21−22乃至トランジスタM2n−2n、トランジスタMSTART2、インバータINV2を有する。論理積回路203は入力に対する論理積を出力する機能を有する。
トランジスタM21−21、トランジスタM21−22乃至トランジスタM2n−2n、トランジスタMSTART2は、直列に接続されている。
トランジスタMSTART2のゲートは、信号線STARTBに電気的に接続される。トランジスタMSTART2のソース及びドレインの一方は、電源線に電気的に接続される。電源線には電圧VDDが印加されているが、電源線には一定の電圧が印加されていればよく、電圧はVDDでなくてもよい。トランジスタMSTART2のソース及びドレインの他方は、インバータINV2に電気的に接続される。
トランジスタM2n−2nのゲートは、信号線ND2n−2nに電気的に接続される。トランジスタM2n−2nのソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位(GND)が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はGNDでなくてもよい。トランジスタM2n−2nのソース及びドレインの他方は、トランジスタM2n−(2n−1)のソース及びドレインの一方に電気的に接続される(図示しない)。
トランジスタM21−22のゲートは、信号線ND21−22に電気的に接続される。トランジスタM21−22のソース及びドレインの一方は、トランジスタM21−23のソース及びドレインの一方に電気的に接続される(図示しない)。トランジスタM21−22のソース及びドレインの他方は、トランジスタM21−21のソース及びドレインの一方に電気的に接続される。
トランジスタM21−21のゲートは、信号線ND21−21に電気的に接続される。トランジスタM21−21のソース及びドレインの一方は、トランジスタM21−22のソース及びドレインの他方に電気的に接続される。トランジスタM21−21のソース及びドレインの他方は、トランジスタMSTART2のソース及びドレインの他方、インバータINV2に電気的に接続される。
トランジスタMSTART2は、コンフィギュレーション開始時に、信号線FINISHをリセットする機能を有する。
信号線STARTBには、信号線STARTの反転信号が印加される。したがって信号線STARTに高レベルの電圧が印加されて、信号線ND21−22がリセットされるときには、信号線STARTBには低レベルの電圧が印加される。
信号線STARTBの電圧を低レベルにすることで、トランジスタMSTART2はオン状態となる。トランジスタMSTART2のソース及びドレインの一方には高レベルの電圧(ここではVDD)が印加されているから、インバータINV2には高レベルの電圧が印加される。インバータINV2は低レベルを出力し、信号線FINISHには低レベルの電圧が印加される。その後、信号線STARTBには高レベルの電圧が印加され、トランジスタMSTART2はオフ状態となる。
すべての配線スイッチSWにて、条件1でのコンフィギュレーションが行なわれると、信号線ND21−21、信号線ND21−22乃至信号線ND2n−2nには高レベルの電圧が保持される。そうすると、トランジスタM21−21、トランジスタM21−22乃至トランジスタM2n−2nがオン状態となり、インバータINV2には低レベル(GND)の電圧が印加される。インバータINV2は高レベルの電圧を出力する。信号線FINISHには高レベルの電圧が印加される。
信号線FINISHは、ワードドライバWD2及びビットドライバBD2に電気的に接続され、コンフィギュレーションの終了したこと(高レベルの電圧)をワードドライバWD2及びビットドライバBD2に伝達する。
いずれかの配線スイッチSWにて、条件2でのコンフィギュレーションが行なわれると、信号線ND21−21、信号線ND21−22乃至信号線ND2n−2nのいずれかに低レベルの電圧が保持される。そうするとインバータINV2には高レベル(VDD)の電圧が印加されるので、インバータINV2は低レベルの電圧を出力する。信号線FINISHには低レベルの電圧が印加される。
信号線FINISHは、コンフィギュレーションの終了していないこと(低レベルの電圧)をワードドライバWD2及びビットドライバBD2に伝達する。
判定装置201は、本実施の形態の構成に限られず、配線スイッチSWのコンフィギュレーションが条件1又は条件2で行なわれたことを判定できる構成であればよい。
図11にタイミングチャートの一例を示す。
第2のコンフィギュレーションメモリの動的再構成を行なうときに、1回目のコンフィギュレーションで、スイッチSW21−22bのみに対して、条件2でのコンフィギュレーションを行なう。その後、2回目のコンフィギュレーションで、スイッチSW21−22bに対して、条件1でのコンフィギュレーションを行なうことを説明する。
時刻T0からT3の間に、第1のコンフィギュレーションメモリに対して初期のコンフィギュレーションを行なう。
<時刻T0前>
信号線STARTの電圧により、トランジスタM29はオン状態になり、信号線ND21−22には低レベルの電圧が印加される。また信号線STARTBの電圧により、トランジスタMSTART2はオン状態になり、インバータINV2の出力は低レベルとなり、信号線FINISHの電圧が低レベルとなる。
すべての信号線WLの電圧が低レベルであり、信号線WPWCの電圧は高レベルとなり、トランジスタM28はオン状態となり、ノードSN23には低レベルの電圧が印加される。
またトランジスタM30はオン状態となり、トランジスタM25のゲート電圧は低レベルとなり、トランジスタM25はオフ状態となる。
<時刻T0からT1の間>
信号線ND21Oの電圧が低レベルの間に、信号線BL21の電圧は高レベルとなり、信号線WL21[0]の電圧は高レベルとなる。スイッチSW21−21aに対して条件1でのコンフィギュレーションが行われる。
<時刻T1からT2の間>
信号線ND21Oの電圧が低レベルの間に、信号線BL21の電圧が高レベルになり、信号線WL22[0]の電圧が高レベルとなる。スイッチSW21−22a内のトランジスタM21aはオン状態となり、容量素子C21に高レベルに相当するコンフィギュレーションデータが書き込まれる。ノードSN21にも高レベルに相当するコンフィギュレーションデータが書き込まれる。
その後、信号線WL22[0]の電圧が低レベルとなり、信号線BL21の電圧が低レベルとなる。トランジスタM21aはオフ状態となる。ノードSN21にコンフィギュレーションデータが保持される。従ってスイッチSW21−22aに対して条件1でのコンフィギュレーションが行われる。
<時刻T2からT3の間>
残りの配線スイッチSWに、所望のコンフィギュレーションデータを書き込み、保持する。
<時刻T3>
信号線CONTEXT[0](図11ではCONT[0]と表記している)の電圧が高レベルとなる。スイッチSW21−22a中のトランジスタM23aはオン状態となる。これにより第1のコンフィギュレーションメモリが選択される。
<時刻T4>
信号線ND21Oの電圧が低レベルから高レベルへ変化する。トランジスタM22aのゲート容量を介した容量結合により、ノードSN21の電圧は、例えば2VDD近くまで、昇圧される。従って、信号線ND22Iの電圧は速やかに高レベルとなる。すなわち、配線スイッチSW21−22を介した、信号線ND21Oと信号線ND22I間、すなわちLE21とLE22の間、の信号伝達速度は向上する。
<時刻T5>
信号線ND21Oの電圧が高レベルから低レベルへ変化する。トランジスタM22aのゲート容量を介した容量結合により、ノードSN21の電圧はVDDまで降圧される。トランジスタM22aのゲートとソース間の電圧はVDDであり、トランジスタM22aはオン状態のままであるから、信号線ND22Iの電圧は速やかに低レベルとなる。
時刻T6からT9の間に、1回目の動的再構成、すなわち第2のコンフィギュレーションメモリのコンフィギュレーションを行なう。
<時刻T6からT7の間>
信号線ND21Oの電圧が低レベルの間に、信号線BL21の電圧が高レベルとなり、信号線WL21[1]の電圧が高レベルとなる。スイッチSW21−21bに対して条件1でのコンフィギュレーションが行なわれる。そして信号線ND21−21に高レベルの電圧が印加され、保持される。
<時刻T7からT8の間>
信号線ND21Oの電圧が高レベルの間に、信号線BL21の電圧が高レベルとなり、信号線WL22[1]の電圧が高レベルとなる。容量素子C22に高レベルに相当するコンフィギュレーションデータが書き込まれる。ノードSN22にも高レベルに相当するコンフィギュレーションデータが書き込まれる。
このとき、信号線CONTEXT[0]の電圧は高レベルであるから、トランジスタM26はオン状態になる。
信号線ND21Oの電圧は高レベルであるから、信号線ND21OBの電圧は低レベルとなり、トランジスタM24はオフ状態である。またトランジスタM25はオフ状態である。
リセットにより、信号線ND21−22の電圧は低レベルであるから、信号線ND21−22の電圧はそのまま低レベルである。
その後、信号線WL22[1]の電圧が低レベルとなり、信号線BL21の電圧が低レベルとなる。トランジスタM21bはオフ状態となる。ノードSN22にコンフィギュレーションデータが保持される。従ってスイッチSW21−22bに対して条件2でのコンフィギュレーションが行われる。
<時刻T8からT9の間>
残りの配線スイッチSWに対して、条件1でのコンフィギュレーションが行なわれる。
信号線ND21−22の電圧が低レベルであるから、論理積回路203は低レベルの電圧を出力し、信号線FINISHの電圧は低レベルとなり、コンフィギュレーションは終了していないことになる。このため再度、コンフィギュレーションを行うことになる。
時刻T10からT12の間に2回目の動的再構成、すなわち第2のコンフィギュレーションメモリのコンフィギュレーションを行なう。
<時刻T10からT11の間>
信号線ND21Oの電圧が高レベルの間に、信号線BL21に高レベルの電圧が印加され、信号線WL21[1]に高レベルの電圧が印加される。スイッチSW21−21bに対して条件2でのコンフィギュレーションが行なわれる。
しかしスイッチSW21−21bには、時刻T6からT7の間に、1回目の動的再構成において、条件1でのコンフィギュレーションを行なっている。このためスイッチSW21−21bを介した信号伝達速度は低下しない。
<時刻T11からT12の間>
信号線ND21Oの電圧が低レベルの間に、信号線BL21の電圧が高レベルとなり、信号線WL22[1]の電圧が高レベルとなる。容量素子C22に高レベルに相当するコンフィギュレーションデータが書き込まれる。ノードSN22にも高レベルに相当するコンフィギュレーションデータが書き込まれる。
このとき、信号線CONTEXT[0]には高レベルの電圧が印加されているから、トランジスタM26はオン状態になる。トランジスタM26のソース及びドレインの一方には信号線WL22[1]の電圧(高レベル)が印加されているから、ノードSN23の電圧は高レベルとなる。
信号線ND21Oの電圧は低レベルであるから、信号線ND21OBの電圧は高レベルとなり、トランジスタM24はオン状態になる。ノードSN23には高レベルの電圧が印加されているから、トランジスタM25のゲート電圧は高レベルとなり、トランジスタM25はオン状態となる。トランジスタM25のソース及びドレインの一方にはVDDが印加されるから、信号線ND21−22の電圧は高レベルとなる。
その後、信号線WL22[1]の電圧が低レベルとなり、信号線BL21の電圧が低レベルとなる。トランジスタM21bはオフ状態となる。ノードSN22にコンフィギュレーションデータが保持される。従ってスイッチSW21−22bに対して条件1でのコンフィギュレーションが行われる。
すでに時刻T8からT9の間に、残りの配線スイッチSWに対して、条件1でのコンフィギュレーションが行なわれているから、すべての配線スイッチSWに対して、条件1でのコンフィギュレーションが行なわれたことになる。
信号線ND21−21、信号線ND21−22、信号線ND2n−2nの電圧が高レベルであるから、論理積回路203は高レベルの電圧を出力し、信号線FINISHの電圧は高レベルとなり、配線スイッチSW21−21乃至配線スイッチSW2n−2nのそれぞれの第2のコンフィギュレーションメモリのコンフィギュレーションは終了する。
<時刻T12からT13の間>
信号線CONTEXT[0]の電圧は低レベルとなり、信号線CONTEXT[1](図11ではCONT[1]と表記している)の電圧は高レベルとなる。配線スイッチSW21−22におけるトランジスタM23aはオフ状態になり、トランジスタM23bはオン状態になる。これにより第2のコンフィギュレーションメモリが選択される。
<時刻T14>
信号線ND21Oの電圧が低レベルから高レベルへ変化する。トランジスタM22bのゲート容量を介した容量結合により、ノードSN22の電圧は、例えば2VDD近くまで、昇圧される。信号線ND22Iの電圧は速やかに高レベルとなる。すなわち、配線スイッチSW21−22を介した、信号線ND21Oと信号線ND22I間の信号伝達速度は向上する。
動的再構成を行なうにあたり、すべての配線スイッチSWに対して、条件1でのコンフィギュレーションが行なわれるまで、何度もコンフィギュレーションを繰り返すことで、配線スイッチSWを介した信号伝達速度を低下させることがない。
(実施の形態4)
図17に、PLD300のブロックの概略図の一例を示す。
PLD300は、LE、配線スイッチSW、ワードドライバWD3、ビットドライバBD3、判定装置301を有する。
LEは、LE31、LE32乃至LE3nを有する。なおnは自然数をあらわす。
LEはコンフィギュレーションメモリを有する。LEは、コンフィギュレーションメモリに保持されたコンフィギュレーションデータによって、入力信号に対して、特定の出力信号を出力する機能を有する。入力信号は、信号線ND31I、信号線ND32I乃至信号線ND3nIによって各LEへ入力される。出力信号は、信号線ND31O、信号線ND32O乃至信号線ND3nOによって各LEから出力される。
配線スイッチSWは、列方向にみると、配線スイッチSW31−31、配線スイッチSW32−31、配線スイッチSW3n−31、配線スイッチSW31−32、配線スイッチSW32−32、配線スイッチSW3n−32、配線スイッチSW31−3n、配線スイッチSW32−3n、配線スイッチSW3n−3nを有する。
配線スイッチSWは、LE間の導通状態を制御する機能を有する。また各配線スイッチSWはコンフィギュレーションデータを保持することができるメモリを有する。
ワードドライバWD3、ビットドライバBD3は、LE及び配線スイッチSWのコンフィギュレーションを制御する機能を有する。
ワードドライバWD3は、信号線WL(信号線WL31[0]、信号線WL31[1]、信号線WL32[0]、信号線WL32[1]乃至信号線WL3n[0]、信号線WL3n[1])に電気的に接続される。ワードドライバWD3は、信号線WLを介して、各配線スイッチSW及び各LEに選択信号を送る機能を有する。
なお各配線スイッチSWには2つの信号線WLが電気的に接続される。
例えば、配線スイッチSW31−31、配線スイッチSW31−32乃至配線スイッチSW31−3nには、信号線WL31[0]、信号線WL31[1]から選択信号が送られる。
また配線スイッチSW32−31、配線スイッチSW32−32乃至配線スイッチSW32−3nには、信号線WL32[0]、信号線WL32[1]から選択信号が送られる。
また配線スイッチSW3n−31、配線スイッチSW3n−32乃至配線スイッチSW3n−3nには、信号線WL3n[0]、信号線WL3n[1]から選択信号が送られる。
なお各配線スイッチSWにはLEからの出力信号が入力される。
例えば、配線スイッチSW31−31、配線スイッチSW31−32乃至配線スイッチSW31−3nには、LE31からの出力信号が信号線ND31Oを介して送られる。
また配線スイッチSW32−31、配線スイッチSW32−32乃至配線スイッチSW32−3nには、LE32からの出力信号が信号線ND32Oを介して送られる。
また配線スイッチSW3n−31、配線スイッチSW3n−32乃至配線スイッチSW3n−3nには、LE3nからの出力信号が信号線ND3nOを介して送られる。
よって2つの信号線WL3n[0]、信号線WL3n[1]が電気的に接続された配線スイッチSWには、1つの信号線ND3nOが電気的に接続される。換言すると、2つの信号線WL3n[0]、信号線WL3n[1]から信号が送られる点で共通する配線スイッチSWには、共通する1つの信号線ND3nOから信号が送られる。PLD300はこの点においてPLD200と異なる。これにより判定回路302の数をn個にまで削減することができる。これにより基板上に判定回路302を形成する際に、判定回路302が占める面積を小さくすることができる。なおPLD200では、判定回路202の数はn×n個、具体的には配線スイッチSWの個数と同じである。これについては後述する。
例えば、配線スイッチSW31−31、配線スイッチSW31−32乃至配線スイッチSW31−3nには、信号線WL31[0]、信号線WL31[1]から選択信号が送られ、LE31の出力信号が信号線ND31Oを介して送られる。
配線スイッチSW32−31、配線スイッチSW32−32乃至配線スイッチSW32−3nには、信号線WL32[0]、信号線WL32[1]から選択信号が送られ、LE32の出力信号が信号線ND32Oを介して送られる。
次に、ビットドライバBD3は、信号線BL(信号線BL31、信号線BL32乃至信号線BL3n)に電気的に接続される。ビットドライバBD3は、信号線BLを介して、各配線スイッチSWにコンフィギュレーションデータに対応する信号を送る機能を有する。またビットドライバBD3は、図17に図示した信号線BL以外の信号線BLを介して、各LEにコンフィギュレーションデータに対応する信号を送る機能を有する(図示しない)。
判定装置301は、信号線WL3(信号線WL31[0]、信号線WL31[1]信号線WL32[0]、信号線WL32[1]乃至信号線WL3n[0]、信号線WL3n[1]が電気的に接続された信号線)、信号線ND3(信号線ND31O、信号線ND32O乃至信号線ND3nOが電気的に接続された信号線)及び信号線FINISHに電気的に接続される。判定装置301は、信号線FINISHを介して、ワードドライバWD3及びビットドライバBD3に電気的に接続される。
判定装置301は、信号線WL3及び信号線ND3から送られる信号に従い、コンフィギュレーションの終了を判定する機能を有する。コンフィギュレーションの終了は、信号線FINISHより、判定装置301からビットドライバBD3及びワードドライバWD3に伝達される。
また各配線スイッチSWには、信号線CONTEXT(以下、信号線CONTということもある)が電気的に接続されている(図示しない)。
図18に配線スイッチSW31−32の回路の一例を示す。配線スイッチSW31−32は、スイッチSW31−32a及びスイッチSW31−32bを有する。配線スイッチSW31−32は、LE31及びLE32の間の導通、非導通を制御する機能を有する。
スイッチSW31−32aは、トランジスタM31a、トランジスタM32a、トランジスタM33a、容量素子C31を有する。
トランジスタM31aのゲートは、信号線WL31[0]に電気的に接続されている。トランジスタM31aのソース及びドレインの一方は、信号線BL32に電気的に接続されている。トランジスタM31aのソース及びドレインの他方は、トランジスタM32aのゲート及び容量素子C31の一方の電極に電気的に接続されている。
トランジスタM32aのソース及びドレインの一方は、信号線ND31Oに電気的に接続され、LE31の出力端子に電気的に接続されている。トランジスタM32aのソース及びドレインの他方は、トランジスタM33aのソース及びドレインの一方に電気的に接続されている。
トランジスタM33aのゲートは信号線CONTEXT[0]に電気的に接続されている。トランジスタM33aのソース及びドレインの他方は、信号線ND32Iに電気的に接続され、LE32の入力端子に電気的に接続されている。
容量素子C31の他方の電極は、電源線などに電気的に接続される。図18では電極は、基準電位(GND)が印加されている配線(例えば電源線)に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはGNDと異なる電圧が印加されてもよい。
容量素子C31は必要に応じて設ければよい。
信号線WL31[0]の信号によりトランジスタM31aのオン状態、オフ状態が制御される。容量素子C31に信号線BL32の電圧に対応するコンフィギュレーションデータが書き込まれ、保持される。ノードSN31にもコンフィギュレーションデータが書き込まれ、保持される。
保持されたコンフィギュレーションデータにより、トランジスタM32aのオン状態、オフ状態が制御される。
信号線CONTEXT[0]の信号により、トランジスタM33aのオン状態、オフ状態が制御される。
スイッチSW31−32bは、トランジスタM31b、トランジスタM32b、トランジスタM33b、容量素子C32を有する。
トランジスタM31bのゲートは、信号線WL31[1]に電気的に接続されている。トランジスタM31bのソース及びドレインの一方は、信号線BL32に電気的に接続されている。トランジスタM31bのソース及びドレインの他方は、トランジスタM32bのゲート及び容量素子C32の一方の電極に電気的に接続されている。
トランジスタM32bのソース及びドレインの一方は、信号線ND31Oに電気的に接続され、LE31の出力端子に電気的に接続されている。トランジスタM32bのソース及びドレインの他方は、トランジスタM33bのソース及びドレインの一方に電気的に接続されている。
トランジスタM33bのゲートは信号線CONTEXT[1]に電気的に接続されている。トランジスタM33bのソース及びドレインの他方は、信号線ND32Iに電気的に接続され、LE32の入力端子に電気的に接続されている。
容量素子C32の他方の電極は、電源線などに電気的に接続される。図18では電極は、基準電位(GND)が印加されている配線(例えば電源線)に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはGNDと異なる電圧が印加されてもよい。
容量素子C32は必要に応じて設ければよい。
信号線WL31[1]の信号によりトランジスタM31bのオン状態、オフ状態が制御される。容量素子C32に信号線BLの電圧に対応するコンフィギュレーションデータが書き込まれ、保持される。ノードSN32にもコンフィギュレーションデータが書き込まれ、保持される。
保持されたコンフィギュレーションデータにより、トランジスタM32bのオン状態、オフ状態が制御される。
信号線CONTEXT[1]の信号により、トランジスタM33bのオン状態、オフ状態が制御される。
スイッチSW31−32aは、ノードSN31の電圧を保持することで、コンフィギュレーションメモリとして振る舞う。一方、スイッチSW31−32bは、ノードSN32の電圧を保持することで、コンフィギュレーションメモリとして振る舞う。そのため、トランジスタM31aのチャネル形成領域及びトランジスタM31bのチャネル形成領域には、酸化物半導体層を用いる。酸化物半導体層を有するトランジスタは、オフ電流が極めて小さい。よってノードSN31、ノードSN32の電圧を保持することができる。
本実施の形態において、第1のコンフィギュレーションメモリとは、スイッチSW3i−3iaを指す場合があり、第2のコンフィギュレーションメモリとは、スイッチSW3i−3ibを指す場合がある(iは1以上かつn以下の整数とする)。第1のコンフィギュレーションデータとは、スイッチSW3i−3iaに保持されたコンフィギュレーションデータと呼び、第2のコンフィギュレーションデータとは、スイッチSW3i−3ibに保持されたコンフィギュレーションデータと呼ぶこととする。さらにスイッチSW31−31a乃至スイッチSW3n−3naに保持されたコンフィギュレーションデータを一括りに第1のコンフィギュレーションデータセットと呼び、スイッチSW31−31b乃至スイッチSW3n−3nbに保持されたコンフィギュレーションデータを一括りに第2のコンフィギュレーションデータセットと呼ぶこととする。
ここで配線スイッチSW31−32を例として、ワードドライバWD3、ビットドライバBD3の動作の概略を説明する。
ワードドライバWD3は、信号線WLを介して、配線スイッチSWを選択する機能を有する。配線スイッチSW31−32では、ワードドライバWD3から、信号線WL31[0]又は信号線WL31[1]を介して選択信号が送られる。上述したように、信号線WL31[0]の電圧が高レベルのときは、トランジスタM31aが選択されてオン状態になり、信号線WL31[1]の電圧が高レベルのときは、トランジスタM31bが選択されてオン状態になる。
ビットドライバBD3は、信号線BLを介して、コンフィギュレーションデータに相当する信号を配線スイッチSWに送る機能を有する。配線スイッチSW31−32では、ビットドライバBD3から信号線BL32を介して信号が送られる。上述したようにトランジスタM31aのソース及びドレインの一方、又はトランジスタM31bのソース及びドレインの一方へ、ビットドライバBD3から信号線BL32を介してコンフィギュレーションデータに相当する信号が送られる。
また信号線CONTEXTを介して送られる選択信号により、各配線スイッチSWが選択される。これによりLE同士の導通及び非導通を制御することができる。配線スイッチSW31−32では、信号線CONTEXT[0]又は信号線CONTEXT[1]を介して選択信号が送られる。上述したように、信号線CONTEXT[0]の電圧が高レベルのときは、トランジスタM33aが選択されてオン状態になり、信号線CONTEXT[1]の電圧が高レベルのときは、トランジスタM33bが選択されてオン状態になる。これによりLE31とLE32間の導通及び非導通を制御することができる。このように配線スイッチSWはLEから送られたデータを次のLEへと送る機能を有する。
図19に判定装置301のブロック図の一例を示す。判定装置301は、判定回路302、論理積回路303を有する。判定装置301は、動的再構成を行う際のコンフィギュレーションの終了を判定する機能を有する。
判定回路302は、判定回路DET31、判定回路DET32乃至判定回路DET3nを有する。
判定回路302には、信号線WL31[0]、信号線WL31[1]、信号線WL32[0]、信号線WL32[1]乃至信号線WL3n[0]、信号線WL3n[1]が電気的に接続される。判定回路302には、信号線ND31O、信号線ND32O乃至信号線ND3nOが電気的に接続される。
判定回路302には、信号線ND31m、信号線ND32m乃至信号線ND3nmが電気的に接続される。
論理積回路303には、信号線ND31m、信号線ND32m乃至信号線ND3nmが電気的に接続される。
論理積回路303には、信号線FINISHが電気的に接続される。
以下、判定回路302、論理積回路303の説明をする。
判定回路302のうち、判定回路DET31の回路図の一例を図20に示す。
判定回路DET31は、トランジスタM34、トランジスタM35、トランジスタM36、トランジスタM37、トランジスタM38、トランジスタM39、トランジスタM40を有する。
トランジスタM38のゲートは、信号線WPWCに電気的に接続される。トランジスタM38のソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位(GND)が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はGNDでなくてもよい。
トランジスタM40のゲートは、信号線WPWCに電気的に接続される。トランジスタM40のソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位(GND)が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はGNDでなくてもよい。
信号線WPWCは、信号線WLが選択されていないとき、すなわち、全ての信号線WL31[0]、信号線WL31[1]、信号線WL32[0]、信号線WL32[1]乃至信号線WL3n[0]、信号線WL3n[1]が低レベルの電圧のときに、高レベルの電圧が印加される。これによりトランジスタM38はオン状態になり、ノードSN33には基準電位が印加される。トランジスタM38は、信号線WLが非選択の期間に、ノードSN33をリセットする機能を有する。
またトランジスタM40もオン状態となり、トランジスタM35のゲートに基準電位が印加される。これによりトランジスタM35はオフ状態となる。トランジスタM40は、すべての信号線WLが非選択の期間に、トランジスタM35をオフ状態にしてリセットする機能を有する。
トランジスタM34のゲートは、信号線ND31OBが電気的に接続される。信号線ND31OBは信号線ND31Oの反転信号が印加されている。
トランジスタM36のゲートは信号線CONTEXT[0]に電気的に接続される。トランジスタM36のソース及びドレインの一方は、信号線WL31[1]に電気的に接続される。トランジスタM36のソース及びドレインの他方は、トランジスタM38のソース及びドレインの他方に電気的に接続される。トランジスタM36のソース及びドレインの他方は、トランジスタM34のソース及びドレインの一方に電気的に接続される。
トランジスタM37のゲートは信号線CONTEXT[1]に電気的に接続される。トランジスタM37のソース及びドレインの一方は、信号線WL31[0]に電気的に接続される。トランジスタM37のソース及びドレインの他方は、トランジスタM38のソース及びドレインの他方に電気的に接続される。トランジスタM37のソース及びドレインの他方は、トランジスタM34のソース及びドレインの一方に電気的に接続される。トランジスタM37のソース及びドレインの他方は、トランジスタM36のソース及びドレインの他方に電気的に接続される。
トランジスタM34のソース及びドレインの他方は、トランジスタM35のゲートに電気的に接続される。トランジスタM34のソース及びドレインの他方は、トランジスタM40のソース及びドレインの他方に電気的に接続される。
トランジスタM35のソース及びドレインの一方は、電源線に電気的に接続される。電源線には高レベルの電圧(ここではVDD)が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はVDDでなくてもよい。
トランジスタM35のソース及びドレインの他方は、信号線ND31mに電気的に接続される。
トランジスタM39のゲートは、信号線STARTに電気的に接続される。トランジスタM39のソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位(GND)が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はGNDでなくてもよい。トランジスタM39のソース及びドレインの他方は、トランジスタM35のソース及びドレインの他方に電気的に接続される。トランジスタM39のソース及びドレインの他方は、信号線ND31mに電気的に接続される。
トランジスタM39は、コンフィギュレーション開始時に、信号線ND31mをリセットする機能を有する。信号線STARTの電圧を高レベルにすることで、トランジスタM39はオン状態となる。トランジスタM39のソース及びドレインの一方には低レベルの電圧(ここではGND)が印加されているから、信号線ND31mには低レベルの電圧が印加される。その後、信号線STARTには低レベルの電圧が印加され、トランジスタM39はオフ状態となる。
判定回路DET31の動作を説明する。
すでにトランジスタM39はオン状態となり、信号線ND31mには低レベル(GND)の電圧が印加されている。その後トランジスタM39はオフ状態となっている。
また、トランジスタM38はオン状態となり、ノードSN33には低レベル(GND)の電圧が印加されている。その後トランジスタM38はオフ状態となっている。
さらにトランジスタM40はオン状態となり、トランジスタM35のゲート電圧はリセット(低レベル)され、トランジスタM35はオフ状態になっている。
配線スイッチSW31−32(図18)において、信号線CONTEXT[0]の電圧が高レベルとなり、信号線CONTEXT[1]の電圧が低レベルとなる。トランジスタM33aはオン状態となり、トランジスタM33bはオフ状態となる。
信号線ND31Oに低レベルの電圧が印加されると、信号線ND31OBには高レベルの電圧が印加される。トランジスタM34はオン状態になる。
なお信号線ND31Oに低レベルの電圧が印加されているから、条件1でのコンフィギュレーションが行われる。
信号線CONTEXT[0]の電圧が高レベルであり、信号線CONTEXT[1]の電圧が低レベルの間に、信号線WL31[1]に高レベルの電圧が印加される。トランジスタM31bはオン状態となる。信号線BL32の電圧に対応したコンフィギュレーションデータがノードSN32に書き込まれ、保持される。なおトランジスタM37はオフ状態である。
このときトランジスタM36のゲートには信号線CONTEXT[0]の高レベルの電圧が印加される。トランジスタM36はオン状態となる。トランジスタM36のソース及びドレインの一方には信号線WL31[1]の高レベルの電圧が印加されているから、ノードSN33には高レベルの電圧が印加される。
トランジスタM34はオン状態になっているから、トランジスタM35のゲートには高レベルの電圧が印加される。トランジスタM35はオン状態となる。
トランジスタM35のソース及びドレインの一方には高レベルの電圧(VDD)が印加されているから、信号線ND31mには高レベルの電圧が印加される。
したがって条件1でのコンフィギュレーションが行われると、信号線ND31mには高レベルの電圧が印加される。
一方、条件2でのコンフィギュレーションが行われるときは、信号線ND31Oに高レベルの電圧が印加される。信号線ND31OBには低レベルの電圧が印加される。トランジスタM34はオフ状態である。そうするとトランジスタM35のゲートには高レベルの電圧が印加されないため、トランジスタM35はオフ状態である。
すでに信号線ND31mには低レベル(GND)の電圧が印加されている。トランジスタM35はオン状態にならないから、信号線ND31mの電圧は低レベルのままである。
したがって条件2でのコンフィギュレーションが行われると、信号線ND31mには低レベルの電圧が印加される。
配線スイッチSW31−31、配線スイッチSW32−31乃至配線スイッチSW3n−31において、条件1でのコンフィギュレーションが行なわれた場合、信号線ND31m、信号線ND32m乃至信号線ND3nmの電圧はすべて高レベルとなる。
一方、一つの配線スイッチSWにおいて、条件2でのコンフィギュレーションが行なわれた場合、信号線ND31m、信号線ND32m乃至信号線ND3nmの電圧はすべて高レベルとならない。
なお信号線ND31m、信号線ND32m乃至信号線ND3nmの電圧を(高レベル又は低レベル)を保持する必要がある。そのためトランジスタM35やトランジスタM39のチャネル形成領域には酸化物半導体層を用いることが好ましい。トランジスタM35やトランジスタM39のチャネル形成領域に酸化物半導体層を用いると、トランジスタM35やトランジスタM39のオフ時、ソース及びドレインを経て漏れるリーク電流は極めて小さい。
配線スイッチSW31−31、配線スイッチSW31−32乃至配線スイッチSW31−3nは、信号線WL31[0]、信号線WL31[1]及び信号線ND31Oが共通している(図17)。よって一斉にコンフィギュレーションを行なうことができる。そして判定回路DET31にて、条件1でのコンフィギュレーションが行われたか、条件2でのコンフィギュレーションが行われたかを一斉に判定する。
配線スイッチSW32−31、配線スイッチSW32−32乃至配線スイッチSW32−3nは、信号線WL32[0]、信号線WL32[1]及び信号線ND32Oが共通している(図17)。よって一斉にコンフィギュレーションを行なうことができる。そして判定回路DET32にて、条件1でのコンフィギュレーションが行われたか、条件2でのコンフィギュレーションが行われたかを一斉に判定する。
配線スイッチSW3n−31、配線スイッチSW3n−32乃至配線スイッチSW3n−3nは、信号線WL3n[0]、信号線WL3n[1]及び信号線ND3nOが共通している。よって一斉にコンフィギュレーションを行なうことができる。そして判定回路DET3nにて、条件1でのコンフィギュレーションが行われたか、条件2でのコンフィギュレーションが行われたかを一斉に判定する。
PLD300では、判定回路302は、判定回路DET31、判定回路DET32乃至判定回路DET3nを有する。判定回路302はn個の判定回路DETを有すればよい。
一方、判定回路202(図8、9)についてみてみる。
図6において、配線スイッチSW21−21、配線スイッチSW22−21乃至配線スイッチSW2n−21は、信号線WL21[0]及び信号線WL21[1]が共通している。しかし配線スイッチSW21−21には信号線ND21Oから信号が入力され、配線スイッチSW22−21には信号線ND22Oから信号が入力され、配線スイッチSW2n−21には信号線ND2nOから信号が入力される。
配線スイッチSW21−21で、条件1でのコンフィギュレーションが行われたか、条件2でのコンフィギュレーションが行われたかは、判定回路DET21−21によって判定される。
配線スイッチSW22−21で、条件1でのコンフィギュレーションが行われたか、条件2でのコンフィギュレーションが行われたかは、判定回路DET22−21によって判定される。
配線スイッチSW2n−21で、条件1でのコンフィギュレーションが行われたか、条件2でのコンフィギュレーションが行われたかは、判定回路DET2n−21によって判定される。
このようにPLD200では、1つの配線スイッチSWに対して一つの判定回路が必要である。よって配線スイッチSWがn×n個であれば、判定回路202はn×n個必要である。
論理積回路303の回路図の一例を図21に示す。
論理積回路303は、トランジスタM31m、トランジスタM32m乃至トランジスタM3nm、トランジスタMSTART3、インバータINV3を有する。論理積回路303は入力に対する論理積を出力する機能を有する。
トランジスタM31m、トランジスタM32m乃至トランジスタM3nm、トランジスタMSTART3は、直列に接続されている。
トランジスタMSTART3のゲートは、信号線STARTBに電気的に接続される。トランジスタMSTART3のソース及びドレインの一方は、電源線に電気的に接続される。電源線には電圧VDDが印加されているが、電源線には一定の電圧が印加されていればよく、電圧はVDDでなくてもよい。トランジスタMSTART3のソース及びドレインの他方は、インバータINV3に電気的に接続される。
トランジスタM3nmのゲートは、信号線ND3nmに電気的に接続される。トランジスタM3nmのソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位(GND)が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はGNDでなくてもよい。トランジスタM3nmのソース及びドレインの他方は、トランジスタM3(n−1)mのソース及びドレインの一方に電気的に接続される(図示しない)。
トランジスタM32mのゲートは、信号線ND32mに電気的に接続される。トランジスタM32mのソース及びドレインの一方は、トランジスタM33mのソース及びドレインの一方に電気的に接続される(図示しない)。トランジスタM32mのソース及びドレインの他方は、トランジスタM31mのソース及びドレインの一方に電気的に接続される。
トランジスタM31mのゲートは、信号線ND31mに電気的に接続される。トランジスタM31mのソース及びドレインの一方は、トランジスタM32mのソース及びドレインの他方に電気的に接続される。トランジスタM31mのソース及びドレインの他方は、トランジスタMSTART3のソース及びドレインの他方、インバータINV3に電気的に接続される。
トランジスタMSTART3は、コンフィギュレーション開始時に、信号線FINISHをリセットする機能を有する。
信号線STARTBには、信号線STARTの反転信号が印加される。したがって信号線STARTに高レベルの電圧が印加されて、信号線ND31mがリセットされるときには、信号線STARTBには低レベルの電圧が印加される。
信号線STARTBの電圧を低レベルにすることで、トランジスタMSTART3はオン状態となる。トランジスタMSTART3のソース及びドレインの一方には高レベルの電圧(ここではVDD)が印加されているから、インバータINV3には高レベルの電圧が印加される。インバータINV3は低レベルを出力し、信号線FINISHには低レベルの電圧が印加される。その後、信号線STARTBには高レベルの電圧が印加され、トランジスタMSTART3はオフ状態となる。
すべての配線スイッチSWにて、条件1でのコンフィギュレーションが行なわれると、信号線ND31m、信号線ND32m乃至信号線ND3nmには高レベルの電圧が保持される。そうすると、トランジスタM31m、トランジスタM32m乃至トランジスタM3nmがオン状態となり、インバータINV3には低レベル(GND)の電圧が印加される。インバータINV3は高レベルの電圧を出力する。信号線FINISHには高レベルの電圧が印加される。
信号線FINISHは、ワードドライバWD3及びビットドライバBD3に電気的に接続され、コンフィギュレーションが終了したこと(高レベルの電圧)をワードドライバWD3及びビットドライバBD3に伝達する。
いずれかの配線スイッチSWにて、条件2でのコンフィギュレーションが行なわれると、信号線ND31m、信号線ND32m乃至信号線ND3nmのいずれかに低レベルの電圧が保持される。そうするとインバータINV3には高レベル(VDD)の電圧が印加されるので、インバータINV3は低レベルの電圧を出力する。信号線FINISHには低レベルの電圧が印加される。
信号線FINISHは、コンフィギュレーションの終了していないこと(低レベルの電圧)をワードドライバWD3及びビットドライバBD3に伝達する。
判定装置301は、本実施の形態の構成に限られず、配線スイッチSWのコンフィギュレーションが条件1又は条件2で行なわれたことを判定できる構成であればよい。
(実施の形態5)
本実施の形態では、トランジスタ14やトランジスタ15について説明する。
<半導体装置の断面構造の例>
図12に、図1に示した配線スイッチ1を有する半導体装置の断面構造を、一例として示す。なお、破線A1−A2で示す領域では、トランジスタ14及びトランジスタ15のチャネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ14及びトランジスタ15のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ14のチャネル長方向とトランジスタ15のチャネル長方向とが、必ずしも一致していなくともよい。
なお、トランジスタのチャネル長方向とは、ソース(ソース領域またはソース電極)及びドレイン(ドレイン領域またはドレイン電極)間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
また、図12では、酸化物半導体膜にチャネル形成領域を有するトランジスタ14が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ15上に形成されている場合を例示している。
トランジスタ15は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ15は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ14はトランジスタ15上に積層されていなくとも良く、トランジスタ14とトランジスタ15とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ15を形成する場合、当該薄膜には、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ15が形成される基板400は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図12では、単結晶シリコン基板を基板400として用いる場合を例示している。
また、トランジスタ15は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法(STI法:Shallow Trench Isolation)等を用いることができる。図12では、トレンチ分離法を用いてトランジスタ15を電気的に分離する場合を例示している。具体的に、図12では、エッチング等により基板400に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域401により、トランジスタ15を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板400の凸部には、トランジスタ15の不純物領域402及び不純物領域403と、不純物領域402及び不純物領域403に挟まれたチャネル形成領域404とが設けられている。さらに、トランジスタ15は、チャネル形成領域404を覆う絶縁膜405と、絶縁膜405を間に挟んでチャネル形成領域404と重なるゲート電極406とを有する。
トランジスタ15では、チャネル形成領域404における凸部の側部及び上部と、ゲート電極406とが絶縁膜405を間に挟んで重なることで、チャネル形成領域404の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ15の基板上における占有面積を小さく抑えつつ、トランジスタ15におけるキャリアの移動量を増加させることができる。その結果、トランジスタ15は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域404における凸部のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域404における凸部の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ15のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ15の場合、アスペクト比は0.5以上であることが望ましく、1以上であることがより望ましい。
トランジスタ15上には、絶縁膜411が設けられている。絶縁膜411には開口部が形成されている。そして、上記開口部には、不純物領域402、不純物領域403にそれぞれ電気的に接続されている導電膜412、導電膜413と、ゲート電極406に電気的に接続されている導電膜414とが、形成されている。
そして、導電膜412は、絶縁膜411上に形成された導電膜416に電気的に接続されており、導電膜413は、絶縁膜411上に形成された導電膜417に電気的に接続されており、導電膜414は、絶縁膜411上に形成された導電膜418に電気的に接続されている。
導電膜416乃至導電膜418上には、絶縁膜420が設けられている。そして、絶縁膜420上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜421が設けられている。絶縁膜421は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜421として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜421として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜421上には絶縁膜422が設けられており、絶縁膜422上には、トランジスタ14が設けられている。
トランジスタ14は、絶縁膜422上に、酸化物半導体を含む半導体膜430と、半導体膜430に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜432及び導電膜433と、半導体膜430を覆っているゲート絶縁膜431と、ゲート絶縁膜431を間に挟んで半導体膜430と重なるゲート電極434と、を有する。なお、絶縁膜420乃至絶縁膜422には開口部が設けられており、導電膜433は、上記開口部において導電膜418に接続されている。
なお、図12において、トランジスタ14は、ゲート電極434を半導体膜430の片側において少なくとも有していれば良いが、絶縁膜422を間に挟んで半導体膜430と重なるゲート電極を、さらに有していても良い。
トランジスタ14が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図12では、トランジスタ14が、一のゲート電極434に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ14は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図12に示すように、トランジスタ14は、半導体膜430が、絶縁膜422上において順に積層された酸化物半導体膜430a乃至酸化物半導体膜430cを有する場合を例示している。ただし、本発明の一態様では、トランジスタ14が有する半導体膜430が、単膜の金属酸化物膜で構成されていても良い。
<トランジスタについて>
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ90の構成例について説明する。
図13に、酸化物半導体膜にチャネル形成領域を有するトランジスタ90の構成を、一例として示す。図13(A)には、トランジスタ90の上面図を示す。なお、図13(A)では、トランジスタ90のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図13(A)に示した上面図の、破線A1−A2における断面図を図13(B)に示し、破線A3−A4における断面図を図13(C)に示す。
図13に示すように、トランジスタ90は、基板97に形成された絶縁膜91上において順に積層された酸化物半導体膜92a及び酸化物半導体膜92bと、酸化物半導体膜92bに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜93及び導電膜94と、酸化物半導体膜92b、導電膜93及び導電膜94上の酸化物半導体膜92cと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c上に位置する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上において酸化物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する。なお、基板97は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
また、トランジスタ90の、具体的な構成の別の一例を、図14に示す。図14(A)には、トランジスタ90の上面図を示す。なお、図14(A)では、トランジスタ90のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図14(A)に示した上面図の、破線A1−A2における断面図を図14(B)に示し、破線A3−A4における断面図を図14(C)に示す。
図14に示すように、トランジスタ90は、絶縁膜91上において順に積層された酸化物半導体膜92a乃至酸化物半導体膜92cと、酸化物半導体膜92cに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜93及び導電膜94と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c、導電膜93及び導電膜94上に位置する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上において酸化物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する。
なお、図13及び図14では、積層された酸化物半導体膜92a乃至酸化物半導体膜92cを用いるトランジスタ90の構成を例示している。トランジスタ90が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
酸化物半導体膜92a乃至酸化物半導体膜92cが順に積層されている半導体膜をトランジスタ90が有する場合、酸化物半導体膜92a及び酸化物半導体膜92cは、酸化物半導体膜92bを構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜92bよりも0.05eV以上、0.07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下または0.4eV以下、真空準位に近い酸化物半導体膜である。さらに、酸化物半導体膜92bは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ90が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜92bにチャネル領域が形成される。即ち、酸化物半導体膜92bと絶縁膜95との間に酸化物半導体膜92cが設けられていることによって、絶縁膜95と離隔している酸化物半導体膜92bに、チャネル領域を形成することができる。
また、酸化物半導体膜92cは、酸化物半導体膜92bを構成する金属元素の少なくとも1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体膜92cの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ90の電界効果移動度が高くなる。
また、酸化物半導体膜92bと酸化物半導体膜92aの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ90の閾値電圧が変動してしまう。しかし、酸化物半導体膜92aは、酸化物半導体膜92bを構成する金属元素の少なくとも1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体膜92aの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ90の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するU字型の井戸構造を有している状態)が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気(5×10−7Pa乃至1×10−4Pa程度まで)することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−40℃以下、好ましくは−80℃以下、より好ましくは−100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜92bがIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜92bを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x1:y1:z1とすると、x1/y1は、1/3以上6以下、さらには1以上6以下であって、z1/y1は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z1/y1を1以上6以下とすることで、酸化物半導体膜92bとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:1:1、In:M:Zn=3:1:2等がある。
具体的に、酸化物半導体膜92a、酸化物半導体膜92cがIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜92a、酸化物半導体膜92cを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x2:y2:z2とすると、x2/y2<x1/y1であって、z2/y2は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z2/y2を1以上6以下とすることで、酸化物半導体膜92a、酸化物半導体膜92cとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M:Zn=1:3:8等がある。
なお、酸化物半導体膜92a及び酸化物半導体膜92cの厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以下とする。また、酸化物半導体膜92bの厚さは、3nm以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ましくは3nm以上50nm以下である。
3層構造の半導体膜において、酸化物半導体膜92a乃至酸化物半導体膜92cは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜92bが結晶質であることにより、トランジスタ90に安定した電気的特性を付与することができるため、酸化物半導体膜92bは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ90の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜92a及び酸化物半導体膜92cとして、スパッタリング法により形成したIn−Ga−Zn酸化物膜を用いる場合、酸化物半導体膜92a及び酸化物半導体膜92cの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基板温度を200℃とし、DC電力0.5kWとすればよい。
また、酸化物半導体膜92bをCAAC−OS膜とする場合、酸化物半導体膜92bの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:1:1[原子数比])を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度300℃とし、DC電力0.5kWとすることができる。
なお、酸化物半導体膜92a乃至92cは、スパッタリング法により形成することができるが、他の方法、例えば、熱CVD法により形成してもよい。熱CVD法の例としてMOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法を使っても良い。
なお、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体(purified Oxide Semiconductor)は、キャリア発生源が少ないため、i型(真性半導体)又はi型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性(ノーマリーオフ特性ともいう。)になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
酸化物半導体の中でもIn−Ga−Zn酸化物、In−Sn−Zn酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記In−Ga−Zn酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、In−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物(IGZOとも表記する)、In−Al−Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Ce−Zn酸化物、In−Sm−Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、In−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn酸化物を用いることができる。
なお、例えば、In−Ga−Zn酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでいてもよい。In−Ga−Zn酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、In−Sn−Zn酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
また、トランジスタ90において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりn型化される。n型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、n型化された領域が形成されることで、トランジスタ90の移動度及びオン電流を高めることができ、それにより、トランジスタ90を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、n型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ90に用いる場合、n型化される領域は、チャネル領域となる酸化物半導体膜92bにまで達していることが、トランジスタ90の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
絶縁膜91は、加熱により上記酸素の一部を酸化物半導体膜92a乃至酸化物半導体膜92cに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜91は、欠陥が少ないことが好ましく、代表的には、ESR測定により得られる、シリコンのダングリングボンドに由来するg=2.001を持つスピンの密度が1×1018spins/cm3以下であることが好ましい。
絶縁膜91は、加熱により上記酸素の一部を酸化物半導体膜92a乃至酸化物半導体膜92cに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜91は、プラズマCVD(Chemical Vapor Deposition)法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図13及び図14に示すトランジスタ90は、チャネル領域が形成される酸化物半導体膜92bの端部のうち、導電膜93及び導電膜94とは重ならない端部、言い換えると、導電膜93及び導電膜94が位置する領域とは異なる領域に位置する端部と、導電膜96とが、重なる構成を有する。酸化物半導体膜92bの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、n型化しやすいやすいと考えられる。しかし、図13及び図14に示すトランジスタ90では、導電膜93及び導電膜94とは重ならない酸化物半導体膜92bの端部と、導電膜96とが重なるため、導電膜96の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜92bの端部を介して導電膜93と導電膜94の間に流れる電流を、導電膜96に与える電位によって制御することができる。このようなトランジスタ90の構造を、Surrounded Channel(S−Channel)構造とよぶ。
具体的に、S−Channel構造の場合、トランジスタ90がオフとなるような電位を導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ90では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜92bの端部における導電膜93と導電膜94の間の長さが短くなっても、トランジスタ90のオフ電流を小さく抑えることができる。よって、トランジスタ90は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、S−Channel構造の場合、トランジスタ90がオンとなるような電位を導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れる電流を大きくすることができる。当該電流は、トランジスタ90の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜92bの端部と、導電膜96とが重なることで、酸化物半導体膜92bにおいてキャリアの流れる領域が、絶縁膜95に近い酸化物半導体膜92bの界面近傍のみでなく、酸化物半導体膜92bの広い範囲においてキャリアが流れるため、トランジスタ90におけるキャリアの移動量が増加する。この結果、トランジスタ90のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が10cm2/V・s以上、さらには20cm2/V・s以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、1nm以上10nm未満の大きさの微結晶(ナノ結晶ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
CAAC−OS膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
CAAC−OS膜を、試料面と略平行な方向からTEMによって観察(断面TEM観察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
一方、CAAC−OS膜を、試料面と略垂直な方向からTEMによって観察(平面TEM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有していることがわかる。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
一方、CAAC−OS膜に対し、c軸に略垂直な方向からX線を入射させるin−plane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配列した金属原子の各層は、結晶のab面に平行な面である。
なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、CAAC−OS膜中の結晶化度が均一でなくてもよい。例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAAC−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素、及び窒素など)を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状またはペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。
ターゲットの一例として、In−Ga−Zn酸化物ターゲットについて以下に示す。
InOX粉末、GaOY粉末及びZnOZ粉末を所定のmol数比で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3、2:1:3または3:1:2である。なお、粉末の種類、及びその混合するmol数比は、作製するターゲットによって適宜変更すればよい。特に、In、Ga、Znのmol数比が2:1:3のターゲットを用いて作製されたCAAC−OS膜は、一定の範囲におけるCAAC−OSの回折パターンが観測される領域の割合(CAAC化率ともいう)を高くすることができるので、当該CAAC−OS膜にチャネル形成領域を有するトランジスタの周波数特性(f特)を高めることができる。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるC濃度の測定値、またはSi濃度の測定値は、1×1018/cm3以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
<半導体装置の断面構造の例>
図15に、図1に示した配線スイッチ1を有する半導体装置10の断面構造を、一例として示す。
なお、図15では、酸化物半導体膜にチャネル形成領域を有するトランジスタ14が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ15上に形成されている場合を例示している。
トランジスタ15は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ15は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ14はトランジスタ15上に積層されていなくとも良く、トランジスタ14とトランジスタ15とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ15を形成する場合、当該薄膜には、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ15が形成される半導体基板601は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図15では、単結晶シリコン基板を半導体基板601として用いる場合を例示している。
また、トランジスタ15は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法(LOCOS法:Local Oxidation of Silicon法)、トレンチ分離法(STI法:Shallow Trench Isolation)等を用いることができる。図15では、トレンチ分離法を用いてトランジスタ15を電気的に分離する場合を例示している。具体的に、図15では、半導体基板601にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域610により、トランジスタ15を素子分離させる場合を例示している。
トランジスタ15上には、絶縁膜611が設けられている。絶縁膜611には開口部が形成されている。そして、上記開口部には、トランジスタ15のソース及びドレインにそれぞれ電気的に接続されている導電膜625及び導電膜626と、トランジスタ15のゲートに電気的に接続されている導電膜627とが、形成されている。
そして、導電膜625は、絶縁膜611上に形成された導電膜634に電気的に接続されており、導電膜626は、絶縁膜611上に形成された導電膜635に電気的に接続されており、導電膜627は、絶縁膜611上に形成された導電膜636に電気的に接続されている。
導電膜634乃至導電膜635上には、絶縁膜612が形成されている。絶縁膜612には開口部が形成されており、上記開口部に、導電膜636に電気的に接続された導電膜637が形成されている。そして、導電膜637は、絶縁膜612上に形成された導電膜651に、電気的に接続されている。
また、導電膜651上には、絶縁膜613が形成されている。絶縁膜613には開口部が形成されており、上記開口部に、導電膜651に電気的に接続された導電膜652が形成されている。そして、導電膜652は、絶縁膜613上に形成された導電膜653に、電気的に接続されている。また、絶縁膜613上には、導電膜644が形成されている。
導電膜653及び導電膜644上には絶縁膜661が形成されている。そして、図15では、絶縁膜661上にトランジスタ14が形成されている。
トランジスタ14は、絶縁膜661上に、酸化物半導体を含む半導体膜701と、半導体膜701上の、ソースまたはドレインとして機能する導電膜721及び導電膜722と、半導体膜701、導電膜721及び導電膜722上のゲート絶縁膜662と、ゲート絶縁膜662上に位置し、導電膜721と導電膜722の間において半導体膜701と重なっているゲート電極731と、を有する。なお、導電膜722は、絶縁膜661に設けられた開口部において、導電膜653に電気的に接続されている。
そして、トランジスタ14では、半導体膜701において、導電膜721に重なる領域と、ゲート電極731に重なる領域との間に、領域710が存在する。また、トランジスタ14では、半導体膜701において、導電膜722に重なる領域と、ゲート電極731に重なる領域との間に、領域711が存在する。領域710及び領域711に、導電膜721、導電膜722、及びゲート電極731をマスクとしてアルゴン等の希ガス、p型の導電型を半導体膜701に付与する不純物、或いは、n型の導電型を半導体膜701に付与する不純物を添加することで、半導体膜701のうちゲート電極731に重なる領域よりも、領域710及び領域711の抵抗率を下げることができる。
そして、トランジスタ14上に、絶縁膜663が設けられている。
なお、図15において、トランジスタ14は、ゲート電極731を半導体膜701の片側において少なくとも有していれば良いが、半導体膜701を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ14が、半導体膜701を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図15では、トランジスタ14が、一のゲート電極731に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ14は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
(実施の形態6)
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図16に示す。
図16(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタイラス5008等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図16(A)に示した携帯型ゲーム機は、2つの表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図16(B)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部5603、第2表示部5604、接続部5605、操作キー5606等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第1表示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体5602に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部5605により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部5605により変更が可能である。第1表示部5603における映像を、接続部5605における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構成としても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図16(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402、キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図16(D)は電気冷凍冷蔵庫であり、筐体5301、冷蔵室用扉5302、冷凍室用扉5303等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図16(E)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部5803、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー5804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接続部5806により変更が可能である。表示部5803における映像を、接続部5806における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成としても良い。
図16(F)は普通自動車であり、車体5101、車輪5102、ダッシュボード5103、ライト5104等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。
<その他>
なお、本明細書等において、XとYとが接続されている、と記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで使用するX、Yなどは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
なお、XとYとが電気的に接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)、及び/又は、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)、及び/又は、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第1乃至第5のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第6のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第6のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第3のトランジスタのゲートと接続されている第6のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第1の電極が第3のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、3V以上10V以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−2V以上1V以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、13V以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、5V以上8V以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略9Vであると発明を規定することも可能である。なお、例えば、その電圧が、3V以上10V以下であるが、9Vである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、10Vであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−2V以上1V以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、13V以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「A膜とB膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、4層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、A膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、A社が送信機を製造および販売し、B社が受信機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置は、A社が製造および販売する。そして、B社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、A社またはB社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。つまり、A社のみが実施するような発明の一態様を構成することが可能であり、別の発明の一態様として、B社のみが実施するような発明の一態様を構成することが可能である。また、A社またはB社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成することができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
なお、本明細書等においては、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子(トランジスタ、ダイオードなど)、配線、受動素子(容量素子、抵抗素子など)、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、N個(Nは整数)の回路素子(トランジスタ、容量素子等)を有して構成される回路図から、M個(Mは整数で、M<N)の回路素子(トランジスタ、容量素子等)を抜き出して、発明の一態様を構成することは可能である。別の例としては、N個(Nは整数)の層を有して構成される断面図から、M個(Mは整数で、M<N)の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、N個(Nは整数)の要素を有して構成されるフローチャートから、M個(Mは整数で、M<N)の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Aは、B、C、D、E、または、Fを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Aは、BとEとを有する」、「Aは、EとFとを有する」、「Aは、CとEとFとを有する」、または、「Aは、BとCとDとEとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容(図の中の一部でもよい)は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。