JP2015188210A - 半導体装置 - Google Patents

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Abstract

【課題】第１のロジックエレメントと第２のロジックエレメントの間の信号伝達速度が低下しない半導体装置を提供する。
【解決手段】第１のロジックエレメントと第２のロジックエレメントの間に第１のスイッチを有し、第１のロジックエレメントから第１のスイッチへ低レベルの電圧が入力されるときに、第１のスイッチへコンフィギュレーションを行われるまで第１のスイッチへコンフィギュレーションを繰り返し行う半導体装置である。
【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。
または、本発明の一態様は、ハードウェアの構成を変更することができるプログラマブルロジックデバイス（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ（ＰＬＤ））と、上記プログラマブルロジックデバイスを用いた半導体装置、およびそれらの駆動方法に関する。
プログラマブルロジックデバイスは、製造後にユーザーが内部回路構成を変更可能なデバイスである。
ユーザーがプログラム可能なデバイスとして、小規模なＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ）やＧＡＬ（Ｇｅｎｅｒｉｃ Ａｒｒａｙ Ｌｏｇｉｃ）、大規模なＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）が挙げられる。本明細書では、ＰＡＬ、ＧＡＬ、ＣＰＬＤ及びＦＰＧＡを含めてＰＬＤと呼ぶ。
ＰＬＤはロジックエレメント（Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ（ＬＥ））を有する。ＬＥは組み合わせ回路や順序回路などを構成する論理リソースの最小単位である。
ＬＥの機能を変更することによって、ＰＬＤの機能を変更することができる。またＬＥ間の配線の導通状態（導通または非導通）を変更することで、ＰＬＤの機能を変更することができる。
非特許文献１には、マルチコンテキスト方式のＰＬＤについて記載されている。ＬＥ間には配線の導通状態を変更するスイッチ（非特許文献１ではＭＣ−ＲＳ）が設けられている。
マルチコンテキストＰＬＤは、選択されたコンフィギュレーションデータセットに応じた動作を行なう。そしてマルチコンテキストＰＬＤでは、この動作中に、非選択のコンフィギュレーションデータセットを書き換えることが可能である。動作中に書き換えが可能であることを動的再構成可能（動的リコンフィギュアラブル）ともいう。
非特許文献１には、ＰＬＤが有するパストランジスタのブースティング機能を利用して、ノードＳＮの電圧を昇圧させることができ、従来のＳＲＡＭを用いた場合より、スイッチング速度が改善することが記載されている。
非特許文献１のパストランジスタのブースティング機能を利用した場合であっても、信号伝達速度が向上しない場合がある。
図１はＬＥ１１とＬＥ１２の間に設けられた配線スイッチ１の回路図を示す。配線スイッチ１は、マルチコンテキストの機能を有する。配線スイッチ１は、コンフィギュレーションデータを保持するメモリ（以下、コンフィギュレーションデータを保持するメモリをコンフィギュレーションメモリともいう）の機能を有する。
配線スイッチ１は、スイッチ１０１及びスイッチ１０２を有する。
スイッチ１０１は、トランジスタ１４、トランジスタ１５、トランジスタ１８、容量素子１６を有する。スイッチ１０２は、トランジスタ２４、トランジスタ２５、トランジスタ２８、容量素子２６を有する。
トランジスタ１４のゲートは、配線４［０］（以下、配線４を選択信号線又はワード線ともいう）に電気的に接続されている。トランジスタ１４のソース及びドレインの一方は、配線２（以下、配線２をデータ線又はビット線ともいう）に電気的に接続されている。トランジスタ１４のソース及びドレインの他方は、トランジスタ１５のゲート及び容量素子１６の一方の電極に電気的に接続されている。
トランジスタ１５のソース及びドレインの一方は、配線１００１（以下、配線１００１を信号線ともいう）に電気的に接続され、ＬＥ１１の出力端子に電気的に接続されている。トランジスタ１５のソース及びドレインの他方は、トランジスタ１８のソース及びドレインの一方に電気的に接続されている。
トランジスタ１８のゲートは配線３［０］（以下、配線３を選択信号線ともいう）に電気的に接続されている。トランジスタ１８のソース及びドレインの他方は、配線１００２（以下、配線１００２を信号線ともいう）に電気的に接続され、ＬＥ１２の入力端子に電気的に接続されている。
容量素子１６の他方の電極は、電源線などに電気的に接続される。図１では電極は、基準電位（ＧＮＤ）が印加されている配線（例えば電源線）に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはＧＮＤと異なる電圧が印加されてもよい。
容量素子１６は必要に応じて設ければよい。
トランジスタ２４のゲートは、配線４［１］に電気的に接続されている。トランジスタ２４のソース及びドレインの一方は、配線２に電気的に接続されている。トランジスタ２４のソース及びドレインの他方は、トランジスタ２５のゲート及び容量素子２６の一方の電極に電気的に接続されている。
トランジスタ２５のソース及びドレインの一方は、配線１００１に電気的に接続され、ＬＥ１１の出力端子に電気的に接続されている。トランジスタ２５のソース及びドレインの他方は、トランジスタ２８のソース及びドレインの一方に電気的に接続されている。
トランジスタ２８のゲートは配線３［１］に電気的に接続されている。トランジスタ２８のソース及びドレインの他方は、配線１００２に電気的に接続され、ＬＥ１２の入力端子に電気的に接続されている。
容量素子２６の他方の電極は、電源線などに電気的に接続される。図１では電極は、基準電位（ＧＮＤ）が印加されている配線（例えば電源線）に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはＧＮＤと異なる電圧が印加されてもよい。
容量素子２６は必要に応じて設ければよい。
配線４［０］の信号によりトランジスタ１４のオン状態（以下、導通状態ともいう）、オフ状態（以下、非導通状態ともいう）を制御する。スイッチ１０１にコンフィギュレーションデータを書き込む場合、配線４［０］からスイッチ１０１に選択信号が入力される。
配線２は、コンフィギュレーションデータに対応する信号（データ信号）が入力されるデータ線（ビット線）である。
トランジスタ１４がオン状態のときに配線２の信号よりコンフィギュレーションデータを容量素子１６に書き込む。
トランジスタ１４のチャネル形成領域に酸化物半導体層を用いると、トランジスタ１４のオフ時、ソース−ドレイン間のリーク電流は極めて小さくなる特性を有する。したがってノード１７にコンフィギュレーションデータを長い時間保持することができる。
ノード１７に保持されたコンフィギュレーションデータによってトランジスタ１５のオン状態、オフ状態が制御される。
配線３［０］の信号により、トランジスタ１８のオン状態、オフ状態を制御する。スイッチ１０１からコンフィギュレーションデータを読み出す場合、配線３［０］からスイッチ１０１に選択信号が入力される。
配線４［１］の信号によりトランジスタ２４のオン状態、オフ状態を制御する。スイッチ１０２にコンフィギュレーションデータを書き込む場合、配線４［１］からスイッチ１０２に選択信号が入力される。
トランジスタ２４がオン状態のときに配線２の信号によりコンフィギュレーションデータを容量素子２６に書き込む。
トランジスタ２４のチャネル形成領域に酸化物半導体層を用いると、トランジスタ２４のオフ時、ソース−ドレイン間のリーク電流は極めて小さくなる特性を有する。したがってノード２７にコンフィギュレーションデータを長い時間保持することができる。
ノード２７に保持されたコンフィギュレーションデータによってトランジスタ２５のオン状態、オフ状態が制御される。
配線３［１］の信号により、トランジスタ２８のオン状態、オフ状態を制御する。スイッチ１０２からコンフィギュレーションデータを読み出す場合、配線３［１］からスイッチ１０２に選択信号が入力される。
図２は、図１の回路において、第１のコンフィギュレーションデータを選択した後に、第２のコンフィギュレーションデータを選択するときのタイミングチャートを示す。
第１のコンフィギュレーションデータを選択するときは、配線３［０］の電圧を高レベルにし、配線３［１］の電圧を低レベルにする。第２のコンフィギュレーションデータを選択するときは、配線３［０］の電圧を低レベルにし、配線３［１］の電圧を高レベルにする。
ここでは高レベルに相当する電圧をＶＤＤとする。高レベルに相当する電圧は低レベルよりも高く、一定であればよく、他の電圧であってもよい。
ここでは低レベルに相当する電圧をＧＮＤとする。低レベルに相当する電圧は高レベルよりも低く、一定であればよく、他の電圧であってもよい。
＜時刻Ｔ０からＴ１の間＞
配線１００１には低レベルの電圧が印加される。配線２に高レベルの電圧が印加される。配線４［０］に高レベルの電圧が印加される。トランジスタ１４はオン状態になり、容量素子１６に高レベルに相当するコンフィギュレーションデータが書き込まれる。ノード１７にも高レベルに相当するコンフィギュレーションデータが書き込まれる。
配線４［０］に低レベルの電圧が印加される。配線２に低レベルの電圧が印加される。トランジスタ１４はオフ状態になる。トランジスタ１４のオフ状態のリーク電流は極めて小さいから、ノード１７にはコンフィギュレーションデータが保持される。
配線３［０］に低レベルの電圧が印加される。トランジスタ１８はオフ状態である。つまり、スイッチ１０１は選択されていない。このようにスイッチ１０１が非選択のときに、ノード１７へのコンフィギュレーションデータの書き込み、保持が行われる。
なお配線３［１］に低レベルの電圧が印加される。トランジスタ２８はオフ状態である。つまり、スイッチ１０２は選択されていない。
＜時刻Ｔ１＞
配線３［０］に高レベルの電圧が印加される。トランジスタ１８はオン状態になる。スイッチ１０１が選択される。
配線３［１］に低レベルの電圧が印加される。トランジスタ２８はオフ状態である。つまり、スイッチ１０２は選択されていない。
配線１００１の電圧を低レベルから高レベルへと変化させることで、トランジスタ１５のゲート容量を介した容量結合により、ノード１７の電圧はＶＤＤよりも、例えば２ＶＤＤ近くまで、昇圧される。これにより配線１００２の電圧は速やかに高レベルとなる。配線スイッチ１を介した、配線１００１と配線１００２間の信号伝達速度は向上する。
＜時刻Ｔ２＞
配線１００１の電圧を高レベルから低レベルへ変化させることで、トランジスタ１５のゲート容量を介した容量結合により、ノード１７の電圧はＶＤＤまで降圧される。しかしトランジスタ１５ではソースとゲートの間の電圧はＶＤＤであり、トランジスタ１５はオン状態のままであるから、配線１００２の電圧は速やかに低レベルとなる。
＜時刻Ｔ３からＴ４の間＞
配線１００１に低レベルの電圧が印加される。配線２に高レベルの電圧が印加される。配線４［１］に高レベルの電圧が印加される。トランジスタ２４はオン状態になり、容量素子２６に高レベルに相当するコンフィギュレーションデータが書き込まれる。ノード２７にも高レベルに相当するコンフィギュレーションデータが書き込まれる。
配線４［１］に低レベルの電圧が印加される。配線２に低レベルの電圧が印加される。トランジスタ２４はオフ状態になる。トランジスタ２４のオフ状態のリーク電流は極めて小さいから、ノード２７にはコンフィギュレーションデータが保持される。
配線３［１］に低レベルの電圧が印加される。トランジスタ２８はオフ状態である。つまり、スイッチ１０２は選択されていない。このようにスイッチ１０２が選択されていないときに、ノード２７へのコンフィギュレーションデータの書き込み、保持が行われる。
なお配線３［０］には高レベルの電圧が印加されており、トランジスタ１８はオン状態である。スイッチ１０１は選択されている。
＜時刻Ｔ４からＴ５までの間＞
配線３［０］に低レベルの電圧が印加される。トランジスタ１８はオフ状態になる。つまり、スイッチ１０１が選択されていない。
配線３［１］に高レベルの電圧が印加される。トランジスタ２８はオン状態になる。スイッチ１０２が選択される。
配線１００１の電圧を低レベルから高レベルへと変化させることで、トランジスタ２５のゲート容量を介した容量結合により、ノード２７の電圧はＶＤＤよりも、例えば２ＶＤＤ近くまで、昇圧される。これにより配線１００２の電圧は速やかに高レベルとなる。配線スイッチ１を介した、配線１００１と配線１００２間の信号伝達速度は向上する。
＜時刻Ｔ５＞
配線１００１の電圧を高レベルから低レベルへ変化させることで、トランジスタ２５のゲート容量を介した容量結合により、ノード２７の電圧はＶＤＤまで降圧される。しかしトランジスタ２５ではソースとゲートの間の電圧はＶＤＤであり、トランジスタ２５はオン状態のままであるから、配線１００２の電圧は速やかに低レベルとなる。
配線１００１の電圧が低レベルのときに、ノード１７やノード２７にコンフィギュレーションデータを書き込む、換言すると、配線スイッチ１への入力信号が低レベルのときに行うコンフィギュレーションでは、配線スイッチ１を介した信号伝達速度が向上する。ここでは、配線スイッチ１への入力信号が低レベルのときに行なうコンフィギュレーションを好条件でのコンフィギュレーションまたは条件１でのコンフィギュレーションと呼ぶ。なお実施の形態１乃至実施の形態４においても、条件１でのコンフィギュレーションとは、ロジックエレメントから配線スイッチへの入力信号が低レベルのときに行なうコンフィギュレーションのことをいう。
しかし、別条件でのコンフィギュレーションでは、配線スイッチ１を介した信号伝達速度が低下してしまうという問題がある。図３を用いて、別条件でのコンフィギュレーションを説明する。
＜時刻Ｔ０’からＴ１’の間＞
配線１００１に低レベルの電圧が印加される。配線２に高レベルの電圧が印加される。配線４［０］に高レベルの電圧が印加される。トランジスタ１４はオン状態になり、容量素子１６に高レベルに相当するコンフィギュレーションデータが書き込まれる。ノード１７にも高レベルに相当するコンフィギュレーションデータが書き込まれる。
配線４［０］に低レベルの電圧が印加される。配線２に低レベルの電圧が印加される。トランジスタ１４はオフ状態になる。トランジスタ１４のオフ状態のリーク電流は極めて小さいから、ノード１７にはコンフィギュレーションデータが保持される。
配線３［０］に低レベルの電圧が印加される。トランジスタ１８はオフ状態である。つまり、スイッチ１０１は選択されていない。このようにスイッチ１０１が非選択のときに、ノード１７へのコンフィギュレーションデータの書き込み、保持が行われる。
なお配線３［１］に低レベルの電圧が印加される。トランジスタ２８はオフ状態である。つまり、スイッチ１０２は選択されていない。
＜時刻Ｔ１’＞
配線３［０］に高レベルの電圧が印加される。トランジスタ１８はオン状態になる。スイッチ１０１が選択される。
配線１００１の電圧を低レベルから高レベルへと変化させることで、トランジスタ１５のゲート容量を介した容量結合により、ノード１７の電圧はＶＤＤよりも昇圧される。これにより配線１００２の電圧は速やかに高レベルとなる。配線スイッチ１を介した、配線１００１と配線１００２間の信号伝達速度は向上する。
＜時刻Ｔ２’＞
配線１００１の電圧を高レベルから低レベルへ変化させることで、トランジスタ１５のゲート容量を介した容量結合により、ノード１７の電圧はＶＤＤまで降圧される。しかしトランジスタ１５ではソースとゲートの間の電圧はＶＤＤであり、トランジスタ１５はオン状態のままであるから、配線１００２の電圧は速やかに低レベルとなる。
＜時刻Ｔ３’からＴ４’の間＞
配線１００１に高レベルの電圧が印加される。この点が条件１でのコンフィギュレーションと異なる。配線２に高レベルの電圧が印加される。配線４［１］に高レベルの電圧が印加される。トランジスタ２４はオン状態になり、容量素子２６に高レベルに相当するコンフィギュレーションデータが書き込まれる。ノード２７にも高レベルに相当するコンフィギュレーションデータが書き込まれる。
配線４［１］に低レベルの電圧が印加される。配線２に低レベルの電圧が印加される。トランジスタ２４はオフ状態になる。トランジスタ２４のオフ状態のリーク電流は極めて小さいから、ノード２７にはコンフィギュレーションデータが保持される。
配線３［１］に低レベルの電圧が印加される。トランジスタ２８はオフ状態である。つまり、スイッチ１０２は選択されていない。このようにスイッチ１０２が選択されていないときに、ノード２７へのコンフィギュレーションデータの書き込み、保持が行われる。
なお配線３［０］には高レベルの電圧が印加されており、トランジスタ１８はオン状態である。つまり、スイッチ１０１は選択される。
＜時刻Ｔ４’とＴ５’の間＞
配線３［０］に低レベルの電圧が印加される。トランジスタ１８はオフ状態になる。つまり、スイッチ１０１は選択されていない。
配線３［１］に高レベルの電圧が印加される。トランジスタ２８はオン状態になる。つまり、スイッチ１０２が選択される。
配線１００１の電圧を高レベルから低レベルへと変化させることで、トランジスタ２５のゲート容量を介した容量結合により、ノード２７の電圧は降圧され、ＶＤＤよりも小さな値となる。トランジスタ２５の駆動能力は小さくなるが、配線１００１の電圧が低レベルであるため、配線１００２にも低レベルの電圧が印加される。配線スイッチ１を介した、配線１００１と配線１００２間の信号は伝達される。
＜時刻Ｔ５’＞
配線１００１の電圧を低レベルから高レベルへ変化させる。ノード２７の電圧は、時刻Ｔ４’とＴ５’の間に降圧されてＶＤＤよりも小さな値となっている。このため、ノード２７の電圧が昇圧されるまでトランジスタ２５の駆動能力は小さい。配線スイッチ１を介した、配線１００１と配線１００２間の信号伝達速度は低下する。
ノード２７の電圧が大きく降圧した場合、ノード２７の電圧は高レベルから低レベルにまで変化する。トランジスタ２５はオフ状態になる可能性がある。そうすると、配線１００１と配線１００２間において、信号が正確に伝達されなくなる。
配線１００１の電圧が高レベルのときに、ノード１７やノード２７にコンフィギュレーションデータを書き込む、換言すると、配線スイッチ１への入力信号が高レベルのときに行なうコンフィギュレーションでは、配線スイッチ１を介した信号伝達速度が低下する。ここでは、配線スイッチ１への入力信号が高レベルのときに行なうコンフィギュレーションを悪条件でのコンフィギュレーションまたは条件２でのコンフィギュレーションと呼ぶ。なお実施の形態１乃至実施の形態４においても、条件２でのコンフィギュレーションとは、ロジックエレメントから配線スイッチへの入力信号が高レベルのときに行なうコンフィギュレーションのことをいう。
選択されていないスイッチのコンフィギュレーションデータを書き換える場合、配線１００１の電圧に依存して、配線１００１と配線１００２間の信号伝達速度が低下する場合がある。
本発明の一態様は、配線１００１と配線１００２間、すなわち第１のロジックエレメントと第２のロジックエレメントの間の信号伝達速度が低下しない半導体装置を提供することを課題とする。
本発明の一態様は、オフ電流の低い半導体装置などを提供することを課題とする。または、本発明の一態様は、消費電力の低い半導体装置などを提供することを課題とする。または、本発明の一態様は、透明な半導体層を用いた半導体装置などを提供することを課題とする。または、本発明の一態様は、信頼性の高い半導体層を用いた半導体装置などを提供することを課題とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１のロジックエレメントと第２のロジックエレメントと第１のスイッチを有し、第１のスイッチは第１のロジックエレメントと第２のロジックエレメントの間に接続され、第１のスイッチは第１のロジックエレメントと第２のロジックエレメントの導通、非導通を制御し、第１のロジックエレメントから第１のスイッチへ低レベルの電圧が入力されるときに第１のスイッチへコンフィギュレーションを行われるまで、第１のスイッチへコンフィギュレーションを繰り返し行う半導体装置である。
本発明の一態様は、第１のロジックエレメントと第２のロジックエレメントと第１のスイッチを有し、第１のスイッチは第１のロジックエレメントの出力端子に電気的に接続され、第１のスイッチは、第２のロジックエレメントの入力端子に電気的に接続され、第１のスイッチは第１のロジックエレメント及び第２のロジックエレメントの導通、非導通を制御することができる機能を有し、第１のスイッチは、コンフィギュレーションデータが書き込まれることができる機能を有し、第１のスイッチは、書き込まれたコンフィギュレーションデータを保持することができる機能を有し、第１のロジックエレメントの出力は、高レベル又は低レベルであり、第１のロジックエレメントの出力が低レベルのときに第１のスイッチへコンフィギュレーションデータが書き込まれるまで、第１のスイッチへのコンフィギュレーションデータの書き込みを繰り返し行う半導体装置である。
本発明の一態様は、第１のロジックエレメントと第２のロジックエレメントと第１のスイッチを有し、第１のスイッチは、第１のロジックエレメント及び第２のロジックエレメントの導通、非導通を制御することができる機能を有し、第１のスイッチは、第２のスイッチ及び第３のスイッチを有し、第２のスイッチは、第１のロジックエレメントの出力端子に電気的に接続され、第２のスイッチは、第２のロジックエレメントの入力端子に電気的に接続され、第３のスイッチは、第１のロジックエレメントの出力端子に電気的に接続され、第３のスイッチは、第２のロジックエレメントの入力端子に電気的に接続され、第２のスイッチは、コンフィギュレーションデータが書き込まれることができる機能を有し、第２のスイッチは、書き込まれたコンフィギュレーションデータを保持することができる機能を有し、第３のスイッチは、コンフィギュレーションデータが書き込まれることができる機能を有し、第３のスイッチは、書き込まれたコンフィギュレーションデータを保持することができる機能を有し、第１のロジックエレメントの出力は、高レベル又は低レベルであり、第２のスイッチがオン状態のときには、第１のロジックエレメントと第２のロジックエレメントとが導通し、第３のスイッチがオン状態のときには、第１のロジックエレメントと第２のロジックエレメントとが導通し、第２のスイッチがオフ状態かつ第３のスイッチがオフ状態のときには、第１のロジックエレメントと第２のロジックエレメントが非導通し、第１のロジックエレメントの出力が低レベルのときに、第２のスイッチへコンフィギュレーションデータが書き込まれ、及び、第３のスイッチへそれぞれコンフィギュレーションデータが書き込まれるまで、第２のスイッチへのコンフィギュレーションデータの書き込みを繰り返し行い、及び、第３のスイッチへのコンフィギュレーションデータの書き込みを繰り返し行う半導体装置である。
本発明の一態様は、上記の半導体装置において、第１のロジックエレメントの出力が低レベルのときにコンフィギュレーションデータの書き込みが行われたことを判定する判定装置を有する。
本発明の一態様により、第１のロジックエレメントと第２のロジックエレメントの間の信号伝達速度を低下させることがない。
または、新規な物、方法、製造方法、装置、半導体装置、表示装置、または、発光装置、などを提供することが出来る。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
スイッチの回路を示す図。 スイッチのタイミングチャートを示す図。 スイッチのタイミングチャートを示す図。 スイッチのタイミングチャートを示す図。 スイッチのタイミングチャートを示す図。 ＰＬＤの構成を示す図。 配線スイッチの構成を示す図。 判定回路の構成を示す図。 判定回路の構成を示す図。 論理積回路の構成例を示す図。 タイミングチャートを示す図。 半導体装置の断面構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 半導体装置の断面構造を示す図。 電子機器の図。 ＰＬＤの構成を示す図。 配線スイッチの構成を示す図。 判定回路の構成を示す図。 判定回路の構成を示す図。 論理積回路の構成例を示す図。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な回路構成に相当する。従って、接続している回路構成とは、直接接続している回路を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気的に接続している回路も、その範疇に含む。
本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、または／および、一つもしくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状または値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、もしくは電流のばらつき、または、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。ここで、各配線や各端子の電圧は相対的なものであり、ある基準よりも高い電圧か低い電圧かが重要となる。よって、ＧＮＤと記載されていても、０Ｖであるとは限定されない。これは、図面においても同様であり、ＧＮＤを示す部分があっても、０Ｖであるとは限定されない。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上かつ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上かつ１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
図１及び図４を用いて、発明の概念の一を説明する。
図１はＬＥ１１とＬＥ１２の間に設けられた配線スイッチ１の回路図を示す。配線スイッチ１は、マルチコンテキストの機能を有する。配線スイッチ１は、コンフィギュレーションデータを保持するメモリ（以下、コンフィギュレーションデータを保持するメモリをコンフィギュレーションメモリともいう）の機能を有する。
配線スイッチ１は、スイッチ１０１及びスイッチ１０２を有する。
スイッチ１０１は、トランジスタ１４、トランジスタ１５、トランジスタ１８、容量素子１６を有する。スイッチ１０２は、トランジスタ２４、トランジスタ２５、トランジスタ２８、容量素子２６を有する。
トランジスタ１４のゲートは、配線４［０］（以下、配線４を選択信号線又はワード線ともいう）に電気的に接続されている。トランジスタ１４のソース及びドレインの一方は、配線２（以下、配線２をデータ線又はビット線ともいう）に電気的に接続されている。トランジスタ１４のソース及びドレインの他方は、トランジスタ１５のゲート及び容量素子１６の一方の電極に電気的に接続されている。
トランジスタ１５のソース及びドレインの一方は、配線１００１（以下、配線１００１を信号線ともいう）に電気的に接続され、ＬＥ１１の出力端子に電気的に接続されている。トランジスタ１５のソース及びドレインの他方は、トランジスタ１８のソース及びドレインの一方に電気的に接続されている。
トランジスタ１８のゲートは配線３［０］（以下、配線３を選択信号線ともいう）に電気的に接続されている。トランジスタ１８のソース及びドレインの他方は、配線１００２（以下、配線１００２を信号線ともいう）に電気的に接続され、ＬＥ１２の入力端子に電気的に接続されている。
容量素子１６の他方の電極は、電源線などに電気的に接続される。図１では電極は、基準電位（ＧＮＤ）が印加されている配線（例えば電源線）に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはＧＮＤと異なる電圧が印加されてもよい。
容量素子１６は必要に応じて設ければよい。
トランジスタ２４のゲートは、配線４［１］に電気的に接続されている。トランジスタ２４のソース及びドレインの一方は、配線２に電気的に接続されている。トランジスタ２４のソース及びドレインの他方は、トランジスタ２５のゲート及び容量素子２６の一方の電極に電気的に接続されている。
トランジスタ２５のソース及びドレインの一方は、配線１００１に電気的に接続され、ＬＥ１１の出力端子に電気的に接続されている。トランジスタ２５のソース及びドレインの他方は、トランジスタ２８のソース及びドレインの一方に電気的に接続されている。
トランジスタ２８のゲートは配線３［１］に電気的に接続されている。トランジスタ２８のソース及びドレインの他方は、配線１００２に電気的に接続され、ＬＥ１２の入力端子に電気的に接続されている。
容量素子２６の他方の電極は、電源線などに電気的に接続される。図１では電極は、基準電位（ＧＮＤ）が印加されている配線（例えば電源線）に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはＧＮＤと異なる電圧が印加されてもよい。
容量素子２６は必要に応じて設ければよい。
配線４［０］の信号によりトランジスタ１４のオン状態、オフ状態を制御する。スイッチ１０１にコンフィギュレーションデータを書き込む場合、配線４［０］からスイッチ１０１に選択信号が入力される。
配線２は、コンフィギュレーションデータに対応する信号（データ信号）が入力されるデータ線（ビット線）である。
トランジスタ１４がオン状態のときに配線２の信号によりコンフィギュレーションデータを容量素子１６に書き込む。
トランジスタ１４のチャネル形成領域に酸化物半導体層を用いると、トランジスタ１４のオフ時、ソース−ドレイン間のリーク電流は極めて小さくなる特性を有する。したがってノード１７にコンフィギュレーションデータを長い時間保持することができる。
ノード１７に保持されたコンフィギュレーションデータによってトランジスタ１５のオン状態、オフ状態が制御される。
配線３［０］の信号により、トランジスタ１８のオン状態、オフ状態を制御する。スイッチ１０１からコンフィギュレーションデータを読み出す場合、配線３［０］からスイッチ１０１に選択信号が入力される。
配線４［１］の信号によりトランジスタ２４のオン状態、オフ状態を制御する。スイッチ１０２にコンフィギュレーションデータを書き込む場合、配線４［１］からスイッチ１０２に選択信号が入力される。
トランジスタ２４がオン状態のときに配線２の信号によりコンフィギュレーションデータを容量素子２６に書き込む。
トランジスタ２４のチャネル形成領域に酸化物半導体層を用いると、トランジスタ２４のオフ時、ソース−ドレイン間のリーク電流は極めて小さくなる特性を有する。したがってノード２７にコンフィギュレーションデータを長い時間保持することができる。
ノード２７に保持されたコンフィギュレーションデータによってトランジスタ２５のオン状態、オフ状態が制御される。
配線３［１］の信号により、トランジスタ２８のオン状態、オフ状態を制御する。スイッチ１０２からコンフィギュレーションデータを読み出す場合、配線３［１］からスイッチ１０２に選択信号が入力される。
本実施の形態において、第１のコンフィギュレーションメモリとは、スイッチ１０１を指す場合があり、第２のコンフィギュレーションメモリとは、スイッチ１０２を指す場合がある。そして、第１のコンフィギュレーションデータとは、スイッチ１０１に保持されたコンフィギュレーションデータと呼び、第２のコンフィギュレーションデータとは、スイッチ１０２に保持されたコンフィギュレーションデータと呼ぶこととする。
図４にタイミングチャートを示す。配線スイッチ１（図１）にて、第２のコンフィギュレーションメモリに条件２のコンフィギュレーションを行なった後、第２のコンフィギュレーションメモリに条件１のコンフィギュレーションを行なっている。
条件２でのコンフィギュレーションが行われても、条件１でのコンフィギュレーションが行われるまで、繰り返しコンフィギュレーションを行うことで、配線１００１と配線１００２間の信号伝達速度は向上させることができる。
＜時刻Ｔ０前＞
配線３［０］が高レベルの電圧が印加されているため、トランジスタ１８はオン状態である。配線３［１］が低レベルの電圧が印加されているため、トランジスタ２８はオフ状態である。つまり、スイッチ１０１が選択され、スイッチ１０２が選択されていない。換言すると、第１のコンフィギュレーションデータが選択されている。配線１００１の電圧は低レベル、ノード１７の電圧は高レベルとなっており、図示していないが、配線１００１の電圧が低レベルから高レベルへ変化したとき、ノード１７の電圧はＶＤＤよりも昇圧される。つまり、条件１でのコンフィギュレーションが行われる。その結果、配線スイッチ１を介した、配線１００１と配線１００２間の信号伝達速度は向上する。
スイッチ１０１が選択され、スイッチ１０２が選択されていないので、第２のコンフィギュレーションデータは選択されていない。なお、図示していないが、スイッチ１０２が選択されていない間に、ノード２７にコンフィギュレーションデータを書き込み、保持が行われている。ただし、配線１００１に高レベルの電圧が印加されている間に、ノード２７に高レベルに相当するコンフィギュレーションデータを書き込み、保持しているので、ここでは条件２でのコンフィギュレーションが行われる。その後、配線１００１の電圧が高レベルから低レベルに変化したとき、ノード２７の電圧は降圧され、ＶＤＤよりも小さな値となる。
＜時刻Ｔ０＞
第２のコンフィギュレーションメモリに、条件２でのコンフィギュレーションを行なったため、配線１００１の電圧が低レベルのとき、ノード２７の電圧はＶＤＤよりも小さい値となっている。
ここではスイッチ１０１を選択している。スイッチ１０１へのデータの書き込み、データの保持は、条件１でのコンフィギュレーションにより行われている。
＜時刻Ｔ１＞
配線１００１の電圧が低レベルから高レベルへと変化すると、トランジスタ１５のソース及びゲート間の容量を介した容量結合により、ノード１７の電圧は昇圧し、配線１００１と配線１００２間の信号伝達速度は向上する。また、トランジスタ２５のソース及びゲート間の容量を介した容量結合により、ノード２７の電圧も昇圧する。
＜時刻Ｔ１とＴ２の間＞
配線１００１の電圧が高レベルから低レベルへと変化する。ノード１７の電圧は降圧されてＶＤＤとなる。またノード２７の電圧も降圧されてＶＤＤよりも小さくなる。
その後、配線１００１の電圧が低レベルから高レベルへと変化すると、ノード１７の電圧はＶＤＤ以上に昇圧されるが、ノード２７の電圧はＶＤＤ以上までは昇圧されない。
＜時刻Ｔ２とＴ３の間＞
配線１００１に低レベルの電圧が印加されている。時刻Ｔ２のときに、配線２に高レベルの電圧が印加され、その後に配線４［１］に高レベルの電圧が印加される。トランジスタ２４はオン状態になり、容量素子２６に高レベルに相当するコンフィギュレーションデータが書き込まれる。ノード２７にも高レベルに相当するコンフィギュレーションデータが書き込まれる。
配線４［１］に低レベルの電圧が印加される。配線２に低レベルの電圧が印加される。トランジスタ２４はオフ状態になる。トランジスタ２４のオフ状態のリーク電流は極めて小さいから、ノード２７にはコンフィギュレーションデータが保持される。すなわち、第２のコンフィギュレーションメモリに、条件１でのコンフィギュレーションが行なわれる。
配線３［０］の電圧は低レベルになる。つまり、スイッチ１０１は選択されていない。
＜時刻Ｔ３＞
配線３［１］の電圧は高レベルになる。つまり、スイッチ１０２が選択され、第２のコンフィギュレーションデータが選択される。
配線１００１の電圧が低レベルから高レベルに変化すると、トランジスタ２５のソース及びゲート間の容量を介した容量結合により、ノード２７は昇圧される。これにより、配線１００１と配線１００２間の信号伝達速度は向上する。
＜時刻Ｔ３後＞
配線１００１の電圧が高レベルから低レベルに変化すると、ノード２７はＶＤＤまで降圧される。しかしトランジスタ２５ではソースとゲートの間の電圧はＶＤＤであり、トランジスタ２５はオン状態のままであるから、配線１００２の電圧は速やかに低レベルとなる。
条件２でのコンフィギュレーションが行われても、条件１でのコンフィギュレーションが行われるまで、繰り返しコンフィギュレーションを行うことで、配線１００１と配線１００２間の信号伝達速度は向上させることができる。
（実施の形態２）
図１及び図５を用いて、発明の概念の一を説明する。図１の配線スイッチ１については実施の形態１にて説明している。
本実施の形態において、第１のコンフィギュレーションメモリとは、スイッチ１０１を指す場合があり、第２のコンフィギュレーションメモリとは、スイッチ１０２を指す場合がある。そして、第１のコンフィギュレーションデータとは、スイッチ１０１に保持されたコンフィギュレーションデータと呼び、第２のコンフィギュレーションデータとは、スイッチ１０２に保持されたコンフィギュレーションデータと呼ぶこととする。
図５にタイミングチャートを示す。配線スイッチ１にて、第２のコンフィギュレーションメモリに条件１のコンフィギュレーションを行なった後、第２のコンフィギュレーションメモリに条件２のコンフィギュレーションを行なっている。
条件１でのコンフィギュレーションが行われ、その後条件２でのコンフィギュレーションが行われても、配線１００１と配線１００２間の信号伝達速度は低下しない。
＜時刻Ｔ０’前＞
配線３［０］に低レベルの電圧が印加されており、トランジスタ１８はオフ状態である。つまり、スイッチ１０１は選択されていない。
配線３［１］には低レベルの電圧が印加されており、トランジスタ２８はオフ状態である。つまり、スイッチ１０２は選択されていない。
ノード２７にコンフィギュレーションデータを書き込み、保持が行われる。ただしここでは条件１でのコンフィギュレーションが行われる。すなわち配線１００１に低レベルの電圧が印加されている間に、ノード２７に高レベルに相当するコンフィギュレーションデータが書き込まれ、保持される。
配線１００１に低レベルの電圧が印加される。ノード２７の電圧はＶＤＤと同等の値となる。
＜時刻Ｔ０’とＴ１’の間＞
配線３［０］に高レベルの電圧が印加される。トランジスタ１８がオン状態となる。スイッチ１０１が選択される。
配線１００１の電圧が低レベルから高レベルへと変化する。トランジスタ１５のソース及びゲート間の容量を介した容量結合により、ノード１７の電圧は昇圧される。配線１００１と配線１００２間の信号伝達速度は向上する。
なおノード２７の電圧も昇圧される。
＜時刻Ｔ１’とＴ２’の間＞
配線１００１の電圧が高レベルから低レベルへと変化する。ノード１７の電圧は降圧されてＶＤＤとなる。またノード２７の電圧も降圧されてＶＤＤとなる。
その後、配線１００１の電圧が低レベルから高レベルへと変化する。ノード１７の電圧は昇圧される。またノード２７の電圧も昇圧される。
＜時刻Ｔ２’とＴ３’の間＞
配線１００１に高レベルの電圧が印加される。このとき、ノード２７の電圧はすでにＶＤＤより昇圧、例えばＶＤＤ＋ａにまで昇圧されている。
配線２に高レベルの電圧が印加される。配線４［１］に高レベルの電圧が印加される。ここでトランジスタ２４において、ゲート電圧はＶＤＤ（配線４［１］の高レベル電圧）、ソース及びドレインの一方の電圧はＶＤＤ（配線２の高レベル電圧）、ソース及びドレインの他方の電圧はＶＤＤ＋ａである。このためトランジスタ２４はオフ状態とみなすことができる。
配線４［１］に低レベルの電圧が印加される。配線２に低レベルの電圧が印加される。トランジスタ２４はオフ状態になる。トランジスタ２４のオフ状態のリーク電流は極めて小さいから、ノード２７にはコンフィギュレーションデータ（実際にはＶＤＤ＋ａ）が保持される。
その後、配線１００１の電圧が高レベルから低レベルに変化すると、ノード２７の電圧はＶＤＤにまで降圧する。
＜時刻Ｔ３’＞
配線１００１の電圧が低レベルから高レベルに変化しても、ノード２７の電圧は昇圧されてＶＤＤ以上に高い。よって配線１００１と配線１００２間の信号伝達速度が向上した状態を維持することができる。
＜時刻Ｔ３’後＞
配線１００１の電圧が高レベルから低レベルに変化すると、ノード２７はＶＤＤまで降圧される。しかしトランジスタ２５ではソースとゲートの間の電圧はＶＤＤであり、トランジスタ２５はオン状態のままであるから、配線１００２の電圧は速やかに低レベルとなる。
以上のとおり、条件１でのコンフィギュレーションを行った後に、条件２でのコンフィギュレーションを行なった場合は、向上した配線スイッチ１の信号伝達速度を維持することができる。
また実施の形態１で説明したように、条件２でのコンフィギュレーションを行った後に、条件１でのコンフィギュレーションを行なうことで、配線スイッチ１の信号伝達速度を向上させることができる。
第１のコンフィギュレーションメモリによって配線スイッチ１が動作する間、第２のコンフィギュレーションメモリのコンフィギュレーションを繰り返し行い、一度でも条件１のコンフィギュレーションを行なうことができれば、第２のコンフィギュレーションメモリによる配線スイッチ１の動作速度は向上する。
（実施の形態３）
図６に、ＰＬＤ２００のブロックの概略図の一例を示す。
ＰＬＤ２００は、ＬＥ、配線スイッチＳＷ、ワードドライバＷＤ２、ビットドライバＢＤ２、判定装置２０１を有する。
ＬＥは、ＬＥ２１、ＬＥ２２乃至ＬＥ２ｎを有する。なおｎは自然数をあらわす。
ＬＥはコンフィギュレーションメモリを有する。ＬＥは、コンフィギュレーションメモリに保持されたコンフィギュレーションデータによって、入力信号に対して、特定の出力信号を出力する機能を有する。入力信号は、信号線ＮＤ２１Ｉ、信号線ＮＤ２２Ｉ乃至信号線ＮＤ２ｎＩによって各ＬＥへ入力される。出力信号は、信号線ＮＤ２１Ｏ、信号線ＮＤ２２Ｏ乃至信号線ＮＤ２ｎＯによって各ＬＥから出力される。
配線スイッチＳＷは、列方向にみると、配線スイッチＳＷ２１−２１、配線スイッチＳＷ２１−２２乃至配線スイッチＳＷ２１−２ｎ、配線スイッチＳＷ２２−２１、配線スイッチＳＷ２２−２２乃至配線スイッチＳＷ２２−２ｎ、配線スイッチＳＷ２ｎ−２１、配線スイッチＳＷ２ｎ−２２乃至配線スイッチＳＷ２ｎ−２ｎを有する。
配線スイッチＳＷは、ＬＥ間の導通状態を制御する機能を有する。また各配線スイッチはコンフィギュレーションデータを保持することができるメモリを有する。
ワードドライバＷＤ２、ビットドライバＢＤ２は、ＬＥ及び配線スイッチＳＷのコンフィギュレーションを制御する機能を有する。
ワードドライバＷＤ２は、信号線ＷＬ（信号線ＷＬ２１［０］、信号線ＷＬ２１［１］、信号線ＷＬ２２［０］、信号線ＷＬ２２［１］乃至信号線ＷＬ２ｎ［０］、信号線ＷＬ２ｎ［１］）に電気的に接続される。ワードドライバＷＤ２は、信号線ＷＬを介して、各配線スイッチＳＷ及び各ＬＥに選択信号を送る機能を有する。
ビットドライバＢＤ２は、信号線ＢＬ（信号線ＢＬ２１、信号線ＢＬ２２乃至信号線ＢＬ２ｎ）に電気的に接続される。ビットドライバＢＤ２は、信号線ＢＬを介して、各配線スイッチＳＷにコンフィギュレーションデータに対応する信号を送る機能を有する。またビットドライバＢＤ２は、図６に図示した信号線ＢＬ以外の信号線ＢＬを介して、各ＬＥにコンフィギュレーションデータに対応する信号を送る機能を有する（図示しない）。
判定装置２０１は、信号線ＷＬ２（信号線ＷＬ２１［０］、信号線ＷＬ２１［１］、信号線ＷＬ２２［０］、信号線ＷＬ２２［１］乃至信号線ＷＬ２ｎ［０］、信号線ＷＬ２ｎ［１］）、信号線ＮＤ２（信号線ＮＤ２１Ｏ、信号線ＮＤ２２Ｏ乃至信号線ＮＤ２ｎＯ）及び信号線ＦＩＮＩＳＨに電気的に接続される。判定装置２０１は、信号線ＦＩＮＩＳＨを介して、ワードドライバＷＤ２及びビットドライバＢＤ２に電気的に接続される。
判定装置２０１は、信号線ＷＬ２及び信号線ＮＤ２から送られる信号に従い、コンフィギュレーションの終了を判定する機能を有する。コンフィギュレーションの終了は、信号線ＦＩＮＩＳＨより、判定装置２０１からビットドライバＢＤ２及びワードドライバＷＤ２に伝達される。
また各配線スイッチＳＷには、信号線ＣＯＮＴＥＸＴ（以下、信号線ＣＯＮＴということもある）が電気的に接続されている（図示しない）。
図７に配線スイッチＳＷ２１−２２の回路の一例を示す。配線スイッチＳＷ２１−２２は、スイッチＳＷ２１−２２ａ及びスイッチＳＷ２１−２２ｂを有する。配線スイッチＳＷ２１−２２は、ＬＥ２１及びＬＥ２２の間の導通、非導通を制御する機能を有する。
スイッチＳＷ２１−２２ａは、トランジスタＭ２１ａ、トランジスタＭ２２ａ、トランジスタＭ２３ａ、容量素子Ｃ２１を有する。
トランジスタＭ２１ａのゲートは、信号線ＷＬ２２［０］に電気的に接続されている。トランジスタＭ２１ａのソース及びドレインの一方は、信号線ＢＬ２１に電気的に接続されている。トランジスタＭ２１ａのソース及びドレインの他方は、トランジスタＭ２２ａのゲート及び容量素子Ｃ２１の一方の電極に電気的に接続されている。
トランジスタＭ２２ａのソース及びドレインの一方は、信号線ＮＤ２１Ｏに電気的に接続され、ＬＥ２１の出力端子に電気的に接続されている。トランジスタＭ２２ａのソース及びドレインの他方は、トランジスタＭ２３ａのソース及びドレインの一方に電気的に接続されている。
トランジスタＭ２３ａのゲートは信号線ＣＯＮＴＥＸＴ［０］に電気的に接続されている。トランジスタＭ２３ａのソース及びドレインの他方は、信号線ＮＤ２２Ｉに電気的に接続され、ＬＥ２２の入力端子に電気的に接続されている。
容量素子Ｃ２１の他方の電極は、電源線などに電気的に接続される。図７では電極は、基準電位（ＧＮＤ）が印加されている配線（例えば電源線）に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはＧＮＤと異なる電圧が印加されてもよい。
容量素子Ｃ２１は必要に応じて設ければよい。
信号線ＷＬ２２［０］の信号によりトランジスタＭ２１ａのオン状態、オフ状態が制御される。容量素子Ｃ２１に信号線ＢＬの電圧に対応するコンフィギュレーションデータが書き込まれ、保持される。ノードＳＮ２１にもコンフィギュレーションデータが書き込まれ、保持される。
保持されたコンフィギュレーションデータにより、トランジスタＭ２２ａのオン状態、オフ状態が制御される。
信号線ＣＯＮＴＥＸＴ［０］の信号により、トランジスタＭ２３ａのオン状態、オフ状態が制御される。
スイッチＳＷ２１−２２ｂは、トランジスタＭ２１ｂ、トランジスタＭ２２ｂ、トランジスタＭ２３ｂ、容量素子Ｃ２２を有する。
トランジスタＭ２１ｂのゲートは、信号線ＷＬ２２［１］に電気的に接続されている。トランジスタＭ２１ｂのソース及びドレインの一方は、信号線ＢＬ２１に電気的に接続されている。トランジスタＭ２１ｂのソース及びドレインの他方は、トランジスタＭ２２ｂのゲート及び容量素子Ｃ２２の一方の電極に電気的に接続されている。
トランジスタＭ２２ｂのソース及びドレインの一方は、信号線ＮＤ２１Ｏに電気的に接続され、ＬＥ２１の出力端子に電気的に接続されている。トランジスタＭ２２ｂのソース及びドレインの他方は、トランジスタＭ２３ｂのソース及びドレインの一方に電気的に接続されている。
トランジスタＭ２３ｂのゲートは信号線ＣＯＮＴＥＸＴ［１］に電気的に接続されている。トランジスタＭ２３ｂのソース及びドレインの他方は、信号線ＮＤ２２Ｉに電気的に接続され、ＬＥ２２の入力端子に電気的に接続されている。
容量素子Ｃ２２の他方の電極は、電源線などに電気的に接続される。図７では電極は、基準電位（ＧＮＤ）が印加されている配線（例えば電源線）に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはＧＮＤと異なる電圧が印加されてもよい。
容量素子Ｃ２２は必要に応じて設ければよい。
信号線ＷＬ２２［１］の信号によりトランジスタＭ２１ｂのオン状態、オフ状態が制御される。容量素子Ｃ２２に信号線ＢＬの電圧に対応するコンフィギュレーションデータが書き込まれ、保持される。ノードＳＮ２２にもコンフィギュレーションデータが書き込まれ、保持される。
保持されたコンフィギュレーションデータにより、トランジスタＭ２２ｂのオン状態、オフ状態が制御される。
信号線ＣＯＮＴＥＸＴ［１］の信号により、トランジスタＭ２３ｂのオン状態、オフ状態が制御される。
スイッチＳＷ２１−２２ａは、ノードＳＮ２１の電圧を保持することで、コンフィギュレーションメモリとして振る舞う。一方、スイッチＳＷ２１−２２ｂは、ノードＳＮ２２の電圧を保持することで、コンフィギュレーションメモリとして振る舞う。そのため、トランジスタＭ２１ａのチャネル形成領域及びトランジスタＭ２１ｂのチャネル形成領域には、酸化物半導体層を用いる。酸化物半導体層を有するトランジスタは、オフ電流が極めて小さい。よってノードＳＮ２１、ノードＳＮ２２の電圧を保持することができる。
本実施の形態において、第１のコンフィギュレーションメモリとは、スイッチＳＷ２ｉ−２ｉａを指す場合があり、第２のコンフィギュレーションメモリとは、スイッチＳＷ２ｉ−２ｉｂを指す場合がある（ｉは１以上かつｎ以下の整数とする）。第１のコンフィギュレーションデータとは、スイッチＳＷ２ｉ−２ｉａに保持されたコンフィギュレーションデータと呼び、第２のコンフィギュレーションデータとは、スイッチＳＷ２ｉ−２ｉｂに保持されたコンフィギュレーションデータと呼ぶこととする。さらにスイッチＳＷ２１−２１ａ乃至スイッチＳＷ２ｎ−２ｎａに保持されたコンフィギュレーションデータを一括りに第１のコンフィギュレーションデータセットと呼び、スイッチＳＷ２１−２１ｂ乃至スイッチＳＷ２ｎ−２ｎｂに保持されたコンフィギュレーションデータを一括りに第２のコンフィギュレーションデータセットと呼ぶこととする。
ここで配線スイッチＳＷ２１−２２を例として、ワードドライバＷＤ２、ビットドライバＢＤ２の動作の概略を説明する。
ワードドライバＷＤ２は、信号線ＷＬを介して、配線スイッチＳＷを選択する機能を有する。配線スイッチＳＷ２１−２２では、ワードドライバＷＤ２から、信号線ＷＬ２２［０］又は信号線ＷＬ２２［１］を介して選択信号が送られる。上述したように、信号線ＷＬ２２［０］の電圧が高レベルのときは、トランジスタＭ２１ａが選択されてオン状態になり、信号線ＷＬ２２［１］の電圧が高レベルのときは、トランジスタＭ２１ｂが選択されてオン状態になる。
ビットドライバＢＤ２は、信号線ＢＬを介して、コンフィギュレーションデータに相当する信号を配線スイッチＳＷに送る機能を有する。配線スイッチＳＷ２１−２２では、ビットドライバＢＤ２から信号線ＢＬ２１を介して信号が送られる。上述したようにトランジスタＭ２１ａのソース及びドレインの一方、またはトランジスタＭ２１ｂのソース及びドレインの一方へ、ビットドライバＢＤ２から信号線ＢＬ２１を介してコンフィギュレーションデータに相当する信号が送られる。
また信号線ＣＯＮＴＥＸＴを介して送られる選択信号により、各配線スイッチＳＷが選択される。これによりＬＥ同士の導通及び非導通を制御することができる。配線スイッチＳＷ２１−２２では、信号線ＣＯＮＴＥＸＴ［０］又は信号線ＣＯＮＴＥＸＴ［１］を介して選択信号が送られる。上述したように、信号線ＣＯＮＴＥＸＴ［０］の電圧が高レベルのときは、トランジスタＭ２３ａが選択されてオン状態になり、信号線ＣＯＮＴＥＸＴ［１］の電圧が高レベルのときは、トランジスタＭ２３ｂが選択されてオン状態になる。これによりＬＥ２１とＬＥ２２間の導通及び非導通を制御することができる。このように配線スイッチＳＷはＬＥから送られたデータを次のＬＥへと送る機能を有する。
図８に判定装置２０１のブロック図の一例を示す。判定装置２０１は、判定回路２０２、論理積回路２０３を有する。判定装置２０１は、動的再構成を行う際のコンフィギュレーションの終了を判定する機能を有する。
判定回路２０２は、判定回路ＤＥＴ２１−２１、判定回路ＤＥＴ２１−２２乃至判定回路ＤＥＴ２ｎ−２ｎを有する。
判定回路２０２には、信号線ＷＬ２１［０］、信号線ＷＬ２１［１］、信号線ＷＬ２２［０］、信号線ＷＬ２２［１］乃至信号線ＷＬ２ｎ［０］、信号線ＷＬ２ｎ［１］が電気的に接続される。判定回路２０２には、信号線ＮＤ２１Ｏ、信号線ＮＤ２２Ｏ乃至信号線ＮＤ２ｎＯが電気的に接続される。
判定回路２０２には、信号線ＮＤ２１−２１、信号線ＮＤ２１−２２乃至信号線ＮＤ２ｎ−２ｎが電気的に接続される。
論理積回路２０３には、信号線ＮＤ２１−２１、信号線ＮＤ２１−２２乃至信号線ＮＤ２ｎ−２ｎが電気的に接続される。
論理積回路２０３には、信号線ＦＩＮＩＳＨが電気的に接続される。
以下、判定回路２０２、論理積回路２０３の説明をする。
判定回路２０２のうち、判定回路ＤＥＴ２１−２２の回路図の一例を図９に示す。
判定回路ＤＥＴ２１−２２は、トランジスタＭ２４、トランジスタＭ２５、トランジスタＭ２６、トランジスタＭ２７、トランジスタＭ２８、トランジスタＭ２９、トランジスタＭ３０を有する。
トランジスタＭ２８のゲートは、信号線ＷＰＷＣに電気的に接続される。トランジスタＭ２８のソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位（ＧＮＤ）が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はＧＮＤでなくてもよい。
トランジスタＭ３０のゲートは、信号線ＷＰＷＣに電気的に接続される。トランジスタＭ３０のソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位（ＧＮＤ）が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はＧＮＤでなくてもよい。
信号線ＷＰＷＣは、信号線ＷＬが選択されていないとき、すなわち、全ての信号線ＷＬ２１［０］、信号線ＷＬ２１［１］、信号線ＷＬ２２［０］、信号線ＷＬ２２［１］乃至信号線ＷＬ２ｎ［０］、信号線ＷＬ２ｎ［１］が低レベルの電圧のときに、高レベルの電圧が印加される。これによりトランジスタＭ２８はオン状態になり、ノードＳＮ２３には基準電位が印加される。トランジスタＭ２８は、すべての信号線ＷＬが非選択の期間に、ノードＳＮ２３をリセットする機能を有する。
またトランジスタＭ３０もオン状態となり、トランジスタＭ２５のゲートに基準電位が印加される。これによりトランジスタＭ２５はオフ状態となる。トランジスタＭ３０は、すべての信号線ＷＬが非選択の期間に、トランジスタＭ２５をオフ状態にしてリセットする機能を有する。
トランジスタＭ２４のゲートは、信号線ＮＤ２１ＯＢが電気的に接続される。信号線ＮＤ２１ＯＢは信号線ＮＤ２１Ｏの反転信号が印加されている。
トランジスタＭ２６のゲートは信号線ＣＯＮＴＥＸＴ［０］に電気的に接続される。トランジスタＭ２６のソース及びドレインの一方は、信号線ＷＬ２２［１］に電気的に接続される。トランジスタＭ２６のソース及びドレインの他方は、トランジスタＭ２８のソース及びドレインの他方に電気的に接続される。トランジスタＭ２６のソース及びドレインの他方は、トランジスタＭ２４のソース及びドレインの一方に電気的に接続される。
トランジスタＭ２７のゲートは信号線ＣＯＮＴＥＸＴ［１］に電気的に接続される。トランジスタＭ２７のソース及びドレインの一方は、信号線ＷＬ２２［０］に電気的に接続される。トランジスタＭ２７のソース及びドレインの他方は、トランジスタＭ２８のソース及びドレインの他方に電気的に接続される。トランジスタＭ２７のソース及びドレインの他方は、トランジスタＭ２４のソース及びドレインの一方に電気的に接続される。トランジスタＭ２７のソース及びドレインの他方は、トランジスタＭ２６のソース及びドレインの他方に電気的に接続される。
トランジスタＭ２４のソース及びドレインの他方は、トランジスタＭ２５のゲートに電気的に接続される。トランジスタＭ２４のソース及びドレインの他方は、トランジスタＭ３０のソース及びドレインの他方に電気的に接続される。
トランジスタＭ２５のソース及びドレインの一方は、電源線に電気的に接続される。電源線には高レベルの電圧（ここではＶＤＤ）が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はＶＤＤでなくてもよい。
トランジスタＭ２５のソース及びドレインの他方は、信号線ＮＤ２１−２２に電気的に接続される。
トランジスタＭ２９のゲートは、信号線ＳＴＡＲＴに電気的に接続される。トランジスタＭ２９のソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位（ＧＮＤ）が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はＧＮＤでなくてもよい。トランジスタＭ２９のソース及びドレインの他方は、トランジスタＭ２５のソース及びドレインの他方に電気的に接続される。トランジスタＭ２９のソース及びドレインの他方は、信号線ＮＤ２１−２２に電気的に接続される。
トランジスタＭ２９は、コンフィギュレーション開始時に、信号線ＮＤ２１−２２をリセットする機能を有する。信号線ＳＴＡＲＴの電圧を高レベルにすることで、トランジスタＭ２９はオン状態となる。トランジスタＭ２９のソース及びドレインの一方には低レベルの電圧（ここではＧＮＤ）が印加されているから、信号線ＮＤ２１−２２には低レベルの電圧が印加される。その後、信号線ＳＴＡＲＴには低レベルの電圧が印加され、トランジスタＭ２９はオフ状態となる。
判定回路ＤＥＴ２１−２２の動作を説明する。
すでにトランジスタＭ２９はオン状態となり、信号線ＮＤ２１−２２には低レベル（ＧＮＤ）の電圧が印加されている。その後トランジスタＭ２９はオフ状態となっている。
また、トランジスタＭ２８はオン状態となり、ノードＳＮ２３には低レベル（ＧＮＤ）の電圧が印加されている。その後トランジスタＭ２８はオフ状態となっている。
さらにトランジスタＭ３０はオン状態となり、トランジスタＭ２５のゲート電圧はリセット（低レベル）され、トランジスタＭ２５はオフ状態になっている。
配線スイッチＳＷ２１−２２（図７）において、信号線ＣＯＮＴＥＸＴ［０］の電圧が高レベルとなり、信号線ＣＯＮＴＥＸＴ［１］の電圧が低レベルとなる。トランジスタＭ２３ａはオン状態となり、トランジスタＭ２３ｂはオフ状態となる。
信号線ＮＤ２１Ｏに低レベルの電圧が印加されると、信号線ＮＤ２１ＯＢには高レベルの電圧が印加される。トランジスタＭ２４はオン状態になる。
なお信号線ＮＤ２１Ｏに低レベルの電圧が印加されているから、条件１でのコンフィギュレーションが行われる。
信号線ＣＯＮＴＥＸＴ［０］の電圧が高レベルであり、信号線ＣＯＮＴＥＸＴ［１］の電圧が低レベルの間に、信号線ＷＬ２２［１］に高レベルの電圧が印加される。トランジスタＭ２１ｂはオン状態となる。信号線ＢＬ２１の電圧に対応したコンフィギュレーションデータがノードＳＮ２２に書き込まれ、保持される。なおトランジスタＭ２７はオフ状態である。
このときトランジスタＭ２６のゲートには信号線ＣＯＮＴＥＸＴ［０］の高レベルの電圧が印加される。トランジスタＭ２６はオン状態となる。トランジスタＭ２６のソース及びドレインの一方には信号線ＷＬ２２［１］の高レベルの電圧が印加されているから、ノードＳＮ２３には高レベルの電圧が印加される。
トランジスタＭ２４はオン状態になっているから、トランジスタＭ２５のゲートには高レベルの電圧が印加される。トランジスタＭ２５はオン状態となる。
トランジスタＭ２５のソース及びドレインの一方には高レベルの電圧（ＶＤＤ）が印加されているから、信号線ＮＤ２１−２２には高レベルの電圧が印加される。
したがって条件１でのコンフィギュレーションが行われると、信号線ＮＤ２１−２２には高レベルの電圧が印加される。
一方、条件２でのコンフィギュレーションが行われるときは、信号線ＮＤ２１Ｏに高レベルの電圧が印加される。信号線ＮＤ２１ＯＢには低レベルの電圧が印加される。トランジスタＭ２４はオフ状態である。そうするとトランジスタＭ２５のゲートには高レベルの電圧が印加されないため、トランジスタＭ２５はオフ状態である。
すでに信号線ＮＤ２１−２２には低レベル（ＧＮＤ）の電圧が印加されている。トランジスタＭ２５はオン状態にならないから、信号線ＮＤ２１−２２の電圧は低レベルのままである。
したがって条件２でのコンフィギュレーションが行われると、信号線ＮＤ２１−２２には低レベルの電圧が印加される。
配線スイッチＳＷ２１−２１、配線スイッチＳＷ２１−２２乃至配線スイッチＳＷ２ｎ−２ｎにおいて、条件１でのコンフィギュレーションが行なわれた場合、信号線ＮＤ２１−２１、信号線ＮＤ２１−２２乃至信号線ＮＤ２ｎ−２ｎの電圧はすべて高レベルとなる。
一方、一つの配線スイッチＳＷにおいて、条件２でのコンフィギュレーションが行なわれた場合、信号線ＮＤ２１−２１、信号線ＮＤ２１−２２乃至信号線ＮＤ２ｎ−２ｎはすべて高レベルの電圧が印加されない。
なお信号線ＮＤ２１−２１、信号線ＮＤ２１−２２乃至信号線ＮＤ２ｎ−２ｎの電圧を（高レベル又は低レベル）を保持する必要がある。そのためトランジスタＭ２５やトランジスタＭ２９のチャネル形成領域には酸化物半導体層を用いることが好ましい。トランジスタＭ２５やトランジスタＭ２９のチャネル形成領域に酸化物半導体層を用いると、トランジスタＭ２５やトランジスタＭ２９のオフ時、ソース及びドレインを経て漏れるリーク電流は極めて小さい。
論理積回路２０３の回路図の一例を図１０に示す。
論理積回路２０３は、トランジスタＭ２１−２１、トランジスタＭ２１−２２乃至トランジスタＭ２ｎ−２ｎ、トランジスタＭＳＴＡＲＴ２、インバータＩＮＶ２を有する。論理積回路２０３は入力に対する論理積を出力する機能を有する。
トランジスタＭ２１−２１、トランジスタＭ２１−２２乃至トランジスタＭ２ｎ−２ｎ、トランジスタＭＳＴＡＲＴ２は、直列に接続されている。
トランジスタＭＳＴＡＲＴ２のゲートは、信号線ＳＴＡＲＴＢに電気的に接続される。トランジスタＭＳＴＡＲＴ２のソース及びドレインの一方は、電源線に電気的に接続される。電源線には電圧ＶＤＤが印加されているが、電源線には一定の電圧が印加されていればよく、電圧はＶＤＤでなくてもよい。トランジスタＭＳＴＡＲＴ２のソース及びドレインの他方は、インバータＩＮＶ２に電気的に接続される。
トランジスタＭ２ｎ−２ｎのゲートは、信号線ＮＤ２ｎ−２ｎに電気的に接続される。トランジスタＭ２ｎ−２ｎのソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位（ＧＮＤ）が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はＧＮＤでなくてもよい。トランジスタＭ２ｎ−２ｎのソース及びドレインの他方は、トランジスタＭ２ｎ−（２ｎ−１）のソース及びドレインの一方に電気的に接続される（図示しない）。
トランジスタＭ２１−２２のゲートは、信号線ＮＤ２１−２２に電気的に接続される。トランジスタＭ２１−２２のソース及びドレインの一方は、トランジスタＭ２１−２３のソース及びドレインの一方に電気的に接続される（図示しない）。トランジスタＭ２１−２２のソース及びドレインの他方は、トランジスタＭ２１−２１のソース及びドレインの一方に電気的に接続される。
トランジスタＭ２１−２１のゲートは、信号線ＮＤ２１−２１に電気的に接続される。トランジスタＭ２１−２１のソース及びドレインの一方は、トランジスタＭ２１−２２のソース及びドレインの他方に電気的に接続される。トランジスタＭ２１−２１のソース及びドレインの他方は、トランジスタＭＳＴＡＲＴ２のソース及びドレインの他方、インバータＩＮＶ２に電気的に接続される。
トランジスタＭＳＴＡＲＴ２は、コンフィギュレーション開始時に、信号線ＦＩＮＩＳＨをリセットする機能を有する。
信号線ＳＴＡＲＴＢには、信号線ＳＴＡＲＴの反転信号が印加される。したがって信号線ＳＴＡＲＴに高レベルの電圧が印加されて、信号線ＮＤ２１−２２がリセットされるときには、信号線ＳＴＡＲＴＢには低レベルの電圧が印加される。
信号線ＳＴＡＲＴＢの電圧を低レベルにすることで、トランジスタＭＳＴＡＲＴ２はオン状態となる。トランジスタＭＳＴＡＲＴ２のソース及びドレインの一方には高レベルの電圧（ここではＶＤＤ）が印加されているから、インバータＩＮＶ２には高レベルの電圧が印加される。インバータＩＮＶ２は低レベルを出力し、信号線ＦＩＮＩＳＨには低レベルの電圧が印加される。その後、信号線ＳＴＡＲＴＢには高レベルの電圧が印加され、トランジスタＭＳＴＡＲＴ２はオフ状態となる。
すべての配線スイッチＳＷにて、条件１でのコンフィギュレーションが行なわれると、信号線ＮＤ２１−２１、信号線ＮＤ２１−２２乃至信号線ＮＤ２ｎ−２ｎには高レベルの電圧が保持される。そうすると、トランジスタＭ２１−２１、トランジスタＭ２１−２２乃至トランジスタＭ２ｎ−２ｎがオン状態となり、インバータＩＮＶ２には低レベル（ＧＮＤ）の電圧が印加される。インバータＩＮＶ２は高レベルの電圧を出力する。信号線ＦＩＮＩＳＨには高レベルの電圧が印加される。
信号線ＦＩＮＩＳＨは、ワードドライバＷＤ２及びビットドライバＢＤ２に電気的に接続され、コンフィギュレーションの終了したこと（高レベルの電圧）をワードドライバＷＤ２及びビットドライバＢＤ２に伝達する。
いずれかの配線スイッチＳＷにて、条件２でのコンフィギュレーションが行なわれると、信号線ＮＤ２１−２１、信号線ＮＤ２１−２２乃至信号線ＮＤ２ｎ−２ｎのいずれかに低レベルの電圧が保持される。そうするとインバータＩＮＶ２には高レベル（ＶＤＤ）の電圧が印加されるので、インバータＩＮＶ２は低レベルの電圧を出力する。信号線ＦＩＮＩＳＨには低レベルの電圧が印加される。
信号線ＦＩＮＩＳＨは、コンフィギュレーションの終了していないこと（低レベルの電圧）をワードドライバＷＤ２及びビットドライバＢＤ２に伝達する。
判定装置２０１は、本実施の形態の構成に限られず、配線スイッチＳＷのコンフィギュレーションが条件１又は条件２で行なわれたことを判定できる構成であればよい。
図１１にタイミングチャートの一例を示す。
第２のコンフィギュレーションメモリの動的再構成を行なうときに、１回目のコンフィギュレーションで、スイッチＳＷ２１−２２ｂのみに対して、条件２でのコンフィギュレーションを行なう。その後、２回目のコンフィギュレーションで、スイッチＳＷ２１−２２ｂに対して、条件１でのコンフィギュレーションを行なうことを説明する。
時刻Ｔ０からＴ３の間に、第１のコンフィギュレーションメモリに対して初期のコンフィギュレーションを行なう。
＜時刻Ｔ０前＞
信号線ＳＴＡＲＴの電圧により、トランジスタＭ２９はオン状態になり、信号線ＮＤ２１−２２には低レベルの電圧が印加される。また信号線ＳＴＡＲＴＢの電圧により、トランジスタＭＳＴＡＲＴ２はオン状態になり、インバータＩＮＶ２の出力は低レベルとなり、信号線ＦＩＮＩＳＨの電圧が低レベルとなる。
すべての信号線ＷＬの電圧が低レベルであり、信号線ＷＰＷＣの電圧は高レベルとなり、トランジスタＭ２８はオン状態となり、ノードＳＮ２３には低レベルの電圧が印加される。
またトランジスタＭ３０はオン状態となり、トランジスタＭ２５のゲート電圧は低レベルとなり、トランジスタＭ２５はオフ状態となる。
＜時刻Ｔ０からＴ１の間＞
信号線ＮＤ２１Ｏの電圧が低レベルの間に、信号線ＢＬ２１の電圧は高レベルとなり、信号線ＷＬ２１［０］の電圧は高レベルとなる。スイッチＳＷ２１−２１ａに対して条件１でのコンフィギュレーションが行われる。
＜時刻Ｔ１からＴ２の間＞
信号線ＮＤ２１Ｏの電圧が低レベルの間に、信号線ＢＬ２１の電圧が高レベルになり、信号線ＷＬ２２［０］の電圧が高レベルとなる。スイッチＳＷ２１−２２ａ内のトランジスタＭ２１ａはオン状態となり、容量素子Ｃ２１に高レベルに相当するコンフィギュレーションデータが書き込まれる。ノードＳＮ２１にも高レベルに相当するコンフィギュレーションデータが書き込まれる。
その後、信号線ＷＬ２２［０］の電圧が低レベルとなり、信号線ＢＬ２１の電圧が低レベルとなる。トランジスタＭ２１ａはオフ状態となる。ノードＳＮ２１にコンフィギュレーションデータが保持される。従ってスイッチＳＷ２１−２２ａに対して条件１でのコンフィギュレーションが行われる。
＜時刻Ｔ２からＴ３の間＞
残りの配線スイッチＳＷに、所望のコンフィギュレーションデータを書き込み、保持する。
＜時刻Ｔ３＞
信号線ＣＯＮＴＥＸＴ［０］（図１１ではＣＯＮＴ［０］と表記している）の電圧が高レベルとなる。スイッチＳＷ２１−２２ａ中のトランジスタＭ２３ａはオン状態となる。これにより第１のコンフィギュレーションメモリが選択される。
＜時刻Ｔ４＞
信号線ＮＤ２１Ｏの電圧が低レベルから高レベルへ変化する。トランジスタＭ２２ａのゲート容量を介した容量結合により、ノードＳＮ２１の電圧は、例えば２ＶＤＤ近くまで、昇圧される。従って、信号線ＮＤ２２Ｉの電圧は速やかに高レベルとなる。すなわち、配線スイッチＳＷ２１−２２を介した、信号線ＮＤ２１Ｏと信号線ＮＤ２２Ｉ間、すなわちＬＥ２１とＬＥ２２の間、の信号伝達速度は向上する。
＜時刻Ｔ５＞
信号線ＮＤ２１Ｏの電圧が高レベルから低レベルへ変化する。トランジスタＭ２２ａのゲート容量を介した容量結合により、ノードＳＮ２１の電圧はＶＤＤまで降圧される。トランジスタＭ２２ａのゲートとソース間の電圧はＶＤＤであり、トランジスタＭ２２ａはオン状態のままであるから、信号線ＮＤ２２Ｉの電圧は速やかに低レベルとなる。
時刻Ｔ６からＴ９の間に、１回目の動的再構成、すなわち第２のコンフィギュレーションメモリのコンフィギュレーションを行なう。
＜時刻Ｔ６からＴ７の間＞
信号線ＮＤ２１Ｏの電圧が低レベルの間に、信号線ＢＬ２１の電圧が高レベルとなり、信号線ＷＬ２１［１］の電圧が高レベルとなる。スイッチＳＷ２１−２１ｂに対して条件１でのコンフィギュレーションが行なわれる。そして信号線ＮＤ２１−２１に高レベルの電圧が印加され、保持される。
＜時刻Ｔ７からＴ８の間＞
信号線ＮＤ２１Ｏの電圧が高レベルの間に、信号線ＢＬ２１の電圧が高レベルとなり、信号線ＷＬ２２［１］の電圧が高レベルとなる。容量素子Ｃ２２に高レベルに相当するコンフィギュレーションデータが書き込まれる。ノードＳＮ２２にも高レベルに相当するコンフィギュレーションデータが書き込まれる。
このとき、信号線ＣＯＮＴＥＸＴ［０］の電圧は高レベルであるから、トランジスタＭ２６はオン状態になる。
信号線ＮＤ２１Ｏの電圧は高レベルであるから、信号線ＮＤ２１ＯＢの電圧は低レベルとなり、トランジスタＭ２４はオフ状態である。またトランジスタＭ２５はオフ状態である。
リセットにより、信号線ＮＤ２１−２２の電圧は低レベルであるから、信号線ＮＤ２１−２２の電圧はそのまま低レベルである。
その後、信号線ＷＬ２２［１］の電圧が低レベルとなり、信号線ＢＬ２１の電圧が低レベルとなる。トランジスタＭ２１ｂはオフ状態となる。ノードＳＮ２２にコンフィギュレーションデータが保持される。従ってスイッチＳＷ２１−２２ｂに対して条件２でのコンフィギュレーションが行われる。
＜時刻Ｔ８からＴ９の間＞
残りの配線スイッチＳＷに対して、条件１でのコンフィギュレーションが行なわれる。
信号線ＮＤ２１−２２の電圧が低レベルであるから、論理積回路２０３は低レベルの電圧を出力し、信号線ＦＩＮＩＳＨの電圧は低レベルとなり、コンフィギュレーションは終了していないことになる。このため再度、コンフィギュレーションを行うことになる。
時刻Ｔ１０からＴ１２の間に２回目の動的再構成、すなわち第２のコンフィギュレーションメモリのコンフィギュレーションを行なう。
＜時刻Ｔ１０からＴ１１の間＞
信号線ＮＤ２１Ｏの電圧が高レベルの間に、信号線ＢＬ２１に高レベルの電圧が印加され、信号線ＷＬ２１［１］に高レベルの電圧が印加される。スイッチＳＷ２１−２１ｂに対して条件２でのコンフィギュレーションが行なわれる。
しかしスイッチＳＷ２１−２１ｂには、時刻Ｔ６からＴ７の間に、１回目の動的再構成において、条件１でのコンフィギュレーションを行なっている。このためスイッチＳＷ２１−２１ｂを介した信号伝達速度は低下しない。
＜時刻Ｔ１１からＴ１２の間＞
信号線ＮＤ２１Ｏの電圧が低レベルの間に、信号線ＢＬ２１の電圧が高レベルとなり、信号線ＷＬ２２［１］の電圧が高レベルとなる。容量素子Ｃ２２に高レベルに相当するコンフィギュレーションデータが書き込まれる。ノードＳＮ２２にも高レベルに相当するコンフィギュレーションデータが書き込まれる。
このとき、信号線ＣＯＮＴＥＸＴ［０］には高レベルの電圧が印加されているから、トランジスタＭ２６はオン状態になる。トランジスタＭ２６のソース及びドレインの一方には信号線ＷＬ２２［１］の電圧（高レベル）が印加されているから、ノードＳＮ２３の電圧は高レベルとなる。
信号線ＮＤ２１Ｏの電圧は低レベルであるから、信号線ＮＤ２１ＯＢの電圧は高レベルとなり、トランジスタＭ２４はオン状態になる。ノードＳＮ２３には高レベルの電圧が印加されているから、トランジスタＭ２５のゲート電圧は高レベルとなり、トランジスタＭ２５はオン状態となる。トランジスタＭ２５のソース及びドレインの一方にはＶＤＤが印加されるから、信号線ＮＤ２１−２２の電圧は高レベルとなる。
その後、信号線ＷＬ２２［１］の電圧が低レベルとなり、信号線ＢＬ２１の電圧が低レベルとなる。トランジスタＭ２１ｂはオフ状態となる。ノードＳＮ２２にコンフィギュレーションデータが保持される。従ってスイッチＳＷ２１−２２ｂに対して条件１でのコンフィギュレーションが行われる。
すでに時刻Ｔ８からＴ９の間に、残りの配線スイッチＳＷに対して、条件１でのコンフィギュレーションが行なわれているから、すべての配線スイッチＳＷに対して、条件１でのコンフィギュレーションが行なわれたことになる。
信号線ＮＤ２１−２１、信号線ＮＤ２１−２２、信号線ＮＤ２ｎ−２ｎの電圧が高レベルであるから、論理積回路２０３は高レベルの電圧を出力し、信号線ＦＩＮＩＳＨの電圧は高レベルとなり、配線スイッチＳＷ２１−２１乃至配線スイッチＳＷ２ｎ−２ｎのそれぞれの第２のコンフィギュレーションメモリのコンフィギュレーションは終了する。
＜時刻Ｔ１２からＴ１３の間＞
信号線ＣＯＮＴＥＸＴ［０］の電圧は低レベルとなり、信号線ＣＯＮＴＥＸＴ［１］（図１１ではＣＯＮＴ［１］と表記している）の電圧は高レベルとなる。配線スイッチＳＷ２１−２２におけるトランジスタＭ２３ａはオフ状態になり、トランジスタＭ２３ｂはオン状態になる。これにより第２のコンフィギュレーションメモリが選択される。
＜時刻Ｔ１４＞
信号線ＮＤ２１Ｏの電圧が低レベルから高レベルへ変化する。トランジスタＭ２２ｂのゲート容量を介した容量結合により、ノードＳＮ２２の電圧は、例えば２ＶＤＤ近くまで、昇圧される。信号線ＮＤ２２Ｉの電圧は速やかに高レベルとなる。すなわち、配線スイッチＳＷ２１−２２を介した、信号線ＮＤ２１Ｏと信号線ＮＤ２２Ｉ間の信号伝達速度は向上する。
動的再構成を行なうにあたり、すべての配線スイッチＳＷに対して、条件１でのコンフィギュレーションが行なわれるまで、何度もコンフィギュレーションを繰り返すことで、配線スイッチＳＷを介した信号伝達速度を低下させることがない。
（実施の形態４）
図１７に、ＰＬＤ３００のブロックの概略図の一例を示す。
ＰＬＤ３００は、ＬＥ、配線スイッチＳＷ、ワードドライバＷＤ３、ビットドライバＢＤ３、判定装置３０１を有する。
ＬＥは、ＬＥ３１、ＬＥ３２乃至ＬＥ３ｎを有する。なおｎは自然数をあらわす。
ＬＥはコンフィギュレーションメモリを有する。ＬＥは、コンフィギュレーションメモリに保持されたコンフィギュレーションデータによって、入力信号に対して、特定の出力信号を出力する機能を有する。入力信号は、信号線ＮＤ３１Ｉ、信号線ＮＤ３２Ｉ乃至信号線ＮＤ３ｎＩによって各ＬＥへ入力される。出力信号は、信号線ＮＤ３１Ｏ、信号線ＮＤ３２Ｏ乃至信号線ＮＤ３ｎＯによって各ＬＥから出力される。
配線スイッチＳＷは、列方向にみると、配線スイッチＳＷ３１−３１、配線スイッチＳＷ３２−３１、配線スイッチＳＷ３ｎ−３１、配線スイッチＳＷ３１−３２、配線スイッチＳＷ３２−３２、配線スイッチＳＷ３ｎ−３２、配線スイッチＳＷ３１−３ｎ、配線スイッチＳＷ３２−３ｎ、配線スイッチＳＷ３ｎ−３ｎを有する。
配線スイッチＳＷは、ＬＥ間の導通状態を制御する機能を有する。また各配線スイッチＳＷはコンフィギュレーションデータを保持することができるメモリを有する。
ワードドライバＷＤ３、ビットドライバＢＤ３は、ＬＥ及び配線スイッチＳＷのコンフィギュレーションを制御する機能を有する。
ワードドライバＷＤ３は、信号線ＷＬ（信号線ＷＬ３１［０］、信号線ＷＬ３１［１］、信号線ＷＬ３２［０］、信号線ＷＬ３２［１］乃至信号線ＷＬ３ｎ［０］、信号線ＷＬ３ｎ［１］）に電気的に接続される。ワードドライバＷＤ３は、信号線ＷＬを介して、各配線スイッチＳＷ及び各ＬＥに選択信号を送る機能を有する。
なお各配線スイッチＳＷには２つの信号線ＷＬが電気的に接続される。
例えば、配線スイッチＳＷ３１−３１、配線スイッチＳＷ３１−３２乃至配線スイッチＳＷ３１−３ｎには、信号線ＷＬ３１［０］、信号線ＷＬ３１［１］から選択信号が送られる。
また配線スイッチＳＷ３２−３１、配線スイッチＳＷ３２−３２乃至配線スイッチＳＷ３２−３ｎには、信号線ＷＬ３２［０］、信号線ＷＬ３２［１］から選択信号が送られる。
また配線スイッチＳＷ３ｎ−３１、配線スイッチＳＷ３ｎ−３２乃至配線スイッチＳＷ３ｎ−３ｎには、信号線ＷＬ３ｎ［０］、信号線ＷＬ３ｎ［１］から選択信号が送られる。
なお各配線スイッチＳＷにはＬＥからの出力信号が入力される。
例えば、配線スイッチＳＷ３１−３１、配線スイッチＳＷ３１−３２乃至配線スイッチＳＷ３１−３ｎには、ＬＥ３１からの出力信号が信号線ＮＤ３１Ｏを介して送られる。
また配線スイッチＳＷ３２−３１、配線スイッチＳＷ３２−３２乃至配線スイッチＳＷ３２−３ｎには、ＬＥ３２からの出力信号が信号線ＮＤ３２Ｏを介して送られる。
また配線スイッチＳＷ３ｎ−３１、配線スイッチＳＷ３ｎ−３２乃至配線スイッチＳＷ３ｎ−３ｎには、ＬＥ３ｎからの出力信号が信号線ＮＤ３ｎＯを介して送られる。
よって２つの信号線ＷＬ３ｎ［０］、信号線ＷＬ３ｎ［１］が電気的に接続された配線スイッチＳＷには、１つの信号線ＮＤ３ｎＯが電気的に接続される。換言すると、２つの信号線ＷＬ３ｎ［０］、信号線ＷＬ３ｎ［１］から信号が送られる点で共通する配線スイッチＳＷには、共通する１つの信号線ＮＤ３ｎＯから信号が送られる。ＰＬＤ３００はこの点においてＰＬＤ２００と異なる。これにより判定回路３０２の数をｎ個にまで削減することができる。これにより基板上に判定回路３０２を形成する際に、判定回路３０２が占める面積を小さくすることができる。なおＰＬＤ２００では、判定回路２０２の数はｎ×ｎ個、具体的には配線スイッチＳＷの個数と同じである。これについては後述する。
例えば、配線スイッチＳＷ３１−３１、配線スイッチＳＷ３１−３２乃至配線スイッチＳＷ３１−３ｎには、信号線ＷＬ３１［０］、信号線ＷＬ３１［１］から選択信号が送られ、ＬＥ３１の出力信号が信号線ＮＤ３１Ｏを介して送られる。
配線スイッチＳＷ３２−３１、配線スイッチＳＷ３２−３２乃至配線スイッチＳＷ３２−３ｎには、信号線ＷＬ３２［０］、信号線ＷＬ３２［１］から選択信号が送られ、ＬＥ３２の出力信号が信号線ＮＤ３２Ｏを介して送られる。
次に、ビットドライバＢＤ３は、信号線ＢＬ（信号線ＢＬ３１、信号線ＢＬ３２乃至信号線ＢＬ３ｎ）に電気的に接続される。ビットドライバＢＤ３は、信号線ＢＬを介して、各配線スイッチＳＷにコンフィギュレーションデータに対応する信号を送る機能を有する。またビットドライバＢＤ３は、図１７に図示した信号線ＢＬ以外の信号線ＢＬを介して、各ＬＥにコンフィギュレーションデータに対応する信号を送る機能を有する（図示しない）。
判定装置３０１は、信号線ＷＬ３（信号線ＷＬ３１［０］、信号線ＷＬ３１［１］信号線ＷＬ３２［０］、信号線ＷＬ３２［１］乃至信号線ＷＬ３ｎ［０］、信号線ＷＬ３ｎ［１］が電気的に接続された信号線）、信号線ＮＤ３（信号線ＮＤ３１Ｏ、信号線ＮＤ３２Ｏ乃至信号線ＮＤ３ｎＯが電気的に接続された信号線）及び信号線ＦＩＮＩＳＨに電気的に接続される。判定装置３０１は、信号線ＦＩＮＩＳＨを介して、ワードドライバＷＤ３及びビットドライバＢＤ３に電気的に接続される。
判定装置３０１は、信号線ＷＬ３及び信号線ＮＤ３から送られる信号に従い、コンフィギュレーションの終了を判定する機能を有する。コンフィギュレーションの終了は、信号線ＦＩＮＩＳＨより、判定装置３０１からビットドライバＢＤ３及びワードドライバＷＤ３に伝達される。
また各配線スイッチＳＷには、信号線ＣＯＮＴＥＸＴ（以下、信号線ＣＯＮＴということもある）が電気的に接続されている（図示しない）。
図１８に配線スイッチＳＷ３１−３２の回路の一例を示す。配線スイッチＳＷ３１−３２は、スイッチＳＷ３１−３２ａ及びスイッチＳＷ３１−３２ｂを有する。配線スイッチＳＷ３１−３２は、ＬＥ３１及びＬＥ３２の間の導通、非導通を制御する機能を有する。
スイッチＳＷ３１−３２ａは、トランジスタＭ３１ａ、トランジスタＭ３２ａ、トランジスタＭ３３ａ、容量素子Ｃ３１を有する。
トランジスタＭ３１ａのゲートは、信号線ＷＬ３１［０］に電気的に接続されている。トランジスタＭ３１ａのソース及びドレインの一方は、信号線ＢＬ３２に電気的に接続されている。トランジスタＭ３１ａのソース及びドレインの他方は、トランジスタＭ３２ａのゲート及び容量素子Ｃ３１の一方の電極に電気的に接続されている。
トランジスタＭ３２ａのソース及びドレインの一方は、信号線ＮＤ３１Ｏに電気的に接続され、ＬＥ３１の出力端子に電気的に接続されている。トランジスタＭ３２ａのソース及びドレインの他方は、トランジスタＭ３３ａのソース及びドレインの一方に電気的に接続されている。
トランジスタＭ３３ａのゲートは信号線ＣＯＮＴＥＸＴ［０］に電気的に接続されている。トランジスタＭ３３ａのソース及びドレインの他方は、信号線ＮＤ３２Ｉに電気的に接続され、ＬＥ３２の入力端子に電気的に接続されている。
容量素子Ｃ３１の他方の電極は、電源線などに電気的に接続される。図１８では電極は、基準電位（ＧＮＤ）が印加されている配線（例えば電源線）に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはＧＮＤと異なる電圧が印加されてもよい。
容量素子Ｃ３１は必要に応じて設ければよい。
信号線ＷＬ３１［０］の信号によりトランジスタＭ３１ａのオン状態、オフ状態が制御される。容量素子Ｃ３１に信号線ＢＬ３２の電圧に対応するコンフィギュレーションデータが書き込まれ、保持される。ノードＳＮ３１にもコンフィギュレーションデータが書き込まれ、保持される。
保持されたコンフィギュレーションデータにより、トランジスタＭ３２ａのオン状態、オフ状態が制御される。
信号線ＣＯＮＴＥＸＴ［０］の信号により、トランジスタＭ３３ａのオン状態、オフ状態が制御される。
スイッチＳＷ３１−３２ｂは、トランジスタＭ３１ｂ、トランジスタＭ３２ｂ、トランジスタＭ３３ｂ、容量素子Ｃ３２を有する。
トランジスタＭ３１ｂのゲートは、信号線ＷＬ３１［１］に電気的に接続されている。トランジスタＭ３１ｂのソース及びドレインの一方は、信号線ＢＬ３２に電気的に接続されている。トランジスタＭ３１ｂのソース及びドレインの他方は、トランジスタＭ３２ｂのゲート及び容量素子Ｃ３２の一方の電極に電気的に接続されている。
トランジスタＭ３２ｂのソース及びドレインの一方は、信号線ＮＤ３１Ｏに電気的に接続され、ＬＥ３１の出力端子に電気的に接続されている。トランジスタＭ３２ｂのソース及びドレインの他方は、トランジスタＭ３３ｂのソース及びドレインの一方に電気的に接続されている。
トランジスタＭ３３ｂのゲートは信号線ＣＯＮＴＥＸＴ［１］に電気的に接続されている。トランジスタＭ３３ｂのソース及びドレインの他方は、信号線ＮＤ３２Ｉに電気的に接続され、ＬＥ３２の入力端子に電気的に接続されている。
容量素子Ｃ３２の他方の電極は、電源線などに電気的に接続される。図１８では電極は、基準電位（ＧＮＤ）が印加されている配線（例えば電源線）に電気的に接続されている。配線には一定の電圧が印加されていればよく、配線にはＧＮＤと異なる電圧が印加されてもよい。
容量素子Ｃ３２は必要に応じて設ければよい。
信号線ＷＬ３１［１］の信号によりトランジスタＭ３１ｂのオン状態、オフ状態が制御される。容量素子Ｃ３２に信号線ＢＬの電圧に対応するコンフィギュレーションデータが書き込まれ、保持される。ノードＳＮ３２にもコンフィギュレーションデータが書き込まれ、保持される。
保持されたコンフィギュレーションデータにより、トランジスタＭ３２ｂのオン状態、オフ状態が制御される。
信号線ＣＯＮＴＥＸＴ［１］の信号により、トランジスタＭ３３ｂのオン状態、オフ状態が制御される。
スイッチＳＷ３１−３２ａは、ノードＳＮ３１の電圧を保持することで、コンフィギュレーションメモリとして振る舞う。一方、スイッチＳＷ３１−３２ｂは、ノードＳＮ３２の電圧を保持することで、コンフィギュレーションメモリとして振る舞う。そのため、トランジスタＭ３１ａのチャネル形成領域及びトランジスタＭ３１ｂのチャネル形成領域には、酸化物半導体層を用いる。酸化物半導体層を有するトランジスタは、オフ電流が極めて小さい。よってノードＳＮ３１、ノードＳＮ３２の電圧を保持することができる。
本実施の形態において、第１のコンフィギュレーションメモリとは、スイッチＳＷ３ｉ−３ｉａを指す場合があり、第２のコンフィギュレーションメモリとは、スイッチＳＷ３ｉ−３ｉｂを指す場合がある（ｉは１以上かつｎ以下の整数とする）。第１のコンフィギュレーションデータとは、スイッチＳＷ３ｉ−３ｉａに保持されたコンフィギュレーションデータと呼び、第２のコンフィギュレーションデータとは、スイッチＳＷ３ｉ−３ｉｂに保持されたコンフィギュレーションデータと呼ぶこととする。さらにスイッチＳＷ３１−３１ａ乃至スイッチＳＷ３ｎ−３ｎａに保持されたコンフィギュレーションデータを一括りに第１のコンフィギュレーションデータセットと呼び、スイッチＳＷ３１−３１ｂ乃至スイッチＳＷ３ｎ−３ｎｂに保持されたコンフィギュレーションデータを一括りに第２のコンフィギュレーションデータセットと呼ぶこととする。
ここで配線スイッチＳＷ３１−３２を例として、ワードドライバＷＤ３、ビットドライバＢＤ３の動作の概略を説明する。
ワードドライバＷＤ３は、信号線ＷＬを介して、配線スイッチＳＷを選択する機能を有する。配線スイッチＳＷ３１−３２では、ワードドライバＷＤ３から、信号線ＷＬ３１［０］又は信号線ＷＬ３１［１］を介して選択信号が送られる。上述したように、信号線ＷＬ３１［０］の電圧が高レベルのときは、トランジスタＭ３１ａが選択されてオン状態になり、信号線ＷＬ３１［１］の電圧が高レベルのときは、トランジスタＭ３１ｂが選択されてオン状態になる。
ビットドライバＢＤ３は、信号線ＢＬを介して、コンフィギュレーションデータに相当する信号を配線スイッチＳＷに送る機能を有する。配線スイッチＳＷ３１−３２では、ビットドライバＢＤ３から信号線ＢＬ３２を介して信号が送られる。上述したようにトランジスタＭ３１ａのソース及びドレインの一方、又はトランジスタＭ３１ｂのソース及びドレインの一方へ、ビットドライバＢＤ３から信号線ＢＬ３２を介してコンフィギュレーションデータに相当する信号が送られる。
また信号線ＣＯＮＴＥＸＴを介して送られる選択信号により、各配線スイッチＳＷが選択される。これによりＬＥ同士の導通及び非導通を制御することができる。配線スイッチＳＷ３１−３２では、信号線ＣＯＮＴＥＸＴ［０］又は信号線ＣＯＮＴＥＸＴ［１］を介して選択信号が送られる。上述したように、信号線ＣＯＮＴＥＸＴ［０］の電圧が高レベルのときは、トランジスタＭ３３ａが選択されてオン状態になり、信号線ＣＯＮＴＥＸＴ［１］の電圧が高レベルのときは、トランジスタＭ３３ｂが選択されてオン状態になる。これによりＬＥ３１とＬＥ３２間の導通及び非導通を制御することができる。このように配線スイッチＳＷはＬＥから送られたデータを次のＬＥへと送る機能を有する。
図１９に判定装置３０１のブロック図の一例を示す。判定装置３０１は、判定回路３０２、論理積回路３０３を有する。判定装置３０１は、動的再構成を行う際のコンフィギュレーションの終了を判定する機能を有する。
判定回路３０２は、判定回路ＤＥＴ３１、判定回路ＤＥＴ３２乃至判定回路ＤＥＴ３ｎを有する。
判定回路３０２には、信号線ＷＬ３１［０］、信号線ＷＬ３１［１］、信号線ＷＬ３２［０］、信号線ＷＬ３２［１］乃至信号線ＷＬ３ｎ［０］、信号線ＷＬ３ｎ［１］が電気的に接続される。判定回路３０２には、信号線ＮＤ３１Ｏ、信号線ＮＤ３２Ｏ乃至信号線ＮＤ３ｎＯが電気的に接続される。
判定回路３０２には、信号線ＮＤ３１ｍ、信号線ＮＤ３２ｍ乃至信号線ＮＤ３ｎｍが電気的に接続される。
論理積回路３０３には、信号線ＮＤ３１ｍ、信号線ＮＤ３２ｍ乃至信号線ＮＤ３ｎｍが電気的に接続される。
論理積回路３０３には、信号線ＦＩＮＩＳＨが電気的に接続される。
以下、判定回路３０２、論理積回路３０３の説明をする。
判定回路３０２のうち、判定回路ＤＥＴ３１の回路図の一例を図２０に示す。
判定回路ＤＥＴ３１は、トランジスタＭ３４、トランジスタＭ３５、トランジスタＭ３６、トランジスタＭ３７、トランジスタＭ３８、トランジスタＭ３９、トランジスタＭ４０を有する。
トランジスタＭ３８のゲートは、信号線ＷＰＷＣに電気的に接続される。トランジスタＭ３８のソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位（ＧＮＤ）が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はＧＮＤでなくてもよい。
トランジスタＭ４０のゲートは、信号線ＷＰＷＣに電気的に接続される。トランジスタＭ４０のソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位（ＧＮＤ）が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はＧＮＤでなくてもよい。
信号線ＷＰＷＣは、信号線ＷＬが選択されていないとき、すなわち、全ての信号線ＷＬ３１［０］、信号線ＷＬ３１［１］、信号線ＷＬ３２［０］、信号線ＷＬ３２［１］乃至信号線ＷＬ３ｎ［０］、信号線ＷＬ３ｎ［１］が低レベルの電圧のときに、高レベルの電圧が印加される。これによりトランジスタＭ３８はオン状態になり、ノードＳＮ３３には基準電位が印加される。トランジスタＭ３８は、信号線ＷＬが非選択の期間に、ノードＳＮ３３をリセットする機能を有する。
またトランジスタＭ４０もオン状態となり、トランジスタＭ３５のゲートに基準電位が印加される。これによりトランジスタＭ３５はオフ状態となる。トランジスタＭ４０は、すべての信号線ＷＬが非選択の期間に、トランジスタＭ３５をオフ状態にしてリセットする機能を有する。
トランジスタＭ３４のゲートは、信号線ＮＤ３１ＯＢが電気的に接続される。信号線ＮＤ３１ＯＢは信号線ＮＤ３１Ｏの反転信号が印加されている。
トランジスタＭ３６のゲートは信号線ＣＯＮＴＥＸＴ［０］に電気的に接続される。トランジスタＭ３６のソース及びドレインの一方は、信号線ＷＬ３１［１］に電気的に接続される。トランジスタＭ３６のソース及びドレインの他方は、トランジスタＭ３８のソース及びドレインの他方に電気的に接続される。トランジスタＭ３６のソース及びドレインの他方は、トランジスタＭ３４のソース及びドレインの一方に電気的に接続される。
トランジスタＭ３７のゲートは信号線ＣＯＮＴＥＸＴ［１］に電気的に接続される。トランジスタＭ３７のソース及びドレインの一方は、信号線ＷＬ３１［０］に電気的に接続される。トランジスタＭ３７のソース及びドレインの他方は、トランジスタＭ３８のソース及びドレインの他方に電気的に接続される。トランジスタＭ３７のソース及びドレインの他方は、トランジスタＭ３４のソース及びドレインの一方に電気的に接続される。トランジスタＭ３７のソース及びドレインの他方は、トランジスタＭ３６のソース及びドレインの他方に電気的に接続される。
トランジスタＭ３４のソース及びドレインの他方は、トランジスタＭ３５のゲートに電気的に接続される。トランジスタＭ３４のソース及びドレインの他方は、トランジスタＭ４０のソース及びドレインの他方に電気的に接続される。
トランジスタＭ３５のソース及びドレインの一方は、電源線に電気的に接続される。電源線には高レベルの電圧（ここではＶＤＤ）が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はＶＤＤでなくてもよい。
トランジスタＭ３５のソース及びドレインの他方は、信号線ＮＤ３１ｍに電気的に接続される。
トランジスタＭ３９のゲートは、信号線ＳＴＡＲＴに電気的に接続される。トランジスタＭ３９のソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位（ＧＮＤ）が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はＧＮＤでなくてもよい。トランジスタＭ３９のソース及びドレインの他方は、トランジスタＭ３５のソース及びドレインの他方に電気的に接続される。トランジスタＭ３９のソース及びドレインの他方は、信号線ＮＤ３１ｍに電気的に接続される。
トランジスタＭ３９は、コンフィギュレーション開始時に、信号線ＮＤ３１ｍをリセットする機能を有する。信号線ＳＴＡＲＴの電圧を高レベルにすることで、トランジスタＭ３９はオン状態となる。トランジスタＭ３９のソース及びドレインの一方には低レベルの電圧（ここではＧＮＤ）が印加されているから、信号線ＮＤ３１ｍには低レベルの電圧が印加される。その後、信号線ＳＴＡＲＴには低レベルの電圧が印加され、トランジスタＭ３９はオフ状態となる。
判定回路ＤＥＴ３１の動作を説明する。
すでにトランジスタＭ３９はオン状態となり、信号線ＮＤ３１ｍには低レベル（ＧＮＤ）の電圧が印加されている。その後トランジスタＭ３９はオフ状態となっている。
また、トランジスタＭ３８はオン状態となり、ノードＳＮ３３には低レベル（ＧＮＤ）の電圧が印加されている。その後トランジスタＭ３８はオフ状態となっている。
さらにトランジスタＭ４０はオン状態となり、トランジスタＭ３５のゲート電圧はリセット（低レベル）され、トランジスタＭ３５はオフ状態になっている。
配線スイッチＳＷ３１−３２（図１８）において、信号線ＣＯＮＴＥＸＴ［０］の電圧が高レベルとなり、信号線ＣＯＮＴＥＸＴ［１］の電圧が低レベルとなる。トランジスタＭ３３ａはオン状態となり、トランジスタＭ３３ｂはオフ状態となる。
信号線ＮＤ３１Ｏに低レベルの電圧が印加されると、信号線ＮＤ３１ＯＢには高レベルの電圧が印加される。トランジスタＭ３４はオン状態になる。
なお信号線ＮＤ３１Ｏに低レベルの電圧が印加されているから、条件１でのコンフィギュレーションが行われる。
信号線ＣＯＮＴＥＸＴ［０］の電圧が高レベルであり、信号線ＣＯＮＴＥＸＴ［１］の電圧が低レベルの間に、信号線ＷＬ３１［１］に高レベルの電圧が印加される。トランジスタＭ３１ｂはオン状態となる。信号線ＢＬ３２の電圧に対応したコンフィギュレーションデータがノードＳＮ３２に書き込まれ、保持される。なおトランジスタＭ３７はオフ状態である。
このときトランジスタＭ３６のゲートには信号線ＣＯＮＴＥＸＴ［０］の高レベルの電圧が印加される。トランジスタＭ３６はオン状態となる。トランジスタＭ３６のソース及びドレインの一方には信号線ＷＬ３１［１］の高レベルの電圧が印加されているから、ノードＳＮ３３には高レベルの電圧が印加される。
トランジスタＭ３４はオン状態になっているから、トランジスタＭ３５のゲートには高レベルの電圧が印加される。トランジスタＭ３５はオン状態となる。
トランジスタＭ３５のソース及びドレインの一方には高レベルの電圧（ＶＤＤ）が印加されているから、信号線ＮＤ３１ｍには高レベルの電圧が印加される。
したがって条件１でのコンフィギュレーションが行われると、信号線ＮＤ３１ｍには高レベルの電圧が印加される。
一方、条件２でのコンフィギュレーションが行われるときは、信号線ＮＤ３１Ｏに高レベルの電圧が印加される。信号線ＮＤ３１ＯＢには低レベルの電圧が印加される。トランジスタＭ３４はオフ状態である。そうするとトランジスタＭ３５のゲートには高レベルの電圧が印加されないため、トランジスタＭ３５はオフ状態である。
すでに信号線ＮＤ３１ｍには低レベル（ＧＮＤ）の電圧が印加されている。トランジスタＭ３５はオン状態にならないから、信号線ＮＤ３１ｍの電圧は低レベルのままである。
したがって条件２でのコンフィギュレーションが行われると、信号線ＮＤ３１ｍには低レベルの電圧が印加される。
配線スイッチＳＷ３１−３１、配線スイッチＳＷ３２−３１乃至配線スイッチＳＷ３ｎ−３１において、条件１でのコンフィギュレーションが行なわれた場合、信号線ＮＤ３１ｍ、信号線ＮＤ３２ｍ乃至信号線ＮＤ３ｎｍの電圧はすべて高レベルとなる。
一方、一つの配線スイッチＳＷにおいて、条件２でのコンフィギュレーションが行なわれた場合、信号線ＮＤ３１ｍ、信号線ＮＤ３２ｍ乃至信号線ＮＤ３ｎｍの電圧はすべて高レベルとならない。
なお信号線ＮＤ３１ｍ、信号線ＮＤ３２ｍ乃至信号線ＮＤ３ｎｍの電圧を（高レベル又は低レベル）を保持する必要がある。そのためトランジスタＭ３５やトランジスタＭ３９のチャネル形成領域には酸化物半導体層を用いることが好ましい。トランジスタＭ３５やトランジスタＭ３９のチャネル形成領域に酸化物半導体層を用いると、トランジスタＭ３５やトランジスタＭ３９のオフ時、ソース及びドレインを経て漏れるリーク電流は極めて小さい。
配線スイッチＳＷ３１−３１、配線スイッチＳＷ３１−３２乃至配線スイッチＳＷ３１−３ｎは、信号線ＷＬ３１［０］、信号線ＷＬ３１［１］及び信号線ＮＤ３１Ｏが共通している（図１７）。よって一斉にコンフィギュレーションを行なうことができる。そして判定回路ＤＥＴ３１にて、条件１でのコンフィギュレーションが行われたか、条件２でのコンフィギュレーションが行われたかを一斉に判定する。
配線スイッチＳＷ３２−３１、配線スイッチＳＷ３２−３２乃至配線スイッチＳＷ３２−３ｎは、信号線ＷＬ３２［０］、信号線ＷＬ３２［１］及び信号線ＮＤ３２Ｏが共通している（図１７）。よって一斉にコンフィギュレーションを行なうことができる。そして判定回路ＤＥＴ３２にて、条件１でのコンフィギュレーションが行われたか、条件２でのコンフィギュレーションが行われたかを一斉に判定する。
配線スイッチＳＷ３ｎ−３１、配線スイッチＳＷ３ｎ−３２乃至配線スイッチＳＷ３ｎ−３ｎは、信号線ＷＬ３ｎ［０］、信号線ＷＬ３ｎ［１］及び信号線ＮＤ３ｎＯが共通している。よって一斉にコンフィギュレーションを行なうことができる。そして判定回路ＤＥＴ３ｎにて、条件１でのコンフィギュレーションが行われたか、条件２でのコンフィギュレーションが行われたかを一斉に判定する。
ＰＬＤ３００では、判定回路３０２は、判定回路ＤＥＴ３１、判定回路ＤＥＴ３２乃至判定回路ＤＥＴ３ｎを有する。判定回路３０２はｎ個の判定回路ＤＥＴを有すればよい。
一方、判定回路２０２（図８、９）についてみてみる。
図６において、配線スイッチＳＷ２１−２１、配線スイッチＳＷ２２−２１乃至配線スイッチＳＷ２ｎ−２１は、信号線ＷＬ２１［０］及び信号線ＷＬ２１［１］が共通している。しかし配線スイッチＳＷ２１−２１には信号線ＮＤ２１Ｏから信号が入力され、配線スイッチＳＷ２２−２１には信号線ＮＤ２２Ｏから信号が入力され、配線スイッチＳＷ２ｎ−２１には信号線ＮＤ２ｎＯから信号が入力される。
配線スイッチＳＷ２１−２１で、条件１でのコンフィギュレーションが行われたか、条件２でのコンフィギュレーションが行われたかは、判定回路ＤＥＴ２１−２１によって判定される。
配線スイッチＳＷ２２−２１で、条件１でのコンフィギュレーションが行われたか、条件２でのコンフィギュレーションが行われたかは、判定回路ＤＥＴ２２−２１によって判定される。
配線スイッチＳＷ２ｎ−２１で、条件１でのコンフィギュレーションが行われたか、条件２でのコンフィギュレーションが行われたかは、判定回路ＤＥＴ２ｎ−２１によって判定される。
このようにＰＬＤ２００では、１つの配線スイッチＳＷに対して一つの判定回路が必要である。よって配線スイッチＳＷがｎ×ｎ個であれば、判定回路２０２はｎ×ｎ個必要である。
論理積回路３０３の回路図の一例を図２１に示す。
論理積回路３０３は、トランジスタＭ３１ｍ、トランジスタＭ３２ｍ乃至トランジスタＭ３ｎｍ、トランジスタＭＳＴＡＲＴ３、インバータＩＮＶ３を有する。論理積回路３０３は入力に対する論理積を出力する機能を有する。
トランジスタＭ３１ｍ、トランジスタＭ３２ｍ乃至トランジスタＭ３ｎｍ、トランジスタＭＳＴＡＲＴ３は、直列に接続されている。
トランジスタＭＳＴＡＲＴ３のゲートは、信号線ＳＴＡＲＴＢに電気的に接続される。トランジスタＭＳＴＡＲＴ３のソース及びドレインの一方は、電源線に電気的に接続される。電源線には電圧ＶＤＤが印加されているが、電源線には一定の電圧が印加されていればよく、電圧はＶＤＤでなくてもよい。トランジスタＭＳＴＡＲＴ３のソース及びドレインの他方は、インバータＩＮＶ３に電気的に接続される。
トランジスタＭ３ｎｍのゲートは、信号線ＮＤ３ｎｍに電気的に接続される。トランジスタＭ３ｎｍのソース及びドレインの一方は、電源線に電気的に接続される。電源線には基準電位（ＧＮＤ）が印加されているが、電源線には一定の電圧が印加されていればよい。電圧はＧＮＤでなくてもよい。トランジスタＭ３ｎｍのソース及びドレインの他方は、トランジスタＭ３（ｎ−１）ｍのソース及びドレインの一方に電気的に接続される（図示しない）。
トランジスタＭ３２ｍのゲートは、信号線ＮＤ３２ｍに電気的に接続される。トランジスタＭ３２ｍのソース及びドレインの一方は、トランジスタＭ３３ｍのソース及びドレインの一方に電気的に接続される（図示しない）。トランジスタＭ３２ｍのソース及びドレインの他方は、トランジスタＭ３１ｍのソース及びドレインの一方に電気的に接続される。
トランジスタＭ３１ｍのゲートは、信号線ＮＤ３１ｍに電気的に接続される。トランジスタＭ３１ｍのソース及びドレインの一方は、トランジスタＭ３２ｍのソース及びドレインの他方に電気的に接続される。トランジスタＭ３１ｍのソース及びドレインの他方は、トランジスタＭＳＴＡＲＴ３のソース及びドレインの他方、インバータＩＮＶ３に電気的に接続される。
トランジスタＭＳＴＡＲＴ３は、コンフィギュレーション開始時に、信号線ＦＩＮＩＳＨをリセットする機能を有する。
信号線ＳＴＡＲＴＢには、信号線ＳＴＡＲＴの反転信号が印加される。したがって信号線ＳＴＡＲＴに高レベルの電圧が印加されて、信号線ＮＤ３１ｍがリセットされるときには、信号線ＳＴＡＲＴＢには低レベルの電圧が印加される。
信号線ＳＴＡＲＴＢの電圧を低レベルにすることで、トランジスタＭＳＴＡＲＴ３はオン状態となる。トランジスタＭＳＴＡＲＴ３のソース及びドレインの一方には高レベルの電圧（ここではＶＤＤ）が印加されているから、インバータＩＮＶ３には高レベルの電圧が印加される。インバータＩＮＶ３は低レベルを出力し、信号線ＦＩＮＩＳＨには低レベルの電圧が印加される。その後、信号線ＳＴＡＲＴＢには高レベルの電圧が印加され、トランジスタＭＳＴＡＲＴ３はオフ状態となる。
すべての配線スイッチＳＷにて、条件１でのコンフィギュレーションが行なわれると、信号線ＮＤ３１ｍ、信号線ＮＤ３２ｍ乃至信号線ＮＤ３ｎｍには高レベルの電圧が保持される。そうすると、トランジスタＭ３１ｍ、トランジスタＭ３２ｍ乃至トランジスタＭ３ｎｍがオン状態となり、インバータＩＮＶ３には低レベル（ＧＮＤ）の電圧が印加される。インバータＩＮＶ３は高レベルの電圧を出力する。信号線ＦＩＮＩＳＨには高レベルの電圧が印加される。
信号線ＦＩＮＩＳＨは、ワードドライバＷＤ３及びビットドライバＢＤ３に電気的に接続され、コンフィギュレーションが終了したこと（高レベルの電圧）をワードドライバＷＤ３及びビットドライバＢＤ３に伝達する。
いずれかの配線スイッチＳＷにて、条件２でのコンフィギュレーションが行なわれると、信号線ＮＤ３１ｍ、信号線ＮＤ３２ｍ乃至信号線ＮＤ３ｎｍのいずれかに低レベルの電圧が保持される。そうするとインバータＩＮＶ３には高レベル（ＶＤＤ）の電圧が印加されるので、インバータＩＮＶ３は低レベルの電圧を出力する。信号線ＦＩＮＩＳＨには低レベルの電圧が印加される。
信号線ＦＩＮＩＳＨは、コンフィギュレーションの終了していないこと（低レベルの電圧）をワードドライバＷＤ３及びビットドライバＢＤ３に伝達する。
判定装置３０１は、本実施の形態の構成に限られず、配線スイッチＳＷのコンフィギュレーションが条件１又は条件２で行なわれたことを判定できる構成であればよい。
（実施の形態５）
本実施の形態では、トランジスタ１４やトランジスタ１５について説明する。
＜半導体装置の断面構造の例＞
図１２に、図１に示した配線スイッチ１を有する半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ１４及びトランジスタ１５のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ１４及びトランジスタ１５のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ１４のチャネル長方向とトランジスタ１５のチャネル長方向とが、必ずしも一致していなくともよい。
なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
また、図１２では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１４が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１５上に形成されている場合を例示している。
トランジスタ１５は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ１５は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ１４はトランジスタ１５上に積層されていなくとも良く、トランジスタ１４とトランジスタ１５とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ１５を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ１５が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１２では、単結晶シリコン基板を基板４００として用いる場合を例示している。
また、トランジスタ１５は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１２では、トレンチ分離法を用いてトランジスタ１５を電気的に分離する場合を例示している。具体的に、図１２では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ１５を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ１５の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ１５は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
トランジスタ１５では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ１５の基板上における占有面積を小さく抑えつつ、トランジスタ１５におけるキャリアの移動量を増加させることができる。その結果、トランジスタ１５は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１５のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ１５の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
トランジスタ１５上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ１４が設けられている。
トランジスタ１４は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
なお、図１２において、トランジスタ１４は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。
トランジスタ１４が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１２では、トランジスタ１４が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１４は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１２に示すように、トランジスタ１４は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ１４が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
＜トランジスタについて＞
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成例について説明する。
図１３に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一例として示す。図１３（Ａ）には、トランジスタ９０の上面図を示す。なお、図１３（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１３（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１３（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１３（Ｃ）に示す。
図１３に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
また、トランジスタ９０の、具体的な構成の別の一例を、図１４に示す。図１４（Ａ）には、トランジスタ９０の上面図を示す。なお、図１４（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１４（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１４（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１４（Ｃ）に示す。
図１４に示すように、トランジスタ９０は、絶縁膜９１上において順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。
なお、図１３及び図１４では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物半導体膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。
また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ９０の電界効果移動度が高くなる。
また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トランジスタ９０を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図１３及び図１４に示すトランジスタ９０は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図１３及び図１４に示すトランジスタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状またはペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、２：１：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。特に、Ｉｎ、Ｇａ、Ｚｎのｍｏｌ数比が２：１：３のターゲットを用いて作製されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
＜半導体装置の断面構造の例＞
図１５に、図１に示した配線スイッチ１を有する半導体装置１０の断面構造を、一例として示す。
なお、図１５では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１４が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１５上に形成されている場合を例示している。
トランジスタ１５は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ１５は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ１４はトランジスタ１５上に積層されていなくとも良く、トランジスタ１４とトランジスタ１５とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ１５を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ１５が形成される半導体基板６０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１５では、単結晶シリコン基板を半導体基板６０１として用いる場合を例示している。
また、トランジスタ１５は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１５では、トレンチ分離法を用いてトランジスタ１５を電気的に分離する場合を例示している。具体的に、図１５では、半導体基板６０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域６１０により、トランジスタ１５を素子分離させる場合を例示している。
トランジスタ１５上には、絶縁膜６１１が設けられている。絶縁膜６１１には開口部が形成されている。そして、上記開口部には、トランジスタ１５のソース及びドレインにそれぞれ電気的に接続されている導電膜６２５及び導電膜６２６と、トランジスタ１５のゲートに電気的に接続されている導電膜６２７とが、形成されている。
そして、導電膜６２５は、絶縁膜６１１上に形成された導電膜６３４に電気的に接続されており、導電膜６２６は、絶縁膜６１１上に形成された導電膜６３５に電気的に接続されており、導電膜６２７は、絶縁膜６１１上に形成された導電膜６３６に電気的に接続されている。
導電膜６３４乃至導電膜６３５上には、絶縁膜６１２が形成されている。絶縁膜６１２には開口部が形成されており、上記開口部に、導電膜６３６に電気的に接続された導電膜６３７が形成されている。そして、導電膜６３７は、絶縁膜６１２上に形成された導電膜６５１に、電気的に接続されている。
また、導電膜６５１上には、絶縁膜６１３が形成されている。絶縁膜６１３には開口部が形成されており、上記開口部に、導電膜６５１に電気的に接続された導電膜６５２が形成されている。そして、導電膜６５２は、絶縁膜６１３上に形成された導電膜６５３に、電気的に接続されている。また、絶縁膜６１３上には、導電膜６４４が形成されている。
導電膜６５３及び導電膜６４４上には絶縁膜６６１が形成されている。そして、図１５では、絶縁膜６６１上にトランジスタ１４が形成されている。
トランジスタ１４は、絶縁膜６６１上に、酸化物半導体を含む半導体膜７０１と、半導体膜７０１上の、ソースまたはドレインとして機能する導電膜７２１及び導電膜７２２と、半導体膜７０１、導電膜７２１及び導電膜７２２上のゲート絶縁膜６６２と、ゲート絶縁膜６６２上に位置し、導電膜７２１と導電膜７２２の間において半導体膜７０１と重なっているゲート電極７３１と、を有する。なお、導電膜７２２は、絶縁膜６６１に設けられた開口部において、導電膜６５３に電気的に接続されている。
そして、トランジスタ１４では、半導体膜７０１において、導電膜７２１に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１０が存在する。また、トランジスタ１４では、半導体膜７０１において、導電膜７２２に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１１が存在する。領域７１０及び領域７１１に、導電膜７２１、導電膜７２２、及びゲート電極７３１をマスクとしてアルゴン等の希ガス、ｐ型の導電型を半導体膜７０１に付与する不純物、或いは、ｎ型の導電型を半導体膜７０１に付与する不純物を添加することで、半導体膜７０１のうちゲート電極７３１に重なる領域よりも、領域７１０及び領域７１１の抵抗率を下げることができる。
そして、トランジスタ１４上に、絶縁膜６６３が設けられている。
なお、図１５において、トランジスタ１４は、ゲート電極７３１を半導体膜７０１の片側において少なくとも有していれば良いが、半導体膜７０１を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ１４が、半導体膜７０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１５では、トランジスタ１４が、一のゲート電極７３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１４は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１６に示す。
図１６（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１６（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１６（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図１６（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図１６（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図１６（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。
＜その他＞
なお、本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。つまり、Ａ社のみが実施するような発明の一態様を構成することが可能であり、別の発明の一態様として、Ｂ社のみが実施するような発明の一態様を構成することが可能である。また、Ａ社またはＢ社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成することができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
ＢＤ２ ビットドライバ
ＢＤ３ ビットドライバ
ＢＬ 信号線
ＢＬ２１ 信号線
ＢＬ２２ 信号線
ＢＬ２ｎ 信号線
ＢＬ３１ 信号線
ＢＬ３２ 信号線
ＢＬ３ｎ 信号線
Ｃ２１ 容量素子
Ｃ２２ 容量素子
Ｃ３１ 容量素子
Ｃ３２ 容量素子
ＣＯＮＴ 信号線
ＣＯＮＴＥＸＴ 信号線
ＣＯＮＴＥＸＴ［０］ 信号線
ＣＯＮＴＥＸＴ［１］ 信号線
ＤＥＴ 判定回路
ＤＥＴ２１−２１ 判定回路
ＤＥＴ２１−２２ 判定回路
ＤＥＴ２２−２１ 判定回路
ＤＥＴ２ｎ−２１ 判定回路
ＤＥＴ２ｎ−２ｎ 判定回路
ＤＥＴ３１ 判定回路
ＤＥＴ３２ 判定回路
ＤＥＴ３ｎ 判定回路
ＦＩＮＩＳＨ 信号線
ＩＮＶ２ インバータ
ＩＮＶ３ インバータ
Ｍ２４ トランジスタ
Ｍ２５ トランジスタ
Ｍ２６ トランジスタ
Ｍ２７ トランジスタ
Ｍ２８ トランジスタ
Ｍ２９ トランジスタ
Ｍ３０ トランジスタ
Ｍ３４ トランジスタ
Ｍ３５ トランジスタ
Ｍ３６ トランジスタ
Ｍ３７ トランジスタ
Ｍ３８ トランジスタ
Ｍ３９ トランジスタ
Ｍ４０ トランジスタ
Ｍ２１ａ トランジスタ
Ｍ２２ａ トランジスタ
Ｍ２３ａ トランジスタ
Ｍ２１ｂ トランジスタ
Ｍ２２ｂ トランジスタ
Ｍ２３ｂ トランジスタ
Ｍ３１ａ トランジスタ
Ｍ３２ａ トランジスタ
Ｍ３３ａ トランジスタ
Ｍ３１ｂ トランジスタ
Ｍ３２ｂ トランジスタ
Ｍ３３ｂ トランジスタ
ＭＳＴＡＲＴ２ トランジスタ
ＭＳＴＡＲＴ３ トランジスタ
Ｍ２１−２１ トランジスタ
Ｍ２１−２２ トランジスタ
Ｍ２１−２３ トランジスタ
Ｍ２ｎ−（２ｎ−１） トランジスタ
Ｍ２ｎ−２ｎ トランジスタ
Ｍ３１ｍ トランジスタ
Ｍ３２ｍ トランジスタ
Ｍ３３ｍ トランジスタ
Ｍ３（ｎ−１）ｍ トランジスタ
Ｍ３ｎｍ トランジスタ
ＮＤ２ 信号線
ＮＤ３ 信号線
ＮＤ２１Ｉ 信号線
ＮＤ２２Ｉ 信号線
ＮＤ２ｎＩ 信号線
ＮＤ２１Ｏ 信号線
ＮＤ２２Ｏ 信号線
ＮＤ２ｎＯ 信号線
ＮＤ２１−２１ 信号線
ＮＤ２１−２２ 信号線
ＮＤ２ｎ−２ｎ 信号線
ＮＤ２１ＯＢ 信号線
ＮＤ３１Ｉ 信号線
ＮＤ３２Ｉ 信号線
ＮＤ３ｎＩ 信号線
ＮＤ３１Ｏ 信号線
ＮＤ３２Ｏ 信号線
ＮＤ３ｎＯ 信号線
ＮＤ３１ｍ 信号線
ＮＤ３２ｍ 信号線
ＮＤ３ｎｍ 信号線
ＮＤ３１０Ｂ 信号線
ＳＮ ノード
ＳＮ２１ ノード
ＳＮ２２ ノード
ＳＮ２３ ノード
ＳＮ３１ ノード
ＳＮ３２ ノード
ＳＮ３３ ノード
ＳＴＡＲＴ 信号線
ＳＴＡＲＴＢ 信号線
ＳＷ 配線スイッチ
ＳＷ２１−２１ 配線スイッチ
ＳＷ２１−２２ 配線スイッチ
ＳＷ２１−２ｎ 配線スイッチ
ＳＷ２２−２１ 配線スイッチ
ＳＷ２２−２２ 配線スイッチ
ＳＷ２２−２ｎ 配線スイッチ
ＳＷ２ｎ−２１ 配線スイッチ
ＳＷ２ｎ−２２ 配線スイッチ
ＳＷ２ｎ−２ｎ 配線スイッチ
ＳＷ３１−３１ 配線スイッチ
ＳＷ３２−３１ 配線スイッチ
ＳＷ３ｎ−３１ 配線スイッチ
ＳＷ３１−３２ 配線スイッチ
ＳＷ３２−３２ 配線スイッチ
ＳＷ３ｎ−３２ 配線スイッチ
ＳＷ３１−３ｎ 配線スイッチ
ＳＷ３２−３ｎ 配線スイッチ
ＳＷ３ｎ−３ｎ 配線スイッチ
ＳＷ２１−２２ａ スイッチ
ＳＷ２１−２２ｂ スイッチ
ＳＷ２１−２１ａ スイッチ
ＳＷ２１−２１ｂ スイッチ
ＳＷ３１−３２ａ スイッチ
ＳＷ３１−３２ｂ スイッチ
ＷＰＷＣ 信号線
ＷＤ２ ワードドライバ
ＷＤ３ ワードドライバ
ＷＬ 信号線
ＷＬ２ 信号線
ＷＬ３ 信号線
ＷＬ２１［０］ 信号線
ＷＬ２１［１］ 信号線
ＷＬ２２［０］ 信号線
ＷＬ２２［１］ 信号線
ＷＬ２ｎ［０］ 信号線
ＷＬ２ｎ［１］ 信号線
ＷＬ３１［０］ 信号線
ＷＬ３１［１］ 信号線
ＷＬ３２［０］ 信号線
ＷＬ３２［１］ 信号線
ＷＬ３ｎ［０］ 信号線
ＷＬ３ｎ［１］ 信号線
１ 配線スイッチ
２ 配線
３［０］ 配線
３［１］ 配線
４ 配線
４［０］ 配線
４［１］ 配線
１１ ＬＥ（ロジックエレメント）
１２ ＬＥ
１４ トランジスタ
１５ トランジスタ
１６ 容量素子
１７ ノード
１８ トランジスタ
２１ ＬＥ
２２ ＬＥ
２ｎ ＬＥ
２４ トランジスタ
２５ トランジスタ
２６ 容量素子
２７ ノード
２８ トランジスタ
３１ ＬＥ
３２ ＬＥ
３ｎ ＬＥ
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 基板
１０１ スイッチ
１０２ スイッチ
２００ ＰＬＤ（プログラマブルロジックデバイス）
２０１ 判定装置
２０２ 判定回路
２０３ 論理積回路
３００ ＰＬＤ
３０１ 判定装置
３０２ 判定回路
３０３ 論理積回路
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
６０１ 半導体基板
６１０ 素子分離領域
６１１ 絶縁膜
６１２ 絶縁膜
６１３ 絶縁膜
６２５ 導電膜
６２６ 導電膜
６２７ 導電膜
６３４ 導電膜
６３５ 導電膜
６３６ 導電膜
６３７ 導電膜
６４４ 導電膜
６５１ 導電膜
６５２ 導電膜
６５３ 導電膜
６６１ 絶縁膜
６６２ ゲート絶縁膜
６６３ 絶縁膜
７０１ 半導体膜
７１０ 領域
７１１ 領域
７２１ 導電膜
７２２ 導電膜
７３１ ゲート電極
１００１ 配線
１００２ 配線
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (3)

  1. 第１のロジックエレメントと、第２のロジックエレメントと、第１のスイッチをと、を有し、
    前記第１のスイッチは、前記第１のロジックエレメントの出力端子に電気的に接続され、
    前記第１のスイッチは、前記第２のロジックエレメントの入力端子に電気的に接続され、
    前記第１のスイッチは、前記第１のロジックエレメント及び前記第２のロジックエレメントの間の導通、非導通を制御することができる機能を有し、
    前記第１のスイッチは、コンフィギュレーションデータが書き込まれることができる機能を有し、
    前記第１のスイッチは、前記書き込まれたコンフィギュレーションデータを保持することができる機能を有し、
    前記第１のロジックエレメントの出力は、高レベルの電圧又は低レベルの電圧であり、
    前記第１のロジックエレメントの出力が前記低レベルの電圧のときに前記第１のスイッチへコンフィギュレーションデータが書き込まれるまで、前記第１のスイッチへの前記コンフィギュレーションデータの書き込みを繰り返し行うことを特徴とする半導体装置。
  2. 第１のロジックエレメントと、第２のロジックエレメントと、第１のスイッチと、を有し、
    前記第１のスイッチは、前記第１のロジックエレメント及び前記第２のロジックエレメントの導通、非導通を制御することができる機能を有し、
    前記第１のスイッチは、第２のスイッチ及び第３のスイッチを有し、
    前記第２のスイッチは、前記第１のロジックエレメントの出力端子に電気的に接続され、
    前記第２のスイッチは、前記第２のロジックエレメントの入力端子に電気的に接続され、
    前記第３のスイッチは、前記第１のロジックエレメントの出力端子に電気的に接続され、
    前記第３のスイッチは、前記第２のロジックエレメントの入力端子に電気的に接続され、
    前記第２のスイッチは、コンフィギュレーションデータが書き込まれることができる機能を有し、
    前記第２のスイッチは、前記書き込まれたコンフィギュレーションデータを保持することができる機能を有し、
    前記第３のスイッチは、コンフィギュレーションデータが書き込まれることができる機能を有し、
    前記第３のスイッチは、前記書き込まれたコンフィギュレーションデータを保持することができる機能を有し、
    前記第１のロジックエレメントの出力は、高レベルの電圧又は低レベルの電圧であり、
    前記第２のスイッチがオン状態のときには、前記第１のロジックエレメントと前記第２のロジックエレメントとが導通し、
    前記第２のスイッチがオフ状態のときには、前記第１のロジックエレメントと前記第２のロジックエレメントとが非導通し、
    前記第３のスイッチがオン状態のときには、前記第１のロジックエレメントと前記第２のロジックエレメントとが導通し、
    前記第３のスイッチがオフ状態のときには、前記第１のロジックエレメントと前記第２のロジックエレメントとが非導通し、
    前記第１のロジックエレメントの出力が前記低レベルの電圧のときに、
    前記第２のスイッチへコンフィギュレーションデータが書き込まれ、
    及び、第３のスイッチへそれぞれコンフィギュレーションデータが書き込まれるまで、
    前記第２のスイッチへのコンフィギュレーションデータの書き込みを繰り返し行い、
    及び、第３のスイッチへのコンフィギュレーションデータの書き込みを繰り返し行うことを特徴とする半導体装置。
  3. 請求項１又は２において、前記第１のロジックエレメントの出力が前記低レベルの電圧ときにコンフィギュレーションデータの書き込みが行われたことを判定する判定装置を有することを特徴とする半導体装置。
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TW (1) TWI649968B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230376668A1 (en) * 2019-04-12 2023-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Ic device layout method

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6541376B2 (ja) * 2014-03-13 2019-07-10 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02291720A (ja) * 1989-05-01 1990-12-03 Kawasaki Steel Corp プログラム可能な論理デバイス
JPH05143284A (ja) * 1991-11-25 1993-06-11 Rohm Co Ltd Ｍｐｕ・ｐｌａ内蔵ｉｃ
JPH08330944A (ja) * 1995-03-24 1996-12-13 Kawasaki Steel Corp 半導体デバイス
JP2007143151A (ja) * 2005-11-17 2007-06-07 Altera Corp 高電源レベルを有するプログラマブルロジックデバイスメモリ要素
JP2013251894A (ja) * 2012-05-02 2013-12-12 Semiconductor Energy Lab Co Ltd プログラマブルロジックデバイス

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101591613B1 (ko) 2009-10-21 2016-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102714496B (zh) 2010-01-20 2016-06-29 株式会社半导体能源研究所 半导体装置
US9762246B2 (en) 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
US9230683B2 (en) 2012-04-25 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR102102589B1 (ko) * 2012-10-17 2020-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그램 가능한 논리 장치
KR102112364B1 (ko) * 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8947121B2 (en) * 2013-03-12 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP6272713B2 (ja) * 2013-03-25 2018-01-31 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス及び半導体装置
JP6625328B2 (ja) 2014-03-06 2019-12-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02291720A (ja) * 1989-05-01 1990-12-03 Kawasaki Steel Corp プログラム可能な論理デバイス
JPH05143284A (ja) * 1991-11-25 1993-06-11 Rohm Co Ltd Ｍｐｕ・ｐｌａ内蔵ｉｃ
JPH08330944A (ja) * 1995-03-24 1996-12-13 Kawasaki Steel Corp 半導体デバイス
JP2007143151A (ja) * 2005-11-17 2007-06-07 Altera Corp 高電源レベルを有するプログラマブルロジックデバイスメモリ要素
JP2013251894A (ja) * 2012-05-02 2013-12-12 Semiconductor Energy Lab Co Ltd プログラマブルロジックデバイス

Cited By (1)

* Cited by examiner, † Cited by third party
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US20230376668A1 (en) * 2019-04-12 2023-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Ic device layout method

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