CN102714496B - 半导体装置 - Google Patents

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Abstract

本发明的一个目的在于，提供一种能够降低功率消耗的半导体装置。另一个目的在于提供使用编程单元的高度可靠的半导体装置，诸如可编程逻辑装置（PLD）。根据基本块之间的连接的配置中的变化，改变供给至基本块的电源电压。即，在基本块之间的连接结构为使得对电路无贡献的基本块时，停止对于该基本块的电源电压的供应。另外，使用编程单元控制对基本块的电源电压的供应，该编程单元利用其沟道形成区使用氧化物半导体形成的场效应晶体管形成，该场效应晶体管具有极低的断态电流或极低的泄漏电流。

Description

半导体装置
技术领域
本发明涉及一种包括使用氧化物半导体的半导体元件的半导体装置。
背景技术
近年来，作为新的具有比非晶硅更高迁移率和更高可靠性、并且具有均匀的元件特性的半导体材料，展现半导体特性并且被称为氧化物半导体的金属氧化物已经吸引了关注。金属氧化物用于多种应用。例如，氧化铟是熟知的金属氧化物并且用作包括在液晶显示装置等中的透明电极的材料。具有半导体特性的这样的金属氧化物的示例包括氧化钨、氧化锡、氧化铟以及氧化锌。已知有使用具有半导体特性的这样的金属氧化物形成了沟道形成区的薄膜晶体管（专利文献1和专利文献2）。
[专利文献1]日本专利申请公开2007-123861号公报
[专利文献2]日本专利申请公开2007-96055号公报。
发明内容
按照惯例，在诸如通常的中央处理单元（CPU）的半导体集成电路中，电路预先设计并且在制造之后不能够改变。与此相反，在称为可编程逻辑装置（PLD）的半导体集成电路中，在制造之后，使用具有适当的结构的基本块单元形成逻辑电路，并且能够改变基本块单元之间的互连。因为能够通过用户改变电路配置，并且能够大大降低花费在电路的设计和开发上的时间和成本，因此PLD具有高的通用性。
PLD包括复杂的PLD（CPLD）、现场可编程门阵列（FPGA）等。在电路配置的程序能够没有限制地重写时，根据存储在诸如EEPROM或SRAM的半导体存储器中的基本块之间的连接结构来设置任意以上的PLD的电路配置。取决于被编程的电路配置，有可能存在基本块对电路配置无贡献的情况。具体地，因为PLD具有较大的尺寸和较高的通用性，所以基本块的数量增加；因为电路配置为特定用途而定制，所以对电路配置无贡献的基本块的数量增加。
然而，电源电压也供应给PLD中的对电路配置无贡献的基本块。因此，在基本块中，包括寄生电容的多种电容被浪费地充电和放电，导致消耗功率。在供应电源电压时，由于泄漏电流或断态电流，在基本块中发生不必要的功率消耗。例如，在使用CMOS形成反相器的情况下，虽然，理想地，在稳态下不消耗功率，但是由于流至栅极绝缘膜的泄漏电流或由于在源电极和漏电极之间流动的断态电流，实际上是消耗功率的。在使用块硅（bulksilicon）形成CMOS反相器的情况下，在室温下生成大约1pA的断态电流，其中电源电压大约为3V。在达到PLD的高度集成时，由于半导体元件的微型化或元件数量的增加，预期功率消耗将增加。
在使用可重写的PLD的情况下，通常使用EEPROM或SRAM作为用于存储连接结构的编程单元。然而，因为EEPROM利用隧道电流的原理写入和擦除数据，所以容易发生绝缘膜劣化。因此，实际上，重写数据的次数不是无限的，并且重写的数量的上限大约为数万次至几十万次。此外，在数据被写入时以及在数据被擦除时，施加至EEPROM的电压的绝对值高达大约20V。因此，在数据被写入时以及在数据被擦除时功率消耗容易增加。此外，为了适用以上的操作电压大小，需要冗余的电路设计。
另一方面，SRAM一直需要电源电压的供应来保持数据。因此，如上所述，当供应电源电压时，甚至在稳态下也消耗功率；因此，如果使用SRAM的编程单元的数量随着高度集成而增加，则半导体装置的功率消耗增加。
鉴于以上的问题，本发明的一个目的在于提供一种能够降低功率消耗的半导体装置。本发明的另一个目的在于提供一种使用编程单元的高度可靠的半导体装置。
在根据本发明的一个实施例的半导体装置中，根据基本块之间的连接结构的改变，存在或不存在对基本块的电源电压的供应发生改变。即，在基本块之间的连接结构的改变产生对电路配置无贡献的基本块时，停止对于所讨论的基本块的电源电压的供应。
在本发明的一个实施例中，使用编程单元控制对基本块的电源电压的供应，该编程单元利用具有极低的断态电流或极低的泄漏电流的绝缘栅极场效应晶体管（下文中简称为晶体管）形成。以上的晶体管的带隙宽于硅半导体的带隙，并且晶体管的沟道形成区包括其本征载流子密度低于硅的本征载流子密度的半导体材料。具有这样的特性的半导体材料包括在沟道形成区中，使得能够实现具有极低的断态电流的晶体管。作为这样的半导体材料的示例，能够给定具有大约是硅的三倍大的带隙的氧化物半导体。
在本发明的一个实施例中，使用具有极低的断态电流或极低的泄漏电流的晶体管作为编程单元，该编程单元用于控制基本块之间的连接。
除另有规定外，在本说明书中，在n沟道晶体管的情况下，断态电流是在以下条件下流动于源电极和漏电极之间的电流：漏电极的电位高于源电极的电位或栅电极的电位，而在参考电位是源电极的电位时栅电极的电位小于或等于零。备选地，在本说明书中，在p沟道晶体管的情况下，断态电流是在以下条件下流动于源电极和漏电极之间的电流：漏电极的电位低于源电极的电位或栅电极的电位，而在参考电位是源电极的电位时栅电极的电位大于或等于零。
特别地，以上的编程单元至少包括作为用于控制两个节点之间的连接的开关元件起作用的第一晶体管，以及用于控制对以上的第一晶体管的栅电极的电位的供应的第二晶体管。第二晶体管包括使用诸如氧化物半导体的半导体材料形成的沟道形成区，其具有大约是硅的三倍大的带隙，以及极低的泄漏电流或断态电流。因此，在第一晶体管的栅电极和源电极之间的电压（栅极电压）通过具有极低的断态电流或极低的泄漏电流的第二晶体管长时间保持。
氧化物半导体是展现半导体特性的金属氧化物，其包括几乎与微晶硅或多晶硅相同的高迁移率以及几乎与非晶硅相同的元件特性中的均匀性。通过降低诸如水分或氢的杂质的浓度而高度纯化的氧化物半导体（纯化的OS）为本征半导体（i型半导体）或实质上本征半导体，该氧化物半导体用作电子施主（施主）。因此，包括以上的氧化物半导体的晶体管具有极低的断态电流或极低的泄漏电流的特性。特别地，通过次级离子质谱法（SIMS）测量的高度纯化的氧化物半导体中的氢浓度小于或等于5×1019／cm3，优选地小于或等于5×1018／cm3，更优选地小于或等于5×1017／cm3，进一步优选地小于或等于1×1016／cm3。此外，通过霍耳效应测量法测量的氧化物半导体膜的载流子密度小于1×1014／cm3，优选地小于1×1012／cm3，更优选地小于1×1011／cm3。此外，氧化物半导体的带隙大于或等于2eV，优选地大于或等于2.5eV，更优选地大于或等于3eV。借助于通过充分地降低诸如水分或氢的杂质的浓度而高度纯化的氧化物半导体膜，能够降低晶体管的断态电流或泄漏电流。
这里描述了氧化物半导体膜中的氢浓度的分析。众所周知的是，原则上，很难通过SIMS分析原理在样本的表面附近或在使用不同的材料形成的层叠膜之间的界面附近精确地获取数据。因此，在通过SIMS在厚度方向上分析膜的氢浓度的分布的情况下，当在所研究的膜的区域中值不会很大地改变并且能够获取几乎常数值时，可接受平均值作为氢浓度。另外，在所研究的膜的厚度较小的情况下，由于在相邻的膜中的氢浓度的影响，有时不能够得到具有几乎常数值的区域。在那种情况下，可接受在膜的区域中的氢浓度的局部最大值或局部最小值作为膜中的氢浓度。此外，在具有局部最大值的山形的峰值和具有局部最小值的谷形的峰值不存在于提供有膜的区域中的情况下，可接受拐点的值作为氢浓度。
多种实验实际上能够证明包括高度纯化的氧化物半导体膜作为有源层（activelayer）的晶体管的低的断态电流。例如，即使对于具有1×106μm的沟道宽度和10μm的沟道长度的元件，在源电极和漏电极之间的电压（漏极电压）的从1V至10V的范围内，断态电流（其为在栅电极和源电极之间的电压小于或等于0V时的漏极电流）有可能小于或等于半导体表征系统的测量极限，即，小于或等于1×10-13A。在那种情况下，能够发现的是，对应于通过将断态电流除以晶体管的沟道宽度而得到的值的断态电流密度低于或等于100zA／μm。另外，在实验中，电容器和晶体管（栅极绝缘膜的厚度为100nm）互相连接，并且使用其中通过晶体管控制流入至电容器或从电容器流出的电荷的电路。在高度纯化的氧化物半导体膜被用作晶体管中的沟道形成区，并且从电容器每单位时间的电荷量的改变测量晶体管的断态电流时，发现在晶体管的源电极和漏电极之间的电压为3V的情况下，能够获得10zA／μm至100zA／μm的较低的断态电流。因此，在与本发明的一个实施例有关的半导体装置中，取决于源电极和漏电极之间的电压，包括高度纯化的氧化物半导体膜作为有源层的晶体管的断态电流密度能够低于或等于100zA／μm，优选地低于或等于10zA／μm，或者更加优选地低于或等于1zA／μm。因此，包括高度纯化的氧化物半导体膜作为有源层的晶体管具有比包括具有结晶度的硅的晶体管低得多的断态电流。
包括高度纯化的氧化物半导体的晶体管几乎没有表现出断态电流的温度依赖性。这是因为去除了氧化物半导体中用作电子施主（施主）的杂质，并且氧化物半导体被高度纯化，使得导电型接近于实质上本征型，并且费米能级位于禁带的中心。这也是由氧化物半导体具有大于或等于3eV的能隙并且包括非常少的热激发载流子的事实造成的。此外，源电极和漏电极处于退化态，这也是没有表现出温度依赖性的因素。晶体管主要使用从退化的源电极注入至氧化物半导体的载流子来操作，并且能够解释的是，因为载流子密度没有温度依赖性，所以断态电流没有温度依赖性。
作为氧化物半导体，能够使用诸如In-Sn-Ga-Zn-O类氧化物半导体的四元金属氧化物，诸如In-Ga-Zn-O类氧化物半导体、In-Sn-Zn-O类氧化物半导体、In-Al-Zn-O类氧化物半导体、Sn-Ga-Zn-O类氧化物半导体、Al-Ga-Zn-O类氧化物半导体以及Sn-Al-Zn-O类氧化物半导体的三元金属氧化物，或诸如In-Zn-O类氧化物半导体、Sn-Zn-O类氧化物半导体、Al-Zn-O类氧化物半导体、Zn-Mg-O类氧化物半导体、Sn-Mg-O类氧化物半导体In-Mg-O类氧化物半导体、In-Ga-O类氧化物半导体的二元金属氧化物，In-O类氧化物半导体、Sn-O类氧化物半导体以及Zn-O类氧化物半导体等。注意，在本说明书中，例如，In-Sn-Ga-Zn-O类氧化物半导体意味着包括铟（In）、锡（Sn）、镓（Ga）以及锌（Zn）的金属氧化物。对化学计量组成比没有具体的限制。以上的氧化物半导体可包括硅。
备选地，氧化物半导体能够由化学式InMO3（ZnO）m（m>0）来表示。这里，M表示从Ga、Al、Mn和Co中选择的一种或者多种金属元素。
根据本发明的一个实施例，通过编程单元停止对于对电路配置无贡献的基本块的电源电压的供应，由此能够抑制半导体集成电路的功率消耗。
同使用EEPROM的传统的编程单元相比，该编程单元具有能够通过隧道电流抑制栅极绝缘膜的降级的以上结构；因此，能够提供重写数据的次数能够增加的半导体装置。
在具有以上结构的编程单元中，由第二晶体管的操作电压来大概确定用于在连接状态写入数据所需的操作电压。因此，与使用EEPROM的传统的编程单元相比，能够提供其中以上的操作电压能够显著地降低并且降低了功率消耗的半导体装置。
与使用SRAM形成的编程单元不同，具有以上结构的编程单元使用具有极低的断态电流的晶体管来保持数据；因此，甚至在电源电压不是一直供应给编程单元时，也能够在一定程度上保持连接状态。因此，能够提供功率消耗有所降低的半导体装置。
附图说明
图1为示出半导体装置的结构的图；
图2A至2C各示出编程单元的电路图；
图3为示出半导体装置的操作的图；
图4为示出半导体装置的操作的图；
图5为示出半导体装置的操作的图；
图6为示出半导体装置的结构的图；
图7为示出半导体装置的结构的图；
图8为示出半导体装置的结构的图；
图9A和图9B为各示出半导体装置的操作的时间图；
图10A至图10C为示出用于制造半导体装置的方法的视图；
图11A和图11B为示出用于制造半导体装置的方法的视图；
图12A至图12C为示出用于制造半导体装置的方法的视图；
图13为包括氧化物半导体的反交错晶体管的纵向截面图；
图14为沿着图13中的线A-A’的取得的横截面的能带图（示意图）；
图15A示出施加有正电压（VG>0）至栅电极（GE）的能带图，以及图15B示出施加有负电压（VG<0）至栅电极（GE）的能带图；
图16为示出真空能级、金属的功函数（φM）以及氧化物半导体的电子亲和力（χ）之间的关系的图；
图17A至图17D为各示出电子装置的结构的视图。
具体实施方式
在下文中，将参照附图详细地描述本发明的实施例。然而，本发明不限于下文的描述，并且容易被本领域技术人员理解的是，能使用各种方式改变模式和细节，而不背离本发明的精神和范围。因此，本发明不应理解为局限于下面的实施例的描述。
注意，本发明的半导体装置在其类别中包括使用诸如微处理器的半导体元件形成的多种半导体集成电路、图像处理电路、用于半导体显示装置的控制器、数字信号处理器（DSP）、微控制器等。此外，本发明的半导体装置在其类别中还包括使用以上的半导体集成电路形成的诸如RF标签的多种装置、半导体显示装置等。半导体显示装置在其类别中包括以下装置：液晶显示装置、为每个像素设置有以有机发光元件（OLED）为代表的发光元件的发光装置、电子纸、数字微镜装置（DMD）、等离子体显示器面板（PDP）、场致发射显示器（FED）以及其中半导体元件包括在驱动器电路中的其它半导体显示装置。
（实施例1）
在本实施例中，将描述根据本发明的一个实施例的半导体装置的结构和操作。
作为一个示例，在图1中示出根据本发明的一个实施例的半导体装置的结构。图1中示出的半导体装置设置有九个基本块A至基本块I，编程单元SwAB至编程单元SwIH配置成控制基本块A至基本块I之间的连接，并且编程单元SwVA至编程单元SwVI配置成控制电源电位VDD到基本块A至基本块I的供应。
注意，在图1中，例如，配置成控制基本块A的输出端子和基本块B的输入端子之间的连接的编程单元表示为SwAB。另一方面，配置成控制基本块B的输出端子和基本块A的输入端子之间的连接的编程单元表示为SwBA。
在图1中，为了避免描述的复杂性，示出了其中九个基本块的每一个经由编程单元连接至上、下、左或右的基本块的情况。然而，本发明的一个实施例不限于该结构，并且设计者能够适当地设置基本块的数量以及连接结构。
在图1中，每个基本块经由编程单元连接至施加有电源电位VDD的节点；然而，实际上，被施加至每个基本块的不仅仅有电源电位VDD而且有不同于电源电位VDD的固定电位（诸如接地电位）。即，在施加电源电位VDD至基本块时，电源电位VDD与以上固定的电位之间的电位差作为电源电压供应至基本块。
在图1中，描述了给定的基本块的一个输出端子经由编程单元连接至另一个基本块的一个输入端子的情况。然而，本发明的一个实施例不限于该结构。给定的基本块的一个输出端子可经由编程单元连接至另一个基本块的多个输入端子。
注意，对用作基本块的逻辑电路的结构没有具体的限制。执行诸如反相器、AND、NAND或NOR的简单逻辑操作的逻辑电路，加法器，乘法器，存储器（例如，DRAM或SRAM）或多种算法单元能够用作基本块。
每个编程单元至少包括控制两个节点之间的连接的第一晶体管（Tr1）与控制对第一晶体管的栅电极的电位的供应的第二晶体管（Tr2）。特别地，在图2A至图2C中示出编程单元的结构示例。
图2A是具有最简单的结构的编程单元的一个示例，并且编程单元包括控制两个节点之间的连接的第一晶体管（Tr1）和控制对第一晶体管（Tr1）的栅电极的电位的供应的第二晶体管（Tr2）。特别地，第一晶体管（Tr1）的源电极连接至节点N1，并且第一晶体管（Tr1）的漏电极连接至节点N2。另外，第二晶体管（Tr2）的源电极（表示为S）和漏电极（表示为D）之一连接至第一晶体管（Tr1）的栅电极，并且施加用于控制第一晶体管（Tr1）的开关的信号（Sig1）的电位至第二晶体管（Tr2）的源电极（表示为S）和漏电极（表示为D）的另一个。
注意，可设置用于保持第一晶体管（Tr1）的栅电极的电位的电容器。
在根据输入至第二晶体管（Tr2）的栅电极的信号导通第二晶体管（Tr2）时，施加用于控制第一晶体管（Tr1）的开关的信号的电位至第一晶体管（Tr1）的栅电极。第一晶体管（Tr1）根据施加至第一晶体管（Tr1）栅电极的电位执行开关。在第一晶体管（Tr1）导通时，节点N1连接至节点N2。与此相反，在第一晶体管（Tr1）截止时，节点N1不连接至节点N2，并且这些节点之一处于高阻抗状态。
随后，在第二晶体管（Tr2）根据输入至第二晶体管（Tr2）的栅电极的信号截止时，第一晶体管（Tr1）的栅电极处于浮态，并且电位被保持。因此，节点N1和节点N2之间的连接状态被保持。
注意，本说明书中的“连接”涉及电连接并且对应于其中电流、电压或电位能够施加或传送的状态。因此，连接的状态不总是表示直接连接的状态，而是在其类别中包括经由诸如布线、电阻器、二极管或晶体管的电路元件间接连接的状态，在该电路元件中电流、电压或电位能够供应或传送。
同样注意，甚至在电路图示出互相连接的独立部件时，存在一个导电膜具有多个部件的功能的情况，诸如一部分布线同样作为电极起作用的情况。本说明书中的“连接”在其类别中包括一个导电膜具有多个部件的功能这样的情况。
取决于晶体管的极性或施加至各个电极的电位的电平之间的差，包括在晶体管中的“源电极”和“漏电极”的名称可彼此互换。一般而言，在n沟道晶体管中，施加有较低的电位的电极称为源电极，并且施加有较高的电位的电极称为漏电极。另外，在p沟道晶体管中，施加有较低的电位的电极称为漏电极，并且施加有较高的电位的电极称为源电极。在本说明书中，为了方便起见，虽然在某些情况下假设源电极和漏电极是固定的来描述晶体管的连接关系；然而，实际上，取决于以上的电位之间的关系，源电极和漏电极的名称可彼此互换。
注意，在使用编程单元用于控制基本块之间的连接的情况下，节点N1连接至一个基本块的输入端子或输出端子，并且节点N2连接至另一个基本块的输入端子或输出端子。在使用编程单元用于控制对基本块的电源电压的供应的情况下，基本块连接至节点N1和节点N2之一，并且电源电位VDD施加至节点N1和节点N2的另一个。
随后，在图2B中示出另一个编程单元的示例。在图2B中示出的编程单元包括控制两个节点之间的连接的第一晶体管（Tr1），控制对第一晶体管（Tr1）的栅电极的电位的供应的第二晶体管（Tr2）以及控制以上的两个节点之一与施加有固定电位VSS的节点之间的连接的第三晶体管（Tr3）。
特别地，第一晶体管（Tr1）的源电极连接至节点N1，并且第一晶体管（Tr1）的漏电极连接至节点N2。第二晶体管（Tr2）的源电极和漏电极之一连接至第一晶体管（Tr1）的栅电极，施加用于控制第一晶体管（Tr1）的开关的信号的电位至第二晶体管（Tr2）的源电极和漏电极的另一个。第三晶体管（Tr3）的源电极和漏电极之一连接至节点N2，并且另一个连接至施加有固定电位VSS的节点。第一晶体管（Tr1）的栅电极连接至第三晶体管（Tr3）的栅电极。注意，第一晶体管（Tr1）为n沟道晶体管，并且第三晶体管（Tr3）为p-沟道晶体管。
在图2B中示出的编程单元包括用于保持第一晶体管（Tr1）的栅电极的电位的电容器Cs。虽然不一定设置电容器Cs，但在设置电容器Cs时，节点N1和节点N2之间的连接状态能够保持更长时间段。特别地，电容器Cs的一对电极之一连接至第一晶体管（Tr1）的栅电极，并且另一个连接至施加有固定电位VSS的节点。
在根据输入至第二晶体管（Tr2）的栅电极的信号导通第二晶体管（Tr2）时，施加用于控制第一晶体管（Tr1）的开关的信号的电位至第一晶体管（Tr1）的栅电极、第三晶体管（Tr3）的栅电极以及电容器Cs的一个电极。第一晶体管（Tr1）根据施加至第一晶体管（Tr1）的栅电极的信号的电位来执行开关。然后，因为第三晶体管（Tr3）的极性与第一晶体管（Tr1）的极性不同，所以第三晶体管（Tr3）执行与第一晶体管（Tr1）相反的开关。
例如，在第一晶体管（Tr1）导通时，第三晶体管（Tr3）截止。结果，节点N1连接至节点N2。与此相反，在第一晶体管（Tr1）截止时，第三晶体管（Tr3）导通。结果，节点N1不连接至节点N2，而节点N2连接至施加有固定电位VSS的节点。
随后，在第二晶体管（Tr2）根据输入至第二晶体管（Tr2）的栅电极的信号而截止时，第一晶体管（Tr1）的栅电极和第三晶体管（Tr3）的栅电极处于浮态，并且栅电极的电位保持在电容器Cs中。因此，节点N1和节点N2之间的连接状态以及节点N2和施加有固定电位VSS的节点之间的连接状态被保持。
注意，在图2B中，p沟道晶体管被用作第三晶体管（Tr3）；然而，在p沟道类型不是类似于氧化物半导体而一般地获取时，或者具有非常低的迁移率。因此，如图2C中所示，能够使用电阻器R，取代p沟道晶体管。
在本发明的一个实施例中，在图2A至2C中示出的编程单元中，第二晶体管（Tr2）的断态电流或泄漏电流极其低。特别地，第二晶体管（Tr2）的沟道形成区包括其带隙宽于硅半导体并且其本征载流子密度低于硅的半导体材料。在沟道形成区包括具有这样的特性的半导体材料时，能够实现具有极低的断态电流的晶体管。
作为其带隙宽于硅半导体并且其本征载流子密度低于硅的半导体材料的示例，能够使用诸如碳化硅（SiC）或氮化镓（GaN）的化合物半导体，利用诸如氧化锌（ZnO）的金属氧化物形成的氧化物半导体，等等。其中，氧化物半导体的优点在于能够通过溅射法或湿法（印刷方法等）形成，并且在批量生产方面是优异的。如果碳化硅和氮化镓不形成单晶，碳化硅和氮化镓不会获取满意的特性。用于形成单晶的碳化硅的处理温度为大约1500℃，并且用于形成单晶的氮化镓的处理温度为大约1100℃。然而，氧化物半导体的膜形成温度低至300℃至500℃（最大为大约700℃），并且使用氧化物半导体形成的半导体元件能够层叠于使用诸如单晶硅的半导体材料形成的集成电路之上。另外，氧化物半导体能够伴随衬底尺寸上的增加。因此，具体地，具有宽带隙的以上的半导体的氧化物半导体具有高的批量生产效率的优点。此外，具有优异的性能（例如，场效应迁移率）的晶体氧化物半导体能够通过包含在450℃和800℃之间的热处理容易地获取。
在氧化物半导体被用作第二晶体管（Tr2）时，优选以上的氧化物半导体具有大于或等于3eV的带隙，以及小于1012／cm3的载流子密度（优选地小于1011／cm3）。特别地，在通过SIMS测量的以上氧化物半导体中的氢浓度小于或等于5×1019／cm3，优选地小于或等于5×1018／cm3，更加优选地小于或等于5×1017／cm3，进一步优选地小于或等于1×1016／cm3。在使用具有以上的特性的氧化物半导体时，能够降低第二晶体管（Tr2）的断态电流或泄漏电流。
第二晶体管（Tr2）的栅极绝缘膜优选地具有大于或等于10nm（更加优选地大于或等于100nm）的厚度。第二晶体管（Tr2）的沟道长度优选地大于或等于100nm，更加优选地大于或等于300nm。在采用以上结构时，能够降低第二晶体管（Tr2）的断态电流或泄漏电流。
用这种方法，在使用具有非常低的断态电流或非常低的泄漏电流的第二晶体管（Tr2）时，对第一晶体管的栅电极的电位的供应受控制，由此第一晶体管的栅极电压被长时间保持。因此，节点N1和节点N2之间的连接状态也能够被长时间保持。
为了在保持连接状态时进一步降低第二晶体管（Tr2）的断态电流或泄漏电流，在编程单元之中，第二晶体管（Tr2）的栅电极的电位可设置成最低。具体地，在包括在形成诸如晶体管、电容器或电阻器的编程单元的所有电路元件中的端子和电极的电位之中，优选第二晶体管（Tr2）的栅电极的电位比任意其它电位低大于或等于3V（更加优选地大于或等于5V）。
与第二晶体管（Tr2）的相似，第一晶体管（Tr1）或第三晶体管（Tr3）的沟道形成区可包括其带隙宽于硅半导体并且其本征载流子密度低于硅的半导体材料，或者与第二晶体管（Tr2）不同，第一晶体管（Tr1）或第三晶体管（Tr3）的沟道形成区可包括具有更高的迁移率的半导体材料。作为具有高迁移率的半导体材料的示例，能够给出具有诸如多晶或单晶的结晶度的锗、硅和硅锗，以及单晶碳化硅。第一晶体管（Tr1）或第三晶体管（Tr3）可使用半导体薄膜来形成，或可使用块半导体衬底来形成。
在前者的情况下，因为第一晶体管（Tr1）或第三晶体管（Tr3）具有与第二晶体管（Tr2）的相似的低断态电流或低泄漏电流，所以能够进一步降低半导体装置的功率消耗。具体地，在使用控制对基本块的电源电位VDD的供应的编程单元的情况下，大约10cm2V-1s-1的第一晶体管（Tr1）的场效应迁移率足够用于操作，并且不需要如此高的操作速度。在控制对基本块的电源电位VDD的供应的编程单元中生成的断态电流或泄漏电流直接导致功率消耗的增加。因此，在使用控制对基本块的电源电位VDD的供应的编程单元的情况下，优选地采用前者的结构。
在后者的情况下，第一晶体管（Tr1）的迁移率增加；因此，能够降低与第一晶体管（Tr1）连接的节点之间的电阻。具体地，在使用编程单元用于控制基本块之间的连接的情况下，基本块之间的高连接电阻导致半导体装置的操作速度的降低。因此，在使用编程单元用于控制基本块之间的连接的情况下，优选地采用后者的结构。注意，在第一晶体管（Tr1）的沟道形成区包括具有更高的迁移率的半导体材料时，栅极绝缘膜的厚度优选地大于或等于10nm，以便降低断态电流或泄漏电流。
注意，在第二晶体管（Tr2）、第一晶体管（Tr1）以及第三晶体管（Tr3）的各个沟道形成区具有同样的半导体材料时，第一晶体管（Tr1）和第三晶体管（Tr3）可形成于与第二晶体管（Tr2）相同的层中。在那种情况下，第一晶体管（Tr1）和第三晶体管（Tr3）的栅极绝缘膜的每个的厚度在设计上与第二晶体管（Tr2）的厚度相同；然而，第一晶体管（Tr1）和第三晶体管（Tr3）的沟道长度或沟道宽度可与第二晶体管（Tr2）的沟道长度或沟道宽度不同。例如，在希望第一晶体管（Tr1）的沟道形成区具有低的电阻时，沟道宽度可以是第二晶体管（Tr2）的沟道宽度的两倍或者更多倍大，优选地是第二晶体管（Tr2）的沟道宽度的五倍或者更多倍大。
另外，可通过非自对齐方法形成第一晶体管（Tr1）。通过非自对齐方法，虽然由于栅电极和源电极或漏电极的重叠而出现寄生电容，但是对第一晶体管（Tr1）不需要如此高速操作，并且以上的寄生电容不成为问题。反而，以上的寄生电容作为保持第一晶体管（Tr1）的栅电极的电位的电容器（Cs）而起作用。另一方面，第二晶体管（Tr2）的寄生电容优选地较低，以便在开关时防止第一晶体管（Tr1）的栅电极的电位变化的产生。
甚至在使用与形成基本块的晶体管相同的半导体材料用于第一晶体管（Tr1）时，栅极绝缘膜的厚度优选地大于形成基本块的晶体管的厚度，以便降低第一晶体管（Tr1）的泄漏电流。在那种情况下，可通过非自对齐方法形成第一晶体管（Tr1），并且在不同于用作基本块的晶体管的层中形成的导电膜可用作栅电极。
注意，在图2A至图2C中，仅仅在半导体膜的一侧之上，第一晶体管（Tr1）、第二晶体管（Tr2）以及第三晶体管（Tr3）各具有栅电极。然而，本发明的一个实施例不限于该结构，并且以上的晶体管可具有在隔着半导体膜的栅电极侧的对面的背栅电极。在那种情况下，背栅电极可电绝缘成处于浮态，或可以处于背栅电极提供有电位的状态。在后者的情况下，栅电极可电连接至背栅电极，或可仅仅一直施加诸如接地电位的固定电位至背栅电极。控制施加至背栅电极的电位的电平，由此能够控制晶体管的阈值电压。
能够用作半导体装置的编程单元不限于图2A至图2C中示出的电路配置。编程单元可至少包括用于控制两个节点之间的连接的第一晶体管，以及用于控制对以上的第一晶体管的栅电极的电位的供应的第二晶体管，并且第二晶体管的沟道形成区可包括诸如具有硅的大约三倍大的带隙的氧化物半导体的半导体材料。
随后，将描述在使用具有以上结构的编程单元任意地连接多个基本块时的半导体装置的操作。
在图1中示出的半导体装置中，切断所有的基本块之间的连接，并且对所有的基本块停止电源电压的供应。从该图1中示出的状态，在图3中示出在一些编程单元导通时基本块被连接的状态。特别地，在图3中，在编程单元SwAB、编程单元SwBC、编程单元SwCF以及编程单元SwFI导通时，基本块A的输出端子连接至基本块B的输入端子、基本块B的输出端子连接至基本块C的输入端子、基本块C的输出端子连接至基本块F的输入端子以及基本块F的输出端子连接至基本块I的输入端子。在编程单元SwVA、编程单元SwVB、编程单元SwVC、编程单元SwVF以及编程单元SwVI导通时，电源电位VDD施加至基本块A、基本块B、基本块C、基本块F以及基本块I。然后，使除了以上的编程单元以外的所有的编程单元截止。结果，如图3中所示，形成了从半导体装置的输入端子（IN）至基本块A、基本块B、基本块C、基本块F以及基本块I的信号通道。然后，在以上的基本块的每一个中执行第一信号处理，由此从输出端子（OUT）输出信号。
在图3中示出的状态中，在对输入信号执行第一信号处理之后执行第二信号处理并获取输出信号时，基本块之间的连接被改变。优选地在所有的编程单元一次断开之后执行基本块之间的连接的改变。
在图4中示出在执行第二信号处理时基本块之间的连接状态的示例。特别地，在图4中，在编程单元SwAD、编程单元SwDE、编程单元SwEH以及编程单元SwHI导通时，基本块A的输出端子连接至基本块D的输入端子，基本块D的输出端子连接至基本块E的输入端子，基本块E的输出端子连接至基本块H的输入端子以及基本块H的输出端子连接至基本块I的输入端子。在元件SwVA、编程单元SwVD、编程单元SwVE、编程单元SwVH以及编程单元SwVI导通时，施加电源电位VDD至基本块A、基本块D、基本块E、基本块H以及基本块I。然后，使除了以上的编程单元以外的所有的编程单元截止。结果，如图4中所示，形成了从半导体装置的输入端子（IN）至基本块A、基本块D、基本块E、基本块H以及基本块I的信号通道。然后，在以上的基本块的每一个中执行第二信号处理，由此从输出端子（OUT）输出信号。
同样，在执行第三信号处理的情况下，优选在所有的编程单元一次截止之后改变基本块之间的连接。在图5中示出在执行第三信号处理中的基本块之间的连接状态的示例。特别地，在图5中，在编程单元SwAD、编程单元SwDG、编程单元SwGH、编程单元SwHE、编程单元SwEF以及编程单元SwFI导通时，基本块A的输出端子连接至基本块D的输入端子，基本块D的输出端子连接至基本块G的输入端子、基本块G的输出端子连接至基本块H的输入端子、基本块H的输出端子连接至基本块E的输入端子、基本块E的输出端子连接至基本块F的输入端子以及基本块F的输出端子连接至基本块I的输入端子。在编程单元SwVA、编程单元SwVD、编程单元SwVG、编程单元SwVH、编程单元SwVE、编程单元SwVF以及编程单元SwVI导通时，施加电源电位VDD至基本块A、基本块D、基本块E、基本块F、基本块G、基本块H以及基本块I。然后，使除了以上的编程单元的所有的编程单元截止。结果，如图5中所示，形成了从半导体装置的输入端子（IN）到基本块A、基本块D、基本块G、基本块H、基本块E、基本块F以及基本块I的信号通道。然后，在以上的基本块的每一个中执行第三信号处理，由此从输出端子（OUT）输出信号。
注意，取决于使用基本块和编程单元形成的矩阵的尺寸，只要使用如图3中所示的电路配置，用于执行配置过程（控制编程单元的开关以形成电路）所需要的时间小至足够被忽略。例如，每一行基本块所需要的上述时间小于或等于100纳秒。如果使用利用如图1所示的三行基本块形成的矩阵，上述时间小于1微秒。
在本发明的一个实施例中，停止对于对电路配置无贡献的基本块的电源电压的供应，使得能够降低半导体装置的功率消耗。具体地，在具有小于或等于50nm的沟道长度的半导体装置中，栅极绝缘膜的厚度小于或等于几个纳米，并且流经栅极绝缘膜的泄漏电流占相当大量的功率消耗；因此，在降低功率消耗上，以上结构是有效的。
在本发明的一个实施例中，在通过具有极低的断态电流或极低的泄漏电流的晶体管控制基本块之间的连接时，能够降低在施加有电源电压的基本块与没有施加电源电压的基本块之间流动的泄漏电流或断态电流，并且能够降低半导体装置的功率消耗。
在与使用EEPROM形成的传统的编程单元相比时，能够降低具有以上结构的编程单元中的栅极绝缘膜的因隧道电流而引起的降级；因此，能够提供其中重写数据的次数能够增加的半导体装置。
在具有以上结构的编程单元中，数据的写入所需要的操作电压通过第二晶体管（Tr2）的操作电压来大致确定。因此，能够提供这样的半导体装置，其与使用EEPROM形成的传统的编程单元相比，能够显著地降低以上的操作电压并且能够抑制功率消耗。
与使用SRAM形成的编程单元不同，甚至在电源电压不是一直供应至编程单元时，具有以上结构的编程单元也能够在一定程度上保持连接状态。此外，使用具有非常低的断态电流的晶体管来保持数据。因此，能够提供其中功率消耗能够降低的半导体装置。
（实施例2）
在实施例1中，描述了其中给定的基本块能够连接至多达四个邻近基本块的示例；然而，在本实施例中，将描述其中给定的基本块连接至八个邻近的基本块的示例。
以类似于图1的方式，在图6中示出的半导体装置设置有九个基本块A至基本块I、控制基本块A至基本块I之间的连接的编程单元以及控制对基本块A至基本块I的每个的电源电位VDD的供应的编程单元。
与图1不同，在图6中示出的半导体装置中，经由编程单元SwAE至编程单元SwIE以及编程单元SwEA至编程单元SwEI，中心基本块E能够连接至除了基本块E之外的所有的基本块。
注意，在图6中，仅仅示出控制中心基本块E与其它基本块之间的连接的编程单元SwAE至编程单元SwIE、控制中心基本块E与其它基本块之间的连接的编程单元SwEA至编程单元SwEI以及控制对基本块E的电源电位VDD的供应的编程单元SwVE。然而，能够以类似于图1的方式通过编程单元控制以下基板块之间的连接：基本块A和基本块B之间、基本块B和基本块C之间、基本块C和基本块F之间、基本块F和基本块I之间、基本块A和基本块D之间、基本块D和基本块G之间、基本块G和基本块H之间以及基本块H和基本块I之间。此外，能够以类似于图1的方式通过编程单元控制对基本块A、基本块B、基本块C、基本块D、基本块F、基本块G、基本块H以及基本块I的电源电位VDD的供应。
注意，在实施例1中描述的结构能够用于编程单元。
如图6中所示，能由设计者适当地设置能够连接至给定的基本块的基本块的数量。
能够通过与以上的实施例适当地组合来实现本实施例。
（实施例3）
将使用一个更加一般化的示例来描述其中使用基本块形成大的矩阵的半导体装置。
在本实施例中，注意力集中在包括在半导体装置中的第n行和第m列的基本块U（n，m）上。如图7中所示，在基本块U（n，m）周围，有八个基本块：U（n-1，m-1）；U（n，m-1）；U（n+1，m-1）；U（n-1，m）；U（n+1，m）；U（n-1，m+1）；U（n，m+1）；以及U（n+1，m+1）。基本块U（n，m）经由编程单元连接至这八个基本块，以便传送和接收信号。
在图8中示出用于控制在图7中示出的基本块之间的连接的编程单元，以及用于控制对每个基本块的电源电位VDD的供应的编程单元的特定结构的示例。
注意，在图8中描述了其中使用图2A中示出的编程单元的示例；然而，可使用在图2B和图2C中示出的任意编程单元。该编程单元的结构不限于图2A至图2C中示出的电路配置。该编程单元的结构可至少包括用于控制两个节点之间的连接的第一晶体管和用于控制对以上的第一晶体管的栅电极的电位的供应的第二晶体管，并且第二晶体管的沟道形成区可包括诸如具有硅的大约三倍大的带隙的氧化物半导体的半导体材料。
在图8中，为了与另一个晶体管区分，使用其中添加有圆圈至普通晶体管符号的符号示出一晶体管，其用于编程单元并且其沟道形成区包括诸如氧化物半导体的半导体材料。
在图8中示出的半导体装置包括用于控制编程单元以及以上的基本块的操作的信号线。
特别地，在图8中示出这样的示例，其中在矩阵中的每一列的五条数据信号线Y1、Y2、Y3、Y4和Y5以及每一行的两条扫描信号线X1和X2被用作信号线；然而，可采用使用其中每一行一条扫描信号线且每一列九条数据信号线的结构。在减少扫描信号线的数量时，能够缩短用于执行配置过程的时间。
注意，在图8中，第（n-1）列的五条数据信号线是Y1n-1、Y2n-1、Y3n-1、Y4n-1和Y5n-1，而第n列的五条数据信号线是Y1n、Y2n、Y3n、Y4n和Y5n。此外，第（m-1）行的两条扫描信号线是X1m-1和X2m-1，而第m行的两条扫描信号线是X1m和X2m。
为了减少信号线的总数量，可根据形成矩阵的基本块来设置扫描信号线和数据信号线的数量。例如，如图8中所示，在设置每一列五条数据信号线并且每一行两条扫描信号线时，包括N行和M列的基本块的半导体装置总共需要大约（2N+5M）条信号线。另一方面，在使用每一列九条数据信号线和每一行一条扫描信号线时，包括N行和M列的基本块的半导体装置总共需要大约（N+9M）条信号线。因此，如果使用满足N<4M的关系的半导体装置，采用前者的结构而不是后者的结构能够减少信号线的总数量。另一方面，如果使用满足N>4M的半导体装置，采用后者的结构而不是前者的结构能够减小信号线的总数量。
在本实施例中描述的半导体装置中，使用数据信号线Y5供应电源电位。数据信号线Y5（Y51、Y52、…、Y5n-1、Y5n、…）传送用于控制包括在每个基本块中的第一晶体管801的开关的信号到用于供应电源电位的、包括在编程单元中的第一晶体管801。然后，以类似于另一条数据信号线和另一条扫描信号线的方式，在其中不执行配置过程的周期中不需要传送信号至数据信号线Y5。因此，在那个周期中，能够从数据信号线Y5提供电源电位至每个基本块。
注意，在图8中，描述其中对于每个基本块设置仅仅一个输入端子和仅仅一个输出端子的示例；然而，可使用包括多个输入端子或多个输出端子的基本块。
随后，描述图8中示出的半导体装置的操作的一个示例。在图9A中示出输入至在图8中示出的半导体装置的各信号线的信号的时间图。
如图9A中所示，各具有脉冲的信号顺序地施加至扫描信号线X1m-1、X2m-1、X1m和X2m，以便具有不同的定时。在图9A中，通过实线仅仅表示施加至扫描信号线X1m-1的信号的电位，并且通过虚线表示施加至扫描信号线X2m-1、X1m以及X2m的信号的电位。在图9A中，在不同于其中施加正电位脉冲的周期的周期中，信号的电位保持为负。因此，在具有脉冲的信号施加至每条扫描信号线时，其栅电极连接至扫描信号线的第二晶体管导通。
然后，根据在脉冲施加至每条扫描信号线时的定时，施加选择信号至数据信号线Y1n-1、Y2n-1、Y3n-1、Y4n-1、Y5n-1、Y1n、Y2n、Y3n、Y4n以及Y5n。将施加至每条数据信号线的选择信号经由导通的第二晶体管输入至设置在扫描信号线和数据信号线的交叉处的第一晶体管的栅电极。然后，根据这个选择信号的电位来控制以上的第一晶体管的开关。
例如，为了以U（n-1，m-1）、U（n，m）、U（n，m+1）、U（n-1，m）、U（n，m-1）以及U（n+1，m）的次序连接在图8中示出的基本块，可根据在图9A中示出的时间图将脉冲施加至各个信号线。
特别地，首先，根据在施加脉冲至扫描信号线X1m-1时的定时，将脉冲施加至数据信号线Y4n-1。然后，在扫描信号线X1m-1和数据信号线Y4n-1的交叉处的第一晶体管导通。第一晶体管是控制基本块U（n-1，m）的输出端子和基本块U（n，m-1）的输入端子之间的连接的开关。因此，在导通以上的第一晶体管时，形成从基本块U（n-1，m）至基本块U（n，m-1）的信号通道。
随后，根据在施加脉冲至扫描信号线X2m-1时的定时，将脉冲施加至数据信号线Y2n-1、Y5n-1、Y2n以及Y5n；然后，在相应的交叉处的第一晶体管导通。其中，在扫描信号线X2m-1和数据信号线Y2n-1的交叉处的第一晶体管为控制基本块U（n-1，m-1）的输出端子与基本块U（n，m）的输入端子之间的连接的开关。此外，在扫描信号线X2m-1和数据信号线Y5n-1的交叉处的第一晶体管是控制对基本块U（n，m）的电源电位的供应的开关，并且在扫描信号线X2m-1和数据信号线Y5n的交叉处的第一晶体管为控制对基本块U（n+1，m）的电源电位的供应的开关。另外，在扫描信号线X2m-1和数据信号线Y2n的交叉处的第一晶体管是控制基本块U（n，m-1）的输出端子与基本块U（n+1，m）的输入端子之间的连接的开关。因此，在导通以上的第一晶体管时，形成从基本块U（n-1，m-1）至基本块U（n，m）的信号通道和从基本块U（n，m-1）至基本块U（n+1，m）的信号通道。另外，电源电位供应至基本块U（n，m）和基本块U（n+1，m）。
随后，根据在施加脉冲至扫描信号线X1m时的定时，将脉冲施加至数据信号线Y2n-1。然后，在扫描信号线X1m和数据信号线Y2n-1交叉处的第一晶体管导通。第一晶体管为控制基本块U（n，m+1）的输出端子与基本块U（n-1，m）的输入端子之间的连接的开关。因此，在以上的第一晶体管导通时，形成从基本块U（n，m+1）至基本块U（n-1，m）的信号通道。
随后，根据在脉冲施加至扫描信号线X2m时的定时，将脉冲施加至数据信号线Y5n-1和Y1n；然后，在相应的交叉处的第一晶体管导通。其中，在扫描信号线X2m和数据信号线Y1n的交叉处的第一晶体管为控制基本块U（n，m）的输出端子与基本块U（n，m+1）的输入端子之间的连接的开关。在扫描信号线X2m和数据信号线Y5n-1的交叉处的的第一晶体管为控制对基本块U（n，m+1）的电源电位的供应的开关。因此，在以上的第一晶体管导通时，形成从基本块U（n，m）至基本块U（n，m+1）的信号通道，并且形成对基本块U（n，m+1）的电源电位的供应通道。
在执行以上的操作时，形成从基本块U（n-1，m-1）至基本块U（n，m）的信号通道、从基本块U（n，m）至基本块U（n，m+1）的信号通道、从基本块U（n，m+1）至基本块U（n-1，m）的信号通道、从基本块U（n-1，m）至基本块U（n，m-1）的信号通道以及从基本块U（n，m-1）至基本块U（n+1，m）的信号通道，并且形成对基本块U（n，m+1）、U（n，m）以及U（n+1，m）电源电位的供应通道。
尽管在图9A的时间图中没有示出，但是形成了对除了基本块U（n，m+1）、U（n，m）以及U（n+1，m）之外的基本块U（n-1，m-1）、U（n，m-1）以及U（n-1，m）的电源电位的供应通道。
如上所述，通过扫描每条扫描信号线来设置基本块之间的连接和电源电位的供应；因此，随着扫描信号线的数量增加，需要更长的时间用于设置。注意，每一条扫描信号线的扫描时间（也就是，在脉冲施加至扫描信号线时的时间）小于或等于100纳秒。因此，甚至在半导体装置包括1000条扫描信号线时，扫描所有的扫描信号线的时间小于1毫秒。
如上所述，在基本块之间的连接以及电源电位的供应被设置之后，将电源电位供应至数据信号线Y5（Y51、Y52、…、Y5n-1、Y5n、…）。将电源电位从以上的数据信号线供应至设置有经由第一晶体管的电源电位的供应通道的基本块；因此，能够执行算法过程。
随后，将使用另一个示例来描述在图8中示出的半导体装置的操作。在图9B中示出输入至在图8中示出的半导体装置的每条信号线的信号的时间图。
如图9B中所示，将各具有脉冲的信号顺序地供应至扫描信号线X1m-1、X2m-1、X1m以及X2m，以便具有不同的定时。同样在图9B中，通过实线仅仅示出施加至扫描信号线X1m-1的信号的电位，以及通过虚线示出施加至扫描信号线X2m-1、X1m以及X2m的信号的电位。在图9B中，在不同于其中施加正电位脉冲的周期的周期中，信号的电位同样保持为负。因此，在将具有脉冲的信号施加至每条扫描信号线时，其栅电极连接至扫描信号线的第二晶体管导通。
在图9B中，在其中脉冲施加至扫描信号线X1m-1的周期中，不施加脉冲至数据信号线。随后，根据在脉冲施加至扫描信号线X2m-1时的定时，将脉冲施加至数据信号线Y5n-1、Y3n以及Y4n；然后，在相应的交叉处的第一晶体管导通。
其中，在扫描信号线X2m-1和数据信号线Y5n-1的交叉处的第一晶体管为控制对基本块U（n，m）的电源电位的供应的开关。另外，在扫描信号线X2m-1和数据信号线Y3n的交叉处的第一晶体管为连接基本块U（n，m-1）的输出端子和基本块U（n+1，m-1）的输入端子的开关。在扫描信号线X2m-1和数据信号线Y4n的交叉处的第一晶体管为连接基本块U（n+1，m-1）的输出端子和基本块U（n，m）的输入端子的开关。在以上的第一晶体管导通时，形成从基本块U（n，m-1）至基本块U（n+1，m-1）的信号通道和从基本块U（n+1，m-1）至基本块U（n，m）的信号通道，并且形成对基本块U（n，m）的电源电位的供应通道。
随后，根据在脉冲施加至扫描信号线X1m时的定时，将脉冲施加至数据信号线Y3n-1；然后，在扫描信号线X1m和数据信号线Y3n-1的交叉处的第一晶体管导通。第一晶体管为控制基本块U（n，m）的输出端子与基本块U（n-1，m）的输入端子之间的连接的开关。因此，在导通以上的第一晶体管时，形成从基本块U（n，m）至基本块U（n-1，m）的信号通道。
随后，根据在脉冲施加至扫描信号线X2m时的定时，将脉冲施加至数据信号线Y1n-1；然后，在扫描信号线X2m和数据信号线Y1n-1的交叉处的第一晶体管导通。在交叉处的第一晶体管是控制基本块U（n-1，m）的输出端子和基本块U（n-1，m+1）的输入端子的连接的开关。如上所述，能够形成从基本块U（n-1，m）至基本块U（n-1，m+1）的信号通道。
在执行以上的操作时，按从基本块U（n，m-1）至基本块U（n+1，m-1）、U（n，m）、U（n-1，m）以及U（n-1，m+1）的次序形成信号通道，并且形成对基本块U（n，m）的电源电位的供应通道。虽然在图9B的时间图中没有示出，但是形成了对除了基本块U（n，m）以外的基本块U（n，m-1）、U（n+1，m-1）以及U（n-1，m）的电源电位的供应通道。
本实施例能够通过与任意以上的实施例适当地组合来实现。
（实施例4）
在本实施例中，将描述用于制造用作编程单元并且使用氧化物半导体来形成的第二晶体管的方法。注意，在本实施例中，以图2B中的编程单元作为示例来描述使用氧化物半导体来制造第二晶体管的方法；然而，也能够使用在本实施例中描述的制造方法来形成具有另一种电路配置的编程单元。
能够使用其中使用锗、硅、硅锗、单晶碳化硅等的常规的CMOS过程来形成第一晶体管和第三晶体管。同样，可使用半导体薄膜或块半导体衬底来形成第一晶体管和第三晶体管。在本实施例中，作为一个示例，给出了使用氧化物半导体形成的第二晶体管形成于使用SOI（绝缘体上硅）衬底形成的第一晶体管和第三晶体管之上的情况，并且描述了其制造方法。
首先，如图10A中所示，使用SOI衬底来形成第一晶体管501和第三晶体管502。特别地，第一晶体管501为使用单晶硅膜503形成在具有绝缘表面的衬底500之上的n沟道晶体管，并且第三晶体管502为使用单晶硅膜504形成在具有绝缘表面的衬底500之上的p沟道晶体管。第一晶体管501和第三晶体管502的每个的栅极绝缘膜为10nm至100nm（包括两端），并且第一晶体管501和第三晶体管502的每个的沟道长度为100nm至500nm（包括两端）。第一晶体管501的沟道长度可以不同于第三晶体管502的沟道长度。
随后，使用氧化物半导体形成在第一晶体管501和第三晶体管502之上的第二晶体管。
首先，如图10A中所示，顺序地形成绝缘膜505、绝缘膜506以及绝缘膜507，以便覆盖第一晶体管501和第三晶体管502。注意，在本实施例中，描述了其中第一晶体管501和第三晶体管502覆盖有绝缘膜505、绝缘膜506以及绝缘膜507这三个膜的示例；然而，设置在第一晶体管501与第二晶体管之间以及第三晶体管502和第二晶体管之间的绝缘膜的数量不一定为三，并且可以形成一个绝缘膜、两个绝缘膜或四个或者更多的绝缘膜。
使用能够承受之后的制造步骤中的热处理的温度的材料来形成绝缘膜505、绝缘膜506以及绝缘膜507。特别地，优选使用氧化硅、氮化硅、氮氧化硅、氧氮化硅、氮化铝、氧化铝等用于绝缘膜505、绝缘膜506以及绝缘膜507。同样，在本说明书中，氧氮化物化合物表示包含氧的量高于氮的量的材料，并且氮氧化物化合物表示包含氮的量高于氧的量的材料。
可以通过化学机械抛光（CMP）方法等平面化绝缘膜507的表面。
随后，如图10B中所示，栅电极601和电极602形成于绝缘膜507之上。
使用一个或多个导电膜能够将栅电极601和电极602形成为具有单层结构或叠层结构，该一个或多个导电膜使用诸如钼、钛、铬、钽、钨、钕或钪的金属材料，包含任意这些金属材料作为其主要成分的合金材料，或包含任意这些金属的氮化物。注意，如果铝或铜能够承受在稍后的过程中执行的热处理的温度，铝或铜也能够用作这样的金属材料。铝或铜优选地与难熔的金属材料结合，从而防止耐热性问题和腐蚀问题。作为难熔的金属材料，能够使用钼、钛、铬、钽、钨、钕、钪等。
例如，作为栅电极601和电极602的二层结构，下面的结构是有利的：其中钼膜层叠于铝膜之上的二层结构，其中钼膜层叠于铜膜之上的二层结构，其中氮化钛膜或氮化钽膜层叠于铜膜之上的二层结构以及其中层叠了氮化钛膜和钼膜的二层结构。作为栅电极601和电极602的三层结构，下面的结构是有利的：在中间层中包含铝膜、铝和硅的合金膜、铝和钛的合金膜或铝和钕的合金膜，并且在顶层和底层中包含钨膜、氮化钨膜、氮化钛膜以及钛膜的任意的叠层结构。
另外，能够使用氧化铟、氧化铟和氧化锡（In2O3-SnO2，缩写为ITO）的合金、氧化铟和氧化锌的合金、氧化锌、氧化锌铝、氧氮化铝锌、氧化锌镓等的透光氧化物导电膜作为栅电极601和电极602。
栅电极601和电极602的每个的厚度在10nm至400nm、优选地100nm至200nm的范围内。在本实施例中，在用于栅电极的导电膜形成为具有通过使用钨靶的溅射法形成的150nm的厚度之后，导电膜通过蚀刻处理成（形成图案为）预期形状，由此形成栅电极601和电极602。注意，在形成的栅电极的端部为锥形时，层叠于其上的栅极绝缘膜的覆盖改善，这样是有利的。注意，抗蚀剂掩模可通过喷墨方法形成。通过喷墨方法的抗蚀剂掩模的形成不需要光掩模；因此，能够降低制造成本。
随后，如图10C中所示，栅极绝缘膜603形成于栅电极601和电极602之上。通过等离子体增强型CVD方法、溅射法等，使用具有单层或叠层的膜来形成栅极绝缘膜603，单层或叠层包括氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜、氮氧化铝膜、氧化铪膜或氧化钽膜。优选栅极绝缘膜603包括尽可能少的诸如水分或氢的杂质。在通过溅射法形成氧化硅膜的情况下，使用硅靶或石英靶作为靶，并且使用氧或氧和氩的混合气体作为溅射气体。
通过去除杂质而被制成i型氧化物半导体或实质上i型氧化物半导体（高度纯化的氧化物半导体）的氧化物半导体对界面状态和界面电荷极其敏感；因此，在高度纯化的氧化物半导体和栅极绝缘膜603之间的界面的特性是重要的。因此，与高度纯化的氧化物半导体接触的栅极绝缘膜（GI）需要具有高品质。
例如，优选地使用利用微波（频率：2.45GHz）的高密度等离子体增强型CVD，在这种情况中，能够形成致密的、具有高耐压以及具有高质量的绝缘膜。高度纯化的氧化物半导体和高质量的栅极绝缘膜互相紧密接触，由此能够降低界面状态的密度，并且能够获取良好的界面特性。
不用说，只要高质量的绝缘膜能够形成为栅极绝缘膜，就能够使用诸如溅射法或等离子体增强型CVD方法的不同的沉积方法。此外，只要通过沉积之后执行的热处理来修正与氧化物半导体的界面的特性和膜质量，就能够使用任意的绝缘膜。无论如何，能够使用具有降低的栅极绝缘膜和氧化物半导体之间的界面的界面状态密度、并且能够形成有利的界面、而且具有像栅极绝缘膜那样的有利的膜质量的任意绝缘膜。
栅极绝缘膜603可具有这样的结构，其中层叠了使用具有高阻隔性的材料形成的绝缘膜，以及诸如氧化硅膜或氧氮化硅膜的具有低比例的氮的绝缘膜。在那种情况下，在具有高阻隔性的绝缘膜和氧化物半导体膜之间形成诸如氧化硅膜或氧氮化硅膜的绝缘膜。例如，作为具有高阻隔性的绝缘膜，能够给出氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等。使用具有高阻隔性的绝缘膜，使得能够防止大气中的诸如水分或氢的杂质、或包括在衬底中的诸如碱金属或重金属的杂质进入氧化物半导体膜、栅极绝缘膜603或在氧化物半导体膜和另一个绝缘膜及其附近之间的界面，此外，形成诸如氧化硅膜或氧氮化硅膜的具有低比例的氮的绝缘膜，以便与氧化物半导体膜接触，使得能够防止具有高阻隔性的绝缘膜与氧化物半导体膜直接进行接触。
例如，具有100nm的厚度的叠层膜可如下地形成为栅极绝缘膜603：具有50nm至200nm（包括两端）的厚度的氮化硅膜（SiNy（y>0））通过溅射法形成为第一栅极绝缘膜，并且具有5nm至300nm（包括两端）的厚度的氧化硅膜（SiOx（x>0））作为第二栅极绝缘膜层叠于第一栅极绝缘膜之上。取决于晶体管需要的特性，可合适地设置栅极绝缘膜603的厚度，并且可为大约350nm至400nm。
在本实施例中，形成具有一种结构的栅极绝缘膜603，在该结构中通过溅射法形成的具有100nm的厚度的氧化硅膜层叠于通过溅射法形成的具有50nm的厚度的氮化硅膜之上。
注意，栅极绝缘膜与氧化物半导体接触。在氢进入氧化物半导体时，不利地影响晶体管的特性；因此，优选栅极绝缘膜不包含氢、羟基和水分。为了使栅极绝缘膜603包含尽可能少的氢、羟基和水分，优选在溅射装置的预热室中，作为膜形成的预处理，对其上形成有栅电极601和电极602的衬底500进行预热，来消除和去除吸附在衬底500之上的诸如水分或氢的杂质。用于预热的温度为100℃至400℃（包括两端），优选地，为150℃至300℃（包括两端）。作为设置在预热室中的排空单元，低温泵是有利的。注意，可省略该预热处理。
随后，在栅极绝缘膜603之上，形成具有2nm至200nm（包括两端）、优选地为3nm至50nm（包括两端）、更加优选地为3nm至20nm（包括两端）的厚度的氧化物半导体膜。通过使用氧化物半导体靶的溅射法形成氧化物半导体膜。此外，在稀有气体（例如，氩）气氛、氧气氛或稀有气体（例如，氩）和氧的混合气氛下，能够通过溅射法形成氧化物半导体膜。
注意，在通过溅射法形成氧化物半导体膜之前，优选地通过其中引入氩气体并且生成等离子体的反溅射去除附在栅极绝缘膜603的表面的尘埃。反溅射涉及一种方法，其中，在氩气氛下使用RF电源施加电压至衬底侧，以在衬底附近生成等离子体以修正表面，而不施加电压至靶侧。注意，可使用氮气氛、氦气氛等代替氩气氛。备选地，可使用添加有氧、氮氧化物等的氩气氛。进一步备选地，可使用添加有氯、四氟化碳等的氩气氛。
如上所述，作为氧化物半导体膜，也能使用以下的氧化物半导体：诸如In-Sn-Ga-Zn-O类氧化物半导体的四元金属氧化物；诸如In-Ga-Zn-O类氧化物半导体、In-Sn-Zn-O类氧化物半导体、In-Al-Zn-O类氧化物半导体、Sn-Ga-Zn-O类氧化物半导体、Al-Ga-Zn-O类氧化物半导体以及Sn-Al-Zn-O类氧化物半导体的三元金属氧化物；诸如In-Zn-O类氧化物半导体、Sn-Zn-O类氧化物半导体、Al-Zn-O类氧化物半导体、Zn-Mg-O类氧化物半导体、Sn-Mg-O类氧化物半导体、In-Mg-O类氧化物半导体、In-Ga-O类氧化物半导体的二元金属氧化物；In-O类氧化物半导体；Sn-O类氧化物半导体；以及Zn-O类氧化物半导体。以上的氧化物半导体可包括硅。
备选地，氧化物半导体能够由化学式InMO3（ZnO）m（m>0）表示。这里，M表示从Ga、Al、Mn和Co中选择的一种或多种金属元素。
在本实施例中，作为氧化物半导体膜，使用具有30nm的厚度的In-Ga-Zn-O类氧化物半导体薄膜，其通过使用包括铟（In）、镓（Ga）以及锌（Zn）的靶的溅射法来获取。作为以上的靶，例如，能够使用具有In：Ga：Zn＝1：1：0.5、In：Ga：Zn＝1：1：1或In：Ga：Zn＝1：1：2的金属的组成比的靶。靶可包含2wt%至10wt%（包括两端）的SiO2。包括In、Ga和Zn的靶的填充率为90%至100%（包括两端）、优选地为95%至99.9%（包括两端）。借助于具有高填充率的靶，形成致密的氧化物半导体膜。
在本实施例中，氧化物半导体膜如下地形成于衬底500之上：衬底保持在压力降低的室中，去除室中剩余的水分，引入从其去除了氢和水分的溅射气体，并且使用以上的靶。在那时，衬底可以以100℃至600℃（包括两端）、优选地以200℃至400℃（包括两端）加热。当加热衬底时执行膜形成，由此能够降低包含在形成的氧化物半导体膜中的杂质的浓度。此外，能够减少由于溅射引起的损坏。为了去除在处理室中剩余的水分，优选地使用捕集真空泵。例如，优选地使用低温泵、离子泵或钛升华泵。排空单元可以是提供有冷阱的涡轮泵。在采用低温泵排空的沉积室中，去除例如氢原子、诸如水（H2O）的包含氢原子的化合物（更优选地，还有包含碳原子的化合物）等，由此能够降低沉积室中形成的氧化物半导体层中包含的杂质的浓度。
作为沉积条件的一个示例，衬底和靶之间的距离为100mm，压力为0.6Pa，直流（DC）功率为0.5kW，并且气氛为氧气氛（氧流率的比例为100%）。注意，因为能够减少在沉积中生成的灰尘并且能够使膜厚度均匀，所以脉冲直流（DC）电源是优选的。
为使氧化物半导体膜包含尽可能少的氢、羟基和水分，优选在溅射装置的预热室中，作为膜形成的预处理，对已经执行了直到（并且包括）形成栅极绝缘膜603的步骤的过程的衬底500进行热处理，来消除和去除附在衬底500上的诸如水分或氢的杂质。用于预热的温度为100℃至400℃（包括两端），优选地为150℃至300℃（包括两端）。作为设置在预热室中的排空单元，低温泵是有利的。注意，该预热处理可省略。另外，可在绝缘膜614的形成之前类似地对衬底500上执行该预热，在该衬底500上已经执行了直到（并且包括）形成源电极608、漏电极609以及布线610至布线613的步骤的过程。
随后，如图10C中所示，氧化物半导体膜通过蚀刻等处理（形成图案）成预期形状，由此岛形氧化物半导体膜605形成于栅极绝缘膜603之上，以与栅电极601重叠。
可通过喷墨方法形成用于形成岛形氧化物半导体膜605的抗蚀剂掩模。通过喷墨方法的抗蚀剂掩模的形成不需要光掩模；因此，能够降低制造成本。
注意，作为岛形氧化物半导体膜605的蚀刻，可采用干法蚀刻、湿法蚀刻或其它们两者。作为用于干法蚀刻的蚀刻气体，优选地使用包含氯（诸如氯（Cl2）、三氯化硼（BCl3）、四氯化硅（SiCl4）或四氯化碳（CCl4）的氯基气体）的气体。备选地，能够使用包含氟的气体（氟基气体诸如四氟化碳（CF4）、六氟化硫（SF6）、三氟化氮、NF3）或三氟甲烷（CHF3））、溴化氢（HBr）、氧（O2）、添加了诸如氦（He）或氩（Ar）之类的稀有气体的任意这些气体等。
作为干法蚀刻方法，能够使用平行板RIE（反应离子蚀刻）方法或ICP（电感耦合等离子体）蚀刻方法。为了将膜蚀刻为预期形状，适当地调整蚀刻条件（例如施加到线圈形电极的电功率量、施加到衬底侧的电极的电功率量和衬底侧的电极温度等）。
作为用于湿法蚀刻的蚀刻剂，能够使用磷酸、醋酸和硝酸的混合溶液等。备选的，可使用诸如ITO07N（由KANTOCHEMICALCO.,INC.生产）的蚀刻剂。通过清洗将湿法蚀刻之后的蚀刻剂连同被蚀刻的材料一起去除。包括蚀刻剂和蚀刻掉的材料的废液可被纯化并且该材料可重复利用。在诸如包含在氧化物半导体膜中的铟的材料在蚀刻之后从废液中收集并且重复利用时，能够高效地利用资源，并且能够降低成本。
注意，优选在随后的步骤中的导电膜的形成之前执行反溅射，从而去除附连至岛形氧化物半导体膜605和栅极绝缘膜603的表面的抗蚀剂残渣等。
注意，发现通过溅射等形成的氧化物半导体膜包括诸如水分或氢的大量杂质。水分和氢容易形成施主能级，并且因此充当氧化物半导体中的杂质。因此，在本发明的一个实施例中，为了降低氧化物半导体膜中的诸如水分或氢的杂质，在氮、氧、超干空气（其中水含量小于或等于20ppm、优选地小于或等于1ppm、更加优选地小于或等于10ppb的空气）或稀有气体（氩、氦等）的气氛下的氧化物半导体膜605上执行热处理。
在氧化物半导体膜605上执行热处理时，能够减少氧化物半导体膜605中的水分或氢。特别地，可以以300℃至700℃（包括两端）、优选地为300℃至500℃（包括两端）来执行热处理。例如，可以以500℃来执行热处理大约三分钟至六分钟（包括两端）。在使用RTA方法进行热处理时，能够在短时间内执行脱水或脱氢；因此，甚至在高于玻璃衬底的应变点的温度下也能够执行处理。
在本实施例中，电炉是使用的热处理设备之一。
注意，热处理设备不限于电炉，并且可包括通过来自诸如电阻加热元件的加热元件的热传导或热辐射来加热待处理对象的设备。例如，能够使用诸如GRTA（气体快速热退火）设备的RTA（快速热退火）设备或LRTA（灯快速热退火）设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯的灯所发射的光（电磁波）的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体来进行热处理的设备。作为气体，使用不会通过热处理与待处理对象发生反应的惰性气体，诸如氮或诸如氩的稀有气体。
注意，在热处理中，优选在氮或诸如氦、氖或氩的稀有气体中不包含水分、氢等。优选被引入至热处理设备的氮或诸如氦、氖或氩的稀有气体的纯度设置为高于或等于6N（99.9999%），优选地高于或等于7N（99.99999%）（即，杂质浓度低于或等于1ppm，优选地低于或等于0.1ppm）。
通过以上的步骤，能够降低氧化物半导体膜605中的氢浓度，并且能够高度纯化氧化物半导体膜605。因此，能够稳定氧化物半导体膜。此外，在低于或等于玻璃转化温度的温度下的热处理使得有可能形成其中载流子密度极其低的、具有宽带隙的氧化物半导体膜。因此，能够使用大尺寸衬底来制造晶体管，使得批量生产率能够提高。此外，通过使用其中氢浓度降低并且纯度改善的氧化物半导体膜，有可能制造具有高的耐压和高的开关比（on-offratio）的晶体管。在形成氧化物半导体膜之后的任何时候能够执行以上的热处理。
在加热氧化物半导体膜时，在某些情况下，取决于氧化物半导体膜的材料和热条件，在其表面上形成板状晶体。板状晶体优选地为单晶体，其沿基本上垂直于氧化物半导体膜的表面的方向c轴对齐。即使板状晶体不是单晶体，每个晶体优选地为多晶体，其沿基本上垂直于氧化物半导体膜的表面的方向c轴对齐。另外，优选多晶体为c轴对齐的并且晶体的a-b平面相一致，或者，a轴或b轴的晶体互相对齐。注意，在氧化物半导体膜的基底的表面不均匀的情况下，各板状晶体为多晶体。因此，基底的表面优选地尽可能的均匀。
随后，部分地蚀刻绝缘膜505、绝缘膜506、绝缘膜507以及栅极绝缘膜603，由此形成接触孔，接触孔达到包括在第一晶体管501中的一对杂质区606、包括在第三晶体管502中的一对杂质区607、包括在第一晶体管501中的栅电极510以及包括在第三晶体管502中的栅电极511。
注意，包括在第一晶体管501中的一对杂质区606之一作为源电极起作用，并且其另一个作为漏电极起作用。此外，包括在第三晶体管502中的一对杂质区607之一作为源电极起作用，并且其另一个作为漏电极起作用。
然后，通过溅射法或真空沉积方法形成待用作源电极和漏电极的导电膜（包括使用与源电极和漏电极相同的层形成的布线），以便覆盖氧化物半导体膜605，并且然后导电膜通过蚀刻等形成图案，从而形成源电极608、漏电极609以及布线610至布线613，如图11A中所示。
注意，源电极608和漏电极609与氧化物半导体膜605接触。布线610与一对杂质区606之一接触。布线611与一对杂质区606的另一个以及一对杂质区607之一接触。此外，源电极608也与一对杂质区607的另一个接触。布线612与栅电极510以及电极602之一接触。此外，布线613与栅电极511以及电极602的另一个接触。
作为形成源电极608、漏电极609、布线610至布线613（包括在与源电极608、漏电极609、和布线610至布线613相同的层中形成的另一个布线）的导电膜的材料，有从Al、Cr、Cu、Ta、Ti、Mo以及W中选择的元素、包括任意这些元素作为成分的合金、包括任意这些元素组合的合金膜等。可使用其中Cr、Ta、Ti、Mo、W等的难熔金属膜层叠在Al、Cu等的金属膜的较低侧和／或较高侧的结构。在使用添加有用于防止在铝膜中生成小丘和晶须的诸如Si、Ti、Ta、W、Mo、Cr、Nd、Sc或Y的元素的铝材料时，能够增加耐热性。
导电膜可具有单层结构或两层或者更多层的叠层结构。例如，能够给出包括硅的铝膜的单层结构，其中钛膜层叠于铝膜之上的二层结构，其中依次层叠有钛膜、铝膜以及钛膜的三层结构等。
可使用导电金属氧化物形成将成为源电极608、漏电极609和布线610至布线613（包括在与源电极608、漏电极609以及布线610至布线613相同的层中形成的另一个布线）的导电膜。作为导电金属氧化物，能够使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟和氧化锡的合金、氧化铟和氧化锌（In2O3-ZnO）的合金或包括硅或氧化硅的任意金属氧化物材料。
在导电膜的形成之后执行热处理的情况下，导电膜优选地具有足够的耐热性以承受热处理。
注意，适当地调整材料和蚀刻条件，使得在导电膜的蚀刻中尽可能不去除氧化物半导体膜605。取决于蚀刻条件，可部分地蚀刻岛形氧化物半导体膜605的暴露部分，使得在某些情况下形成沟槽（凹陷部）。
在本实施例中，使用钛膜用于导电膜。因此，能够使用包含氨和过氧化氢的溶液（氨过氧化氢混合物）在导电膜上选择性地执行湿法蚀刻；然而，氧化物半导体膜605在某些情况下部分地蚀刻。此外，作为氨过氧化氢混合物，特别地，使用其中31wt%的过氧化氢水、28wt%的氨水和水以5：2：2的体积比混合的溶液。备选地，可使用包含氯（Cl2）、三氯化硼（BCl3）等的气体在导电膜上执行干法蚀刻。
为了在光刻步骤中减少步骤和光掩模的数量，可借助于使用作为曝光掩模的多色调掩模形成的抗蚀剂掩模来执行蚀刻，该多色调掩模是光被传送通过以具有多个强度的曝光掩模。借助于多色调掩模形成的抗蚀剂掩模具有多个厚度，并且进一步能够通过蚀刻来改变形状；因此，能够在多个蚀刻步骤中使用抗蚀剂掩模以用于处理成不同的图案。因此，能够通过一个多色调掩模形成对应至少两种或者多种不同的图案的抗蚀剂掩模。因此，曝光掩模的数量能够减少，并且对应的光刻步骤的数量也能够减少，由此能够实现过程的简化。
随后，使用诸如N2O、N2或Ar的气体在其上执行等离子体处理。通过等离子体处理，去除附在氧化物半导体膜的外露表面的水等。还可使用氧和氩的混合气体来执行等离子体处理。
如图11B中所示，在等离子体处理之后形成绝缘膜614，以便覆盖源电极608、漏电极609、布线610至布线613以及氧化物半导体膜605。绝缘膜614优选地尽可能少地包括诸如水分或氢的杂质，并且绝缘膜614可使用单层绝缘膜或层叠的多个绝缘膜来形成。在氧化物绝缘膜614中包含氢时，可能发生氢进入至氧化物半导体膜或通过氢在氧化物半导体膜中提取氧，由此导致氧化物半导体膜的背沟道部分具有较低的电阻（将成为n型），从而可形成寄生沟道。因此，优选地，为了形成包含尽可能少的氢的绝缘膜614，采用其中不使用氢的沉积方法。具有高的阻隔性的材料优选地用于以上的绝缘膜614。例如，作为具有高的阻隔性的绝缘膜，能够使用氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等。在使用多个层叠的绝缘膜时，诸如氧化硅膜或氧氮化硅膜的具有较低比例的氮的绝缘膜形成于比以上的具有阻隔性的绝缘膜更靠近氧化物半导体膜605的一侧。然后，形成具有高的阻隔性的绝缘膜以便与源电极608、漏电极609以及氧化物半导体膜605重叠，其中在具有阻隔性的绝缘膜和源电极608、漏电极609以及氧化物半导体膜605之间，绝缘膜具有较低比例的氮。在使用具有阻隔性的绝缘膜时，能够防止诸如水分或氢的杂质进入氧化物半导体膜605、栅极绝缘膜603或在氧化物半导体膜605和另一个绝缘膜之间的界面及其附近。此外，形成诸如氧化硅膜或氧氮化硅膜的具有较低比例的氮的绝缘膜，以便与氧化物半导体膜605接触，由此能够防止使用具有高阻隔性的材料形成的绝缘膜与氧化物半导体膜605直接地接触。
在本实施例中，形成具有一种结构的绝缘膜614，在该结构中通过溅射法形成的具有100nm的厚度的氮化硅膜层叠于通过溅射法形成的具有200nm的厚度的氧化硅膜之上。沉积物中的衬底温度可为室温至300℃（包括两端），并且在本实施例中为100℃。
注意，在形成绝缘膜614之后，可执行热处理，优选地在200℃至400℃（包括两端）、例如250℃至350℃（包括两端）下，在氮、氧、超干空气（其中水含量小于或等于20ppm，优选地小于或等于1ppm，更加优选地小于或等于10ppb的空气）或稀有气体（氩、氦等）的气氛之下执行热处理。在本实施例中，在氮气氛下以250℃执行1小时的热处理。备选地，按照类似于在氧化物半导体膜上执行的热处理的方式，可在源电极608、漏电极609以及布线610至布线613的形成之前，在高温下执行短时间的RTA处理。甚至在由于对氧化物半导体膜执行的热处理而在氧化物半导体膜605中发生氧缺陷时，包含氧的绝缘膜614设置成与设置在源电极608和漏电极609之间的氧化物半导体膜605的暴露区域接触，并且然后执行热处理，由此氧供应至氧化物半导体膜605。因此，在氧供应至与绝缘膜614接触的氧化物半导体膜605的区域时，能够减少用作施主的氧缺陷并且能够满足化学计量组成比。结果，氧化物半导体膜605能够被制成为i型半导体膜或实质上i型半导体膜。因此，能够改善晶体管的电特性，并且能够减少其电特性的变化。只要热处理是在绝缘膜614的形成之后执行的，对于该热处理就没有具体的定时上的限制。该热处理也用作另一个过程中的热处理，例如，在形成树脂膜的热处理或用于降低透明导电膜的电阻的热处理，由此氧化物半导体膜605能够制成i型半导体膜或实质上i型半导体膜而不增加制造步骤的数量。
在绝缘膜614形成于导电膜之上后，导电膜形成图案，使得可在背栅电极与氧化物半导体膜605重叠的位置中形成背栅电极。在形成背栅电极时，形成绝缘膜，以便覆盖背栅电极。能够使用与栅电极601、电极602、源电极608以及漏电极609或布线610至布线613的类似的材料和结构来形成背栅电极。
背栅电极的厚度设置成10nm至400nm，优选地，100nm至200nm。例如，可以这样的方式形成背栅电极，即，形成其中层叠了钛膜、铝膜和钛膜的导电膜，通过光刻方法等形成抗蚀剂掩模，并且通过蚀刻去除不必要的部分，使得导电膜处理（形成图案）成预期形状。
利用以上的步骤，形成第二晶体管620和电容器623。注意，在源电极608隔着栅极绝缘膜603与又一个电极602重叠的区域中形成电容器623。注意，电容器623不一定在与第二晶体管620相同的层上形成，并且例如，电容器623可在与第一晶体管501和第三晶体管502相同的层上形成。
第二晶体管620包括栅电极601，在栅电极601之上的栅极绝缘膜603，在栅极绝缘膜603之上与栅电极601重叠的氧化物半导体膜605，以及形成于氧化物半导体膜605之上的一对源电极608和漏电极609。第二晶体管620可包括形成于氧化物半导体膜605之上的绝缘膜614作为部件。在图11B中示出的第二晶体管620具有沟道蚀刻结构，其中氧化物半导体膜605的一部分暴露在源电极608和漏电极609之间。
虽然第二晶体管620描述为单栅极晶体管，但是如果需要，在包括电连接的多个栅电极601时，能够制造包括多个沟道形成区的多栅极晶体管。
随后，如在本实施例中那样，将描述晶体管的特性如何受到氧化物半导体膜的高度纯化的影响，该高度纯化通过尽可能地去除包含在氧化物半导体膜中的诸如水分、氢等的杂质来进行。
图13为包括氧化物半导体的晶体管的截面图。隔着栅极绝缘膜（GI）在栅电极（GE）之上设置了氧化物半导体膜（OS）；其上设置了源电极（S）和漏电极（D）；并且在源电极（S）和漏电极（D）之上设置了绝缘膜。
图14为沿着图13中的线A-A’的横截面的能带图（示意图）。在图14中，黑圆圈（·）表示电子，并且具有电荷-q，而白圆圈（○）表示空穴，并且具有电荷+q。在施加正电压（VD>0）至漏电极（D）时，没有施加电压（VG＝0）至栅电极（GE）的情况通过虚线表示，并且施加正电压（VG>0）至栅电极（GE）的情况通过实线表示。在没有施加电压至栅电极（GE）的情况下，由于高位垒，载流子（电子）没有从源电极（S）注入至氧化物半导体（OS）膜侧，表示其中电流不流动的断态。另一方面，在施加正电压至栅电极（GE）的情况下，位垒降低，表示其中电流流至氧化物半导体（OS）膜的通态。
图15A和图15B是沿着图13中的线B-B’的获取的横截面的能带图（示意图）。图15A示出施加正电压（VG>0）至栅电极（GE）以及载流子（电子）在源电极和漏电极之间流动的通态的情况。图15B示出施加负电压（VG<0）至栅电极（GE）的状态，换句话说，晶体管为断态的情况。
图16示出真空能级、金属的功函数（φM）以及氧化物半导体的电子亲和力（χ）之间的关系。
在正常的温度下，金属中的电子降级并且费米能级位于导带。另一方面，传统的氧化物半导体为n型半导体，并且其费米能级（Ef）定位于靠近导带（Ec），该导带（Ec）远离位于带隙中心的本征费米能级（Ei）。注意，已知一部分氢为氧化物半导体中的施主，并且为导致氧化物半导体成为n型半导体的一个因素。另外，氧空位被认为是产生n型氧化物半导体的原因之一。
另一方面，在本发明的一个实施例中的氧化物半导体为通过如下方式获得的本征（i型）氧化物半导体或实质上本征氧化物半导体：去除作为来自氧化物半导体的n型杂质的氢，并且纯化氧化物半导体以便尽可能地防止除了氧化物半导体的主要成分之外的杂质包含于其中。即，氧化物半导体不是通过添加杂质而是通过尽可能地去除诸如水分或氢的杂质以及氧空位以具有高的纯度而变成i型半导体，从而获得作为本征（i型）半导体或实质上本征（i型）半导体的氧化物半导体。使用以上结构，费米能级（Ef）能够大体上接近与本征费米能级（Ei）相同的能级，如通过箭头表示的那样。
据说，氧化物半导体的带隙（Eg）为3.15eV，并且其电子亲和力（χ）为4.3eV。用于形成源电极和漏电极的钛（Ti）的功函数大致等于氧化物半导体的电子亲和力（χ）。在那种情况下，在金属与氧化物半导体之间的界面处没有形成电子的肖特基势垒。除了钛之外，有满足该条件的材料。
在那种情况下，如图15A中所示，电子沿着在能量方面稳定的氧化物半导体的最低部分、在栅极绝缘膜与高度纯化的氧化物半导体之间的界面处移动。
在图15B中，在施加负电压至栅电极（GE）时，作为少数载流子的空穴基本上为零；因此，电流基本上接近零。
以这样的方式，高度地纯化氧化物半导体膜，使得尽可能少地包含除了氧化物半导体的主要成分之外的诸如水分或氢的杂质，由此晶体管的操作能够有利。
本实施例能够与任意以上的实施例组合来实现。
（实施例5）
在本实施例中，将描述编程单元的结构，在该编程单元中包括氧化物半导体膜的第三晶体管具有不同于实施例4的结构。
在图12A中示出的编程单元包括类似于实施例4的第一晶体管501和第三晶体管502。在图12A中，具有沟道保护结构并且包括氧化物半导体膜的底栅极第二晶体管630形成于第一晶体管501和第三晶体管502之上。
第二晶体管630包括设置在绝缘膜507之上的栅电极631，设置在栅电极631之上的栅极绝缘膜632，在栅极绝缘膜632之上与栅电极631重叠的氧化物半导体膜633，设置在氧化物半导体膜633之上以与栅电极631重叠的沟道保护膜634，以及设置在氧化物半导体膜633之上的源电极635和漏电极636。第二晶体管630可包括设置在氧化物半导体膜633之上的绝缘膜637作为部件。
沟道保护膜634能够防止用作沟道形成区的氧化物半导体膜633的部分在以后步骤中被损坏（例如，由于蚀刻中的蚀刻剂或等离子体而导致的厚度减少）。因此，能够改善晶体管的可靠性。
能够使用包含氧（例如，硅氧化物、氮氧化硅、氧氮化硅、氧化铝或氮氧化铝）的无机材料形成沟道保护膜634。能够通过诸如等离子体增强的CVD方法或热CVD方法的蒸发沉积法或溅射法来形成沟道保护膜634。在形成沟道保护膜634之后，通过蚀刻处理其形状。这里，以这样的方式形成沟道保护膜634，即通过溅射法来形成氧化硅膜并且由使用通过光刻形成的掩模的蚀刻来处理。
使用包含氧的无机材料作为沟道保护膜634，由此能够提供一种结构，其中，氧被供应到至少与沟道保护膜634接触的氧化物半导体膜633的区域，并且通过用于减少水分或氢的热处理，甚至在氧化物半导体膜633中发生氧缺陷时，减少用作施主的氧缺陷，以满足化学计量组成比。因此，沟道形成区能够制成i型沟道形成区或实质上i型沟道形成区，能够减少由于氧缺陷而导致的晶体管的电特性的变化，并且能够改善电特性。
注意第二晶体管630还可包括在绝缘膜637之上的背栅电极。可形成背栅电极，以便与氧化物半导体膜633中的沟道形成区重叠。背栅电极可电绝缘成浮态，或可为背栅电极供应有电位的状态。在后者的情况下，背栅电极可供应有与栅电极631相同的电位，或可供应有诸如接地电位的固定电位。可控制供应至背栅电极的电位的电平，以便控制第二晶体管630的阈值电压。
按照类似于实施例4的方式，在图12B中示出的编程单元包括使用晶体硅的第一晶体管501和使用晶体硅的第三晶体管502。在图12B中，包括氧化物半导体膜的底接触第二晶体管640形成于第一晶体管501和第三晶体管502之上。
第二晶体管640包括形成于绝缘膜507之上的栅电极641，在栅电极641之上的栅极绝缘膜642，在栅极绝缘膜642之上的源电极643和漏电极644，以及与栅电极641重叠的氧化物半导体膜645。第二晶体管640可包括设置在氧化物半导体膜645之上的绝缘膜646作为部件。
为了防止随后形成的氧化物半导体膜645断开，在图12B中的底接触第二晶体管640的源电极643和漏电极644的每个的厚度优选地小于实施例4中描述的底栅极晶体管的厚度。特别地，源电极643和漏电极644的每个的厚度为10nm至200nm，优选地为50nm至75nm。
注意，第二晶体管640还可包括在绝缘膜646之上的背栅电极。可形成背栅电极以便与氧化物半导体膜645中的沟道形成区重叠。背栅电极可电绝缘成浮态，或可为背栅电极供应有电位的状态。在后者的情况下，背栅电极可供应有与栅电极641相同的电位，或可供应有诸如接地电位的固定电位。可控制供应至背栅电极的电位的电平，以便控制第二晶体管640的阈值电压。
按照类似于实施例4的方式，在图12C中示出的编程单元包括使用晶体硅形成的第一晶体管501和第三晶体管502。在图12C中，包括氧化物半导体膜的顶栅极第二晶体管650形成于第一晶体管501和第三晶体管502之上。
第二晶体管650包括形成于绝缘膜507之上的源电极651和漏电极652，形成于源电极651和漏电极652之上的氧化物半导体膜653，在氧化物半导体膜653之上的栅极绝缘膜654，以及栅极绝缘膜654之上的与氧化物半导体膜653重叠的栅电极655。此外，第二晶体管650可包括设置在栅电极655之上的绝缘膜656作为部件。
为了防止随后形成的氧化物半导体膜653的断开，在图12C中的顶栅极第二晶体管650的源电极651和漏电极652的每个的厚度优选地小于在实施例4中描述的底栅极晶体管的厚度。特别地，源电极651和漏电极652的每个的厚度为10nm至200nm，优选地为50nm至75nm。
该实施例能够与任意以上的实施例适当地组合来实现。
[示例1]
使用根据本发明的一个实施例的半导体装置，使得能够提供高度可靠的电子装置和具有低的功率消耗的电子装置。具体地，在使用难以连续地接收电功率的便携式的电子装置的情况下，将根据本发明的一个实施例的具有低的功率消耗的半导体装置添加至装置的部件，由此能够获得增加持续的工作周期的优点。另外，利用具有低的断态电流的晶体管，为避免由于高的断态电流而引起的故障而所需的冗余电路设计是不必要的；因此，能够增加用于半导体装置的集成电路的密度，并且能够形成更高性能的半导体装置。
能够使用根据本发明的一个实施例的半导体装置作为显示装置、膝上型电脑或设置有记录媒体的图像再现装置（典型地，再现记录媒体的内容并且具有用于显示再现的图像的显示器的装置，诸如数字通用光盘（DVD））。作为能够使用根据本发明的一个实施例的半导体装置的电子设备，除了以上的之外，能够给出移动电话、包括便携式游戏机的游戏机、便携式信息终端、电子书阅读器、视频摄像机、数字照相机，护目镜型显示器（头部安装的显示器）、导航系统、音频复制装置（例如，汽车音频系统和数字音频播放器）、复印机、传真、打印机、多功能打印机、自动出纳机（ATM）、自动售货机等。在图17A至图17D中示出了这些电子装置的具体示例。
图17A示出包括外壳7011、显示部分7012、支撑架7013等的显示装置。能够使用根据本发明的一个实施例的半导体装置作为用于控制显示装置的驱动的集成电路，使得能够提供高度可靠的显示装置和具有低的功率消耗的显示装置。注意，显示装置在其类别中包括用于显示信息的所有显示装置，诸如用于个人计算机、用于接收电视广播以及用于显示广告的显示装置。
图17B示出包括外壳7031、外壳7032、显示部分7033、显示部分7034、麦克风7035、扬声器7036、操作键7037、记录笔（stylus）7038等的便携式游戏机。也能够使用根据本发明的一个实施例的半导体装置作为用于控制便携式游戏机的驱动的集成电路，使得能够提供高度可靠的便携式游戏机和具有低的功率消耗的便携式游戏机。虽然在图17B中示出的便携式游戏机包括两个显示部分7033和7034，但是包括在便携式游戏机中的显示部分的数量不限于两个。
图17C示出包括外壳7041、显示部分7042、音频输入部分7043、音频输出部分7044、操作键7045、光接收部分7046等的移动电话。在光接收部分7046中接收的光转变成电信号，由此能够加载外部图像。也能够使用根据本发明的一个实施例的半导体装置作为用于控制移动电话的驱动的集成电路，使得能够提供高度可靠的移动电话以及具有低功率消耗的移动电话。
图17D为包括外壳7051、显示部分7052、操作键7053等的便携式的信息终端。在图17D中示出的便携式的信息终端中，调制解调器可合并在外壳7051中。也能够使用根据本发明的一个实施例的半导体装置作为用于控制便携式的信息终端的驱动的集成电路，使得能够提供高度可靠的便携式信息终端以及具有低的功率消耗的便携式信息终端。
本实施例能够通过与任意以上的实施例进行适当组合来实现。
本申请基于2010年1月20日向日本专利局提交的日本专利申请序号2010-009569，通过引用将其完整内容结合于此。

Claims (17)

1.一种半导体装置，包括：
基本块，各包括逻辑电路；以及
编程单元，配置成控制对每个基本块的电源电位的供应，
其中，所述编程单元各包括作为开关元件起作用的第一晶体管，以及配置成控制对所述第一晶体管的栅电极的电位的供应的第二晶体管，
其中，所述第二晶体管各包括包含氧化物半导体的沟道形成区，
其中所述第一晶体管的源电极连接到第一节点并且所述第一晶体管的漏电极连接到第二节点，以及
其中所述第二晶体管的源电极和漏电极之一连接到所述第一晶体管的栅电极，并且施加用于控制所述第一晶体管的开关的信号的电位到所述第二晶体管的源电极和漏电极的另一个。
2.一种半导体装置，包括：
基本块，各包括逻辑电路；以及
编程单元，各配置成控制两个所述基本块之间的连接，
其中，所述编程单元各包括作为开关元件起作用的第一晶体管，以及配置成控制对所述第一晶体管的栅电极的电位的供应的第二晶体管，
其中，所述第二晶体管各包括包含氧化物半导体的沟道形成区，
其中所述第一晶体管的源电极连接到第一节点并且所述第一晶体管的漏电极连接到第二节点，以及
其中所述第二晶体管的源电极和漏电极之一连接到所述第一晶体管的栅电极，并且施加用于控制所述第一晶体管的开关的信号的电位到所述第二晶体管的源电极和漏电极的另一个。
3.一种半导体装置，包括：
基本块，各包括逻辑电路；
第一编程单元，各配置成控制两个所述基本块之间的连接；以及
第二编程单元，配置成控制对每个所述基本块的电源电位的供应，
其中，所述第一编程单元和所述第二编程单元各包括作为开关元件起作用的第一晶体管，以及配置成控制对所述第一晶体管的栅电极的电位的供应的第二晶体管，
其中，所述第二晶体管各包括包含氧化物半导体的沟道形成区，
其中所述第一晶体管的源电极连接到第一节点并且所述第一晶体管的漏电极连接到第二节点，以及
其中所述第二晶体管的源电极和漏电极之一连接到所述第一晶体管的栅电极，并且施加用于控制所述第一晶体管的开关的信号的电位到所述第二晶体管的源电极和漏电极的另一个。
4.根据权利要求1至权利要求3的任一项所述的半导体装置，各编程单元还包括第三晶体管，所述第三晶体管配置成控制对所对应的第一晶体管的源电极和漏电极之一的固定电位的供应，
其中所述第三晶体管的源电极和漏电极之一连接到所述第二节点，并且所述第三晶体管的源电极和漏电极的另一个连接到所述固定电位施加到的第三节点，并且
其中所述第一晶体管的栅电极连接到所述第三晶体管的栅电极。
5.根据权利要求1至权利要求3的任一项所述的半导体装置，各编程单元还包括连接至所对应的第一晶体管的所述栅电极的电容器。
6.根据权利要求1至权利要求3的任一项所述的半导体装置，各编程单元还包括连接至所对应的第一晶体管的源电极和漏电极之一的电阻器。
7.根据权利要求1至权利要求3的任一项所述的半导体装置，其中，所述第二晶体管的断态电流密度低于或等于100zA／μm。
8.根据权利要求1至权利要求3的任一项所述的半导体装置，其中，所述第一晶体管各包括硅、硅锗以及锗的至少其中之一。
9.一种半导体装置，包括：
第一基本块和第二基本块，各包括逻辑电路；以及
电路，配置成控制所述第一基本块和所述第二基本块之间的连接，
其中，所述电路包括作为开关元件起作用的第一晶体管，以及配置成控制对所述第一晶体管的栅电极的电位的供应的第二晶体管，
其中，所述第二晶体管包括包含氧化物半导体的沟道形成区，
其中所述第一晶体管的源电极连接到第一节点并且所述第一晶体管的漏电极连接到第二节点，以及
其中所述第二晶体管的源电极和漏电极之一连接到所述第一晶体管的栅电极，并且施加用于控制所述第一晶体管的开关的信号的电位到所述第二晶体管的源电极和漏电极的另一个。
10.根据权利要求9所述的半导体装置，配置成控制所述第一基本块和所述第二基本块之间的连接的所述电路还包括第三晶体管，所述第三晶体管配置成控制对所述第一晶体管的源电极和漏电极之一的固定电位的供应，
其中所述第三晶体管的源电极和漏电极之一连接到所述第二节点，并且所述第三晶体管的源电极和漏电极的另一个连接到所述固定电位施加到的第三节点，并且
其中所述第一晶体管的栅电极连接到所述第三晶体管的栅电极。
11.根据权利要求9所述的半导体装置，配置成控制所述第一基本块和所述第二基本块之间的连接的所述电路还包括连接至所述第一晶体管的所述栅电极的电容器。
12.根据权利要求9所述的半导体装置，配置成控制所述第一基本块和所述第二基本块之间的连接的所述电路还包括连接至所述第一晶体管的源电极和漏电极之一的电阻器。
13.根据权利要求9所述的半导体装置，其中，所述第二晶体管的断态电流密度低于或等于100zA／μm。
14.根据权利要求9所述的半导体装置，其中，所述第一晶体管包括硅、硅锗以及锗的至少其中之一。
15.根据权利要求1-3和权利要求9的任一项所述的半导体装置，其中，所述氧化物半导体为In-Ga-Zn-O类氧化物半导体。
16.根据权利要求1-3和权利要求9的任一项所述的半导体装置，其中，所述沟道形成区中的氢浓度低于或等于5×1019／cm3。
17.一种包括根据权利要求1-3和权利要求9的任一项所述的半导体装置的电子装置。
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US (4) US8547753B2 (zh)
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TW (5) TWI512899B (zh)
WO (1) WO2011089808A1 (zh)

Families Citing this family (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011070928A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101789975B1 (ko) * 2010-01-20 2017-10-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101878224B1 (ko) 2010-01-24 2018-07-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
KR101921618B1 (ko) * 2010-02-05 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
KR101822962B1 (ko) 2010-02-05 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102094131B1 (ko) 2010-02-05 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 구동하는 방법
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
JP5771079B2 (ja) 2010-07-01 2015-08-26 株式会社半導体エネルギー研究所 撮像装置
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
TWI543158B (zh) 2010-10-25 2016-07-21 半導體能源研究所股份有限公司 半導體儲存裝置及其驅動方法
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101899880B1 (ko) 2011-02-17 2018-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 ｌｓｉ
US8659015B2 (en) 2011-03-04 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5827145B2 (ja) 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
JP5883699B2 (ja) 2011-04-13 2016-03-15 株式会社半導体エネルギー研究所 プログラマブルｌｓｉ
KR101946360B1 (ko) 2011-05-16 2019-02-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스
US9673823B2 (en) 2011-05-18 2017-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US8581625B2 (en) 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US8779799B2 (en) 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
JP5892852B2 (ja) 2011-05-20 2016-03-23 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8669781B2 (en) 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5912844B2 (ja) 2011-05-31 2016-04-27 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
WO2013011844A1 (en) * 2011-07-15 2013-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US8802493B2 (en) * 2011-09-13 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor device
US9117916B2 (en) * 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101976212B1 (ko) * 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN102646676B (zh) * 2011-11-03 2015-06-10 京东方科技集团股份有限公司 一种tft阵列基板
TWI621183B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9257422B2 (en) 2011-12-06 2016-02-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving signal processing circuit
JP6027898B2 (ja) * 2012-01-23 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
JP6125850B2 (ja) * 2012-02-09 2017-05-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8975917B2 (en) * 2012-03-01 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
CN104170001B (zh) * 2012-03-13 2017-03-01 株式会社半导体能源研究所 发光装置及其驱动方法
US9230683B2 (en) * 2012-04-25 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9654107B2 (en) * 2012-04-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Programmable LSI
JP6228381B2 (ja) 2012-04-30 2017-11-08 株式会社半導体エネルギー研究所 半導体装置
US8975918B2 (en) 2012-05-01 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Lookup table and programmable logic device including lookup table
US9007090B2 (en) * 2012-05-01 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method of driving semiconductor device
CN106298772A (zh) * 2012-05-02 2017-01-04 株式会社半导体能源研究所 可编程逻辑器件
US20130300456A1 (en) * 2012-05-10 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor chip and semiconductor device
JP6077382B2 (ja) * 2012-05-11 2017-02-08 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
US9571103B2 (en) 2012-05-25 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Lookup table and programmable logic device including lookup table
WO2013176199A1 (en) * 2012-05-25 2013-11-28 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6377317B2 (ja) 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
KR102107591B1 (ko) * 2012-07-18 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자 및 프로그래머블 로직 디바이스
KR102102589B1 (ko) 2012-10-17 2020-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그램 가능한 논리 장치
TWI591966B (zh) 2012-10-17 2017-07-11 半導體能源研究所股份有限公司 可編程邏輯裝置及可編程邏輯裝置的驅動方法
WO2014061535A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE112013005029T5 (de) * 2012-10-17 2015-07-30 Semiconductor Energy Laboratory Co., Ltd. Mikrocontroller und Herstellungsverfahren dafür
TWI661553B (zh) 2012-11-16 2019-06-01 日商半導體能源研究所股份有限公司 半導體裝置
KR102112364B1 (ko) 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI611419B (zh) * 2012-12-24 2018-01-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置
WO2014125979A1 (en) * 2013-02-13 2014-08-21 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP6068748B2 (ja) * 2013-03-13 2017-01-25 株式会社半導体エネルギー研究所 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
US9112460B2 (en) 2013-04-05 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Signal processing device
TWI621337B (zh) * 2013-05-14 2018-04-11 半導體能源研究所股份有限公司 信號處理裝置
US9704886B2 (en) 2013-05-16 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Signal processing device
US9209795B2 (en) 2013-05-17 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Signal processing device and measuring method
US9106223B2 (en) 2013-05-20 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Signal processing device
WO2014192221A1 (ja) * 2013-05-29 2014-12-04 パナソニック株式会社 薄膜トランジスタ装置とその製造方法、および表示装置
TWI633650B (zh) * 2013-06-21 2018-08-21 半導體能源研究所股份有限公司 半導體裝置
TW201513128A (zh) 2013-07-05 2015-04-01 Semiconductor Energy Lab 半導體裝置
KR102436895B1 (ko) * 2013-10-22 2022-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
JP6483402B2 (ja) 2013-11-01 2019-03-13 株式会社半導体エネルギー研究所 記憶装置、及び記憶装置を有する電子機器
JP6478562B2 (ja) 2013-11-07 2019-03-06 株式会社半導体エネルギー研究所 半導体装置
US9385054B2 (en) 2013-11-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing device and manufacturing method thereof
JP6393590B2 (ja) * 2013-11-22 2018-09-19 株式会社半導体エネルギー研究所 半導体装置
TWI637484B (zh) 2013-12-26 2018-10-01 日商半導體能源研究所股份有限公司 半導體裝置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9300292B2 (en) 2014-01-10 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Circuit including transistor
US9379713B2 (en) 2014-01-17 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Data processing device and driving method thereof
JP6473626B2 (ja) 2014-02-06 2019-02-20 株式会社半導体エネルギー研究所 半導体装置
JP6545970B2 (ja) 2014-02-07 2019-07-17 株式会社半導体エネルギー研究所 装置
JP6541360B2 (ja) 2014-02-07 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
KR102253204B1 (ko) 2014-02-07 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 장치
JP2015165226A (ja) 2014-02-07 2015-09-17 株式会社半導体エネルギー研究所 装置
US9294096B2 (en) 2014-02-28 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9419622B2 (en) 2014-03-07 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6541376B2 (ja) 2014-03-13 2019-07-10 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
JP6677449B2 (ja) 2014-03-13 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の駆動方法
TWI643457B (zh) 2014-04-25 2018-12-01 日商半導體能源研究所股份有限公司 半導體裝置
JP6580863B2 (ja) * 2014-05-22 2019-09-25 株式会社半導体エネルギー研究所 半導体装置、健康管理システム
US9401364B2 (en) * 2014-09-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
TWI688211B (zh) * 2015-01-29 2020-03-11 日商半導體能源研究所股份有限公司 半導體裝置、電子組件及電子裝置
US9954531B2 (en) 2015-03-03 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Electronic device
WO2016166631A1 (en) 2015-04-13 2016-10-20 Semiconductor Energy Laboratory Co., Ltd. Decoder, receiver, and electronic device
US9768174B2 (en) 2015-07-21 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
SG10201608814YA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
KR102643895B1 (ko) 2015-10-30 2024-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US10038402B2 (en) 2015-10-30 2018-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN108352837A (zh) 2015-11-13 2018-07-31 株式会社半导体能源研究所 半导体装置、电子构件及电子设备
KR20170061602A (ko) 2015-11-26 2017-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP6917168B2 (ja) 2016-04-01 2021-08-11 株式会社半導体エネルギー研究所 半導体装置
US9934826B2 (en) 2016-04-14 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
US10504204B2 (en) 2016-07-13 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Electronic device
KR102420735B1 (ko) 2016-08-19 2022-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 전원 제어 방법
WO2018069787A1 (en) 2016-10-14 2018-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, broadcasting system, and electronic device
JP6298144B2 (ja) * 2016-12-23 2018-03-20 株式会社半導体エネルギー研究所 半導体装置
CN108307131B (zh) * 2016-12-27 2021-08-03 株式会社半导体能源研究所 摄像装置及电子设备
JP7073090B2 (ja) 2016-12-28 2022-05-23 株式会社半導体エネルギー研究所 ニューラルネットワークを利用したデータ処理装置、電子部品、および電子機器
US11264506B2 (en) * 2018-10-31 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11107805B2 (en) * 2019-04-15 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
KR20210035694A (ko) * 2019-09-24 2021-04-01 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치
CN112635571A (zh) * 2019-09-24 2021-04-09 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备
CN110675790B (zh) * 2019-11-13 2023-04-18 京东方科技集团股份有限公司 切割点腐蚀防护电路、栅极驱动电路及显示装置
TWI774083B (zh) 2020-10-13 2022-08-11 瑞昱半導體股份有限公司 開關電路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1622331A (zh) * 2003-11-25 2005-06-01 松下电器产业株式会社 半导体集成电路及微处理器单元切换方法

Family Cites Families (177)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2466700B1 (fr) 1979-10-05 1985-10-04 Crouzet Sa Bloc de commande pneumatique pour securite bi-manuelle
JPS5855215A (ja) 1981-09-30 1983-04-01 Hitachi Ltd 金属インサ−トを含む耐熱性樹脂成形品
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS60198851A (ja) 1984-03-23 1985-10-08 Hitachi Ltd 半導体用高耐食高硬度ボール付アルミニウム合金ワイヤ
JPS60174333U (ja) * 1984-04-27 1985-11-19 横河電機株式会社 アナログスイツチ
US4896296A (en) * 1985-03-04 1990-01-23 Lattice Semiconductor Corporation Programmable logic device configurable input/output cell
JPH0731908B2 (ja) * 1985-10-09 1995-04-10 株式会社東芝 半導体記憶装置
JPS63151115A (ja) 1986-12-15 1988-06-23 Canon Inc 論理回路装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US4885719A (en) * 1987-08-19 1989-12-05 Ict International Cmos Technology, Inc. Improved logic cell array using CMOS E2 PROM cells
JPH01130390A (ja) 1987-11-17 1989-05-23 Hitachi Ltd 配線スイッチ回路
JPH02291720A (ja) 1989-05-01 1990-12-03 Kawasaki Steel Corp プログラム可能な論理デバイス
JPH0654873B2 (ja) 1989-09-04 1994-07-20 株式会社東芝 プログラマブル型論理装置
JPH04278720A (ja) 1991-03-07 1992-10-05 Kawasaki Steel Corp プログラマブルロジックデバイス
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
DE69315920T2 (de) 1992-09-04 1998-06-10 Takeda Chemical Industries Ltd Kondensierte heterozyklische Verbindungen, deren Herstellung und Verwendung
KR960701449A (ko) 1993-03-17 1996-02-24 더글라스 클린트 랜덤 액세스 메모리에 기초하여 구성할 수 있는 어레이(random access memory(ram) based configurable arrays)
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JPH0974351A (ja) 1995-09-05 1997-03-18 Nippon Telegr & Teleph Corp <Ntt> プログラマブル回路装置
JP2871551B2 (ja) * 1995-09-07 1999-03-17 日本電気株式会社 信号レベル変換回路
US5789942A (en) 1995-09-07 1998-08-04 Nec Corporation High speed signal level converting circuit having a reduced consumed electric power
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3106998B2 (ja) 1997-04-11 2000-11-06 日本電気株式会社 メモリ付加型プログラマブルロジックｌｓｉ
US6057707A (en) 1997-06-20 2000-05-02 Altera Corporation Programmable logic device incorporating a memory efficient interconnection device
US6097212A (en) * 1997-10-09 2000-08-01 Lattice Semiconductor Corporation Variable grain architecture for FPGA integrated circuits
JP3185727B2 (ja) 1997-10-15 2001-07-11 日本電気株式会社 プログラマブル機能ブロック
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4493741B2 (ja) * 1998-09-04 2010-06-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6351076B1 (en) 1999-10-06 2002-02-26 Tohoku Pioneer Corporation Luminescent display panel drive unit and drive method thereof
KR100516693B1 (ko) 2003-04-02 2005-09-22 주식회사 하이닉스반도체 불휘발성 프로그래머블 로직 회로
KR100317331B1 (ko) 1999-11-11 2001-12-24 박종섭 불휘발성 강유전체 메모리 소자 및 그 제조방법
US6384628B1 (en) 2000-03-31 2002-05-07 Cypress Semiconductor Corp. Multiple voltage supply programmable logic device
EP1160794B1 (en) * 2000-05-31 2008-07-23 STMicroelectronics S.r.l. Circuit structure for programming data in reference cells of a multibit non-volatile memory device
TW463393B (en) * 2000-08-25 2001-11-11 Ind Tech Res Inst Structure of organic light emitting diode display
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100394574B1 (ko) * 2001-04-10 2003-08-14 삼성전자주식회사 워드라인 결함 체크회로를 구비한 불휘발성 반도체메모리장치
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US6924663B2 (en) * 2001-12-28 2005-08-02 Fujitsu Limited Programmable logic device with ferroelectric configuration memories
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2005005611A (ja) * 2003-06-13 2005-01-06 Matsushita Electric Ind Co Ltd 半導体集積回路
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US6891769B2 (en) * 2003-07-17 2005-05-10 Actel Corporation Flash/dynamic random access memory field programmable gate array
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US6834009B1 (en) * 2003-08-15 2004-12-21 Silicon Storage Technology, Inc. Integrated circuit with a three transistor reprogrammable nonvolatile switch for selectively connecting a source for a signal to a circuit
US6809425B1 (en) * 2003-08-15 2004-10-26 Silicon Storage Technology, Inc. Integrated circuit with a reprogrammable nonvolatile switch having a dynamic threshold voltage (VTH) for selectively connecting a source for a signal to a circuit
US6756632B1 (en) * 2003-08-15 2004-06-29 Silicon Storage Technology, Inc. Integrated circuit with a reprogrammable nonvolatile switch for selectively connecting a source for a signal to a circuit
US7221580B1 (en) 2003-08-27 2007-05-22 Analog Devices, Inc. Memory gain cell
US6940307B1 (en) * 2003-10-22 2005-09-06 Altera Corporation Integrated circuits with reduced standby power consumption
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP2005346819A (ja) * 2004-06-02 2005-12-15 Renesas Technology Corp 半導体装置
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5053537B2 (ja) * 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4713901B2 (ja) * 2005-02-24 2011-06-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP2006293344A (ja) 2005-03-18 2006-10-26 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置及びその駆動方法並びに電子機器
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006313999A (ja) 2005-05-09 2006-11-16 Renesas Technology Corp 半導体装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7548091B1 (en) * 2005-07-29 2009-06-16 Altera Corporation Method and apparatus to power down unused configuration random access memory cells
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
JP4806417B2 (ja) 2005-11-25 2011-11-02 パナソニック株式会社 論理ブロック制御システム及び論理ブロック制御方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US7486111B2 (en) 2006-03-08 2009-02-03 Tier Logic, Inc. Programmable logic devices comprising time multiplexed programmable interconnect
JP5016953B2 (ja) 2006-03-10 2012-09-05 キヤノン株式会社 表示素子の駆動回路及び画像表示装置
WO2007105778A1 (en) 2006-03-10 2007-09-20 Canon Kabushiki Kaisha Driving circuit of display element and image display apparatus
JP2007280505A (ja) * 2006-04-06 2007-10-25 Toshiba Corp 半導体記憶装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP2008085085A (ja) * 2006-09-27 2008-04-10 Fujitsu Ltd 半導体集積回路の電源制御回路、および制御方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5099739B2 (ja) 2006-10-12 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP2008164794A (ja) * 2006-12-27 2008-07-17 Semiconductor Energy Lab Co Ltd 表示装置及び表示システム
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US7800400B2 (en) * 2007-01-12 2010-09-21 Altera Corporation Configuration random access memory
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
JP4544251B2 (ja) 2007-02-27 2010-09-15 ソニー株式会社 液晶表示素子および表示装置
JP4910779B2 (ja) * 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7620926B1 (en) 2007-03-20 2009-11-17 Xilinx, Inc. Methods and structures for flexible power management in integrated circuits
JP2008235704A (ja) 2007-03-22 2008-10-02 Toshiba Corp 半導体素子および半導体集積回路
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5294651B2 (ja) * 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5414161B2 (ja) 2007-08-10 2014-02-12 キヤノン株式会社 薄膜トランジスタ回路、発光表示装置と及びそれらの駆動方法
JPWO2009034953A1 (ja) 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5204123B2 (ja) * 2007-11-13 2013-06-05 パナソニック株式会社 プログラマブルデバイス、デバイス制御方法及び情報処理システム
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US7652502B2 (en) * 2007-12-29 2010-01-26 Unity Semiconductor Corporation Field programmable gate arrays using resistivity sensitive memories
US7816947B1 (en) 2008-03-31 2010-10-19 Man Wang Method and apparatus for providing a non-volatile programmable transistor
US8188763B2 (en) * 2008-08-14 2012-05-29 Nantero, Inc. Nonvolatile nanotube programmable logic devices and a nonvolatile nanotube field programmable gate array using same
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
SG178057A1 (en) * 2009-10-16 2012-03-29 Semiconductor Energy Lab Logic circuit and semiconductor device
KR101591613B1 (ko) 2009-10-21 2016-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105914209A (zh) * 2009-10-29 2016-08-31 株式会社半导体能源研究所 半导体器件
KR101789975B1 (ko) 2010-01-20 2017-10-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1622331A (zh) * 2003-11-25 2005-06-01 松下电器产业株式会社 半导体集成电路及微处理器单元切换方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
New Non-Volatile Memory Structures for FPGA Architectures;David Choi等;《IEEE Circuits and Systems Society》;20080731;第16卷(第7期);第874-881页 *

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