TWI533437B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI533437B
TWI533437B TW100116492A TW100116492A TWI533437B TW I533437 B TWI533437 B TW I533437B TW 100116492 A TW100116492 A TW 100116492A TW 100116492 A TW100116492 A TW 100116492A TW I533437 B TWI533437 B TW I533437B
Authority
TW
Taiwan
Prior art keywords
transistor
channel transistor
potential
film
gate electrode
Prior art date
Application number
TW100116492A
Other languages
English (en)
Other versions
TW201227929A (en
Inventor
米田誠一
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201227929A publication Critical patent/TW201227929A/zh
Application granted granted Critical
Publication of TWI533437B publication Critical patent/TWI533437B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV

Description

半導體裝置
本發明係關於一種包括互補式邏輯電路的半導體裝置。
最近幾年，具有半導體特徵的金屬氧化物，稱為氧化物半導體，其係以在多晶矽或微晶矽情形中具有高遷移性以及在非晶矽情形中具有均勻元件特徵的新半導體材料而引起注意。金屬氧化物可被使用於種種應用。例如，氧化銦係為眾所皆知的金屬氧化物，並被使用當作被包括在液晶顯示裝置或類似物之透明電極的材料。具有半導體特徵之金屬氧化物的實例包括氧化鎢、氧化錫、氧化銦、氧化鋅與類似物。其中通道形成區域係使用具有半導體特徵之此一金屬氧化物而形成的電晶體已經令人知道(專利文件1與2)。
[參考]
[專利文件1]日本公佈專利申請案案號2007-123861
[專利文件2]日本公佈專利申請案案號2007-096055
p-通道電晶體與n-通道電晶體組合的互補式邏輯電路具有一優點，即是，因為在互補式邏輯電路中，其中一個電晶體可被開啟且另一個電晶體可被關閉，所以相較於包括單一傳導性型態電晶體之邏輯電路的功率耗損，功率耗損會減少，其係取決於被供應到該電晶體之各別閘極電極的電位。然而，當各別閘極電極的電位從高位準切換到低位準或者從低位準切換到高位準時，兩電晶體會被開啟且在一些情形中，稱為通過電流的電流則會在短週期內流動，其係取決於p-通道電晶體與n-通道電晶體的臨界電壓。
由於通過電流的功率耗損，其係會隨著包括邏輯電路之積體電路整合程度的增加而增加。例如，在提供具有十億互補式反向器之積體電路的情形中，每一個均包括p-通道電晶體與n-通道電晶體，吾人可計算當通過電流1pA流經每一反向器時，與1mA一樣大的電流則可全部在積體電路中被消耗。進一步，當積體電路的驅動頻率增加達到千兆赫(GHz)的單位時，由於通過電流之熱產生的數量則會變大。
有鑑於以上問題，本發明之一種實施例的目的係為提供一種半導體裝置，其中功率耗損係以可減少通過電流的互補式邏輯電路來抑制。或者，本發明之一種實施例的另一目的係為提供一種半導體裝置，其中熱產生係以減少通過電流的互補式邏輯電路來抑制。
根據本發明之一種實施例，除了正常閘極電極以外還提供具有用來控制臨界電壓之第二閘極電極的n-通道電晶體或p-通道電晶體則被使用於互補式邏輯電路。除此，具有極低關閉狀態電流(在下文簡單稱為電晶體)的絕緣閘極場效電晶體，其係會被使用當作切換元件，以控制第二閘極電極的電位。
特別地，邏輯電路具有一結構，其中至少一個p-通道電晶體與至少一個n-通道電晶體會彼此串聯於第一節點與第二節點之間。p-通道電晶體或n-通道電晶體係為任何電晶體，只要它是絕緣閘極場效電晶體。特別地，p-通道電晶體或n-通道電晶體包括第一閘極電極、第二閘極電極、放置在第一閘極電極與第二閘極電極之間的半導體薄膜、放置在第一閘極電極與半導體薄膜之間的第一絕緣薄膜、放置在第二閘極電極與半導體薄膜之間的第二絕緣薄膜、以及接觸半導體薄膜的源極電極與汲極電極。具有第二閘極電極之電晶體的臨界電壓係由第二閘極電極的電位、更特別地由源極電極與第二閘極電極之間的電位差所控制。
或者，根據本發明的一種實施例，n-通道電晶體與p-通道電晶體係被使用於互補式邏輯電路，且其中一電晶體的基板電位則受到具有極低關閉狀態電流的電晶體所控制，其功能如同一切換元件。
特別地，該邏輯電路具有一結構，其中至少一個p-通道電晶體與至少一個n-通道電晶體係被彼此串聯連接於第一節點與第二節點之間。p-通道電晶體或n-通道電晶體的臨界電壓係由基板電位的高度、更特別地由源極電極之電位與基板電位之間的電位差所控制。
功能如同切換元件之電晶體的通道形成區域，包括其能帶間隙寬於矽半導體的且其本質載子密度低於矽的半導體材料。由於包括具有以上特徵之半導體材料的通道形成區域，具有極低關閉狀態電流的電晶體則可被實施。以此一半導體材料為例，具有矽大約三倍寬之能帶間隙的氧化物半導體可被供給。藉由具有極低關閉狀態電流的電晶體，第二閘極電極的電位可被保持，其係甚至當一電位不總是被供應到第二閘極電極時；因此，根據該電位所設定的臨界電壓則可被維持。
氧化物半導體係為具有半導體特徵的金屬氧化物，並且具有幾乎與在微晶或多晶矽之情形中一樣高的可移動性，以及如在多晶矽之情形中的均勻元件特徵。此外，藉由減少譬如充當做電子供應體(供應體)之水分或氫氣之雜質而被高度純化的氧化物半導體(一純化OS)，其係為本質半導體(i-型半導體)或實質本質半導體。因此，包括氧化物半導體的電晶體會具有極低關閉狀態電流的特徵。特別是，在高度純化氧化物半導體中氫氣的濃度，其係由二次離子質譜分析儀(SIMS)測到，其係為5×1019/cm3或更小，較佳地5×1018/cm3或更小，更佳地5×1017/cm3或更小，或仍更佳地小於1×1016/cm3或更小。此外，由霍耳效應測量所測到之氧化物半導體薄膜的載子密度係低於1×1014/cm3，較佳地低於1×1012/cm3或更小，或更佳地低於1×1011/cm3。進一步，氧化物半導體的能帶間隙係為2eV或更大，較佳地2.5eV或更大，或更佳地3eV或更大。藉由使用具有充分減少雜質(譬如水分與氫)濃度的高度純化氧化物半導體薄膜，該電晶體的關閉狀態電流可被減少。
在氧化物半導體薄膜中氫濃度的分析在此會被說明。在氧化物半導體薄膜中的氫濃度係藉由SIMS所測量。已知難以得到在樣本表面附近或者原則上藉由SIMS、使用不同材料而形成之堆疊薄膜之間界面附近的正確資料。因此，在厚度方向中薄膜氫濃度之分佈係藉由SIMS分析的情形中，在薄膜被提供、值不會巨幅改變、且幾乎可得到相同值之區域中的平均值，其係會被使用做為氫濃度。進一步，在欲被測量之薄膜厚度很小的情形中，幾乎可得到相同值的區域，其係會因為彼此相鄰之薄膜氫濃度的影響而無法在一些情形中被發現。在此情形中，可提供薄膜區域之氫濃度的局部最大值或局部最小值則可被應用當作薄膜的氫濃度。進一步，在具有局部最大值的山型峰以及具有局部最小值的谷型峰不存在於提供薄膜之區域的情形中，反曲點的值則可被使用做為氫濃度。
特別地，種種實驗實際上可證實包括作為主動層之高度純化氧化物半導體薄膜之電晶體的低關閉狀態電流。例如，甚至由於具有1×106μm之通道寬度以及10μm之通道長度、在源極電極與汲極電極之間電壓(汲極電壓)範圍從1V至10V之元件，關閉電流(在閘極電極與源極電極之間電壓為0V或更小的情形中，其係為汲極電流)可能可小於或等於半導體參數分析器的測量極限，亦即是，小於或等於1×10-13A。在此情形中，可看見，與藉由將關閉狀態電流除以電晶體通道寬度所得到之值相應的關閉狀態電流密度係為100zA/μm或者更低。此外，在一實驗中，可使用一電路，在此，電容器會被連接到電晶體(閘極絕緣薄膜的厚度係為100nm)且流入或流出電容器的電荷則會受到電晶體的控制。當高度純化氧化物半導體薄膜被使用於電晶體之通道形成區域以及電晶體之關閉狀態電流密度可從每單位時間之電容器電荷變化被測到時，可看見在電晶體的源極電極與汲極電極之間電壓是3V的情形中，可得到非常更低的關閉狀態電流密度，10zA/μm至100zA/μm。因此，在根據本發明一實施例所設計的半導體裝置中，包括當作主動層之高純化氧化物半導體薄膜之電晶體的關閉狀態電流密度，其係會低於或等於10zA/μm，較佳低於或等於1zA/μm，或更較佳地低於或等於1 yA/μm，其係取決於源極電極與汲極電極之間的電壓。於是，包括做為主動層之高度純化氧化物半導體薄膜的電晶體，其係具有比包括多晶矽之電晶體非常更低的關閉狀態電流。
氧化物半導體實例包括四元金屬氧化物，譬如銦-錫-鎵-鋅-氧基氧化物半導體；三元金屬氧化物，譬如銦-鎵-鋅-氧基氧化物半導體、銦-錫-鋅-氧基氧化物半導體、銦-鋁-鋅-氧基氧化物半導體、錫-鎵-鋅-氧基氧化物半導體、鋁-鎵-鋅-氧基氧化物半導體、以及錫-鋁-鋅-氧基氧化物半導體；二元金屬氧化物，譬如銦-鋅-氧基氧化物半導體、錫-鋅-氧基氧化物半導體、鋁-鋅-氧基氧化物半導體、鋅-鎂-氧基氧化物半導體、錫-鎂-氧基氧化物半導體、銦-鎂-氧基氧化物半導體、以及銦-鎵-氧基氧化物半導體；銦-氧基氧化物半導體；錫-氧基氧化物半導體；以及鋅-氧基氧化物半導體。在本說明書中，名詞〝銦-錫-鎵-鋅-氧基氧化物半導體〞意味著包含銦(In)、錫(Sn)、鎵(Ga)與鋅(Zn)的金屬氧化物、以及其組成比率不會特別被限制。以上氧化物半導體包括矽。
進一步，氧化物半導體可由化學式InMO3(ZnO)m所代表(m＞0，m不一定為自然數)。在此，M代表從鋅、鎵、鋁、錳與鈷選出的一或更多個金屬元素。例如，M可為鎵、鎵與鋁、鎵與錳、鎵與鈷、或類似物。
在根據本發明實施例所設計的半導體裝置中，形成互補式邏輯電路的p-通道電晶體或n-通道電晶體的臨界電壓，其係由被供應到第二閘極電極的電位或基板電位所控制。因此，當p-通道電晶體或n-通道電晶體之閘極電極的電位，從高位準切換到低位準或從低位準切換到高位準，其中一個電晶體則會被關閉，或者兩個電晶體被開啟的期間則會被縮短。因此，流經p-通道電晶體與n-通道電晶體之通道形成區域的通過電流則會被減少。進一步，在根據本發明之一個實施例所設計的半導體裝置中，第二閘極電極的電位或基板電位則可由具有極低關閉狀態電流的電晶體所維持；因此，根據該電位所設定的臨界電壓，其係甚至當電位不總是供應到第二閘極電極或電位不總是供應到基板的時候被維持。
因此，在根據本發明之一實施例所設計的半導體裝置中，通過電流可被減少；因此，功率耗損則可被抑制。或者，在根據本發明之一實施例所設計的半導體裝置中，通過電流可被減少；因此，熱產生則可被抑制。
在下文，本發明實施例將參考附圖而被詳細說明。然而，本發明並不限於以下說明，且那些熟習該技術者將輕易理解到，該模式與細節可在不背離本發明範圍與精神之下被多方面地改變。於是，本發明則不應該被詮釋為受限於以下申請專利範圍的說明。
本發明可被應用來製造任何種類的半導體裝置，包括微處理器；積體電路，譬如影像處理電路、數位訊號處理器(DSP)、與微控制器；射頻標籤；以及半導體顯示裝置。半導體顯示裝置在其類別中包括下列：液晶顯示裝置、發光裝置(其中，由有機發光元件(OLED)所象徵的發光元件係被提供以用於每一像素)、電子紙、數位微鏡裝置(DMD)、電漿顯示面板(PDP)、場發射顯示器(FED)、以及其他半導體顯示裝置(其中，使用半導體薄膜的電路元件可被包括在驅動器電路中)。
[實施例1]
圖1A顯示根據本發明之一實施例所設計之被使用於半導體裝置中之邏輯電路結構的實例。
在圖1A中的邏輯電路100包括用來進行邏輯操作的邏輯部份101以及功能如同切換元件的電晶體102。邏輯部份101包括至少一p-通道電晶體103以及n-通道電晶體104。在邏輯部份101中，欲被進行的邏輯操作，其係可根據p-通道電晶體103以及n-通道電晶體104的數目與連接結構而被獨特地決定。然後，藉由在邏輯部份101中被進行的邏輯操作，一個輸出值可從複數個輸入值來得到。
要注意的是，該輸入值意味著由被輸入到邏輯電路100內之輸入訊號的電位Vin所代表的一邏輯值。進一步，該輸出值意味著由從邏輯電路100輸出之輸出訊號的電位Vout所代表的一邏輯值。
特別地，p-通道電晶體103與n-通道電晶體104，其係可被彼此串聯連接於高位準電位VDD所被供應到的第一節點與低位準電位VSS所被供應到的第二節點之間。
要注意的是，在本說明書中，名詞〝連接〞意指電性連接，其係並且對應電流、電位或電壓可被供應或傳送的狀態。於是，連接狀態不僅意味著直接連接的狀態，還有經由電路元件(譬如佈線、電阻器、二極體或電晶體)的不直接連接狀態，以致於電流、電位或電壓可被供應或傳送。因此，在邏輯部份101中，另一電路元件可被連接於p-通道電晶體103與n-通道電晶體104之間。
此外，甚至當不同元件在電路圖中被彼此連接時，實際上會有一情形，在此一傳導薄膜具有複數個元件的功能，譬如在部份佈線充當做電極的情形。在本說明書中的名詞〝連接〞同樣意味著一傳導性薄膜具有複數個元件之功能的此一情形。
此外，一電晶體的源極電極與汲極電極，其係可互換地意指取決於該電晶體的極性以及被提供到該些電極之電位之間的差。一般而言，在n-通道電晶體中，較低電位所被供應到的電極稱為源極電極，且較高電位所被供應到的電極稱為汲極電極。進一步，在p-通道電晶體中，較低電位所被供應到的電極稱為汲極電極，且較高電位所被供應到的電極稱為源極電極。在下文，源極電極與汲極電極的其中一個可被視為第一端點，且源極電極與汲極電極的另一個則可被視為第二端點，以說明p-通道電晶體103與n-通道電晶體104之間的連接關係。
進一步，在本說明書中，電晶體彼此串聯連接的狀態，其係意指第一電晶體之第一端點與第二端點之僅其中一個連接到第二電晶體之第一端點與第二端點之僅其中一個的狀態。
特別地，在圖1A中，p-通道電晶體103的第一端點會被連接到高位準電位VDD所被供應到的第一節點，且n-通道電晶體104的第一端點會被連接到低位準電位VSS所被供應到的第二節點。此外，p-通道電晶體103的第二端點則可被連接到n-通道電晶體104的第二端點。p-通道電晶體103的第二端點以及n-通道電晶體104的第二端點彼此連接於此之一節點的電位，其係會被輸出當作一輸出訊號的電位Vout。
在本發明的一個實施例中，除了正常閘極電極以外，形成邏輯部份101的電晶體係提供具有一第二閘極電極，以用來控制臨界電壓。雖然圖1A顯示，例如，p-通道電晶體103提供具有第二閘極電極的情形，但是本發明的一種實施例卻不限於此結構。或者，n-通道電晶體104可提供具有第二閘極電極，而非p-通道電晶體103，或者p-通道電晶體103與n-通道電晶體104的每一個皆可提供具有第二閘極電極。
特別地，邏輯部份101的p-通道電晶體103或n-通道電晶體104，其係包括第一閘極電極、第二閘極電極、放置在第一閘極電極與第二閘極電極之間的半導體薄膜、放置在第一閘極電極與半導體薄膜之間的第一絕緣薄膜、放置在第二閘極電極與半導體薄膜之間的第二絕緣薄膜、以及連接該半導體薄膜的源極電極與汲極電極。具有第二閘極電極之電晶體的臨界電壓，其係受到第二閘極電極之電位的高度，更特別地受到源極電極與第二閘極電極之間的電位差所控制。
進一步，功能如同切換元件的電晶體102則會控制電位到第二閘極電極的供應。特別地，當電晶體102開啟時，電位Vct1則會經由電晶體102而被供應到第二閘極電極，且當電晶體102關閉時，第二閘極電極的電位則會被維持。要注意的是，電晶體102的切換則可由供應到電晶體102之閘極電極的電位VSW所控制。
圖1A顯示一實例，其中電晶體102的第一端點會被連接到p-通道電晶體103的第二閘極電極，且電晶體102的第二端點則會被連接到電位Vct1所被供應到的一節點。
在本發明的一種實施例中，電晶體102具有一通道形成區域，該通道形成區域包括其能帶間隙比矽的還寬且其本質載子密度比矽的還低之一半導體材料。藉由使用此一半導體材料以用於電晶體102的通道形成區域，可將關閉狀態電流有效地降低。
除非另外被明確說明，否則在n-通道電晶體的情形中，在本說明書中的關閉狀態電流係為當汲極電極的電位高於源極電極或閘極電極時、流經源極電極與汲極電極之間的電流，然而當參考電位係為源極電極的電位時，閘極電極的電位則小於或等於零。或者，在本說明書中，在p-通道電晶體的情形中，關閉狀態電流係為當汲極電極的電位低於源極電極或閘極電極時、流經源極電極與汲極電極之間的電流，然而當參考電位係為源極電極的電位時，閘極電極的電位則大於或等於零。
誠如其能帶間隙比矽半導體的還寬且其本質載子密度比矽的還低之一半導體材料的一個實例，譬如碳化矽(SiC)或氮化鎵(GaN)的化合物半導體、由譬如氧化鋅(ZnO)之金屬氧化物所形成的氧化物半導體、或者類似物則可被應用。要注意的是，譬如碳化矽或氮化鎵的化合物半導體必須是單晶，且在非常高於氧化物半導體製程溫度之溫度上的晶體生長或者在特殊基板上的磊晶生長是必要的，以便得到單晶材料。另一方面，氧化物半導體可甚至在室溫形成；因此，薄膜形成可在能夠輕易得到之矽晶圓上或者不昂貴的玻璃基板上進行，並且當基板尺寸增加時被應用；因此，大量生產性則會很高。此外，可能可將包括氧化物半導體的半導體元件堆疊在積體電路上，其係包括正常半導體材料，譬如矽或鎵。進一步，在欲得到結晶氧化物半導體以便改善電晶體特性(例如，場效遷移性)的情形中，結晶氧化物半導體則可藉由在200℃至800℃的熱處理而可輕易地得到。
進一步，在本發明的一種實施例中，其能帶間隙寬的以上半導體材料可被包括至少在功能如同切換元件之電晶體102的主動層中。在以下說明中，具有以上優點的氧化物半導體會被使用當作電晶體102之半導體薄膜的情形會被當作實例。
進一步，就邏輯部份101之n-通道電晶體104或p-通道電晶體103的主動層而言，除了氧化物半導體以外，還可使用譬如矽、鍺或類似物的非晶形、微晶形、多晶形或單晶半導體。特別是，在邏輯電路100被使用於需要高速操作之電路的情形中，較佳地使用多晶矽、單晶矽、多晶鍺、或單晶鍺，其遷移性係比用於邏輯部份101之n-通道電晶體104或p-通道電晶體103之氧化物半導體的還高。
或者，氧化物半導體可被使用於邏輯部份101之n-通道電晶體104的主動層。假如p-通道電晶體可使用氧化物半導體來製造的話，那麼氧化物半導體則可被使用於邏輯部份101之p-通道電晶體103的主動層。當一氧化物半導體被使用於形成邏輯電路100之全部電晶體的主動層時，製程可被簡化。
要注意的是，雖然邏輯電路100包括一個電晶體102，其功能如同在圖1A中的切換元件，但是本發明卻不限於此結構。在本發明的一個實施例中，複數個電晶體功能如同一個切換元件。在充當切換元件的複數個電晶體被包括在邏輯電路100的情形中，複數個電晶體可並聯、串聯或並聯與串聯組合地彼此連接。
進一步，電晶體可彼此並聯連接的狀態意指第一電晶體的第一端點連接到第二電晶體的第一端點且第一電晶體的第二端點連接到第二電晶體的第二端點之狀態。
功能如同切換元件的電晶體102係與邏輯部份101的p-通道電晶體103或n-通道電晶體104有所不同，且閘極電極可至少被設置在主動層的一側上。不過，本發明不限於此結構，且功能如同切換元件的電晶體則包括一對閘極電極，其係以與邏輯部份101之p-通道電晶體103或n-通道電晶體104類似的方式而使主動層設置於其間。
輸入訊號的電位Vin1會被供應到p-通道電晶體103的第一閘極電極。輸入訊號的電位Vin2則會被供應到n-通道電晶體104的閘極電極。要注意的是，輸入訊號的兩電位Vin1與Vin2會具有相同高度或預定電位差。不過，電位Vin1的邏輯值係與電位Vin2的邏輯值相符合。
藉由產生電位Vin1與Vin2具有與實例相同高度的情形，邏輯電路100的操作會被說明如下。
在圖1A中，p-通道電晶體103的切換，其係會根據對應第一閘極電極與源極電極之間電位差的閘極電壓Vgs來進行。要注意的是，p-通道電晶體103的閘極電壓Vgs係為被供應到第一閘極電極之輸入訊號的電位Vin1與電位VDD之間的電位差。因此，當p-通道電晶體103的臨界電壓是Vthp且Vthp＜0的關係被滿足時，p-通道電晶體103會在當Vin1-VDD≦-∣Vthp∣的關係被滿足時開啟，其係並且在當Vin1-VDD＞-∣Vthp∣的關係被滿足時關閉。
此外，n-通道電晶體104的切換，其係亦可根據對應閘極電極與源極電極之間電位差的閘極電壓Vgs來進行。要注意的是，n-通道電晶體104的閘極電壓Vgs係為被供應到閘極電極之輸入訊號之電位Vin2與電位VSS之間的電位差。因此，當n-通道電晶體104的臨界電壓是Vthn且Vthn＞0的關係被滿足時，n-通道電晶體104會在當Vin2-VSS≧∣Vthn∣的關係被滿足時開啟，其係並且在當Vin2-VSS＜∣Vthn∣的關係被滿足時關閉。
為了抑制通過電流，較佳地操作p-通道電晶體130與n-通道電晶體104，以致於當其中一個電晶體被開啟時，另一個電晶體則會關閉。亦即是，臨界電壓Vthp的值會被控制，以致於能夠避免p-通道電晶體130與n-通道電晶體104被同時開啟。
當方程式Vin1=Vin2=Vin被滿足的時候，p-通道電晶體103與n-通道電晶體104同時被開啟的電位Vin則在VSS+∣Vthn∣≦Vin≦VDD-∣Vthp∣的範圍中。因此，為了抑制通過電流，較佳地增加臨界電壓Vthp的絕對值並且縮小電位Vin的範圍。
進一步，隨著供應到第二閘極電極的電位Vct1增加，臨界電壓Vthp的絕對值有變大的傾向。另一方面，隨著供應到第二閘極電極的電位Vct1減少，臨界電壓Vthp的絕對值有變小的傾向。因此，在本發明的一種實施例中，通過電流可藉由使電位Vct1比電位VSS更高以及增加臨界電壓Vthp的絕對值而被抑制。
要注意的是，當臨界電壓Vthp的絕對值進一步增加時，不管電位Vin的值，可使p-通道電晶體103與n-通道電晶體104免於同時開啟；因此，可抑制通過電流。不過，當臨界電壓Vthp的絕對值太大時，一週期則會出現於p-通道電晶體103與n-通道電晶體104同時關閉之處，其係取決於電位Vin的值。在p-通道電晶體103與n-通道電晶體104同時關閉的週期內，p-通道電晶體103之第二端點與n-通道電晶體104之第二端點彼此連接於此的節點，其係不會供以電位VDD與電位VSS兩者。因此，為了避免輸出訊號之電位Vout不穩定，較佳地控制臨界電壓Vthp，以致於VDD-∣Vthp∣的值不會變得比VSS+∣Vthp∣的值更小。
要注意的是，p-通道電晶體103之臨界電壓Vthp係由供應到第二閘極電極之電位所控制的實例會被說明於本實施例中。不過，在根據本發明一種實施例所設計的半導體裝置中，n-通道電晶體104可提供具有第二閘極電極，且n-通道電晶體104的臨界電壓Vthn則由供應到第二閘極電極的電位所控制。
在n-通道電晶體104的情形中，隨著供應到第二閘極電極之電位的增加，臨界電壓Vthn的絕對值則會有變小的傾向。另一方面，隨著供應到第二閘極電極之電位的減少，臨界電壓Vthn的絕對值則會有變大的傾向。因此，在n-通道電晶體104的情形中，藉由將第二閘極電極之電位降低到比電位VSS更低並且增加臨界電壓Vthn的絕對值，通過電流可被抑制。
類似臨界電壓Vthp的情形，當臨界電壓Vthn的絕對值太大時，一週期則會出現於p-通道電晶體103與n-通道電晶體104同時關閉之處，其係取決於電位Vin之值。因此，為了避免輸出訊號之電位Vout不穩定，較佳地控制臨界電壓Vthn，以致於VDD-∣Vthp∣的值不會變得比VSS+∣Vthn∣的值更小。
進一步，在根據本發明之一種實施例的半導體裝置中，儲存電容器可被連接到第二閘極電極，以致於能夠確定地維持第二閘極電極的電位。圖5A顯示包括儲存電容器105之邏輯電路100結構的實例。
在圖5A中，儲存電容器105之一對電極的其中一個係被連接到p-通道電晶體103的第二閘極電極，且一對電極的另一個則被連接到固定電位所被供應到的節點。由於以上結構，在電晶體102關閉的週期內，p-通道電晶體103之第二閘極電極的電位則會被維持地更長。
或者，在根據本發明一種實施例所設計的半導體裝置中，輸出訊號的電位Vout會被供應到第二閘極電極。圖5B顯示邏輯電路100之結構的實例，其中電晶體102的連接結構與圖1A中的不同。
在圖5B中，電晶體102的第一端點連接到p-通道電晶體103的第二閘極電極，且電晶體102的第二端點連接到輸出訊號之電位Vout所被供應到的節點。由於以上結構，用來將電位Vct1供應到邏輯電路100的佈線可被省略。
要注意的是，在圖5A與5B中，p-通道電晶體103之第二閘極電極的電位係由具有低關閉狀態電流的電晶體102所維持。不過，如以上所說明，n-通道電晶體104可提供具有第二閘極電極，且n-通道電晶體104之第二閘極電極的電位係由具有低關閉狀態電流的電晶體102所維持。或者，p-通道電晶體103與　n-通道電晶體104之每一個則可提供具有第二閘極電極，且各別電位則可由具有低關閉狀態電流的電晶體所維持。
在根據本發明之一種實施例所設計的半導體裝置中，p-通道電晶體103或n-通道電晶體104之第二閘極電極的電位係由具有極低關閉狀態電流的電晶體102所維持。由於以上結構，甚至當一電位不總是被供應到第二閘極電極時，第二閘極電極的電位可被維持且p-通道電晶體103或n-通道電晶體104的臨界電壓則可被設定在一預定值。因此，甚至當一電位不總是被供應到第二閘極電極時，仍可得到通過電流減少的有利效果。進一步，例如，在停止將種種訊號與電位供應到邏輯部份101而且然後再度開始將種種訊號與電位供應的情形中，減少通過電流之有利效果則可穩定地得到，甚至當訊號與電位的上升不穩定時。
接著，圖9顯示用來產生被供應到第二閘極電極之電位Vct1之電路的實例。在圖9中的電路230具有一結構，其中電阻器231與電阻器232係被彼此串聯連接於高位準電位VDD所被供應到的第一節點與低位準電位VSS所被供應到的第二節點之間。電阻器231與電阻器232彼此連接於此之節點的電位則會被輸出當作電位Vct1。
要注意的是，用來產生被供應到第二閘極電極之電位Vct1的電路結構不限於在圖9中的結構。或者，電位Vct1可藉由提供固定電壓電路來產生。
要注意的是，在圖9中的電路230可使用被供應到邏輯電路100的電位VDD與電位VSS來產生電位Vct1；因此，相較於電位Vct1係由固定電壓電路產生的情形，用來供應電位到電路230與邏輯電路100的佈線數目則可被減少。
接著，將說明p-通道電晶體103、n-通道電晶體104以及在邏輯電路100中所使用之電晶體102的結構。圖1B顯示p-通道電晶體103、n-通道電晶體104以及電晶體102之截面結構的實例。
在圖1B中，p-通道電晶體103、n-通道電晶體104、以及功能如同切換元件的電晶體102，其係形成邏輯部份101，其係被形成在具有絕緣表面的基板110上。
特別地，p-通道電晶體103包括在基板110上的第二閘極電極111、在第二閘極電極111上的絕緣薄膜112、半導體薄膜113(重疊第二閘極電極111、在其間設置有絕緣薄膜112並且功能如同包括矽的主動層)、連接到半導體薄膜113的源極電極114與汲極電極115、在半導體薄膜113上的絕緣薄膜116、以及在絕緣薄膜116上並覆蓋半導體薄膜113的第一閘極電極117。
此外，n-通道電晶體104包括在絕緣薄膜112上的半導體薄膜120(其功能如同包括矽的主動層)、連接到半導體薄膜120的源極電極121與汲極電極122、在半導體薄膜120上的絕緣薄膜116、以及在絕緣薄膜116上且覆蓋半導體薄膜120的閘極電極123。
P-通道電晶體103與n-通道電晶體104係覆蓋以絕緣薄膜118，以致於源極電極114與汲極電極115以及源極電極121與汲極電極122可各別被暴露。
電晶體102包括在絕緣薄膜118上的閘極電極130、在閘極電極130上的絕緣薄膜131、氧化物半導體薄膜132(重疊閘極電極130、在其間設置有絕緣薄膜131並且功能如同主動層)、以及接觸氧化物半導體薄膜132的源極電極133與汲極電極134。絕緣薄膜135係形成在氧化物半導體薄膜132、源極電極133、以及汲極電極134上，其係並且被包括當作電晶體102的元件。
源極電極133係被連接到第二閘極電極111。特別地，圖1B顯示一實例，其中第二閘極電極111經由形成在絕緣薄膜112與絕緣薄膜116中的接觸孔而連接到佈線136，且佈線136則經由形成在絕緣薄膜118與絕緣薄膜131中的接觸孔而連接到源極電極133。
在根據本發明一種實施例所設計的半導體裝置中，形成互補式邏輯電路100之p-通道電晶體103或n-通道電晶體104的臨界電壓，其係由被供應到第二閘極電極的電位所控制。因此，當p-通道電晶體103或n-通道電晶體104之閘極電極的電位從高位準切換到低位準，或從低位準切換到高位準時，可使其中一個電晶體關閉，或者兩電晶體開啟的週期則可被縮短。因此，流經p-通道電晶體103與n-通道電晶體104之通道形成區域的通過電流則可被減少。進一步，在根據本發明之一種實施例所設計的半導體裝置中，第二閘極電極的電位則可由具有極低關閉狀態電流的電晶體102所固持；因此，根據電位Vct1而設定的臨界電壓則可在甚至當一電位不總是被供應到第二閘極電極時被維持。
因此，在根據本發明之一種實施例所設計的半導體裝置中，通過電流可被減少；因此，功率耗損可被抑制。或者，在根據本發明之一種實施例所設計的半導體裝置中，通過電流可被減少；因此，熱產生可被抑制且半導體裝置的可靠度可被改善。
[實施例2]
在本實施例中，在根據本發明之一種實施例所設計之半導體裝置中被使用之邏輯電路結構的另一實例將被顯示。
在圖2A中的邏輯電路200包括用來進行邏輯操作的邏輯部份201以及具有低關閉狀態電流的電晶體202，其係功能如同一切換元件。邏輯部份201包括p-通道電晶體203以及n-通道電晶體204。圖2A例如顯示邏輯部份201係為包括p-通道電晶體203與n-通道電晶體204之反向器的情形。
特別地，在邏輯部份201中，p-通道電晶體203的閘極電極以及n-通道電晶體204的閘極電極會被彼此連接。被輸入到邏輯電路200內之輸入訊號的電位Vin會被供應到p-通道電晶體203的閘極電極以及n-通道電晶體204的閘極電極。進一步，p-通道電晶體203的第一端點會被連接到高位準電位VDD所被供應到的第一節點，且n-通道電晶體204的第一端點會被連接到低位準電位VSS所被供應到的第二節點。此外，p-通道電晶體203的第二端點會被連接到n-通道電晶體204的第二端點。亦即是，p-通道電晶體203與n-通道電晶體204，其係可被彼此串聯連接於高位準電位VDD所被供應到的第一節點與低位準電位VSS所被供應到的第二節點之間。p-通道電晶體203的第二端點與n-通道電晶體204的第二端點彼此連接於此之節點的電位則會被輸出當作輸出訊號的電位Vout。
在圖2A中，除了正常閘極電極以外，p-通道電晶體203係提供具有第二閘極電極，以用來控制臨界電壓。
雖然圖2A顯示，例如，p-通道電晶體203提供具有第二閘極電極的情形，但是本發明的一種實施例卻不限於此結構。或者，n-通道電晶體204可提供具有第二閘極電極，而非p-通道電晶體203，或者p-通道電晶體203與n-通道電晶體204的每一個皆可提供具有第二閘極電極。
進一步，電晶體202控制電位之供應到第二閘極電極。圖2A顯示一實例，其中電晶體202的第一端點會被連接到p-通道電晶體203的第二閘極電極，且電晶體202的第二端點會被連接到電位Vct1所被供應到的一節點。特別地，當電晶體202開啟時，電位Vct1會經由電晶體202被供應到第二閘極電極，且當電晶體202關閉時，第二閘極電極的電位會被維持。要注意的是，電晶體202的切換係由被供應到電晶體202之閘極電極的電位Vsw所控制。
圖2B顯示在圖2A之邏輯電路200中輸入訊號電位Vin以及輸出訊號電位Vout之理想時間圖的實例。
如圖2B所示，當電位Vin在低位準時，p-通道電晶體203會被開啟且n-通道電晶體204會被關閉。因此，電位VDD會被供應到p-通道電晶體203的第二端點。因此，電位VDD會從邏輯電路200被輸出，以做為輸出訊號的電位Vout。另一方面，當電位Vin在高位準時，p-通道電晶體203則會關閉，且n-通道電晶體204會被開啟。因此，電位VSS會被供應到n-通道電晶體204的第二端點。因此，電位VSS會從邏輯電路200被輸出，以做為輸出訊號的電位Vout。
要注意的是，在圖2B中的時間圖顯示電位Vin即時變化的狀態。不過，實際上，它會稍微花時間，直到電位Vin完全從低位準移位到高位準，或從高位準移位到低位準為止。
圖3顯示電位Vin的時序圖實例，其係完全從低位準移位到高位準，並且然後從高位準移位到低位準。此外，圖3同樣顯示通過電流Isc隨著時間而變的實例，該通過電流係流經p-通道電晶體203以及n-通道電晶體204。要注意的是，從時間軸來說，電位Vin的時間圖符合隨著時間的通過電流Isc。
在圖3之電位Vin的時間圖中，在預定時間內，電位Vin會從低位準VSS改變到高位準電位VDD。此外，在預定時間內，電位Vin則會從高位準電位VDD改變到低位準電位VSS。
在電位Vin如圖3所示而變的情形中，在電位Vin是在VSS+∣Vthn∣≦Vin≦VDD-∣Vthp∣之範圍內的時期t內，p-通道電晶體203與n-通道電晶體204會被同時開啟。因此，如圖3所示，通過電流Isc會在時期t內增加。
接著，在臨界電壓Vthp之絕對值增加的情形中，圖4顯示電位Vin的時序圖實例，以及通過電流Isc隨著時間而變化的實例。在圖4之臨界電壓Vthp的絕對值會大於在圖3者；因此，在VSS+∣Vthn∣≦Vin≦VDD-∣Vthp∣之範圍內的時期t則會被縮短。亦即是，p-通道電晶體203與n-通道電晶體204會被同時開啟的時期t，其係會縮成比在圖3的時期t更短。因此，如圖4所示，在時期t內所產生的通過電流Isc則會比在圖3中的更低。
進一步，在根據本發明一種實施例所設計的半導體裝置中，第二閘極電極的電位係由具有極低關閉狀態電流的電晶體202所固持：因此，根據電位Vct1而設定的臨界電壓則可在甚至當一電位不總是被供應到第二閘極電極時被維持。
因此，在根據本發明之一種實施例所設計的半導體裝置中，通過電流可在甚至當一電位不總是被供應到第二閘極電極時被減少；因此，功率耗損可被抑制。或者，在根據本發明之一種實施例所設計的半導體裝置中，通過電流可在甚至當一電位不總是被供應到第二閘極電極時被減少；因此，熱產生可被抑制且半導體裝置的可靠度可被改善。
接著，圖8顯示包括圖2A反向器之暫存器的結構實例。
在圖8中的暫存器500包括反向器501、反向器502、切換元件503以及切換元件504。反向器501與反向器502每一個均具有與在圖2A中邏輯電路200類似的結構。切換元件503控制輸入訊號電位Vin之輸入到反向器501的輸入端點內。反向器501之輸出端點的電位則會被供應到暫存器500之後續階段的電路，以做為輸出訊號的電位Vout。反向器501的輸出端點會被連接到反向器502的輸入端點，且反向器502的輸出端點則會經由切換元件504而被連接到反向器501的輸入端點。
當切換元件503被關閉且切換元件504被開啟時，被輸入經過切換元件503之輸入訊號的電位Vin則會被固持在暫存器500中。
本實施例可結合以上任一個實施例來實施。
[實施例3]
在本實施例中，在根據本發明之一個實施例所設計之半導體裝置中被使用之邏輯電路結構的另一實例將會被顯示。
在圖6A中的邏輯電路300包括用來進行邏輯操作的邏輯部份301以及具有低關閉狀態電流、每一個功能如同切換元件的電晶體302與電晶體303。邏輯部份301包括p-通道電晶體304、p-通道電晶體305、n-通道電晶體306、以及n-通道電晶體307。圖6A例如顯示邏輯部份301係為反及的情形，其係包括p-通道電晶體304、p-通道電晶體305、n-通道電晶體306、以及n-通道電晶體307。
特別地，在邏輯部份301中，p-通道電晶體304的閘極電極與n-通道電晶體306的閘極電極會被彼此連接。被輸入到邏輯電路300內之輸入訊號的電位VinA會被供應到p-通道電晶體304的閘極電極與n-通道電晶體306的閘極電極。此外，p-通道電晶體305的閘極電極與n-通道電晶體307的閘極電極會被彼此連接。被輸入到邏輯電路300內之輸入訊號的電位VinB會被供應到p-通道電晶體305的閘極電極與n-通道電晶體307的閘極電極。
進一步，p-通道電晶體304的第一端點與p-通道電晶體305的第一端點會被連接到高位準電位VDD所被供應到的第一節點。n-通道電晶體307的第一端點會被連接到低位準電位VSS所被供應到的第二節點。n-通道電晶體307的第二端點會被連接到n-通道電晶體306的第一端點。n-通道電晶體306的第二端點、p-通道電晶體304的第二端點與p-通道電晶體305的第二端點會彼此連接，且其節點的電位則會被輸出當作輸出訊號的電位Vout。
亦即是，在邏輯部份301中，具有一邏輯值之輸入訊號所被供應到的p-通道電晶體304與n-通道電晶體306，其係會被彼此串聯連接於高位準電位VDD所被供應到的第一節點與低位準電位VSS所被供應到的第二節點之間。此外，在邏輯部份301中，具有另一邏輯值之輸入訊號所被供應到的p-通道電晶體305與n-通道電晶體307，其係可被彼此串聯連接於高位準電位VDD所被供應到的第一節點與低位準電位VSS所被供應到的第二節點之間。
在圖6A中，除了正常閘極電極以外，p-通道電晶體304與p-通道電晶體305每一個皆提供具有第二閘極電極，以用來控制臨界電壓。
要注意的是，因為在圖6A中，p-通道電晶體304與p-通道電晶體305彼此並聯連接，所以較佳地是，以上電晶體的每一個均可提供具有第二閘極電極，以便減少通過電流。
或者，在本發明的一種實施例中，n-通道電晶體306可提供具有第二閘極電極，而非p-通道電晶體304，或者p-通道電晶體304與n-通道電晶體306的每一個皆可提供具有第二閘極電極。進一步或者，在本發明的一種實施例中，n-通道電晶體307可提供具有第二閘極電極，而非p-通道電晶體305，或者p-通道電晶體305與n-通道電晶體307的每一個皆可提供具有第二閘極電極。
進一步，電晶體302則會控制電位到p-通道電晶體304之第二閘極電極的供應。圖6A顯示一實例，其中電晶體302的第一端點連接到p-通道電晶體304的第二閘極電極且電晶體302的第二端點連接到電位Vct1A所被供應到的一節點。特別地，當電晶體302開啟時，電位Vct1A則會經由電晶體302而被供應到p-通道電晶體304的第二閘極電極，且當電晶體302關閉時，第二閘極電極的電位則會被維持。要注意的是，電晶體302的切換則可由供應到電晶體302之閘極電極的電位VSWA所控制。
電晶體303則會控制電位到p-通道電晶體305之第二閘極電極的供應。圖6A顯示一實例，其中電晶體303的第一端點連接到p-通道電晶體305的第二閘極電極且電晶體303的第二端點連接到電位Vct1B所被供應到的一節點。特別地，當電晶體303開啟時，電位Vct1B則會經由電晶體303而被供應到p-通道電晶體305的第二閘極電極，且當電晶體303關閉時，第二閘極電極的電位則會被維持。要注意的是，電晶體303的切換則可由供應到電晶體303之閘極電極的電位VSWB所控制。
圖6B顯示在圖6A邏輯電路300中輸入訊號之電位VinA與VinB以及輸出訊號之電位Vout的理想時間圖實例。
如圖6B所示，當電位VinA在高位準且電位VinB在高位準時，p-通道電晶體304與p-通道電晶體305會被關閉且n-通道電晶體306與n-通道電晶體307會被開啟。因此，電位VSS會從邏輯電路300被輸出，以做為輸出訊號的電位Vout。此外，當電位VinA在低位準且VinB在高位準時，p-通道電晶體305與n-通道電晶體306會被關閉且p-通道電晶體304與n-通道電晶體307會被開啟。因此，電位VDD會從邏輯電路300被輸出，以做為輸出訊號的電位Vout。進一步，當電位VinA在高位準且電位VinB在低位準時，p-通道電晶體304與p-通道電晶體307會被關閉且p-通道電晶體305與n-通道電晶體306會被開啟。因此，電位VDD會從邏輯電路300被輸出，以做為輸出訊號的電位Vout。進一步，當電位VinA在低位準且電位VinB在低位準時，n-通道電晶體306與n-通道電晶體307會被關閉且p-通道電晶體304與p-通道電晶體305會被開啟。因此，電位VDD會從邏輯電路300被輸出，以做為輸出訊號的電位Vout。
要注意的是，在圖6B中的時間圖顯示電位VinA與電位VinB即時變化的狀態。不過，實際上，它會稍微花時間，直到電位VinA與電位VinB完全從低位準移位到高位準，或從高位準移位到低位準為止。誠如在以上實施例中所說明的，在電位移位的此期間內，通過電流會輕易地流動。
在本發明的一種實施例中，當p-通道電晶體304的臨界電壓為VthpA且n-通道電晶體306的臨界電壓為VthnA時，藉由使電位VctlA變高且使臨界電壓VthpA的絕對值變大，電位VinA在VSS+∣VthnA∣≦VinA≦VDD-∣VthpA∣之範圍內的時期會被縮短。亦即是，p-通道電晶體304與n-通道電晶體306會被同時開啟的時期，其係會縮短。因此，在該時期內所產生的通過電流則會減少。
進一步，在根據本發明一種實施例所設計的半導體裝置中，p-通道電晶體304之第二閘極電極的電位則可由具有極低關閉狀態電流的電晶體302所固持；因此，根據電位Vct1A而設定的臨界電壓則可在甚至當一電位不總是被供應到第二閘極電極時被維持。
或者，在本發明的一種實施例中，當p-通道電晶體305的臨界電壓為VthpB且n-通道電晶體307的臨界電壓為VthnB時，藉由使電位Vct1B變高且使臨界電壓VthpB的絕對值變大，電位VinB在VSS+∣VthnB∣≦VinB≦VDD-∣VthpB∣之範圍內的時期會被縮短。亦即是，p-通道電晶體305與n-通道電晶體307會被同時開啟的時期，其係會縮短。因此，在該時期內所產生的通過電流則會減少。
進一步，在根據本發明一種實施例所設計的半導體裝置中，p-通道電晶體305之第二閘極電極的電位則可由具有極低關閉狀態電流的電晶體303所固持；因此，根據電位Vct1B而設定的臨界電壓則可在甚至當一電位不總是被供應到第二閘極電極時被維持。
因此，在根據本發明之一種實施例所設計的半導體裝置中，通過電流可被減少；因此，功率耗損可被抑制。或者，在根據本發明之一種實施例所設計的半導體裝置中，通過電流可被減少；因此，熱產生可被抑制且半導體裝置的可靠度可被改善。
接著，圖10A顯示正反器之結構的實例，其係包括在圖6A中的反及。
在圖10A中的正反器510係為D型正反器，其係包括反及511、反及512、反及513與反及514。反及511、反及512、反及513、與反及514各具有一結構與在圖6A中的邏輯電路300類似。
特別地，輸入訊號的電位Vin會被供應到反及511的第一輸入端。時鐘訊號的電位CLK係被供應到反及511的第二輸入端點以及反及513的第二輸入端點。反及511的輸出端點係被連接到反及513的第一輸入端點與反及512的第一輸入端點。反及513的輸出端點係連接到反及514的第二輸入端點。反及512的輸出端點係連接到反及514的第一輸入端點，且反及512之輸出端點的電位則當作第一輸出訊號之電位Vout1地被供應到後續階段的電路。反及514的輸出端點係連接到反及512的第二輸入端點，且反及514之輸出端點的電位則當作第二輸出訊號之電位Vout2地被供應到後續階段的電路。
要注意的是，在圖10A中的正反器510具有其中第一輸出訊號與第二輸出訊號可被得到的一結構；不過，恰如所需的，輸出訊號的數目係為一個。
圖10B顯示在圖10A之正反器510中時鐘訊號的電位CLK、輸入訊號的電位Vin、第一輸出訊號的電位Vout1以及第二輸出訊號的電位Vout2的時間圖。
在圖10B中，當時鐘訊號的電位CLK在高位準且輸入訊號的電位Vin在高位準時，第一輸出訊號的電位Vout1係在高位準且第二輸出訊號的電位Vout2在低位準。此外，當時鐘訊號的電位CLK在高位準且輸入訊號的電位Vin在低位準時，第一輸出訊號的電位Vout1係在低位準且第二輸出訊號的電位Vout2在高位準。進一步，當時鐘訊號的電位CLK在低位準時，儘管輸入訊號的電位Vin，第一輸出訊號的電位Vout1以及第二輸出訊號的電位Vout2仍會被維持。
本實施例可結合以上任一個實施例來實施。
[實施例4]
在本實施例中，在根據本發明一種實施例所設計半導體裝置中被使用之邏輯電路結構的另一種實例將會被顯示。
在圖7A中的邏輯電路400包括用來進行邏輯操作的邏輯部份401以及具有低關閉狀態電流、每一個功能如同切換元件的電晶體402與電晶體403。邏輯部份401包括p-通道電晶體404、p-通道電晶體405、n-通道電晶體406、以及n-通道電晶體407。圖7A例如顯示邏輯部份401係為反或的情形，其係包括p-通道電晶體404、p-通道電晶體405、n-通道電晶體406、以及n-通道電晶體407。
特別地，在邏輯部份401中，p-通道電晶體404的閘極電極與n-通道電晶體407的閘極電極會被彼此連接。被輸入到邏輯電路400內之輸入訊號的電位VinA會被供應到p-通道電晶體404的閘極電極與n-通道電晶體407的閘極電極。此外，p-通道電晶體405的閘極電極與n-通道電晶體406的閘極電極會被彼此連接。被輸入到邏輯電路400內之輸入訊號的電位VinB會被供應到p-通道電晶體405的閘極電極與n-通道電晶體406的閘極電極。
進一步，p-通道電晶體404的第一端點會被連接到高位準電位VDD所被供應到的第一節點。p-通道電晶體404的第二端點會被連接到p-通道電晶體405的第一端點。n-通道電晶體406的第一端點與n-通道電晶體407的第一端點係被連接到低位準電位VSS所被供應到的第二節點。p-通道電晶體405的第二端點、n-通道電晶體406的第二端點與n-通道電晶體407的第二端點會彼此連接，且其節點的電位則會被輸出當作輸出訊號的電位Vout。
亦即是，在邏輯部份401中，具有一邏輯值之輸入訊號所被供應到的p-通道電晶體404與n-通道電晶體407，其係會被彼此串聯連接於高位準電位VDD所被供應到的第一節點與低位準電位VSS所被供應到的第二節點之間。此外，在邏輯部份401中，具有另一邏輯值之輸入訊號所被供應到的p-通道電晶體405與n-通道電晶體406，其係可被彼此串聯連接於高位準電位VDD所被供應到的第一節點與低位準電位VSS所被供應到的第二節點之間。
在圖7A中，除了正常閘極電極以外，p-通道電晶體404與p-通道電晶體405每一個皆提供具有第二閘極電極，以用來控制臨界電壓。
雖然圖7A例如顯示p-通道電晶體404與p-通道電晶體405各別提供具有第二閘極電極的情形，但是本發明的一種實施例則不限於此結構。因為在圖7A中，p-通道電晶體404與p-通道電晶體405彼此串聯連接，所以甚至當只有一個電晶體提供具有第二閘極電極時，通過電流仍可被減少。不過，較佳地，因為通過電流可被進一步減少，所以p-通道電晶體404與p-通道電晶體405之每一個皆可提供具有第二閘極電極。
或者，在本發明的一種實施例中，n-通道電晶體407可提供具有第二閘極電極，而非p-通道電晶體404，或者p-通道電晶體404與n-通道電晶體407的每一個皆可提供具有第二閘極電極。進一步或者，在本發明的一種實施例中，n-通道電晶體406可提供具有第二閘極電極，而非p-通道電晶體405，或者p-通道電晶體405與n-通道電晶體406的每一個皆可提供具有第二閘極電極。
進一步，電晶體402則會控制電位到p-通道電晶體404之第二閘極電極的供應。圖7A顯示一實例，其中電晶體402的第一端點連接到p-通道電晶體404的第二閘極電極且電晶體402的第二端點連接到電位vctlA所被供應到的一節點。特別地，當電晶體402開啟時，電位vctlA則會經由電晶體402而被供應到p-通道電晶體404的第二閘極電極，且當電晶體402關閉時，第二閘極電極的電位則會被維持。要注意的是，電晶體402的切換則可由供應到電晶體402之閘極電極的電位VswA所控制。
電晶體403則會控制電位到p-通道電晶體405之第二閘極電極的供應。圖7A顯示一實例，其中電晶體403的第一端點連接到p-通道電晶體405的第二閘極電極且電晶體403的第二端點連接到電位Vct1B所被供應到的一節點。特別地，當電晶體403開啟時，電位Vct1B則會經由電晶體403而被供應到p-通道電晶體405的第二閘極電極，且當電晶體403關閉時，第二閘極電極的電位則會被維持。要注意的是，電晶體403的切換則可由供應到電晶體403之閘極電極的電位VswB所控制。
圖7B顯示在圖7A邏輯電路400中輸入訊號之電位VinA與VinB以及輸出訊號之電位Vout的理想時間圖實例。
如圖7B所示，當電位VinA在低位準且電位VinB在低位準時，n-通道電晶體406與n-通道電晶體407會被關閉且p-通道電晶體404與p-通道電晶體405會被開啟。因此，電位VDD會從邏輯電路400被輸出，以做為輸出訊號的電位Vout。此外，當電位VinA在高位準且VinB在低位準時，p-通道電晶體404與n-通道電晶體406會被關閉且p-通道電晶體405與n-通道電晶體407會被開啟。因此，電位VSS會從邏輯電路400被輸出，以做為輸出訊號的電位Vout。進一步，當電位VinA在低位準且電位VinB在高位準時，p-通道電晶體405與n-通道電晶體407會被關閉且p-通道電晶體404與n-通道電晶體406會被開啟。因此，電位VSS會從邏輯電路400被輸出，以做為輸出訊號的電位Vout。進一步，當電位VinA在高位準且電位VinB在高位準時，p-通道電晶體404與p-通道電晶體405會被關閉且n-通道電晶體406與n-通道電晶體407會被開啟。因此，電位VSS會從邏輯電路400被輸出，以做為輸出訊號的電位Vout。
要注意的是，在圖7B中的時間圖顯示電位VinA與電位VinB即時變化的狀態。不過，實際上，它會稍微花時間，直到電位VinA與電位VinB完全從低位準移位到高位準，或從高位準移位到低位準為止。誠如在以上實施例中所說明的，在電位移位的此期間內，通過電流會輕易地流動。
在本發明的一種實施例中，當p-通道電晶體404的臨界電壓為VthpA且n-通道電晶體407的臨界電壓為VthnA時，藉由使電位VctlA變高且使臨界電壓VthpA的絕對值變大，電位VinA在VSS+∣VthnA∣≦VinA≦VDD-∣VthpA∣之範圍內的時期會被縮短。亦即是，p-通道電晶體404與n-通道電晶體407會被同時開啟的時期，其係會縮短。因此，在該時期內所產生的通過電流則會減少。
進一步，在根據本發明一種實施例所設計的半導體裝置中，p-通道電晶體404之第二閘極電極的電位則可由具有極低關閉狀態電流的電晶體402所固持；因此，根據電位VctlA而設定的臨界電壓則可在甚至當一電位不總是被供應到第二閘極電極時被維持。
或者，在本發明的一種實施例中，當p-通道電晶體405的臨界電壓為VthpB且n-通道電晶體406的臨界電壓為VthnB時，藉由使電位VctlB變高且使臨界電壓VthpB的絕對值變大，電位VinB在VSS+∣VthnB∣≦VinB≦VDD-∣VthpB∣之範圍內的時期會被縮短。亦即是，p-通道電晶體405與n-通道電晶體406會被同時開啟的時期，其係會縮短。因此，在該時期內所產生的通過電流則會減少。
進一步，在根據本發明一種實施例所設計的半導體裝置中，p-通道電晶體405之第二閘極電極的電位則可由具有極低關閉狀態電流的電晶體403所固持；因此，根據電位Vct1B而設定的臨界電壓則可在甚至當一電位不總是被供應到第二閘極電極時被維持。
因此，在根據本發明之一種實施例所設計的半導體裝置中，通過電流可被減少；因此，功率耗損可被抑制。或者，在根據本發明之一種實施例所設計的半導體裝置中，通過電流可被減少，因此，熱產生可被抑制且半導體裝置的可靠度可被改善。
本實施例可結合以上任一實施例來實施。
[實施例5]
在本實施例中，將說明半導體顯示裝置結構的實例，其係為本發明半導體裝置的一種實施例。
圖14係為顯示根據本發明一種實施例所設計之半導體顯示裝置結構實例的方塊圖。在圖14中的半導體顯示裝置600包括像素部份601，在此顯示元件係被提供在每一像素與驅動器電路中，譬如控制像素部份601之操作的掃瞄線驅動器電路602與訊號線驅動器電路603。
特別地，掃瞄線驅動器電路602選出被包括在像素部份601中的像素。訊號線驅動器電路603則將影像訊號供應到由掃瞄線驅動器電路602所選出的像素。
接著，圖15顯示訊號線驅動器電路603之更特殊結構的實例。要注意的是，圖15顯示供以4-位元影像訊號之訊號線驅動器電路603的結構。圖15顯示對應4-位元影像訊號之訊號線驅動器電路603的結構實例；不過，本發明的一種實施例則不限於此結構。該訊號線驅動器電路可根據業者所設定之影像訊號的位元數目來形成。
在圖15中的訊號線驅動器電路603包括移位暫存器610、第一記憶體電路611、第二記憶體電路612、位準移位器613、數位類比轉換器614與緩衝器615。
進一步，在圖15的訊號線驅動器電路603中，移位暫存器610包括對應每一訊號線的複數個正反器620。例如，在圖10A中的結構可被使用於每一正反器。
在圖15的訊號線驅動器電路603中，第一記憶體電路611包括複數個記憶體元件組，每一個皆具有四個記憶體元件621(每一個皆對應4位元影像訊號)。第二記憶體電路612包括複數個記憶體元件組，每一個皆具有四個記憶體元件622(每一個皆對應4位元影像訊號)。從第二記憶體電路612輸出的影像訊號係被供應到位準移位器613。該位準移位器613包括複數個位準移位器組，每一個皆具有四個位準移位器623(每一個皆對應4位元影像訊號)。數位類比轉換器614包括複數個數位類比轉換器624，每一個皆對應位元影像訊號。緩衝器615包括複數個緩衝器625，且緩衝器625的至少其中一個係對應一個數位類比轉換器624。
接著，將說明在圖15中半導體顯示裝置600的操作。在訊號線驅動器電路603中，時鐘訊號與起始脈衝訊號會被輸入到移位暫存器610內。移位暫存器610會產生一時序訊號，因應該時鐘訊號與該起始脈衝訊號，其一脈衝會被相繼移位，並且將該時序訊號輸出到第一記憶體電路611。該時序訊號之脈衝的出現順序，其係亦可根據用來切換掃瞄方向的訊號而被切換。
當時序訊號被輸入到第一記憶體電路611內時，影像訊號則可根據該時序訊號的脈衝而被取樣，其係並且會被連續地寫入於第一記憶體電路611的記憶體元件621內。亦即是，被連續輸入到該訊號線驅動器電路603內的影像訊號，會被並聯地寫入於第一記憶體電路611內。寫入到第一記憶體電路611內的影像訊號係會被固持。
影像訊號可被連續地寫入到被包括在第一記憶體電路611中的複數個記憶體元件621內：或者，所謂的分部驅動可被進行，其中被包括在第一記憶體電路611中的複數個記憶體元件621會被分為幾組，且該影像訊號則會平行地被輸入到每一組內。要注意的是，在此情形中的組數目會被視為分部的數目。例如，在記憶體元件被分組以致於每一組具有四個記憶體元件621的情形中，分部驅動可用四分部來進行。
直到將影像訊號寫入到第一記憶體電路611內完成的時間，係被視為線週期。
當一線週期完成時，在返回週期中，在第一記憶體電路611中所固持的影像訊號，其係會被一次全部地寫入到第二記憶體電路612內，並可根據被輸入到第二記憶體電路612內之閂鎖訊號的脈衝來固持。因應來自移位暫存器610的時序訊號，下一線週期的影像訊號會被連續地寫入到第一記憶體電路611內，該第一記憶體電路係已經完成該影像訊號之傳送到第二記憶體電路612。在一線週期的第二回中，被寫入且固持於第二記憶體電路612的影像訊號則會被供應到位準移位器613。
被供應到位準移位器613之影像訊號的電壓振幅，其係會在位準移位器613中複數個位準移位器623的每一個中增加，隨後並且被傳輸到數位類比轉換器614。在數位類比轉換器614中，在複數個數位類比轉換器624之每一個中，該輸入影像訊號則會從數位訊號轉換成類比訊號。然後，該類比影像訊號則會被傳送到緩衝器615。從數位類比轉換器614傳送的影像訊號，其係會從被包括在緩衝器615中複數個緩衝器625的每一個，經由訊號線，傳送到像素部份601。
掃瞄線驅動器電路602會選出被包括在像素部份601中的像素，以用於每一線。經由訊號線而被傳送到該像素部份601的影像訊號，其係會被輸入到由掃瞄線驅動器電路602所選出一線中的像素。
由於像素數目的增加，掃瞄線驅動器電路與訊號線驅動器電路必須以高速操作。特別是，在選出掃瞄線的一週期中，影像訊號會被輸入於連接到一掃瞄線的全部像素內；因此，比起掃瞄線驅動器電路，該訊號線驅動器電路必須以更高的速度來操作。在根據本發明一種實施例所設計的半導體裝置中，因為通過電流可被減少，所以甚至當具有高驅動頻率的電路被使用於訊號線驅動器電路603的情形時，起因於通過電流的熱產生可被抑制且半導體裝置的可靠度可被改善。
進一步，藉由將本發明的一種實施例應用到半導體裝置，包括具有高驅動頻率的電路，譬如時鐘產生電路、升壓電路、使用於記憶體電路的解碼器、或動態隨機存取記憶體的更新電路，不限於訊號線驅動器電路，起因於通過電流的熱產生可被有效抑制。
本實施例可結合以上任一實施例來實施。
[實施例6]
在本實施例中，將說明根據本發明之一種實施例所設計之半導體裝置的製造方法，其係包括包括矽的電晶體以及包括氧化物半導體的電晶體。
要注意的是，形成邏輯部份的電晶體可使用正常互補式金氧半導體製程來形成，其中鍺、矽、矽化鍺、單晶碳化矽或類似物可被使用。例如，包括矽的電晶體可使用矽晶圓、由絕緣層上覆矽方法所形成的矽薄膜、由蒸汽沈積方法所形成的矽薄膜或類似物來形成。
要注意的是，在本實施例中，包括氧化物半導體之電晶體的製造方法係由以在圖2A邏輯電路為實例來說明；不過，具有另一電路結構的邏輯電路亦可藉由參考在本實施例中所說明的製造方法來形成。
首先，如在圖11A中所說明，閘極電極701形成在基板700的絕緣表面上。閘極電極701的功能如同稍後將形成之p-通道電晶體705的第二閘極電極。
雖然對於被使用當作基板700的基板沒有特別限制，但是對於稍後要進行的熱處理，基板一定會具有至少足夠的抗熱性。例如，由熔融法或浮動法所製造的玻璃基板、石英基板、陶瓷基板、或類似物均可被使用當作基板700。當稍後進行的熱處理溫度高時，較佳地可使用具有應變點730℃或更高的基板來當作玻璃基板。進一步，譬如不鏽鋼基板的金屬基板或者其中絕緣薄膜形成在矽基板表面上的基板亦可被使用。使用譬如塑膠之合成樹脂所形成的彈性基板，其係傾向具有比以上基板更低的上溫度極限；不過，此一基板可被使用，只要它可抵擋在製造步驟中的處理溫度。
閘極電極701可被形成，以具有使用一或更多傳導薄膜的單層結構或堆疊層結構，其係包括譬如鉬、鈦、鉻、鉭、鎢、釹、或鈧或任何合金材料(包含任一個這些金屬材料為主要元件或任一這些金屬的氮化物)的金屬材料。要注意的是，假如鋁或銅禁得起在稍後製程中所進行的熱處理溫度的話，鋁或銅亦可被使用當作此金屬材料。鋁或銅較佳地合併耐火材料，以便避免抗熱性問題與腐蝕問題。鉬、鈦、鉻、鉭、鎢、釹、鈧或類似物可被使用當作耐火金屬材料。
例如，以下結構較佳地當作閘極電極701的雙層堆疊結構：其中鉬薄膜堆疊在鋁薄膜上的雙層結構；其中鉬薄膜堆疊在銅薄膜上的雙層結構；其中氮化鈦薄膜或氮化鉭堆疊在銅薄膜上的雙層結構；以及其中氮化鈦薄膜與鉬薄膜被堆疊的雙層結構。以下結構較佳地當作閘極電極701的三層堆疊結構：一堆疊結構，包含鋁薄膜、鋁與矽的合金薄膜、鋁與鈦的合金薄膜、或者鋁與鉬的合金薄膜在中層且鎢薄膜、氮化鎢薄膜、氮化鈦薄膜、與鈦薄膜的任一者在頂層與底層。
進一步，氧化銦的透光氧化物傳導薄膜、氧化銦與氧化錫的合金、氧化銦與氧化鋅的合金、氧化鋅、氧化鋁鋅、氮氧化鋁鋅、氧化鎵鋅或類似物亦可被使用當作閘極電極701。
閘極電極701的厚度範圍係在10nm至400nm，較佳地100nm至200nm。在本實施例中，在閘極電極之傳導薄膜藉由使用鎢靶之濺射方法而形成為具有厚度150nm以後，傳導薄膜可藉由蝕刻被加工處理(圖案化)成希望的形狀，藉此閘極電極701會被形成。要注意的是，當所形成閘極電極的末端部份變尖時，與堆疊其上之閘極絕緣薄膜的覆蓋範圍則會被改善，其係較佳。要注意的是，光阻遮罩可藉由噴墨方法來形成。藉由噴墨方法之光阻遮罩的形成不需任何光罩；因此則可減少製造成本。
接著，如圖11B所示，絕緣薄膜702會被形成以便覆蓋閘極電極701。在本實施例中，兩絕緣薄膜會被堆疊以形成絕緣薄膜702。形成具有厚度10nm至50nm的氧氮化矽薄膜會被使用當作首先形成的絕緣薄膜。氧化矽薄膜或氧氮化矽薄膜，形成具有厚度0.5μm至1μm，其係會被使用當作接著形成的絕緣薄膜。要注意的是，絕緣薄膜702的結構不限於此。絕緣薄膜係為單層或三或多層。該材料不限於以上任一者。
在一些情形中，絕緣薄膜702的表面具有首先形成之閘極電極701所造成的不均勻度。在此情形中，較佳地提供將不均勻性平面化的步驟。在本實施例中，該平面化係由化學機械拋光所進行。就使用於絕緣薄膜702之化學機械拋光的研磨(漿)而言，例如，藉由氯化矽氣體之高溫分解所得到並且散佈在添加KOH之水溶液中的煙霧二氧化矽顆粒則會被較佳地使用。在本實施例中，如圖11C所示，絕緣薄膜702係藉由化學機械拋光變薄到閘極電極701能夠曝光且表面會被平面化的程度。
接著，如圖11D所示，絕緣薄膜703會被形成，以便能夠覆蓋閘極電極701與絕緣薄膜702，其表面則會被移除。絕緣薄膜703係形成以具有單層結構或堆疊層結構，其係使用從氧化矽薄膜、氮化矽薄膜、氧氮化矽薄膜、矽氮氧化物薄膜、鋁氧化物薄膜、鋁氮化物薄膜、氧氮化鋁薄膜、鋁氮氧化物薄膜、氧化鉿薄膜以及氧化鉭薄膜選出的其中一個或更多個。
在本說明書中，氧氮化物意指包括氧多於氮的物體，且氮氧化物意指包括包括氮多於氧的物體。
要注意的是，雖然在本實施例中，絕緣薄膜702會變薄到使閘極電極701暴露的程度，但是本發明的一種實施例卻不限於此結構。在絕緣薄膜702重疊閘極電極701的部份中，絕緣薄膜702會有某種程度的厚度。要注意的是，在此情形中，不一定可形成絕緣薄膜703。
接著，如圖11E所示，n-通道電晶體704與p-通道電晶體705係由已知化學金屬氧化半導體製造方法所形成。在本實施例中，n-通道電晶體704與p-通道電晶體705形成具有與單晶半導體基板隔開之單晶半導體薄膜的情形會被當作實例。
特別地，將簡短說明單晶半導體薄膜之製造方法的實例。首先，包括藉由電場來加速之離子的離子束會進入單晶半導體基板，且藉由晶體結構之局部不規律性而弱化的易碎層則會被形成在距半導體基板表面特定深度的區域中。形成易碎層的深度可藉由離子束的加速能量以及離子束所進入的角度來調整。然後，半導體基板與基板700會被彼此附著，以致於閘極電極701、絕緣薄膜702與絕緣薄膜703能夠被提供於其間。在半導體基板與基板700彼此重疊以後，大約大於或等於1 N/cm2且小於或等於500 N/cm2的壓力(較佳地大於或等於11 N/cm2且小於或等於20 N/cm2)會被施加到部份的半導體基板與基板700，以附著兩基板。當壓力被施加時，半導體基板與絕緣薄膜703之間的接合會從該部份開始，其係會造成半導體基板與絕緣薄膜703彼此緊密接觸之整個表面的接合。隨後，可進行熱處理，藉此，存在於易碎層的非常小空隙則會被結合，以致於非常小空隙的體積能夠增加。結果，為部份半導體基板的單晶半導體薄膜則會沿著易碎層與半導體基板隔開。熱處理係會在不超過基板700之應變點的溫度上進行。然後，單晶半導體薄膜則會藉由蝕刻或類似物而被加工處理成希望的形狀，以致於島型半導體薄膜706與島型半導體薄膜707能夠被形成。
n-通道電晶體704可使用絕緣薄膜703上的島型半導體薄膜706來形成，且p-通道電晶體705可使用絕緣薄膜703上的島型707來形成。此外，n-通道電晶體704包括閘極電極709且p-通道電晶體705包括閘極電極710。n-通道電晶體704包括在島型半導體薄膜706與閘極電極709之間的絕緣薄膜708。p-通道電晶體705包括在島型半導體薄膜707與閘極電極710之間的絕緣薄膜708。
要注意的是，雖然n-通道電晶體704與p-通道電晶體705使用單晶半導體薄膜來形成的情形例如顯示於本實施例中，但是本發明卻不限於此結構。例如，藉由蒸汽沈積方法而形成在絕緣薄膜703上的多晶或微晶半導體薄膜則可被使用。或者，以上半導體薄膜可藉由已知技術之結晶來形成。使用雷射光束的雷射結晶方法以及使用催化元件的結晶方法可被當作已知的結晶技術。或者，使用催化元件的結晶方法與雷射結晶方法可被組合。當譬如石英基板的耐熱基板被使用時，使用電熱爐的熱結晶方法、使用紅外光的燈退火結晶方法、使用催化元件的結晶方法、在大約950℃的高溫退火方法、或將複數個組合的結晶方法的任一個則可被使用。
此外，在圖11E中，在形成閘極電極709與閘極電極710之傳導薄膜被形成以前，到達閘極電極701的接觸孔會形成在絕緣薄膜703與絕緣薄膜708中。然後，在傳導薄膜形成在絕緣薄膜708上以便覆蓋接觸孔以後，傳導薄膜會藉由蝕刻或類似物而被加工處理成希望的形狀，藉此，連接到閘極電極701的佈線711則會連同閘極電極709與閘極電極710而一起形成。
接著，如圖12A所示，絕緣薄膜712會被形成以便覆蓋n-通道電晶體704、p-通道電晶體705與佈線711。要注意的是，雖然絕緣薄膜712形成在單層中的情形例如會被顯示於本實施例中，但是絕緣薄膜712不一定是單層，且兩或更多層的絕緣薄膜則可被堆疊當作絕緣薄膜712。
絕緣薄膜712係使用在稍候製造步驟中禁得起熱處理溫度的材料來形成。特別地，較佳地使用氧化矽、氮化矽、矽氮氧化物、矽氧氮化物、鋁氮化物、鋁氧化物或類似物，以用於絕緣薄膜712。
絕緣薄膜712可使其表面藉由化學機械拋光方法或類似物而被平面化。
接著，如圖12A所示，閘極電極713會被形成在絕緣薄膜712上。
閘極電極713可被形成，以具有使用一或更多傳導薄膜的單層結構或堆疊層結構，其係包括譬如鉬、鈦、鉻、鉭、鎢、釹、或鈧或任何合金材料(包含任一個這些金屬材料為主要元件或任一這些金屬的氮化物)的金屬材料。要注意的是，假如鋁或銅禁得起在稍後製程中所進行的熱處理溫度的話，鋁或銅亦可被使用當作此金屬材料。鋁或銅較佳地合併耐火金屬材料，以便避免抗熱性問題與腐蝕問題。鉬、鈦、鉻、鉭、鎢、釹、鈧或類似物可被使用當作耐火金屬材料。
例如，以下結構較佳地當作閘極電極713的雙層堆疊結構：其中鉬薄膜堆疊在鋁薄膜上的雙層結構；其中鉬薄膜堆疊在銅薄膜上的雙層結構；其中氮化鈦薄膜或氮化鉭堆疊在銅薄膜上的雙層結構；以及其中氮化鈦薄膜與鉬薄膜被堆疊的雙層結構。以下結構較佳地當作閘極電極713的三層堆疊結構：一堆疊結構，包含鋁薄膜、鋁與矽的合金薄膜、鋁與鈦的合金薄膜、或者鋁與鉬的合金薄膜在中層且鎢薄膜、氮化鎢薄膜、氮化鈦薄膜、與鈦薄膜的任一者在頂層與底層。
進一步，氧化銦的透光氧化物傳導薄膜、氧化銦與氧化錫的合金、氧化銦與氧化鋅的合金、氧化鋅、氧化鋁鋅、氧氮化鋁鋅、氧化鎵鋅或類似物亦可被使用當作閘極電極713。
閘極電極713的厚度範圍係在10nm至400nm，較佳地100nm至200nm。在本實施例中，在閘極電極之傳導薄膜藉由使用鎢靶之濺射方法而形成為具有厚度150nm以後，傳導薄膜可藉由蝕刻被加工處理(圖案化)成希望的形狀，藉此閘極電極713會被形成。要注意的是，當所形成閘極電極的末端部份變尖時，與堆疊其上之閘極絕緣薄膜的覆蓋範圍則會被改善，其係較佳。要注意的是，光阻遮罩可藉由噴墨方法來形成。藉由噴墨方法之光阻遮罩的形成不需任何光罩；因此則可減少製造成本。
接著，閘極絕緣薄膜714係被形成在閘極電極713上。藉由電漿化學蒸汽沈積方法、濺射方法或類似物，閘極絕緣薄膜714係被形成以具有單層結構或堆疊層結構，其係使用從氧化矽薄膜、氮化矽薄膜、氧氮化矽薄膜、矽氮氧化物薄膜、鋁氧化物薄膜、鋁氮化物薄膜、氧氮化鋁薄膜、鋁氮氧化物薄膜、氧化鉿薄膜以及氧化鉭薄膜選出的其中一個或更多個。較佳地，閘極絕緣薄膜714包含儘可能少的雜質，譬如濕氣、氫或氧。在氧化矽薄膜係由濺射方法形成的情形中，矽靶或石英靶會被使用當作靶，且氧或氧與氬的混合氣體則可使用當作濺射氣體。
藉由移除雜質而被製作為本質氧化物半導體或實質本質氧化物半導體(被高度純化的氧化物半導體)的氧化物半導體，其係對界面狀態與界面電荷極度敏感；因此，高度純化氧化物半導體與閘極絕緣薄膜714之間的界面則是很重要的。因此，接觸高度純化氧化物半導體的閘極絕緣薄膜(GI)必須具有較高的品質。
例如，因為具有高耐受電壓的密集高品質絕緣薄膜會被形成，所以使用微波(例如，頻率2.45GHz)的高密度電漿化學蒸汽沈積係為較佳。這是因為當高純化氧化物半導體緊密接觸高品質閘極絕緣薄膜時，界面狀態會被減少且有利的界面特徵可被得到。
不用說，只要高品質絕緣薄膜可被使用當作閘極絕緣薄膜，譬如濺射方法或電漿化學蒸汽沈積方法的不同薄膜形成方法則可被使用。進一步，可能可形成一絕緣薄膜，其與氧化物半導體之界面的品質與特徵，可經由在絕緣薄膜形成以後進行的熱處理來改善。在任何情形中，具有如同閘極絕緣薄膜之有利薄膜特性並且可減少與氧化物半導體之界面狀態密度以形成有利界面的絕緣薄膜係會被形成。
閘極絕緣薄膜714可被形成以具有一結構，其中使用具有高屏障特性之材料所形成的絕緣薄膜以及具有低氮比例的絕緣薄膜，譬如氧化矽薄膜或矽氧氮化物薄膜，則會被堆疊。在此情形中，譬如矽氧化物薄膜或矽氧氮化物薄膜的絕緣薄膜會被形成在具有高屏障特性的絕緣薄膜與氧化物半導體薄膜之間。氮化矽薄膜、矽氮氧化物薄膜、氮化鋁薄膜、鋁氮氧化物薄膜、或類似物例如可被當作具有高屏障特性的絕緣薄膜。具有高屏障特性的絕緣薄膜會被使用，以致於在大氣中的雜質(譬如濕氣或氫)，或者在基板中的雜質(譬如鹼金屬或重金屬)，可免於進入氧化物半導體薄膜、閘極絕緣薄膜714、或氧化物半導體薄膜與另一絕緣薄膜之間的界面與其附近。此外，具有低氮比例的絕緣薄膜，譬如氧化矽薄膜或矽氧氮化物薄膜，則會被形成，以便接觸氧化物半導體薄膜，以致於具有高屏障特性的絕緣薄膜可免於直接接觸氧化物半導體薄膜。
例如，厚度大於或等於50nm且小於或等於200nm的矽氮化物薄膜(SiNy(y＞0))係藉由濺射方法而形成做為第一閘極絕緣薄膜，且厚度大於或等於5nm且小於或等於300nm的矽氧化物薄膜(SiOx(x＞0))係堆疊在第一閘極絕緣薄膜上，以當作第二閘極絕緣薄膜；因此，這些薄膜可被使用當作具有厚度100nm的閘極絕緣薄膜714。閘極絕緣薄膜714的厚度可依據電晶體所需要的特徵被適當地設定，其係並且大約是350nm至400nm。
在本實施例中，閘極絕緣薄膜714可被形成，其係具有藉由濺射方法所形成之具有厚度100nm的矽氧化物薄膜會被堆疊在藉由濺射方法所形成之具有厚度50nm的矽氮化物薄膜之結構。
要注意的是，閘極絕緣薄膜會接觸稍候欲形成的氧化物半導體層。當氫被包含在氧化物半導體中時，電晶體的特徵會被不利地影響；因此，閘極絕緣薄膜較佳地不包含氫、氫氧根與濕氣。為了使閘極絕緣薄膜714包含儘可能少的氫、氫氧根與濕氣，較佳地，在基板700上所吸收的雜質，譬如濕氣或氫，其係可藉由在濺射設備的預先加熱腔室中預先加熱基板700來消除與移除，在該基板上閘極電極713會被形成，以當作薄膜形成的前處理。預先加熱的溫度高於或等於100℃且低於或等於400℃，較佳地高於或等於150℃且低於或等於300℃。低溫泵較佳地當作被提供在預先加熱室中的排氣單元。要注意的是，此預先加熱處理可被省略。
接著，在閘極絕緣薄膜714上，形成一氧化物半導體薄膜，其所具有的厚度大於或等於2nm且小於或等於200nm，較佳地大於或等於3nm且小於或等於50nm，或者更佳地大於或等於3nm且小於或等於20nm。氧化物半導體薄膜係藉由使用氧化物半導體靶的濺射方法所形成。進一步，氧化物半導體薄膜可在稀有氣體(例如，氬)大氣、氧大氣、或稀有氣體(例如，氬)與氧的混合大氣下藉由濺射方法來形成。
要注意的是，在氧化物半導體薄膜由濺射方法形成以前，附著到閘極絕緣薄膜714表面的灰塵，其係較佳地可藉由引入氬氣並且產生電漿的反向濺射來移除。反向濺射意指一種方法，其中，在沒有施加電壓到靶側，射頻功率源會被使用於在氬大氣之下將電壓施加到基板側，以在基板附近產生電漿，以修飾表面。要注意的是，氮大氣、氦大氣、或類似物可被使用來替代氬大氣。或者，可使用添加氧、含氮氧化物或類似物的氬大氣。進一步或者，可使用添加氯、四氟化碳或類似物的氬大氣。
如以上所說明，氧化物半導體實例包括四元金屬氧化物，譬如銦-錫-鎵-鋅-氧基氧化物半導體；三元金屬氧化物，譬如銦-鎵-鋅-氧基氧化物半導體、銦-錫-鋅-氧基氧化物半導體、銦-鋁-鋅-氧基氧化物半導體、錫-鎵-鋅-氧基氧化物半導體、鋁-鎵-鋅-氧基氧化物半導體、以及錫-鋁-鋅-氧基氧化物半導體；二元金屬氧化物，譬如銦-鋅-氧基氧化物半導體、錫-鋅-氧基氧化物半導體、鋁-鋅-氧基氧化物半導體、鋅-鎂-氧基氧化物半導體、錫-鎂-氧基氧化物半導體、銦-鎂-氧基氧化物半導體、以及銦-鎵-氧基氧化物半導體；銦-氧基氧化物半導體；錫-氧基氧化物半導體；以及鋅-氧基氧化物半導體。
在本實施例中，厚度30nm的銦-鎵-鋅-氧基氧化物半導體薄膜可被使用當作氧化物半導體薄膜，其係藉由使用包括銦(In)、鎵(Ga)、鋅(Zn)之靶的濺射方法所得到。具有組成比率例如In2O3：Ga2O3：ZnO=1：1：1[莫耳比]之靶可被使用當作以上靶。或者，可使用具有組成比率In2O3：Ga2O3：ZnO=1：1：2[莫耳比]之靶或具有組成比率In2O3：Ga2O3：ZnO=1：1：4[莫耳比]之靶。進一步或者，藉由包含大於或等於重量百分比2且小於或等於重量百分比10之二氧化矽之靶的使用，可進行薄膜形成。包括銦、鎵與鋅之靶的充填率大於或等於90%且小於或等於100%，較佳地大於或等於95%且小於或等於99.9%。藉由具有高充填率之靶的使用，密集的氧化物半導體薄膜會被形成。
當銦-鋅-氧基材料被使用當作氧化物半導體時，欲被使用之靶具有組成比率原子比In:Zn=50:1至1:2(莫耳比In2O3:ZnO=25:1至1:4)，較佳地原子比In:Zn=20:1至1:1(莫耳比In2O3:ZnO=10:1至2:1)，或者更佳地原子比In:Zn=1.5:1至15:1(莫耳比In2O3:ZnO=3:4至15:2)。例如，當使用於形成銦-鋅-氧基氧化物半導體之靶具有組成比率原子比In:Zn:O=X:Y:Z時，Z＞(1.5X+Y)則會被滿足。遷移率則可藉由使Zn的比率維持在以上範圍內而有所改善。
在本實施例中，氧化物半導體薄膜係被形成在基板700上，其係以將該基板固持於維持在減少壓力的處理室中、將其中氫與濕氣被移除之濺射氣體引入到處理室內同時移除其中殘留濕氣、並且使用以上靶的此種方式。在薄膜形成中的基板溫度會高於或等於100℃且低於或等於600℃，較佳地高於或等於200℃且低於或等於400℃。藉由在加熱基板之狀態中形成氧化物半導體薄膜，被包括在所形成氧化物半導體薄膜中之雜值的濃度則會減少。此外，濺射所造成的損害則會被減少。為了移除在處理室中的殘留濕氣，捕獲真空泵則會被較佳地使用。例如，低溫泵、離子泵、或鈦昇華泵會被較佳地使用。排氣單元係為提供具有冷井的渦輪泵。在以低溫泵排氣的薄膜形成室中，例如，氫原子、包含氫原子的化合物、譬如水(H2O)(更佳地，同樣地是包含碳原子的化合物)與類似物則會被移除，藉此被包含在形成於薄膜形成室中之氧化物半導體薄膜的雜質濃度則會被減少。
誠如薄膜形成情況的一種實例，在基板與靶之間的距離係為100nm，壓力係為0.6Pa，直流(DC)功率源係為0.5kW，且大氣為氧大氣(氧氣流量的比例是100%)。要注意的是，因為在薄膜形成中產生的灰塵可被減少且薄膜厚度可使之均勻，所以脈衝直流(DC)功率源係為較佳。
為了使氧化物半導體薄膜包含儘可能少的氫、氫氧根與濕氣，較佳地，在基板700上所吸收的雜質，譬如濕氣或氫，其係可藉由在濺射設備的預先加熱室中預先加熱基板700來消除與移除，在該基板上薄膜會被形成到閘極絕緣薄膜714，以當作薄膜形成的前處理。預先加熱的溫度高於或等於100℃且低於或等於400℃，較佳地高於或等於150℃且低於或等於300℃。低溫泵較佳地當作被提供在預先加熱室中的排氣單元。要注意的是，此預先加熱處理亦可被省略。此預先加熱可同樣地在基板700上進行，在該基板上，直到並且包括電極716、電極717、電極718、電極719、電極720、電極721與電極722的層，其係會在稍後將形成之絕緣薄膜723形成以前被形成。
接著，如圖12B所示，氧化物半導體薄膜可藉由蝕刻或類似物被加工處理(圖案化)成希望的形狀，藉此島型氧化物半導體薄膜715，其係會被形成在島型氧化物半導體薄膜715重疊閘極電極713之位置中的閘極絕緣薄膜714上。
用於形成島型氧化物半導體薄膜715的光阻遮罩可藉由噴墨方法來形成。藉由噴墨方法之光阻遮罩的形成不需任何光罩；因此則可減少製造成本。
要注意的是，用來形成島型氧化物半導體薄膜715的蝕刻係為濕式蝕刻、乾式蝕刻或者乾式蝕刻與濕式蝕刻兩者。包含氯(氯基氣體，譬如氯氣(Cl2))、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4)的氣體較佳地被使用當作用於乾式蝕刻的蝕刻氣體。或者，包含氟的氣體(氟基氣體，譬如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、或者三氟甲烷(CHF3))、溴化氫(HBr)、氧氣(O2)、添加譬如氦(He)或氬(Ar)之稀有氣體的任何這些氣體或類似物則可被使用。
平行面板RIE(反應性離子蝕刻)方法或ICP(感應耦合電漿)蝕刻方法可被使用當作乾式蝕刻方法。為了將薄膜蝕刻成希望的形狀，蝕刻情況(施加到線圈型電極的電功率數量、施加到基板側上之電極的電功率數量、在基板側上的電極溫度、或類似物)可被適當地調整。
ITO-07N(由KANTO CHEMICAL CO.,INC.製造)可被使用當作使用於濕式蝕刻的蝕刻劑。在濕式蝕刻以後的蝕刻劑，其係藉由清潔連同該蝕刻材料一起被移除。包括蝕刻劑的廢液以及被腐蝕掉的材料可被純化且該材料可被再利用。當在蝕刻與再利用以後，譬如被包括在氧化物半導體薄膜中之銦的材料從廢液被收集的時候，資源可被有效地使用且成本可被減少。
要注意的是，在後來步驟中傳導薄膜形成以前，較佳地進行反向濺射，以致於被附著到島型氧化物半導體薄膜715與閘極絕緣薄膜714表面的光阻殘餘或類似物則能夠被移除。
要注意的是，在一些情形中，藉由濺射或類似物所形成的氧化物半導體薄膜包括做為雜質的大量濕氣或氫。濕氣與氫可輕易地形成施體層並因此充當做氧化物半導體中的雜質。因此，在本發明的一種實施例中，為了減少在氧化物半導體薄膜中譬如濕氣與氫的雜質，在氮大氣、氧大氣、超乾氣體大氣或稀有氣體(例如，氬與氦)大氣之下，熱處理可在氧化物半導體薄膜715上進行。較佳地，在氣體中的水含量為20ppm或更少，較佳地1ppm或更少，或更佳地10ppb或更少。
在氧化物半導體薄膜715上進行的熱處理可除去在氧化物半導體薄膜715中的濕氣或氫。特別地，熱處理在高於或等於300℃且低於或等於700℃、較佳地高於或等於300℃且低於或等於500℃的溫度上進行。例如，熱處理可在500℃進行達大約長於或等於3分鐘且短於或等於6分鐘。當RTA方法被使用於熱處理時，去水或去氫可在短時間內進行；因此，處理甚至可在高於玻璃基板之應變點的溫度上進行。
在本實施例中，為其中一個熱處理設備的電爐會被使用。
要注意的是，熱處理設備不限於電爐，其係並且包括用來藉由來自熱元件(譬如電阻加熱元件)之熱傳導或熱輻射而來加熱欲被處理物體的裝置。例如，可使用RTA(快速熱退火)設備，譬如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備。LRTA設備係為一種藉由 從燈(譬如鹵素燈、金屬鹵化物燈、氙電弧燈、碳弧燈、高壓鈉燈或高壓水銀燈)射出光線(電磁波)的輻射而加熱欲被處理物體的設備。GRTA設備係為用於使用高溫氣體之熱處理的設備。不與由熱處理所加工處理之物體互動的惰性氣體，譬如氮，或者譬如氬的稀有氣體，其係可被使用做為氣體。
要注意的是，較佳地，在熱處理中，濕氣、氫或類似物並沒有被包含在氮或譬如氦、氖或氬的稀有氣體中。較佳地，引入到熱處理設備內之氮或譬如氦、氖或氬之稀有氣體的純度可被設定為6N(99.9999%)或更高，較佳地7N(99.99999%)或更高(亦即是，雜質濃度是1ppm或更小，較佳地0.1ppm或更小)。
經由以上製程，在氧化物半導體薄膜715中氫的濃度可被減少，且氧化物半導體薄膜715可被高度純化。因此，氧化物半導體薄膜會被穩定。此外，在低於或等於玻璃轉移溫度之溫度上的熱處理，其係可能可形成能帶間隙寬且起因於氫之載子密度低的氧化物半導體薄膜。因此，電晶體可使用大尺寸的基板來製造，以致於生產率能夠增加。此外，藉由使用其中氫濃度減少的高度純化氧化物半導體薄膜，可能可製造具有高耐受電壓以及高開關比率的電晶體。
要注意的是，在將氧化物半導體薄膜加熱的情形中，雖然取決於氧化物半導體薄膜的材料或加熱情況，在一些情形中，類似面板的晶體則可被形成在氧化物半導體薄膜的表面上。類似面板的晶體較佳地為單晶，其係在垂直氧化物半導體薄膜表面之方向上為c-軸對準。甚至假設類似面板的晶體不是單晶體的話，每一晶體較佳地為多晶體，其係在實質垂直氧化物半導體薄膜表面之方向上為c-軸對準。進一步，較佳地，多晶體係為c-軸對準，且晶體的a-b面對應，或者晶體的a-軸或b-軸會彼此對準。要注意的是，當氧化物半導體薄膜的基部表面不均勻的時候，類似面板的晶體係為多晶。因此，基部的表面較佳地盡可能均勻。
接著，絕緣薄膜708、絕緣薄膜712以及閘極絕緣薄膜714會被部份蝕刻，藉此達到n-通道電晶體704之島型半導體薄膜706、p-通道電晶體705之島型半導體薄膜707、n-通道電晶體704之閘極電極709、p-通道電晶體705之閘極電極710與佈線711的接觸孔會被形成。
然後，藉由濺射方法或真空蒸汽沈積方法，傳導薄膜會被形成以便覆蓋氧化物半導體薄膜715。在此以後，傳導薄膜可藉由蝕刻或類似物來圖案化，以致於每一個功能如同源極電極、汲極電極、或佈線的電極716至722會如圖12C所示地形成。
要注意的是，電極716與電極718接觸島型半導體薄膜706。電極717接觸閘極電極709。電極718與電極720接觸島型半導體薄膜707。電極719接觸閘極電極710。電極721接觸佈線711與氧化物半導體薄膜715。電極722接觸氧化物半導體薄膜715。
要注意的是，雖然在本實施例中，電極721與閘極電極701經由佈線711彼此連接的情形係被當作實例地顯示，但是在本發明的一種實施例中，電極721與閘極電極701則可直接彼此連接。不過，在此情形中，較佳地，電極721與閘極電極701彼此連接經過的接觸孔，其係會以形成其他接觸孔之步驟所不同的步驟來形成。由於以上結構，在到達島型半導體薄膜707與島型半導體薄膜706之接觸孔形成時，可使島型半導體薄膜707與島型半導體薄膜706免於被蝕刻。
從鋁、鉻、銅、鉭、鈦、鉬與鎢選出的元件；包含這些元件之任一者以做為組件的合金；包含這些元件任一者之組合的合金薄膜；以及類似物，其係可被提供當作用來形成電極716至722之傳導薄膜的材料。此外，譬如鉻、鉭、鈦、鉬或鎢之耐火金屬的薄膜係被形成在鋁、銅或類似物之金屬薄膜下側或上側上的結構則可被使用。進一步，當使用添加有避免小丘與晶鬚產生在鋁薄膜之元件(譬如矽、鈦、鉭、鎢、鉬、鉻、釹、鈧或釔)的鋁材料時，耐熱性則會增加。
進一步，傳導薄膜可具有兩或更多層的單層結構或堆疊層結構。例如，包括矽之鋁薄膜的單層結構、其中鈦薄膜堆疊在鋁薄膜上的雙層結構、其中鈦薄膜、鋁薄膜與鈦薄膜按此順序堆疊的三層結構與類似物可被產生。
或者，用來形成電極716至722的傳導薄膜可使用傳導金屬氧化物來形成。氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦與氧化錫的合金(In2O3-SnO2，縮寫成ITO)、氧化銦與氧化鋅的合金(In2O3-ZnO)、或者添加矽或氧化矽的金屬氧化物材料可被使用當作傳導金屬氧化物。
在熱處理於傳導薄膜形成以後進行的情形中，傳導薄膜較佳地具有足以禁得起熱處理的抗熱性。
要注意的是，每一材料與蝕刻情況可被適當地調整，以致於在蝕刻傳導薄膜上，氧化物半導體薄膜715儘可能不會被移除。依據蝕刻情況，島型氧化物半導體薄膜715的暴露部份可被部份蝕刻，以致於溝槽(凹陷部份)在一些情形中會被形成。
在本實施例中，鈦薄膜可被使用於傳導薄膜。因此，使用包含氨與雙氧水之溶液(氨雙氧水混合物)，濕式蝕刻可被選擇性地在傳導薄膜上進行；不過，在一些情形中，氧化物半導體薄膜715會被部份地蝕刻。特別地，其中以體積比5：2：2混合之重量百分比31的雙氧水、重量百分比28的氨水以及水的溶液，其係會被使用當作氨雙氧水混合物。或者，藉由使用包含氯(Cl2)、三氯化硼(BCl3)或類似物的氣體，乾式蝕刻可在傳導性薄膜上進行。
為了減少在光學微影步驟中光罩與步驟的數目，可進行蝕刻，其係藉由使用使用多音調遮罩而形成的光阻遮罩，該多音調遮罩係為曝光遮罩，光線可經由此透射以便具有複數種強度。藉由使用多音調遮罩而形成的光阻遮罩，其係具有複數個厚度並且進一步可藉由蝕刻而在形狀上改變；因此，光阻遮罩可被使用於複數個蝕刻步驟，以用於加工處理成不同的圖案。因此，對應至少兩種不同圖案的光阻遮罩可藉由一個多音調遮罩來形成。因此，曝光遮罩的數目可被減少，且相應光學微影步驟的數目亦可被減少，藉此可實施製程之簡化。
接著，電漿處理可使用譬如一氧化二氮、氮或氬之氣體來進行。藉由電漿處理，附著或被吸收到氧化物半導體薄膜之暴露表面的水或類似物則會被移除。電漿處理亦可使用氧與氬的混合氣體來進行。
在電漿處理以後，如圖12D所示，絕緣薄膜723會被形成以便覆蓋電極716至722以及氧化物半導體薄膜715。絕緣薄膜723較佳地包含儘可能少的雜質，譬如濕氣、氫與氧。單層絕緣薄膜或被堆疊的複數層絕緣薄膜可被應用於絕緣薄膜723。當氫被包含在絕緣薄膜723中時，則會發生氫進入到氧化物半導體薄膜或者藉由氫來汲取在氧化物半導體薄膜中的氧，藉此，氧化物半導體薄膜的背部通道部份則會具有低電阻(n-型傳導性)；因此，寄生通道可被形成。因此，重要的是，其中沒使用氫的薄膜形成方法會被使用，以便形成包含儘可能少氫的絕緣薄膜723。具有高屏障特性的材料較佳地使用於絕緣薄膜723。氮化矽薄膜、矽氮氧化物薄膜、氮化鋁薄膜、鋁氮氧化物薄膜、或類似物例如可被當作具有高屏障特性的絕緣薄膜。當被堆疊的複數層絕緣薄膜被使用時，具有低氮比例的絕緣薄膜(譬如氧化矽薄膜或氧氮化矽薄膜)則會被形成在比起具有高屏障特性之絕緣薄膜還更靠近氧化物半導體薄膜715之側上。然後，具有高屏障特性的絕緣薄膜則會被形成以便覆蓋電極716至722以及氧化物半導體薄膜715，具有低氮比例的絕緣薄膜則會被提供在具有屏障特性的絕緣薄膜與電極716至722與氧化物半導體薄膜715之間。藉由使用具有高屏障特性的絕緣薄膜，譬如濕氣或氫的雜質，可免於進入氧化物半導體薄膜715、閘極絕緣薄膜714、或氧化物半導體薄膜715與另一絕緣薄膜之間的界面與其附近。此外，具有低氮比例的絕緣薄膜，譬如氧化矽薄膜或矽氧氮化物薄膜，則會被形成，以便接觸氧化物半導體薄膜715，以致於具有高屏障特性的絕緣薄膜可免於直接接觸氧化物半導體薄膜715。
在本實施例中，絕緣薄膜723會被形成，其係具有一結構，在該結構中，藉由濺射方法所形成之具有厚度100nm的矽氮化物薄膜會被堆疊在藉由濺射方法所形成之具有厚度200nm的矽氧化物薄膜。在薄膜形成中的基板溫度會高於或等於室溫且低於或等於300℃且在本實施例中，係為100℃。
在絕緣薄膜723形成以後，可進行熱處理。在氮大氣、氧大氣、超乾氣體大氣(水含量小於或等於20ppm，較佳地小於或等於1ppm，或更佳地小於或等於10ppb的氣體)或稀有氣體(例如，氬與氦)大氣之下，在較佳高於或等於200℃且低於或等於400℃，例如高於或等於250℃且低於或等於350℃的溫度，進行熱處理。在本實施例中，例如，可在250℃、氮大氣下進行熱處理達1小時。或者，以與在氧化物半導體薄膜上所進行之事先熱處理相類似的方式來形成電極716至722以前，可進行在高溫、短時間的RTA處理。甚至當由於在氧化物半導體薄膜上進行熱處理而使氧缺陷發生在氧化物半導體薄膜715中的時候，包含氧的絕緣薄膜723則會被提供以接觸被提供在電極721與電極722之間之氧化物半導體薄膜715的暴露區域，且隨後可進行熱處理，藉此氧可被供應到氧化物半導體薄膜715。因此，當氧被供應到接觸絕緣薄膜723之氧化物半導體薄膜715的區域時，當作施體的氧缺陷則可被減少且化學計量組成比率則可被滿足。結果，可使氧化物半導體薄膜715成為i-型半導體薄膜或實質i-型半導體薄膜。於是，電晶體的電性特徵可被改善且其電性特徵的變化可被減少。此熱處理的時序不會被特別限制，只要它是在絕緣薄膜723形成以後。當此熱處理同樣當作在另一步驟的熱處理時(例如，當樹脂薄膜形成時的熱處理或者用來減少透明傳導薄膜之電阻的熱處理)，在不需要增加步驟數目之下，氧化物半導體薄膜715可為本質或實質本質。
在傳導薄膜形成在絕緣薄膜723上以後，傳導薄膜會被圖案化，以致於背部閘極電極能夠被形成在背部閘極電極重疊氧化物半導體薄膜715的位置中。當背部閘極電極被形成時，絕緣薄膜會被形成，以便覆蓋背部閘極電極。背部閘極電極可使用與閘極電極713或電極716至722類似的材料與結構來形成。
背部閘極電極的厚度範圍係為10nm至400nm，較佳地100nm至200nm。例如，以將堆疊鈦薄膜、鋁薄膜與鈦薄膜之傳導薄膜形成的此種方式，將背部閘極電極形成，光阻遮罩係由光學微影方法或類似物來形成，且非必要的部份則藉由蝕刻來移除，以致於該傳導薄膜會被加工處理(圖案化)成希望的形狀。
經由以上步驟，可形成電晶體724。
電晶體724包括閘極電極713、在閘極電極713上的閘極絕緣薄膜714、在閘極絕緣薄膜714上並且覆蓋閘極電極713的氧化物半導體薄膜715、以及形成在氧化物半導體薄膜715上的一對電極721與電極722。此外，電晶體724包括形成在氧化物半導體薄膜715上的絕緣薄膜723，以當作其組件。在圖12D中的電晶體724具有一通道-蝕刻結構，其中部份的氧化物半導體薄膜715會在電極721與電極722之間被蝕刻。
雖然把單閘極電晶體當作電晶體724來說明，但是如有需要的話，藉由包括彼此電性連接之複數個閘極電極713而來包括複數個通道形成區域的多閘極電晶體則可被形成。
此實施例可結合以上任一個實施例來實施。
[實施例7]
在本實施例中，將說明包括氧化物半導體薄膜的電晶 體，其所具有的結構與在實施例6中不同。
以類似實施例6的方式，在圖13A中的邏輯電路包括n-通道電晶體704與p-通道電晶體705。此外，在圖13A中，包括氧化物半導體薄膜之通道保護結構的底部閘極電晶體724，其係會被形成在n-通道電晶體704與p-通道電晶體705上。
電晶體724包括形成在絕緣薄膜712上的閘極電極730、在閘極電極730上的閘極絕緣薄膜731、在閘極絕緣薄膜731上並且重疊閘極電極730的島型氧化物半導體薄膜732、通道保護薄膜733(其係形成在氧化物半導體薄膜732重疊閘極電極730之位置的氧化物半導體薄膜730上)、以及形成在氧化物半導體薄膜732上的電極734與電極735。此外，電晶體724包括一形成在氧化物半導體薄膜732上的絕緣薄膜736，以當作其組件。
通道保護薄膜733可避免一部份氧化物半導體薄膜732(其係充當做通道形成區域)在稍後步驟中被損壞，例如由於電漿或在蝕刻時的蝕刻劑而使厚度減少。因此，電晶體的可靠度則可被改善。
包含氧的無機材料(氧化矽、矽氮氧化物、氮氧化矽、氧化鋁、氮氧化鋁、或類似物)可被使用於通道保護薄膜733。通道保護薄膜733可藉由蒸汽沈積方法(譬如電漿化學蒸汽沈積方法或熱化學蒸汽沈積方法)或者濺射方法來形成。在通道保護薄膜733形成以後，其形狀可藉由蝕刻來處理。在此，以使氧化矽薄膜藉由濺射方法來形成並藉由使用光學微影所形成遮罩來蝕刻而來加工處理的此種方式，可將通道保護薄膜733形成。
包含氧的無機材料係被使用於通道保護薄膜733，藉此可提供一結構，其中氧會被供應到接觸至少通道保護薄膜733之氧化物半導體薄膜732的區域，且甚至當藉由用來減少濕氣或氫的熱處理而使氧缺陷發生在氧化物半導體薄膜732中的時候，充當做施體的氧缺陷則會被減少以滿足化學計量組成比率。因此，可使通道形成區域成為i-型或實質i-型且起因於氧缺陷之電晶體電性特徵的改變則可減少；於是，電性特徵則會被改善。
要注意的是，電晶體724進一步包括一背部閘極電極於絕緣薄膜736上。背部閘極電極可被形成以便覆蓋氧化物半導體薄膜732的通道形成區域。進一步，背部閘極電極可被電性絕緣並在浮動狀態，或者在背部閘極電極被供以電位的一狀態中。在稍後情形中，背部閘極電極可供以具有與閘極電極730相同位準的電位，或者供以一固定電位(譬如接地電位)。供應到背部閘極電極的電位位準會被控制，藉此，電晶體724的臨界電壓可被控制。
以類似實施例6的方式，在圖13B中的邏輯電路包括n-通道電晶體704與p-通道電晶體705，每一個均包括結晶矽。此外，在圖13B中，包括氧化物半導體薄膜的底部接觸電晶體724會被形成在n-通道電晶體704與p-通道電晶體705上。
電晶體724包括形成在絕緣薄膜712上的閘極電極741、在閘極電極741上的閘極絕緣薄膜742、在閘極絕緣薄膜742上的電極743與電極744、以及重疊閘極電極741、具有閘極絕緣薄膜742提供於其間的氧化物半導體薄膜745。此外，電晶體724包括一形成在氧化物半導體薄膜745上的絕緣薄膜746，以當作其組件。
要注意的是，電晶體724進一步包括一背部閘極電極於絕緣薄膜746上。背部閘極電極可被形成以便覆蓋氧化物半導體薄膜745的通道形成區域。進一步，背部閘極電極可被電性絕緣並在浮動狀態，或者在背部閘極電極被供以電位的一狀態中。在稍後情形中，背部閘極電極可供以具有與閘極電極741相同位準的電位，或者供以一固定電位(譬如接地電位)。供應到背部閘極電極的電位位準會被控制，藉此，電晶體724的臨界電壓可被控制。
以類似實施例6的方式，在圖13C中的邏輯電路包括n-通道電晶體704與p-通道電晶體705，每一個均包括結晶矽。此外，在圖13C中，包括氧化物半導體薄膜的底部閘極電晶體724會被形成在n-通道電晶體704與p-通道電晶體705上。
電晶體724包括形成在絕緣薄膜712上的電極751與電極752、形成在電極751與電極752上的氧化物半導體薄膜753、在氧化物半導體薄膜753上的閘極絕緣薄膜754、以及在閘極絕緣薄膜754上並且重疊氧化物半導體薄膜753的閘極電極755。此外，電晶體724包括一形成在氧化物半導體薄膜755上的絕緣薄膜，以當作其組件。
本實施例可結合以上任一個實施例來實施。
[實施例8]
在根據本發明一種實施例所設計的半導體裝置中，邏輯電路的邏輯部份包括使用大塊單晶半導體基板來製造的電晶體。
圖17顯示邏輯電路的截面圖，其中包括氧化物半導體的電晶體會被形成在使用大塊單晶半導體基板而形成的電晶體上，以做為實例。
在圖17中的邏輯電路包括形成在半導體基板800上的n-通道電晶體801與p-通道電晶體802以及形成在絕緣薄膜803上的電晶體805以及覆蓋n-通道電晶體801與p-通道電晶體802的絕緣薄膜804。
雖然電晶體805包括一氧化物半導體於通道形成區域中且在圖17中具有被說明於實施例6之結構的情形會被顯示當作實例，但是在實施例7中所說明的結構則可被應用。
半導體基板800例如是具有n-型或p-型傳導性的單晶矽基板、複合半導體基板(例如，砷化鎵基板、磷化銦基板、氮化鎵基板、碳化矽基板、藍寶石基板或硒化鋅基板)或類似物。圖17顯示使用具有p-型傳導性之單晶矽基板的情形，以做為實例。
此外，n-通道電晶體801與p-通道電晶體802係藉由元件隔離絕緣薄膜806所電性隔離。為了形成該元件隔離絕緣薄膜806，選擇性氧化方法(LOCOS(矽的局部氧化)方法)、溝渠隔離方法、或類似物可被使用。
在半導體基板800中，在n-通道電晶體801形成的區域中，稱為p-井807的區域係藉由選擇性引進給予p-型傳導性的一雜質元件(譬如硼(B)、鋁(Al)或鎵(Ga))所形成。此外，在半導體基板800中，在p-通道電晶體802形成的區域中，稱為n-井808的區域係藉由選擇性引進給予n-型傳導性的一雜質元件(譬如磷(P)或砷(As))所形成。
然後，n-通道電晶體801包括各別選擇性形成在p-井807並且功能如同源極區域或汲極區域的n-型雜質區域809與n-型雜質區域810、覆蓋p-井807的閘極絕緣薄膜811以及重疊p-井807且閘極絕緣薄膜811被設置於其間的閘極電極812。
進一步，p-通道電晶體802包括各別選擇性形成在n-井808並且功能如同源極區域或汲極區域的p-型雜質區域813與p-型雜質區域814、覆蓋n-井808的閘極絕緣薄膜811以及重疊n-井808且閘極絕緣薄膜811被設置於其間的閘極電極815。
然後，n型雜質區域816會被形成在n-井808中。
n-通道電晶體801與p-通道電晶體802係被覆蓋以絕緣薄膜803。然後，各別功能如同源極電極或汲極電極的電極820、電極821、電極822與電極823係會被形成在絕緣薄膜803上。電極820會經由形成在絕緣薄膜803中的接觸孔而連接到n-型雜質區域809。電極821會經由形成在絕緣薄膜803中的接觸孔而連接到n-型雜質區域810與p-型雜質區域813。電極822會經由形成在絕緣薄膜803中的接觸孔而連接到p-型雜質區域814。電極823會經由形成在絕緣薄膜803中的接觸孔而連接到n-型雜質區域816。
進一步，在圖17中，絕緣薄膜804會被形成在絕緣薄膜803上，以便覆蓋電極820至823。
電晶體805包括在絕緣薄膜804上的閘極電極830、在閘極電極830上的絕緣薄膜831、氧化物半導體薄膜832(其係重疊閘極電極830、具有絕緣薄膜831提供於其間並且功能如同主動層)、以及接觸氧化物半導體薄膜832的電極833與電極834。絕緣薄膜835係形成在氧化物半導體薄膜832、電極833、以及電極834上，其係並且被包括當作電晶體805的元件。
進一步，電極823會經由形成在絕緣薄膜804中的接觸孔而連接到電極833。
在圖17的邏輯電路中，形成p-通道電晶體802之n-井808的電位，亦即，基板電位可由被供應到n-型雜質區域816的電位所控制。然後，被供應到n-型雜質區域816的電位可由電晶體805所固持。
本實施例可結合以上任一個實施例來實施。
[實例1]
根據本發明之一種實施例所設計的半導體裝置會被使用，以致於高度可靠的電子裝置以及具有低功率耗損的電子裝置則能夠被提供。特別是，在連續接收功率上具有困難的可攜式電子裝置的情形中，當根據本發明之一種實施例所設計之具有低功率耗損的半導體裝置會被添加當作該裝置組件的時候，使連續工作週期增加的優點則可得到。
根據本發明之一種實施例所設計的半導體裝置可被使用於提供具有記錄媒體的顯示裝置、膝上型電腦或影像複製裝置(基本上，複製記錄媒體之內容並且具有用來顯示譬如數位多用途光碟(DVD)之複製影像之顯示器的裝置)。除了上述以外，行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊端、電子書閱讀器、視訊攝影機、數位靜物攝影機、護目鏡型顯示器(頭戴式顯示器)、導航系統、聲音複製裝置(例如，汽車音響系統與數位音響播放器)、複印機、傳真機、列印機、多功能列印機、自動提款機(ATM)、自動販賣機與類似物，其係可被當作使用根據本發明之一種實施例所設計之半導體裝置的電子裝置。這些電子裝置的特定實例係被顯示於圖16A至16F。
圖16A係為包括外殼7001、顯示部份7002與類似物的電子書閱讀器。根據本發明之一種實施例所設計的半導體裝置可被使用於用來控制電子書閱讀器之驅動的積體電路。藉由用於控制電子書閱讀器之驅動之積體電路之根據本發明一種實施例所設計的半導體裝置的使用，高度可靠電子書閱讀器以及具有低功率耗損的電子書閱讀器則可被提供。進一步，藉由彈性基板的使用，半導體裝置會具有可撓性。因此，彈性、輕型與有用的電子書閱讀器則可被提供。
圖16B係為包括外殼7011、顯示部份7012、支撐基部7013與類似物的顯示裝置。根據本發明之一種實施例所設計的半導體裝置可被使用於用來控制顯示裝置之驅動的積體電路。藉由用於控制顯示裝置之驅動之積體電路之根據本發明一種實施例所設計的半導體裝置的使用，高度可靠的顯示裝置以及具有低功率耗損的顯示裝置則可被提供。要注意的是，顯示裝置包括用於個人電腦、電視接收器、廣告顯示器與類似物的所有資訊顯示裝置。
圖16C係為包括外殼7021、顯示部份7022與類似物的顯示裝置。根據本發明之一種實施例所設計的半導體裝置可被使用於用來控制顯示裝置之驅動的積體電路。藉由用於控制顯示裝置之驅動之積體電路之根據本發明一種實施例所設計的半導體裝置的使用，高度可靠的顯示裝置以及具有低功率耗損的顯示裝置則可被提供。進一步，藉由彈性基板的使用，半導體裝置會具有可撓性。因此，彈性、輕型與有用的顯示裝置則可被提供。於是，如圖16C所示，顯示裝置可被使用，同時被固定到纖維織物或類似物，且顯示裝置的應用範圍則會被大幅變寬。
圖16D係為可攜式遊戲機，其係包括外殼7031、外殼7032、顯示部份7033、顯示部份7034、麥克風7035、喇叭7036、操作鍵7037、唱針7038與類似物。根據本發明之一種實施例所設計的半導體裝置可被使用於用來控制可攜式遊戲機之驅動的積體電路。藉由用於控制可攜式遊戲機之驅動之積體電路之根據本發明一種實施例所設計的半導體裝置的使用，高度可靠的可攜式遊戲機以及具有低功率耗損的可攜式遊戲機可被提供。要注意的是，在圖16D中的可攜式遊戲機具有兩顯示部份7033與7034。不過，被包括在可攜式遊戲機之顯示部份的數目並不限於此。
圖16E係為麥克風，其係包括外殼7041、顯示部份7042、聲音輸入部份7043、聲音輸出部份7044、操作鍵7045、光接收部份7046與類似物。在光接收部份7046中所接收的光線會被轉換成電訊號，藉此外部影像可被加載。根據本發明之一種實施例所設計的半導體裝置可被使用於用來控制麥克風之驅動的積體電路。藉由用於控制麥克風之驅動之積體電路之根據本發明一種實施例所設計的半導體裝置的使用，高度可靠的麥克風以及具有低功率耗損的麥克風則可被提供。
圖16F係為可攜式資訊終端，其係包括外殼7051、顯示部份7052、操作鍵7053與類似物。在圖16F中的可攜式資訊終端，一數據機可被合併於外殼7051中。根據本發明之一種實施例所設計的半導體裝置可被使用於用來控制可攜式資訊終端之驅動的積體電路。藉由用於控制可攜式資訊終端之驅動之積體電路之根據本發明一種實施例所設計的半導體裝置的使用，高度可靠的可攜式資訊終端以及具有低功率耗損的可攜式資訊終端則可被提供。
本實施例可結合以上任一個實施例來實施。
100．．．邏輯電路
101．．．邏輯部份
102．．．電晶體
103．．．p-通道電晶體
104．．．n-通道電晶體
105．．．儲存電容器
110．．．基板
111．．．第二閘極電極
112．．．絕緣薄膜
113．．．半導體薄膜
114．．．源極電極
115．．．汲極電極
116．．．絕緣薄膜
117．．．第一閘極電極
118．．．絕緣薄膜
120．．．半導體薄膜
121．．．源極電極
122．．．汲極電極
123．．．閘極電極
130．．．閘極電極
131．．．絕緣薄膜
132．．．氧化物半導體薄膜
133．．．源極電極
134．．．汲極電極
135．．．絕緣薄膜
136．．．佈線
200．．．邏輯電路
201．．．邏輯部份
202．．．電晶體
203．．．p-通道電晶體
204．．．n-通道電晶體
230．．．電路
231．．．電阻器
232．．．電阻器
300．．．邏輯電路
301．．．邏輯部份
302．．．電晶體
303．．．電晶體
304．．．p-通道電晶體
305．．．p-通道電晶體
306．．．n-通道電晶體
307．．．n-通道電晶體
400．．．邏輯電路
401．．．邏輯部份
402．．．電晶體
403．．．電晶體
404．．．p-通道電晶體
405．．．p-通道電晶體
406．．．n-通道電晶體
407．．．n-通道電晶體
500．．．暫存器
501．．．反向器
502．．．反向器
503．．．切換元件
504．．．切換元件
510．．．正反器
511．．．反及
512．．．反及
513．．．反及
514．．．反及
600．．．半導體顯示裝置
601．．．像素部份
602．．．掃瞄線驅動器電路
603．．．訊號線驅動器電路
610．．．移位暫存器
611．．．第一記憶體電路
612．．．第二記憶體電路
613．．．位準移位器
614．．．數位類比轉換器
615．．．緩衝器
620．．．正反器
621．．．記憶體元件
622．．．記憶體元件
623．．．位準移位器
624．．．數位類比轉換器
625．．．緩衝器
700．．．基板
701．．．閘極電極
702．．．絕緣薄膜
703．．．絕緣薄膜
704．．．n-通道電晶體
705．．．p-通道電晶體
706．．．島型半導體薄膜
707．．．島型半導體薄膜
708．．．絕緣薄膜
709．．．閘極電極
710．．．閘極電極
711．．．佈線
712．．．絕緣薄膜
713．．．閘極電極
714．．．閘極絕緣薄膜
715．．．氧化物半導體薄膜
716．．．電極
717．．．電極
718．．．電極
719．．．電極
720．．．電極
721．．．電極
722．．．電極
723．．．絕緣薄膜
724．．．電晶體
730．．．閘極電極
731．．．閘極絕緣薄膜
732．．．島型氧化物半導體薄膜
733．．．通道保護薄膜
734．．．電極
735．．．電極
736．．．絕緣薄膜
741．．．閘極電極
742．．．閘極絕緣薄膜
743．．．電極
744．．．電極
745．．．氧化物半導體薄膜
746．．．絕緣薄膜
751．．．電極
752．．．電極
753．．．氧化物半導體薄膜
754．．．閘極絕緣薄膜
755．．．閘極電極
800．．．半導體基板
801．．．n-通道電晶體
802．．．p-通道電晶體
803．．．絕緣薄膜
804．．．絕緣薄膜
805．．．電晶體
806．．．元件隔離絕緣薄膜
807．．．p-井
808．．．n-井
809．．．n-型雜質區域
810．．．n-型雜質區域
811．．．閘極絕緣薄膜
812．．．閘極電極
813．．．p-型雜質區域
814．．．p-型雜質區域
815．．．閘極電極
816．．．n-型雜質區域
820．．．電極
821．．．電極
822．．．電極
823．．．電極
830．．．閘極電極
831．．．絕緣薄膜
832．．．氧化物半導體薄膜
833．．．電極
834．．．電極
835．．．絕緣薄膜
7001．．．外殼
7002．．．顯示部份
7011．．．外殼
7012．．．顯示部份
7013．．．支撐基部
7021．．．外殼
7022．．．顯示部份
7031．．．外殼
7032．．．外殼
7033．．．顯示部份
7034．．．顯示部份
7035．．．麥克風
7036．．．喇叭
7037．．．操作鍵
7038．．．唱針
7041．．．外殼
7042．．．顯示部份
7043．．．聲音輸入部份
7044．．．聲音輸出部份
7045．．．操作鍵
7046．．．光接收部份
7051．．．外殼
7052．．．顯示部份
7053．．．操作鍵
圖1A係為顯示邏輯電路結構實例的圖式，且圖1B係為顯示邏輯電路之截面圖實例的圖式。
圖2A係為顯示反向器結構實例的圖式，且圖2B係為其時間圖。
圖3係為電位Vin的時間圖，以及顯示通過電流Isc隨著時間變化之實例的圖式。
圖4係為電位Vin的時間圖，以及顯示通過電流Isc隨著時間變化之實例的圖式。
圖5A與5B係為各顯示邏輯電路結構實例的圖式。
圖6A係為顯示反及之結構實例的圖式，且圖6B係為其時間圖。
圖7A係為顯示反或之結構實例的圖式，且圖7B係為其時間圖。
圖8係為顯示暫存器結構實例的圖式。
圖9係為顯示電位控制電路結構實例的圖式。
圖10A係為顯示正反器之結構實例的圖式，且圖10B係為其時間圖。
圖11A至11E係為顯示半導體裝置製造方法實例的截面圖。
圖12A至12D係為顯示半導體裝置製造方法實例的截面圖。
圖13A至13C係為各顯示半導體裝置結構實例的截面圖。
圖14係為顯示半導體顯示裝置結構實例的方塊圖。
圖15係為顯示訊號線驅動器電路實例的方塊圖。
圖16A至16F係為各顯示電子裝置實例的圖式。
圖17係為顯示半導體裝置結構實例的截面圖。
100．．．邏輯電路
101．．．邏輯部份
102．．．電晶體
103．．．p-通道電晶體
104．．．n-通道電晶體

Claims (11)

  1. 一種半導體裝置，包含：第一電晶體，該第一電晶體係為一n通道電晶體，且該第一電晶體之第一閘極係電性連接至被供應第一信號的第一佈線；第二電晶體，該第二電晶體係為一p通道電晶體；該第二電晶體之第一閘極係電性連接至被供應第二信號的第二佈線，且該第二電晶體之源極與汲極的一者係電性連接至該第一電晶體之源極與汲極的一者；一絕緣薄膜，在該第一電晶體與該第二電晶體上；以及在該絕緣薄膜上的第三電晶體，其中該第一電晶體與該第二電晶體的一者包含一第二閘極，其中該第二閘極係電性連接至該第三電晶體之源極與汲極的一者，以及其中該第三電晶體之通道形成區域包含氧化物半導體層。
  2. 一種半導體裝置，包含：第一電晶體，該第一電晶體係為一n通道電晶體，且該第一電晶體之第一閘極係電性連接至被供應第一信號的第一佈線；第二電晶體，該第二電晶體係為一p通道電晶體；該第二電晶體之第一閘極係電性連接至被供應第二信號的第二佈線，且該第二電晶體之源極與汲極的一者係電性連接 至該第一電晶體之源極與汲極的一者；一絕緣薄膜，在該第一電晶體與該第二電晶體上；以及在該絕緣薄膜上的第三電晶體，其中該第三電晶體之通道形成區域包含氧化物半導體層，以及其中該第一電晶體與該第二電晶體的一者之臨界電壓係藉由設定該第一電晶體與該第二電晶體的該一者的基板電位所控制。
  3. 一種半導體裝置，包含：第一電晶體，該第一電晶體係為一n通道電晶體，且該第一電晶體之第一閘極係電性連接至被供應第一信號的第一佈線；第二電晶體，該第二電晶體係為一p通道電晶體；該第二電晶體之第一閘極係電性連接至被供應第二信號的第二佈線，且該第二電晶體之源極與汲極的一者係電性連接至該第一電晶體之源極與汲極的一者；一絕緣薄膜，在該第一電晶體與該第二電晶體上；以及在該絕緣薄膜上的第三電晶體，其中該第三電晶體之通道形成區域包含氧化物半導體層，以及其中該第一電晶體與該第二電晶體的一者之臨界電壓係藉由設定包括於該第一電晶體與該第二電晶體的該一者之第二閘極的電位，或該第一電晶體與該第二電晶體的該一者的基板電位所控制。
  4. 一種半導體裝置，包含：第一電晶體，該第一電晶體係為一n通道電晶體，且該第一電晶體之第一閘極係電性連接至被供應第一信號的第一佈線；第二電晶體，該第二電晶體係為一p通道電晶體；該第二電晶體之第一閘極係電性連接至被供應第二信號的第二佈線，且該第二電晶體之源極與汲極的一者係電性連接至該第一電晶體之源極與汲極的一者；一絕緣薄膜，在該第一電晶體與該第二電晶體上；以及在該絕緣薄膜上的第三電晶體，其中該第一電晶體與該第二電晶體的一者包含第二閘極，其中該第二閘極係電性連接至該第三電晶體之源極與汲極的一者，其中該第三電晶體之通道形成區域包含氧化物半導體層，以及其中該第一電晶體與該第二電晶體的各者之通道形成區域包含矽。
  5. 如申請專利範圍第1至4項中任一項之半導體裝置，其中該氧化物半導體層包含銦-鎵-鋅-氧基氧化物半導體。
  6. 如申請專利範圍第1至4項中任一項之半導體裝置，其中在該第三電晶體之該通道形成區域中的氫濃度係小於或等於5×1019原子/立方公分。
  7. 如申請專利範圍第1至4項中任一項之半導體裝置， 其中將關閉狀態電流除以該第三電晶體之通道寬度所得到的值係小於或等於100澤安培/微米。
  8. 如申請專利範圍第1至4項中任一項之半導體裝置，其中該第二電晶體之該源極與該汲極的另一者係連接於被供應第一電位的第三佈線，且該第一電晶體之該源極與該汲極的另一者係電性連接至被供應第二電位的第四佈線，以及其中該第一電位高於該第二電位。
  9. 如申請專利範圍第1至4項中任一項之半導體裝置，其中該第一信號的邏輯值係與該第二信號的邏輯值相同。
  10. 如申請專利範圍第1至4項中任一項之半導體裝置，其中該第三電晶體之閘極係電性連接至被供應第三信號的第五佈線，且該第三電晶體之該源極與該汲極的另一者係電性連接至被供應第四信號的第六佈線。
  11. 如申請專利範圍第4項之半導體裝置，其中該氧化物半導體層之能帶間隙比該矽的能帶間隙寬，以及其中該氧化物半導體層之本質載子密度比該矽的本質載子密度低。
TW100116492A 2010-05-14 2011-05-11 半導體裝置 TWI533437B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010111907 2010-05-14

Publications (2)

Publication Number Publication Date
TW201227929A TW201227929A (en) 2012-07-01
TWI533437B true TWI533437B (zh) 2016-05-11

Family

ID=44910965

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100116492A TWI533437B (zh) 2010-05-14 2011-05-11 半導體裝置

Country Status (4)

Country Link
US (1) US8664658B2 (zh)
JP (1) JP5706227B2 (zh)
KR (2) KR101465463B1 (zh)
TW (1) TWI533437B (zh)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928466B2 (en) 2010-08-04 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路
KR101899375B1 (ko) 2011-01-28 2018-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5886128B2 (ja) 2011-05-13 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
WO2013011844A1 (en) * 2011-07-15 2013-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US8736315B2 (en) 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6099372B2 (ja) 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
TWI604609B (zh) * 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
KR102068956B1 (ko) * 2012-02-15 2020-01-23 엘지디스플레이 주식회사 박막트랜지스터, 박막트랜지스터 어레이 기판 및 이의 제조방법
DE102013022449B3 (de) * 2012-05-11 2019-11-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
JP2014057298A (ja) 2012-08-10 2014-03-27 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
TWI581404B (zh) 2012-08-10 2017-05-01 半導體能源研究所股份有限公司 半導體裝置以及該半導體裝置的驅動方法
JP2014057296A (ja) 2012-08-10 2014-03-27 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
JP6113500B2 (ja) * 2012-12-27 2017-04-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2014192320A (ja) * 2013-03-27 2014-10-06 Sony Corp 撮像装置および撮像表示システム
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
SG10201601511RA (en) * 2013-05-20 2016-03-30 Semiconductor Energy Lab Semiconductor device
US9818765B2 (en) 2013-08-26 2017-11-14 Apple Inc. Displays with silicon and semiconducting oxide thin-film transistors
JP6406926B2 (ja) 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
US9627383B2 (en) 2013-09-17 2017-04-18 Mitsubishi Electric Corporation Semiconductor device
WO2015097586A1 (en) * 2013-12-25 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015188062A (ja) * 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
EP2911202B1 (en) * 2014-02-24 2019-02-20 LG Display Co., Ltd. Thin film transistor substrate and display using the same
US10325937B2 (en) 2014-02-24 2019-06-18 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
EP2911200B1 (en) * 2014-02-24 2020-06-03 LG Display Co., Ltd. Thin film transistor substrate and display using the same
US10985196B2 (en) * 2014-02-24 2021-04-20 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
KR102302362B1 (ko) * 2014-02-24 2021-09-15 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US9214508B2 (en) 2014-02-24 2015-12-15 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
CN105390503B (zh) * 2014-08-29 2018-12-28 乐金显示有限公司 薄膜晶体管基板及使用薄膜晶体管基板的显示装置
CN111627975B (zh) 2015-07-23 2023-11-07 株式会社半导体能源研究所 显示装置、模块及电子设备
US9911756B2 (en) * 2015-08-31 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and electronic device surrounded by layer having assigned band gap to prevent electrostatic discharge damage
KR102178472B1 (ko) * 2015-10-07 2020-11-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR102179378B1 (ko) * 2015-10-07 2020-11-18 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR102179379B1 (ko) * 2015-10-07 2020-11-18 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR102178473B1 (ko) * 2015-10-07 2020-11-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
JP6096957B2 (ja) * 2016-03-10 2017-03-15 株式会社半導体エネルギー研究所 半導体装置
KR102388701B1 (ko) 2016-04-12 2022-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박리 방법 및 플렉시블 디바이스의 제작 방법
US10181424B2 (en) 2016-04-12 2019-01-15 Semiconductor Energy Laboratory Co., Ltd. Peeling method and manufacturing method of flexible device
JP2017224676A (ja) * 2016-06-14 2017-12-21 株式会社ジャパンディスプレイ 半導体装置及び表示装置
JP2018006412A (ja) * 2016-06-28 2018-01-11 学校法人東北学院 半導体装置
KR20180083253A (ko) 2017-01-12 2018-07-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN107958656B (zh) * 2018-01-08 2019-07-02 武汉华星光电技术有限公司 Goa电路
JP6538902B2 (ja) * 2018-02-14 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
KR20200023573A (ko) * 2018-08-23 2020-03-05 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP6861871B2 (ja) * 2020-04-14 2021-04-21 株式会社半導体エネルギー研究所 表示装置

Family Cites Families (127)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007189235A (ja) * 1993-07-26 2007-07-26 Seiko Epson Corp 薄膜半導体装置及び表示システム
JP4361037B2 (ja) * 1993-11-29 2009-11-11 株式会社ルネサステクノロジ 半導体回路
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09312401A (ja) * 1996-05-21 1997-12-02 Denso Corp 半導体装置
JP4085459B2 (ja) * 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
JP2001051292A (ja) 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6351176B1 (en) * 1998-09-14 2002-02-26 Texas Instruments Incorporated Pulsing of body voltage for improved MOS integrated circuit performance
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6765430B2 (en) * 2002-07-22 2004-07-20 Yoshiyuki Ando Complementary source follower circuit controlled by back bias voltage
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
WO2004055987A1 (ja) 2002-12-13 2004-07-01 Semiconductor Energy Laboratory Co., Ltd. 半導体装置およびこれを用いた表示装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP2007212699A (ja) * 2006-02-09 2007-08-23 Idemitsu Kosan Co Ltd 反射型ｔｆｔ基板及び反射型ｔｆｔ基板の製造方法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR20100017554A (ko) * 2007-05-25 2010-02-16 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠 화합물계 박막 및 그 형성 방법, 그리고 그 박막을 이용한 전자 장치
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5202094B2 (ja) * 2008-05-12 2013-06-05 キヤノン株式会社 半導体装置
JP2010003910A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
KR20100009869A (ko) * 2008-07-21 2010-01-29 삼성전자주식회사 씨모스 트랜지스터 및 그 제조 방법
JP5207885B2 (ja) * 2008-09-03 2013-06-12 キヤノン株式会社 画素回路、発光表示装置及びそれらの駆動方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) * 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8384439B2 (en) * 2008-11-28 2013-02-26 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
CN103794612B (zh) 2009-10-21 2018-09-07 株式会社半导体能源研究所 半导体装置
EP2494594B1 (en) 2009-10-29 2020-02-19 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
SG10201910510UA (en) 2009-10-29 2020-01-30 Semiconductor Energy Lab Semiconductor device
KR101752518B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102598249B (zh) 2009-10-30 2014-11-05 株式会社半导体能源研究所 半导体装置
KR101861980B1 (ko) 2009-11-06 2018-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104600074A (zh) 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
CN104485341A (zh) 2009-11-06 2015-04-01 株式会社半导体能源研究所 半导体装置
KR101952065B1 (ko) 2009-11-06 2019-02-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 동작 방법
CN102612714B (zh) 2009-11-13 2016-06-29 株式会社半导体能源研究所 半导体器件及其驱动方法
KR101790365B1 (ko) 2009-11-20 2017-10-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20200096317A (ko) 2009-11-20 2020-08-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102598266B (zh) 2009-11-20 2015-04-22 株式会社半导体能源研究所 半导体装置
KR101662359B1 (ko) 2009-11-24 2016-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 셀을 포함하는 반도체 장치
KR101803254B1 (ko) 2009-11-27 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2513966B1 (en) 2009-12-18 2020-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103985760B (zh) 2009-12-25 2017-07-18 株式会社半导体能源研究所 半导体装置

Also Published As

Publication number Publication date
TW201227929A (en) 2012-07-01
JP5706227B2 (ja) 2015-04-22
JP2011258941A (ja) 2011-12-22
US20110278564A1 (en) 2011-11-17
KR101821112B1 (ko) 2018-01-23
US8664658B2 (en) 2014-03-04
KR101465463B1 (ko) 2014-11-26
KR20140067985A (ko) 2014-06-05
KR20110126071A (ko) 2011-11-22

Similar Documents

Publication Publication Date Title
TWI533437B (zh) 半導體裝置
US10454475B2 (en) Semiconductor device
US9147462B2 (en) Signal processing circuit and method for driving the same
US9722086B2 (en) Logic circuit and semiconductor device
KR101912971B1 (ko) 분주 회로 및 분주 회로를 이용한 반도체 장치
TW201220474A (en) Semiconductor device
JP2011138115A (ja) 液晶表示装置及び液晶表示装置の駆動方法