JP5706227B2 - 半導体装置 - Google Patents

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Description

本発明は、相補型の論理回路を用いた半導体装置に関する。
近年、ポリシリコンや微結晶シリコンによって得られる高い移動度と、アモルファスシリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
ところで、ｐチャネル型トランジスタとｎチャネル型トランジスタとを組み合わせた相補型の論理回路は、トランジスタのゲート電極に与える電位によって、一方をオン、他方をオフにすることができるので、単極性のトランジスタで構成される論理回路に比べて消費電力を小さくできるというメリットを有する。しかし、ｐチャネル型トランジスタとｎチャネル型トランジスタの閾値電圧によっては、ゲート電極の電位がハイレベルとローレベルの間で切り替わる際に、僅かな期間ではあるが、両方のトランジスタが共にオンになり、貫通電流と呼ばれる電流が流れることがある。
そして、貫通電流に起因する消費電力は、論理回路を用いた集積回路の集積度が高まるほど大きくなる。例えば、ｐチャネル型トランジスタとｎチャネル型トランジスタとで構成される相補型のインバータが１０億個設けられている集積回路の場合、各インバータに１ｐＡの貫通電流が流れると、集積回路全体で１ｍＡもの電流が貫通電流として消費される計算になる。また、集積回路の駆動周波数がＧＨｚの単位まで高まると、貫通電流に起因する発熱量も大きくなる。
上述の課題に鑑み、本発明は、貫通電流を低減させることができる相補型の論理回路を用いることで、消費電力を抑えることができる半導体装置の提案を目的の一とする。或いは、本発明は、貫通電流を低減させることができる相補型の論理回路を用いることで、発熱を抑えることができる半導体装置の提案を目的の一とする。
本発明の一態様では、通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極が備えられたｎチャネル型トランジスタ、或いはｐチャネル型トランジスタを、相補型の論理回路に用いる。そして、オフ電流が極めて小さい絶縁ゲート電界効果型トランジスタ（以下、単にトランジスタとする）をスイッチング素子として用い、上記第２のゲート電極の電位を制御することを特徴とする。
具体的に、上記論理回路は、少なくとも１つのｐチャネル型トランジスタと、少なくとも１つのｎチャネル型トランジスタとが、第１のノードと、第２のノードの間において、直列に接続された構成を有する。上記ｐチャネル型トランジスタ、或いはｎチャネル型トランジスタは、絶縁ゲート型電界効果トランジスタであれば良く、具体的には、第１のゲート電極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極の間に位置する半導体膜と、第１のゲート電極と半導体膜の間に位置する第１の絶縁膜と、第２のゲート電極と半導体膜の間に位置する第２の絶縁膜と、半導体膜に接するソース電極及びドレイン電極と、を有する。そして、第２のゲート電極を有するトランジスタの閾値電圧は、第２のゲート電極の電位の高さ、より具体的には、ソース電極と第２のゲート電極の電位差により制御される。
或いは、本発明の一態様では、ｎチャネル型トランジスタ、及びｐチャネル型トランジスタを相補型の論理回路に用い、上記トランジスタのいずれか一方の基板電位を、スイッチング素子として機能する、オフ電流が極めて小さいトランジスタで制御することを特徴とする。
具体的に、上記論理回路は、少なくとも１つのｐチャネル型トランジスタと、少なくとも１つのｎチャネル型トランジスタとが、第１のノードと、第２のノードの間において、直列に接続された構成を有する。上記ｐチャネル型トランジスタ、或いはｎチャネル型トランジスタの閾値電圧は、基板電位の高さ、より具体的には、ソース電極の電位と基板電位の電位差により制御される。
また、上記スイッチング素子として機能するトランジスタは、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とする。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約３倍程度の大きなバンドギャップを有する酸化物半導体が挙げられる。オフ電流の極めて小さいトランジスタを用いることで、上記第２のゲート電極への電位の供給を常時行わなくとも、第２のゲート電極の電位を保持し、上記電位により設定された閾値電圧を維持することができる。
なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られるのと同程度の高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。そして、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３未満とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中の水素濃度測定は、ＳＩＭＳで行う。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流（ゲート電極とソース電極間の電圧を０Ｖ以下としたときのドレイン電流）が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタ（ゲート絶縁膜の厚さは１００ｎｍ）とを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いた実験において、当該トランジスタとして高純度化された酸化物半導体膜をチャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、１０ｚＡ／μｍ乃至１００ｚＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。したがって、本発明の一態様に係る半導体装置では、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、１０ｚＡ／μｍ以下、好ましくは１ｚＡ／μｍ以下、更に好ましくは１ｙＡ／μｍ以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍは自然数であるとは限らない）で表記することができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
本発明の一態様に係る半導体装置では、相補型の論理回路を構成しているｐチャネル型トランジスタ或いはｎチャネル型トランジスタの閾値電圧を、第２のゲート電極に与える電位、或いは基板電位によって制御するので、上記ｐチャネル型トランジスタ或いはｎチャネル型トランジスタのゲート電極の電位が、ハイレベルとローレベルの間で切り替わる際に、いずれか一方のトランジスタがオフになるようにする、或いは、両方のトランジスタが共にオンになる期間を短くすることができる。よって、上記ｐチャネル型トランジスタ及びｎチャネル型トランジスタのチャネル形成領域に流れる貫通電流を低減させることができる。さらに、本発明の一態様に係る半導体装置では、上記第２のゲート電極の電位、或いは基板電位を、オフ電流の著しく低いトランジスタで保持することができるので、上記第２のゲート電極への電位の供給、或いは基板への電位の供給を常時行わなくとも、上記電位により設定された閾値電圧を維持することができる。
従って、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、消費電力を抑えることができる。或いは、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、発熱を抑えることができる。
論理回路の構成の一例を示す図と、論理回路の断面構造の一例を示す図。 インバータの構成の一例を示す図と、タイミングチャート。 電位Ｖｉｎのタイミングチャートと、貫通電流Ｉｓｃの時間変化の一例を示す図。 電位Ｖｉｎのタイミングチャートと、貫通電流Ｉｓｃの時間変化の一例を示す図。 論理回路の構成の一例を示す図。 ＮＡＮＤの構成の一例を示す図と、タイミングチャート。 ＮＯＲの構成の一例を示す図と、タイミングチャート。 レジスタの構成の一例を示す図。 電位制御回路の構成の一例を示す図。 フリップフロップの構成の一例を示す図と、タイミングチャート。 半導体装置の作製方法の一例を示す図。 半導体装置の作製方法の一例を示す図。 半導体装置の構成の一例を示す図。 半導体表示装置の構成の一例を示すブロック図。 信号線駆動回路のブロック図。 電子機器の図。 半導体装置の構成の一例を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明は、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路や、ＲＦタグ、半導体表示装置等、ありとあらゆる半導体装置の作製に用いることができる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置がその範疇に含まれる。
（実施の形態１）
図１（Ａ）に、本発明の一態様に係る半導体装置において用いられる、論理回路の構成の一例を示す。
図１（Ａ）に示す論理回路１００は、論理演算を行うロジック部１０１と、スイッチング素子として機能するトランジスタ１０２とを有する。ロジック部１０１は、ｐチャネル型トランジスタ１０３と、ｎチャネル型トランジスタ１０４とを、少なくとも有する。ロジック部１０１では、ｐチャネル型トランジスタ１０３とｎチャネル型トランジスタ１０４の数、及びその接続構成によって、行われる論理演算が一意に定まる。そして、ロジック部１０１において行われる論理演算により、複数の入力値に対して一つの出力値を得ることができる。
なお、入力値は、論理回路１００に入力される入力信号の電位Ｖｉｎによって表される論理値を意味する。また、出力値は、論理回路１００から出力される出力信号の電位Ｖｏｕｔによって表される論理値を意味する。
具体的に、ｐチャネル型トランジスタ１０３と、ｎチャネル型トランジスタ１０４とは、ハイレベルの電位ＶＤＤが与えられる第１のノードと、ローレベルの電位ＶＳＳが与えられる第２のノードの間において、直列に接続されている。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。よって、ロジック部１０１では、ｐチャネル型トランジスタ１０３と、ｎチャネル型トランジスタ１０４の間に、他の回路素子が接続されていても良い。
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。以下、ソース電極とドレイン電極のいずれか一方を第１端子、他方を第２端子とし、ｐチャネル型トランジスタ１０３と、ｎチャネル型トランジスタ１０４の接続関係を説明する。
また、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタの第１端子と第２端子のいずれか一方のみが、第２のトランジスタの第１端子と第２端子のいずれか一方のみに接続されている状態を意味する。
具体的に、図１（Ａ）では、ｐチャネル型トランジスタ１０３が有する第１端子は、ハイレベルの電位ＶＤＤが与えられる第１のノードに接続されており、ｎチャネル型トランジスタ１０４が有する第１端子は、ローレベルの電位ＶＳＳが与えられる第２のノードに接続されている。また、ｐチャネル型トランジスタ１０３が有する第２端子は、ｎチャネル型トランジスタ１０４が有する第２端子に接続されている。そして、ｐチャネル型トランジスタ１０３が有する第２端子と、ｎチャネル型トランジスタ１０４が有する第２端子とが接続されているノードの電位が、出力信号の電位Ｖｏｕｔとして出力される。
また、本発明の一態様では、ロジック部１０１を構成するトランジスタが、通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極を備えている。図１（Ａ）では、ｐチャネル型トランジスタ１０３が、第２のゲート電極を備えている場合を例示しているが、本発明の一態様はこの構成に限定されない。ｐチャネル型トランジスタ１０３の代わりに、ｎチャネル型トランジスタ１０４が第２のゲート電極を備えていても良いし、ｐチャネル型トランジスタ１０３とｎチャネル型トランジスタ１０４が共に第２のゲート電極を備えていても良い。
具体的に、ロジック部１０１のｐチャネル型トランジスタ１０３或いはｎチャネル型トランジスタ１０４は、第１のゲート電極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極の間に位置する半導体膜と、第１のゲート電極と半導体膜の間に位置する第１の絶縁膜と、第２のゲート電極と半導体膜の間に位置する第２の絶縁膜と、半導体膜に接するソース電極及びドレイン電極と、を有する。そして、第２のゲート電極を有するトランジスタの閾値電圧は、第２のゲート電極の電位の高さ、より具体的には、ソース電極と第２のゲート電極の電位差により制御される。
そして、スイッチング素子として機能するトランジスタ１０２は、上記第２のゲート電極への、電位の供給を制御している。具体的には、トランジスタ１０２がオンになると、電位Ｖｃｔｌがトランジスタ１０２を介して第２のゲート電極に与えられ、トランジスタ１０２がオフになると、第２のゲート電極の電位が保持される。そして、トランジスタ１０２のスイッチングは、そのゲート電極に与えられる電位Ｖｓｗによって制御されている。
図１（Ａ）では、トランジスタ１０２の第１端子がｐチャネル型トランジスタ１０３の第２のゲート電極に接続されており、トランジスタ１０２の第２端子が、電位Ｖｃｔｌの与えられているノードに接続されている例を示している。
また、本発明の一態様では、トランジスタ１０２がシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含む。このような半導体材料をトランジスタ１０２のチャネル形成領域に用いることで、オフ電流を十分低減することができる。
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができる。なお、炭化シリコンや窒化ガリウムなどの化合物半導体は単結晶であることが必須で、単結晶材料を得るためには、酸化物半導体のプロセス温度よりも著しく高い温度による結晶成長、或いは、特殊な基板上のエピタキシャル成長が必要である。一方、酸化物半導体は、室温でも成膜が可能なため、入手が容易なシリコンウェハや、安価で大型化に対応できるガラス基板上への成膜が可能であり、量産性が高い。また、通常のシリコンやガリウムなどの半導体材料を用いた集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２００℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
本発明の一態様では、少なくとも、スイッチング素子として機能するトランジスタ１０２が、上述したワイドギャップ半導体材料を活性層に有していれば良い。以下の説明ではトランジスタ１０２の半導体膜として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。
また、ロジック部１０１のｎチャネル型トランジスタ１０４或いはｐチャネル型トランジスタ１０３は、その活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体を用いることができる。特に、高速動作が要求される回路において、論理回路１００を用いる場合は、酸化物半導体よりも移動度の高い多結晶または単結晶の、シリコンまたはゲルマニウムを、ロジック部１０１のｎチャネル型トランジスタ１０４或いはｐチャネル型トランジスタ１０３に用いることが望ましい。
或いは、ロジック部１０１のｎチャネル型トランジスタ１０４は、その活性層に、酸化物半導体が用いられていても良い。酸化物半導体を用いてｐチャネル型トランジスタの作製が可能であるならば、ロジック部１０１のｐチャネル型トランジスタ１０３の活性層に、酸化物半導体が用いられていても良い。論理回路１００を構成する全てのトランジスタの活性層に、酸化物半導体を用いることで、プロセスを簡略化することができる。
なお、図１（Ａ）では、論理回路１００が、スイッチング素子として機能するトランジスタ１０２を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、複数のトランジスタが一つのスイッチング素子として機能していても良い。論理回路１００がスイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
なお、トランジスタが並列に接続されている状態とは、第１のトランジスタの第１端子が第２のトランジスタの第１端子に接続され、第１のトランジスタの第２端子が第２のトランジスタの第２端子に接続されている状態を意味する。
また、スイッチング素子として機能するトランジスタ１０２は、ロジック部１０１のｐチャネル型トランジスタ１０３或いはｎチャネル型トランジスタ１０４とは異なり、活性層の片側にだけ存在するゲート電極を少なくとも有していれば良い。ただし、本発明はこの構成に限定されず、スイッチング素子として機能するトランジスタも、ロジック部１０１のｐチャネル型トランジスタ１０３或いはｎチャネル型トランジスタ１０４と同様に、活性層を間に挟んで存在する一対のゲート電極を有していても良い。
また、ｐチャネル型トランジスタ１０３は、その第１のゲート電極に、入力信号の電位Ｖｉｎ１が与えられる。ｎチャネル型トランジスタ１０４は、その第１のゲート電極に、入力信号の電位Ｖｉｎ２が与えられる。なお、２つの入力信号の電位Ｖｉｎ１と電位Ｖｉｎ２は、同じ高さであっても良いし、所定の電位差を有していても良い。ただし、電位Ｖｉｎ１が示す論理値と電位Ｖｉｎ２が示す論理値は一致している。
以下、電位Ｖｉｎ１と電位Ｖｉｎ２が同じ高さである場合を例に挙げて、論理回路１００の動作を説明する。
図１（Ａ）において、ｐチャネル型トランジスタ１０３は、その第１のゲート電極の電位とソース電極の電位差に相当するゲート電圧Ｖｇｓに従って、スイッチングを行う。なお、ｐチャネル型トランジスタ１０３のゲート電圧Ｖｇｓは、第１のゲート電極に与えられる入力信号の電位Ｖｉｎ１と、電位ＶＤＤとの電位差である。よって、ｐチャネル型トランジスタ１０３の閾値電圧をＶｔｈｐとし、Ｖｔｈｐ＜０であると仮定すると、ｐチャネル型トランジスタ１０３は、Ｖｉｎ１−ＶＤＤ≦−｜Ｖｔｈｐ｜のときオンになり、Ｖｉｎ１−ＶＤＤ＞−｜Ｖｔｈｐ｜のときオフとなる。
また、ｎチャネル型トランジスタ１０４も、そのゲート電極の電位とソース電極の電位差に相当するゲート電圧Ｖｇｓに従って、スイッチングを行う。そして、ｎチャネル型トランジスタ１０４のゲート電圧Ｖｇｓは、ゲート電極に与えられる入力信号の電位Ｖｉｎ２と、電位ＶＳＳとの電位差である。よって、ｎチャネル型トランジスタ１０４の閾値電圧をＶｔｈｎとし、Ｖｔｈｎ＞０であると仮定すると、ｎチャネル型トランジスタ１０４は、Ｖｉｎ２−ＶＳＳ≧｜Ｖｔｈｎ｜のときオンになり、Ｖｉｎ２−ＶＳＳ＜｜Ｖｔｈｎ｜のときオフとなる。
貫通電流を低く抑えるには、ｐチャネル型トランジスタ１０３とｎチャネル型トランジスタ１０４とを、一方がオンのときに他方がオフとなるように動作させることが望ましい。すなわち、ｐチャネル型トランジスタ１０３とｎチャネル型トランジスタ１０４とが、共にオンになるのを防ぐように、閾値電圧Ｖｔｈｐの値を制御する。
Ｖｉｎ１＝Ｖｉｎ２＝Ｖｉｎと仮定すると、ｐチャネル型トランジスタ１０３とｎチャネル型トランジスタ１０４とが共にオンになる電位Ｖｉｎの範囲は、ＶＳＳ＋｜Ｖｔｈｎ｜≦Ｖｉｎ≦ＶＤＤ−｜Ｖｔｈｐ｜となる。よって、貫通電流を低く抑えるためには、閾値電圧Ｖｔｈｐの絶対値を大きくし、上記電位Ｖｉｎの範囲を狭めるようにすることが望ましい。
そして、閾値電圧Ｖｔｈｐの絶対値は、第２のゲート電極に与えられる電位Ｖｃｔｌが高くなるほど、大きくなる傾向にある。逆に、閾値電圧Ｖｔｈｐの絶対値は、第２のゲート電極に与えられる電位Ｖｃｔｌが低くなるほど、小さくなる傾向にある。従って、本発明の一態様では、電位Ｖｃｔｌを電位ＶＳＳよりも高くし、閾値電圧Ｖｔｈｐの絶対値を大きくすることで、貫通電流を低く抑える。
なお、閾値電圧Ｖｔｈｐの絶対値をさらに大きくしていくと、電位Ｖｉｎの値に係わらず、ｐチャネル型トランジスタ１０３とｎチャネル型トランジスタ１０４とが共にオンになるのを防ぐことができるので、貫通電流をより低く抑えることができる。しかし、閾値電圧Ｖｔｈｐの絶対値が大きすぎると、電位Ｖｉｎの値によっては、ｐチャネル型トランジスタ１０３とｎチャネル型トランジスタ１０４とが共にオフになる期間が出現する。ｐチャネル型トランジスタ１０３とｎチャネル型トランジスタ１０４とが共にオフになる期間では、ｐチャネル型トランジスタ１０３が有する第２端子と、ｎチャネル型トランジスタ１０４が有する第２端子とが接続されているノードに、電位ＶＤＤ及び電位ＶＳＳが共に与えられない状態となる。よって、出力信号の電位Ｖｏｕｔが不安定になるのを防ぐために、ＶＤＤ−｜Ｖｔｈｐ｜がＶＳＳ＋｜Ｖｔｈｎ｜を下回らないように、閾値電圧Ｖｔｈｐの値を制御することが望ましい。
また、本実施の形態では、ｐチャネル型トランジスタ１０３の閾値電圧Ｖｔｈｐを、その第２のゲート電極に与える電位により制御している例について説明したが、本発明の一態様に係る半導体装置は、ｎチャネル型トランジスタ１０４に第２のゲート電極を設けて、その閾値電圧Ｖｔｈｎを、第２のゲート電極に与える電位により制御しても良い。
ｎチャネル型トランジスタ１０４の場合は、閾値電圧Ｖｔｈｎの絶対値が、第２のゲート電極に与えられる電位が高くなるほど、小さくなる傾向にある。逆に、閾値電圧Ｖｔｈｎの絶対値は、第２のゲート電極に与えられる電位が低くなるほど、大きくなる傾向にある。従って、ｎチャネル型トランジスタ１０４の場合、第２のゲート電極の電位を電位ＶＳＳよりも低くし、閾値電圧Ｖｔｈｎの絶対値を大きくすることで、貫通電流を低く抑える。
そして、閾値電圧Ｖｔｈｐの場合と同様に、閾値電圧Ｖｔｈｎの絶対値が大きすぎると、電位Ｖｉｎの値によって、ｐチャネル型トランジスタ１０３とｎチャネル型トランジスタ１０４とが共にオフになる期間が出現する。よって、出力信号の電位Ｖｏｕｔが不安定になるのを防ぐために、ＶＤＤ−｜Ｖｔｈｐ｜がＶＳＳ＋｜Ｖｔｈｎ｜を下回らないように、閾値電圧Ｖｔｈｎの値を制御することが望ましい。
また、本発明の一態様に係る半導体装置では、第２のゲート電極の電位をより確実に保持するために、第２のゲート電極に保持容量を接続させても良い。図５（Ａ）に、保持容量１０５を有する論理回路１００の構成を一例として示す。
図５（Ａ）では、保持容量１０５の有する一対の電極のうち、一方がｐチャネル型トランジスタ１０３の第２のゲート電極に接続されており、他方が固定電位の与えられているノードに接続されている。上記構成により、トランジスタ１０２をオフにしている期間において、第２のゲート電極の電位をより長く保持することができる。
或いは、本発明の一態様に係る半導体装置では、第２のゲート電極に与える電位を、出力信号の電位Ｖｏｕｔとしても良い。図５（Ｂ）に、トランジスタ１０２の接続構成が図１（Ａ）の場合と異なっている、論理回路１００の構成を一例として示す。
図５（Ｂ）では、トランジスタ１０２の第１端子がｐチャネル型トランジスタ１０３の第２のゲート電極に接続されており、第２端子が、出力信号の電位Ｖｏｕｔが与えられるノードに接続されている。上記構成により、論理回路１００に電位Ｖｃｔｌを与えるための配線を省略することができる。
なお、図５（Ａ）と図５（Ｂ）では、ｐチャネル型トランジスタ１０３の第２のゲート電極の電位を、オフ電流の低いトランジスタ１０２で保持する構成を示しているが、上述したように、ｎチャネル型トランジスタ１０４に第２のゲート電極を設けて、その電位をオフ電流の低いトランジスタ１０２で保持する構成にしても良い。また、ｐチャネル型トランジスタ１０３とｎチャネル型トランジスタ１０４が共に第２のゲート電極を備えていて、それぞれの電位をオフ電流の低いトランジスタで保持する構成にしても良い。
本発明の一態様に係る半導体装置では、ｐチャネル型トランジスタ１０３或いはｎチャネル型トランジスタ１０４の、第２のゲート電極の電位を、オフ電流の著しく低いトランジスタ１０２によって保持する。上記構成により、第２のゲート電極に常に電位を供給しなくとも、第２のゲート電極の電位を保持し、ｐチャネル型トランジスタ１０３或いはｎチャネル型トランジスタ１０４の閾値電圧を、所望の値に設定された状態にすることができる。よって、第２のゲート電極への電位の供給を常時行わなくとも、貫通電流の低減という効果を得ることができる。また、例えば、ロジック部１０１への各種信号、電位の供給を停止した後に、上記各種信号、電位の供給を再度開始した場合において、信号や電位の立ち上がりが不安定であっても、貫通電流を低く抑えるという効果を安定して得ることができる。
次いで、第２のゲート電極に与えられる電位Ｖｃｔｌを生成する回路の一例を、図９に示す。図９に示す回路２３０は、抵抗２３１と抵抗２３２とが、ハイレベルの電位ＶＤＤが与えられる第１のノードと、ローレベルの電位ＶＳＳが与えられる第２のノードの間において、直列に接続された構成を有している。そして、抵抗２３１と抵抗２３２とが接続されているノードの電位が、電位Ｖｃｔｌとして出力される。
なお、第２のゲート電極に与えられる電位Ｖｃｔｌを生成する回路は、図９に示す構成に限定されない。定電圧回路を設けて、電位Ｖｃｔｌを生成するようにしても良い。
なお、図９に示す回路２３０は、論理回路１００に与えられる電位ＶＤＤと電位ＶＳＳを用いて電位Ｖｃｔｌを生成することができるので、回路２３０及び論理回路１００に電位を供給するための配線の数を、定電圧回路で電位Ｖｃｔｌを生成する場合に比べて少なくすることができる。
次いで、論理回路１００において用いられるｐチャネル型トランジスタ１０３、ｎチャネル型トランジスタ１０４、トランジスタ１０２の構造について説明する。図１（Ｂ）にｐチャネル型トランジスタ１０３、ｎチャネル型トランジスタ１０４、トランジスタ１０２の断面構造の一例を示す。
図１（Ｂ）では、ロジック部１０１を構成するｐチャネル型トランジスタ１０３、ｎチャネル型トランジスタ１０４と、スイッチング素子として機能するトランジスタ１０２とが、絶縁表面を有する基板１１０上に形成されている。
具体的に、ｐチャネル型トランジスタ１０３は、基板１１０上に第２のゲート電極１１１と、第２のゲート電極１１１上の絶縁膜１１２と、絶縁膜１１２を間に挟んで第２のゲート電極１１１と重なる、シリコンを用いた活性層として機能する半導体膜１１３と、半導体膜１１３に接続されたソース電極１１４、ドレイン電極１１５と、半導体膜１１３上の絶縁膜１１６と、絶縁膜１１６上において半導体膜１１３と重なっている第１のゲート電極１１７とを有している。
また、ｎチャネル型トランジスタ１０４は、絶縁膜１１２上にシリコンを用いた活性層として機能する半導体膜１２０と、半導体膜１２０に接続されたソース電極１２１、ドレイン電極１２２と、半導体膜１２０上の絶縁膜１１６と、絶縁膜１１６上において半導体膜１２０と重なっているゲート電極１２３とを有している。
ｐチャネル型トランジスタ１０３及びｎチャネル型トランジスタ１０４は、それぞれソース電極１１４及びドレイン電極１１５と、ソース電極１２１及びドレイン電極１２２とが露出するように、絶縁膜１１８に覆われている。
トランジスタ１０２は、絶縁膜１１８上に、ゲート電極１３０と、ゲート電極１３０上の絶縁膜１３１と、絶縁膜１３１を間に挟んでゲート電極１３０と重なる、活性層として機能する酸化物半導体膜１３２と、酸化物半導体膜１３２に接するソース電極１３３及びドレイン電極１３４とを有している。酸化物半導体膜１３２、ソース電極１３３及びドレイン電極１３４上には絶縁膜１３５が形成されており、トランジスタ１０２は絶縁膜１３５を構成要素に含んでいても良い。
そして、ソース電極１３３は、第２のゲート電極１１１に接続されている。具体的に、図１（Ｂ）では、絶縁膜１１２及び絶縁膜１１６に形成されたコンタクトホールを介して第２のゲート電極１１１が配線１３６に接続されており、絶縁膜１１８及び絶縁膜１３１に形成されたコンタクトホールを介して配線１３６がソース電極１３３に接続されている場合を例示している。
本発明の一態様に係る半導体装置では、相補型の論理回路１００を構成しているｐチャネル型トランジスタ１０３或いはｎチャネル型トランジスタ１０４の閾値電圧を、第２のゲート電極に与える電位によって制御するので、上記ｐチャネル型トランジスタ１０３或いはｎチャネル型トランジスタ１０４のゲート電極の電位が、ハイレベルとローレベルの間で切り替わる際に、いずれか一方のトランジスタがオフになるようにする、或いは、両方のトランジスタが共にオンになる期間を短くすることができる。よって、上記ｐチャネル型トランジスタ１０３及びｎチャネル型トランジスタ１０４のチャネル形成領域に流れる貫通電流を低減させることができる。さらに、本発明の一態様に係る半導体装置では、上記第２のゲート電極の電位を、オフ電流の著しく低いトランジスタ１０２で保持することができるので、上記第２のゲート電極への電位の供給を常時行わなくとも、上記電位Ｖｃｔｌにより設定された閾値電圧を維持することができる。
従って、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、消費電力を抑えることができる。或いは、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、発熱を抑えることができ、半導体装置の信頼性を高めることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置において用いられる、論理回路の構成の一例を示す。
図２（Ａ）に示す論理回路２００は、論理演算を行うロジック部２０１と、スイッチング素子として機能する、オフ電流の低いトランジスタ２０２とを有する。ロジック部２０１は、ｐチャネル型トランジスタ２０３と、ｎチャネル型トランジスタ２０４とを有している。そして、図２（Ａ）では、ロジック部２０１が、ｐチャネル型トランジスタ２０３とｎチャネル型トランジスタ２０４とで構成されるインバータである場合を例示している。
具体的に、ロジック部２０１では、ｐチャネル型トランジスタ２０３のゲート電極と、ｎチャネル型トランジスタ２０４のゲート電極とが、互いに接続されている。論理回路２００への入力信号の電位Ｖｉｎは、ｐチャネル型トランジスタ２０３のゲート電極と、ｎチャネル型トランジスタ２０４のゲート電極に与えられる。そして、ｐチャネル型トランジスタ２０３の第１端子は、ハイレベルの電位ＶＤＤが与えられる第１のノードに接続されており、ｎチャネル型トランジスタ２０４が有する第１端子は、ローレベルの電位ＶＳＳが与えられる第２のノードに接続されている。また、ｐチャネル型トランジスタ２０３が有する第２端子は、ｎチャネル型トランジスタ２０４が有する第２端子に接続されている。すなわち、ｐチャネル型トランジスタ２０３と、ｎチャネル型トランジスタ２０４とは、ハイレベルの電位ＶＤＤが与えられている第１のノードと、ローレベルの電位ＶＳＳが与えられている第２のノード間において、直列に接続されている。そして、ｐチャネル型トランジスタ２０３が有する第２端子と、ｎチャネル型トランジスタ２０４が有する第２端子とが接続されているノードの電位が、出力信号の電位Ｖｏｕｔとして出力される。
そして、図２（Ａ）では、ｐチャネル型トランジスタ２０３が、通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極を備えている。
なお、図２（Ａ）では、ｐチャネル型トランジスタ２０３が、第２のゲート電極を備えている場合を例示しているが、本発明の一態様はこの構成に限定されない。ｐチャネル型トランジスタ２０３の代わりに、ｎチャネル型トランジスタ２０４が第２のゲート電極を備えていても良いし、ｐチャネル型トランジスタ２０３とｎチャネル型トランジスタ２０４が共に第２のゲート電極を備えていても良い。
トランジスタ２０２は、上記第２のゲート電極への、電位の供給を制御している。図２（Ａ）では、トランジスタ２０２の第１端子がｐチャネル型トランジスタ２０３の第２のゲート電極に接続されており、トランジスタ２０２の第２端子が、電位Ｖｃｔｌの与えられているノードに接続されている例を示している。具体的には、トランジスタ２０２がオンになると、電位Ｖｃｔｌがトランジスタ２０２を介して第２のゲート電極に与えられ、トランジスタ２０２がオフになると、第２のゲート電極の電位が保持される。そして、トランジスタ２０２のスイッチングは、そのゲート電極に与えられる電位Ｖｓｗによって制御されている。
図２（Ｂ）に、図２（Ａ）に示す論理回路２００における、入力信号の電位Ｖｉｎと出力信号の電位Ｖｏｕｔの、理想的なタイミングチャートの一例を示す。
図２（Ｂ）に示すように、電位Ｖｉｎがローレベルになると、ｐチャネル型トランジスタ２０３がオン、ｎチャネル型トランジスタ２０４がオフになる。そのため、電位ＶＤＤがｐチャネル型トランジスタ２０３の第２端子に与えられる。よって、電位ＶＤＤが、出力信号の電位Ｖｏｕｔとして、論理回路２００から出力される。逆に、電位Ｖｉｎがハイレベルになると、ｐチャネル型トランジスタ２０３がオフ、ｎチャネル型トランジスタ２０４がオンになる。そのため、電位ＶＳＳがｎチャネル型トランジスタ２０４の第２端子に与えられる。よって、電位ＶＳＳが、出力信号の電位Ｖｏｕｔとして、論理回路２００から出力される。
なお、図２（Ｂ）に示したタイミングチャートでは、電位Ｖｉｎの電位の変化が瞬時に行われている様子を示している。しかし、実際には、電位Ｖｉｎがローレベルから完全にハイレベルに移行するまで、或いはハイレベルから完全にローレベルに移行するまでには、多少の時間を要する。
図３に、電位Ｖｉｎがローレベルから完全にハイレベルに移行した後、ハイレベルからローレベルに移行するまでの、電位Ｖｉｎのタイミングチャートの一例を示す。また、図３に、ｐチャネル型トランジスタ２０３及びｎチャネル型トランジスタ２０４を流れる貫通電流Ｉｓｃの時間変化の一例も、併せて示す。なお、電位Ｖｉｎのタイミングチャートと、貫通電流Ｉｓｃの時間変化とは、時間軸が一致しているものとする。
図３に示す電位Ｖｉｎのタイミングチャートでは、電位Ｖｉｎが、ローレベルの電位ＶＳＳからハイレベルの電位ＶＤＤまで、所定の時間をもって変化している。また、電位Ｖｉｎは、ハイレベルの電位ＶＤＤからローレベルの電位ＶＳＳまで、所定の時間をもって変化している。
そして、図３に示すように電位Ｖｉｎが変化する場合、電位ＶｉｎがＶＳＳ＋｜Ｖｔｈｎ｜≦Ｖｉｎ≦ＶＤＤ−｜Ｖｔｈｐ｜の範囲に収まっている期間ｔにおいて、ｐチャネル型トランジスタ２０３とｎチャネル型トランジスタ２０４が共にオンになる。よって、図３に示すように、上記期間ｔにおいて、貫通電流Ｉｓｃが高くなる。
次いで、閾値電圧Ｖｔｈｐの絶対値を大きくした場合の、電位Ｖｉｎのタイミングチャートの一例と、貫通電流Ｉｓｃの時間変化の一例を図４に示す。図４では、閾値電圧Ｖｔｈｐの絶対値が、図３の場合よりも大きいため、電位ＶｉｎがＶＳＳ＋｜Ｖｔｈｎ｜≦Ｖｉｎ≦ＶＤＤ−｜Ｖｔｈｐ｜の範囲に収まっている期間ｔを短くすることができる。すなわち、ｐチャネル型トランジスタ２０３とｎチャネル型トランジスタ２０４が共にオンになる期間ｔを、図３の場合よりも短くすることができる。よって、図４に示すように、上記期間ｔにおいて生じる貫通電流Ｉｓｃは、図３の場合よりも低減される。
さらに、本発明の一態様に係る半導体装置では、上記第２のゲート電極の電位を、オフ電流の著しく低いトランジスタ２０２で保持することができるので、上記第２のゲート電極への電位の供給を常時行わなくとも、上記電位Ｖｃｔｌにより設定された閾値電圧を維持することができる。
従って、本発明の一態様に係る半導体装置では、第２のゲート電極への電位の供給を常時行わなくとも、貫通電流を低減させることができ、消費電力を抑えることができる。或いは、本発明の一態様に係る半導体装置では、第２のゲート電極への電位の供給を常時行わなくとも、貫通電流を低減させることができるので、発熱を抑えることができ、半導体装置の信頼性を高めることができる。
次いで、図８に、図２（Ａ）に示したインバータを用いたレジスタの構成を、一例として示す。
図８に示すレジスタ５００は、インバータ５０１、インバータ５０２、スイッチング素子５０３、スイッチング素子５０４を有する。インバータ５０１と、インバータ５０２とは、それぞれ図２（Ａ）に示した論理回路２００と同様の構成を有している。そして、スイッチング素子５０３は、入力信号の電位Ｖｉｎの、インバータ５０１の入力端子への入力を制御する。インバータ５０１の出力端子の電位は、出力信号の電位Ｖｏｕｔとしてレジスタ５００の後段の回路に与えられる。また、インバータ５０１の出力端子は、インバータ５０２の入力端子に接続されており、インバータ５０２の出力端子は、スイッチング素子５０４を介してインバータ５０１の入力端子に接続されている。
スイッチング素子５０３を介して入力された入力信号の電位Ｖｉｎは、スイッチング素子５０３がオフ、スイッチング素子５０４がオンになることで、レジスタ５００内で保持される。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置において用いられる、論理回路の構成の一例を示す。
図６（Ａ）に示す論理回路３００は、論理演算を行うロジック部３０１と、スイッチング素子として機能する、オフ電流の低いトランジスタ３０２、トランジスタ３０３とを有する。ロジック部３０１は、ｐチャネル型トランジスタ３０４、ｐチャネル型トランジスタ３０５、ｎチャネル型トランジスタ３０６、ｎチャネル型トランジスタ３０７を有している。そして、図６（Ａ）では、ロジック部３０１が、ｐチャネル型トランジスタ３０４、ｐチャネル型トランジスタ３０５、ｎチャネル型トランジスタ３０６、ｎチャネル型トランジスタ３０７で構成されるＮＡＮＤである場合を例示している。
具体的に、ロジック部３０１では、ｐチャネル型トランジスタ３０４のゲート電極と、ｎチャネル型トランジスタ３０６のゲート電極とが、互いに接続されている。論理回路３００への入力信号の電位ＶｉｎＡは、ｐチャネル型トランジスタ３０４のゲート電極と、ｎチャネル型トランジスタ３０６のゲート電極に与えられる。また、ｐチャネル型トランジスタ３０５のゲート電極と、ｎチャネル型トランジスタ３０７のゲート電極とが、互いに接続されている。論理回路３００への入力信号の電位ＶｉｎＢは、ｐチャネル型トランジスタ３０５のゲート電極と、ｎチャネル型トランジスタ３０７のゲート電極に与えられる。
そして、ｐチャネル型トランジスタ３０４の第１端子、及びｐチャネル型トランジスタ３０５の第１端子は、ハイレベルの電位ＶＤＤが与えられる第１のノードに接続されている。ｎチャネル型トランジスタ３０７の第１端子は、ローレベルの電位ＶＳＳが与えられる第２のノードに接続されている。ｎチャネル型トランジスタ３０７の第２端子は、ｎチャネル型トランジスタ３０６の第１端子に接続されている。ｎチャネル型トランジスタ３０６の第２端子、ｐチャネル型トランジスタ３０４の第２端子、及びｐチャネル型トランジスタ３０５の第２端子は接続されており、そのノードの電位が出力信号の電位Ｖｏｕｔとして出力される。
すなわち、上記ロジック部３０１では、一の論理値を有する入力信号が与えられるｐチャネル型トランジスタ３０４と、ｎチャネル型トランジスタ３０６とが、ハイレベルの電位ＶＤＤが与えられている第１のノードと、ローレベルの電位ＶＳＳが与えられている第２のノード間において、直列に接続されている。また、上記ロジック部３０１では、一の論理値を有する入力信号が与えられるｐチャネル型トランジスタ３０５と、ｎチャネル型トランジスタ３０７とが、ハイレベルの電位ＶＤＤが与えられている第１のノードと、ローレベルの電位ＶＳＳが与えられている第２のノード間において、直列に接続されている。
そして、図６（Ａ）では、ｐチャネル型トランジスタ３０４とｐチャネル型トランジスタ３０５とが、通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極を備えている。
なお、図６（Ａ）では、ｐチャネル型トランジスタ３０４とｐチャネル型トランジスタ３０５とが並列に接続されているので、貫通電流を低減させるためには、上記トランジスタが第２のゲート電極をそれぞれ備えていることが望ましい。
或いは、本発明の一態様では、ｐチャネル型トランジスタ３０４の代わりに、ｎチャネル型トランジスタ３０６が第２のゲート電極を備えていても良いし、ｐチャネル型トランジスタ３０４とｎチャネル型トランジスタ３０６が共に第２のゲート電極を備えていても良い。或いは、本発明の一態様では、ｐチャネル型トランジスタ３０５の代わりに、ｎチャネル型トランジスタ３０７が第２のゲート電極を備えていても良いし、ｐチャネル型トランジスタ３０５とｎチャネル型トランジスタ３０７が共に第２のゲート電極を備えていても良い。
トランジスタ３０２は、ｐチャネル型トランジスタ３０４が有する第２のゲート電極への、電位の供給を制御している。図６（Ａ）では、トランジスタ３０２の第１端子がｐチャネル型トランジスタ３０４の第２のゲート電極に接続されており、トランジスタ３０２の第２端子が、電位ＶｃｔｌＡの与えられているノードに接続されている例を示している。具体的には、トランジスタ３０２がオンになると、電位ＶｃｔｌＡがトランジスタ３０２を介して、ｐチャネル型トランジスタ３０４が有する第２のゲート電極に与えられ、トランジスタ３０２がオフになると、上記第２のゲート電極の電位が保持される。そして、トランジスタ３０２のスイッチングは、そのゲート電極に与えられる電位ＶｓｗＡによって制御されている。
また、トランジスタ３０３は、ｐチャネル型トランジスタ３０５が有する第２のゲート電極への、電位の供給を制御している。図６（Ａ）では、トランジスタ３０３の第１端子がｐチャネル型トランジスタ３０５の第２のゲート電極に接続されており、トランジスタ３０３の第２端子が、電位ＶｃｔｌＢの与えられているノードに接続されている例を示している。具体的には、トランジスタ３０３がオンになると、電位ＶｃｔｌＢがトランジスタ３０３を介して、ｐチャネル型トランジスタ３０５が有する第２のゲート電極に与えられ、トランジスタ３０３がオフになると、上記第２のゲート電極の電位が保持される。そして、トランジスタ３０３のスイッチングは、そのゲート電極に与えられる電位ＶｓｗＢによって制御されている。
図６（Ｂ）に、図６（Ａ）に示す論理回路３００における、入力信号の電位ＶｉｎＡ、ＶｉｎＢと、出力信号の電位Ｖｏｕｔの、理想的なタイミングチャートの一例を示す。
図６（Ｂ）に示すように、電位ＶｉｎＡがハイレベル、電位ＶｉｎＢがハイレベルになると、ｐチャネル型トランジスタ３０４及びｐチャネル型トランジスタ３０５がオフ、ｎチャネル型トランジスタ３０６及びｎチャネル型トランジスタ３０７がオンになる。そのため、電位ＶＳＳが出力信号の電位Ｖｏｕｔとして、論理回路３００から出力される。また、電位ＶｉｎＡがローレベル、電位ＶｉｎＢがハイレベルになると、ｐチャネル型トランジスタ３０５及びｎチャネル型トランジスタ３０６がオフ、ｐチャネル型トランジスタ３０４及びｎチャネル型トランジスタ３０７がオンになる。そのため、電位ＶＤＤが出力信号の電位Ｖｏｕｔとして、論理回路３００から出力される。また、電位ＶｉｎＡがハイレベル、電位ＶｉｎＢがローレベルになると、ｐチャネル型トランジスタ３０４及びｎチャネル型トランジスタ３０７がオフ、ｐチャネル型トランジスタ３０５及びｎチャネル型トランジスタ３０６がオンになる。そのため、電位ＶＤＤが出力信号の電位Ｖｏｕｔとして、論理回路３００から出力される。また、電位ＶｉｎＡがローレベル、電位ＶｉｎＢがローレベルになると、ｎチャネル型トランジスタ３０６及びｎチャネル型トランジスタ３０７がオフ、ｐチャネル型トランジスタ３０４及びｐチャネル型トランジスタ３０５がオンになる。そのため、電位ＶＤＤが出力信号の電位Ｖｏｕｔとして、論理回路３００から出力される。
なお、図６（Ｂ）に示したタイミングチャートでは、電位ＶｉｎＡ及び電位ＶｉｎＢの電位の変化が瞬時に行われている様子を示している。しかし、実際には、電位ＶｉｎＡ及び電位ＶｉｎＢがローレベルから完全にハイレベルに移行するまで、或いはハイレベルから完全にローレベルに移行するまでには、多少の時間を要する。この電位の移行する期間において、上記実施の形態において述べたように、貫通電流が流れやすい。
本発明の一態様では、ｐチャネル型トランジスタ３０４の閾値電圧をＶｔｈｐＡ、ｎチャネル型トランジスタ３０６の閾値電圧をＶｔｈｎＡとすると、電位ＶｃｔｌＡを高くし、閾値電圧ＶｔｈｐＡの絶対値を大きくすることで、電位ＶｉｎＡがＶＳＳ＋｜ＶｔｈｎＡ｜≦ＶｉｎＡ≦ＶＤＤ−｜ＶｔｈｐＡ｜の範囲に収まっている期間を短くすることができる。すなわち、ｐチャネル型トランジスタ３０４とｎチャネル型トランジスタ３０６が共にオンになる期間を短くすることができる。よって、上記期間において生じる貫通電流を低減することができる。
さらに、本発明の一態様に係る半導体装置では、ｐチャネル型トランジスタ３０４の第２のゲート電極の電位を、オフ電流の著しく低いトランジスタ３０２で保持することができるので、上記第２のゲート電極への電位の供給を常時行わなくとも、上記電位ＶｃｔｌＡにより設定された閾値電圧を維持することができる。
或いは、本発明の一態様では、ｐチャネル型トランジスタ３０５の閾値電圧をＶｔｈｐＢ、ｎチャネル型トランジスタ３０７の閾値電圧をＶｔｈｎＢとすると、電位ＶｃｔｌＢを高くし、閾値電圧ＶｔｈｐＢの絶対値を大きくすることで、電位ＶｉｎＢがＶＳＳ＋｜ＶｔｈｎＢ｜≦ＶｉｎＢ≦ＶＤＤ−｜ＶｔｈｐＢ｜の範囲に収まっている期間を短くすることができる。すなわち、ｐチャネル型トランジスタ３０５とｎチャネル型トランジスタ３０７が共にオンになる期間を短くすることができる。よって、上記期間において生じる貫通電流を低減することができる。
さらに、本発明の一態様に係る半導体装置では、ｐチャネル型トランジスタ３０５の第２のゲート電極の電位を、オフ電流の著しく低いトランジスタ３０３で保持することができるので、上記第２のゲート電極への電位の供給を常時行わなくとも、上記電位ＶｃｔｌＢにより設定された閾値電圧を維持することができる。
従って、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、消費電力を抑えることができる。或いは、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、発熱を抑えることができ、半導体装置の信頼性を高めることができる。
次いで、図１０（Ａ）に、図６（Ａ）に示したＮＡＮＤを用いたフリップフロップの構成を、一例として示す。
図１０（Ａ）に示すフリップフロップ５１０は、ＮＡＮＤ５１１、ＮＡＮＤ５１２、ＮＡＮＤ５１３、ＮＡＮＤ５１４を用いたＤ型フリップフロップである。ＮＡＮＤ５１１、ＮＡＮＤ５１２、ＮＡＮＤ５１３、ＮＡＮＤ５１４は、それぞれ図６（Ａ）に示した論理回路３００と同様の構成を有している。
具体的に、ＮＡＮＤ５１１の第１の入力端子には、入力信号の電位Ｖｉｎが与えられる。ＮＡＮＤ５１１の第２の入力端子と、ＮＡＮＤ５１３の第２の入力端子には、クロック信号の電位ＣＬＫが与えられる。ＮＡＮＤ５１１の出力端子は、ＮＡＮＤ５１３の第１の入力端子と、ＮＡＮＤ５１２の第１の入力端子に接続されている。ＮＡＮＤ５１３の出力端子は、ＮＡＮＤ５１４の第２の入力端子に接続されている。ＮＡＮＤ５１２の出力端子は、ＮＡＮＤ５１４の第１の入力端子に接続されており、なおかつＮＡＮＤ５１２の出力端子の電位が第１の出力信号の電位Ｖｏｕｔ１として、後段の回路に与えられる。ＮＡＮＤ５１４の出力端子は、ＮＡＮＤ５１２の第２の入力端子に接続されており、なおかつＮＡＮＤ５１４の出力端子の電位が第２の出力信号の電位Ｖｏｕｔ２として、後段の回路に与えられる。
なお、図１０（Ａ）に示すフリップフロップ５１０は、第１の出力信号と第２の出力信号が得られる構成となっているが、必要に応じて出力信号を１つにしても良い。
図１０（Ｂ）に、図１０（Ａ）に示すフリップフロップ５１０におけるクロック信号の電位ＣＬＫ、入力信号の電位Ｖｉｎ、第１の出力信号の電位Ｖｏｕｔ１、第２の出力信号の電位Ｖｏｕｔ２のタイミングチャートを示す。
図１０（Ｂ）では、クロック信号の電位ＣＬＫがハイレベル、入力信号の電位Ｖｉｎがハイレベルのとき、第１の出力信号の電位Ｖｏｕｔ１がハイレベル、第２の出力信号の電位Ｖｏｕｔ２がローレベルとなる。また、クロック信号の電位ＣＬＫがハイレベル、入力信号の電位Ｖｉｎがローレベルのとき、第１の出力信号の電位Ｖｏｕｔ１がローレベル、第２の出力信号の電位Ｖｏｕｔ２がハイレベルとなる。また、クロック信号の電位ＣＬＫがローレベルの時、入力信号の電位Ｖｉｎに関わらず、第１の出力信号の電位Ｖｏｕｔ１及び第２の出力信号の電位Ｖｏｕｔ２は保持される。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置において用いられる、論理回路の構成の一例を示す。
図７（Ａ）に示す論理回路４００は、論理演算を行うロジック部４０１と、スイッチング素子として機能する、オフ電流の低いトランジスタ４０２、トランジスタ４０３とを有する。ロジック部４０１は、ｐチャネル型トランジスタ４０４、ｐチャネル型トランジスタ４０５、ｎチャネル型トランジスタ４０６、ｎチャネル型トランジスタ４０７を有している。そして、図７（Ａ）では、ロジック部４０１が、ｐチャネル型トランジスタ４０４、ｐチャネル型トランジスタ４０５、ｎチャネル型トランジスタ４０６、ｎチャネル型トランジスタ４０７で構成されるＮＯＲである場合を例示している。
具体的に、ロジック部４０１では、ｐチャネル型トランジスタ４０４のゲート電極と、ｎチャネル型トランジスタ４０７のゲート電極とが、互いに接続されている。論理回路４００への入力信号の電位ＶｉｎＡは、ｐチャネル型トランジスタ４０４のゲート電極と、ｎチャネル型トランジスタ４０７のゲート電極に与えられる。また、ｐチャネル型トランジスタ４０５のゲート電極と、ｎチャネル型トランジスタ４０６のゲート電極とが、互いに接続されている。論理回路４００への入力信号の電位ＶｉｎＢは、ｐチャネル型トランジスタ４０５のゲート電極と、ｎチャネル型トランジスタ４０６のゲート電極に与えられる。
そして、ｐチャネル型トランジスタ４０４の第１端子は、ハイレベルの電位ＶＤＤが与えられる第１のノードに接続されている。ｐチャネル型トランジスタ４０４の第２端子は、ｐチャネル型トランジスタ４０５の第１端子に接続されている。ｎチャネル型トランジスタ４０６の第１端子、及びｎチャネル型トランジスタ４０７の第１端子は、ローレベルの電位ＶＳＳが与えられる第２のノードに接続されている。ｐチャネル型トランジスタ４０５の第２端子、ｎチャネル型トランジスタ４０６の第２端子、及びｎチャネル型トランジスタ４０７の第２端子は接続されており、そのノードの電位が出力信号の電位Ｖｏｕｔとして出力される。
すなわち、上記ロジック部４０１では、一の論理値を有する入力信号が与えられるｐチャネル型トランジスタ４０４と、ｎチャネル型トランジスタ４０７とが、電位ＶＤＤが与えられている第１のノードと、ローレベルの電位ＶＳＳが与えられている第２のノード間において、直列に接続されている。また、上記ロジック部４０１では、一の論理値を有する入力信号が与えられるｐチャネル型トランジスタ４０５と、ｎチャネル型トランジスタ４０６とが、電位ＶＤＤが与えられている第１のノードと、ローレベルの電位ＶＳＳが与えられている第２のノード間において、直列に接続されている。
そして、図７（Ａ）では、ｐチャネル型トランジスタ４０４とｐチャネル型トランジスタ４０５とが、通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極を備えている。
なお、図７（Ａ）では、ｐチャネル型トランジスタ４０４とｐチャネル型トランジスタ４０５とが、第２のゲート電極をそれぞれ備えている場合を例示しているが、本発明の一態様はこの構成に限定されない。図７（Ａ）では、ｐチャネル型トランジスタ４０４とｐチャネル型トランジスタ４０５は直列に接続されているので、いずれか一方のみが第２のゲート電極を備えていても貫通電流を低減させることができる。ただし、ｐチャネル型トランジスタ４０４とｐチャネル型トランジスタ４０５が、共に第２のゲート電極をそれぞれ備えている方が、貫通電流をより低減させることができるので、好ましい。
或いは、本発明の一態様では、ｐチャネル型トランジスタ４０４の代わりに、ｎチャネル型トランジスタ４０７が第２のゲート電極を備えていても良いし、ｐチャネル型トランジスタ４０４とｎチャネル型トランジスタ４０７が共に第２のゲート電極を備えていても良い。或いは、本発明の一態様では、ｐチャネル型トランジスタ４０５の代わりに、ｎチャネル型トランジスタ４０６が第２のゲート電極を備えていても良いし、ｐチャネル型トランジスタ４０５とｎチャネル型トランジスタ４０６が共に第２のゲート電極を備えていても良い。
トランジスタ４０２は、ｐチャネル型トランジスタ４０４が有する第２のゲート電極への、電位の供給を制御している。図７（Ａ）では、トランジスタ４０２の第１端子がｐチャネル型トランジスタ４０４の第２のゲート電極に接続されており、トランジスタ４０２の第２端子が、電位ＶｃｔｌＡの与えられているノードに接続されている例を示している。具体的には、トランジスタ４０２がオンになると、電位ＶｃｔｌＡがトランジスタ４０２を介して、ｐチャネル型トランジスタ４０４が有する第２のゲート電極に与えられ、トランジスタ４０２がオフになると、上記第２のゲート電極の電位が保持される。そして、トランジスタ４０２のスイッチングは、そのゲート電極に与えられる電位ＶｓｗＡによって制御されている。
また、トランジスタ４０３は、ｐチャネル型トランジスタ４０５が有する第２のゲート電極への、電位の供給を制御している。図７（Ａ）では、トランジスタ４０３の第１端子がｐチャネル型トランジスタ４０５の第２のゲート電極に接続されており、トランジスタ４０３の第２端子が、電位ＶｃｔｌＢの与えられているノードに接続されている例を示している。具体的には、トランジスタ４０３がオンになると、電位ＶｃｔｌＢがトランジスタ４０３を介して、ｐチャネル型トランジスタ４０５が有する第２のゲート電極に与えられ、トランジスタ４０３がオフになると、上記第２のゲート電極の電位が保持される。そして、トランジスタ４０３のスイッチングは、そのゲート電極に与えられる電位ＶｓｗＢによって制御されている。
図７（Ｂ）に、図７（Ａ）に示す論理回路４００における、入力信号の電位ＶｉｎＡ、ＶｉｎＢと、出力信号の電位Ｖｏｕｔの、理想的なタイミングチャートの一例を示す。
図７（Ｂ）に示すように、電位ＶｉｎＡがローレベル、電位ＶｉｎＢがローレベルになると、ｎチャネル型トランジスタ４０６及びｎチャネル型トランジスタ４０７がオフ、ｐチャネル型トランジスタ４０４及びｐチャネル型トランジスタ４０５がオンになる。そのため、電位ＶＤＤが出力信号の電位Ｖｏｕｔとして、論理回路４００から出力される。また、電位ＶｉｎＡがハイレベル、電位ＶｉｎＢがローレベルになると、ｐチャネル型トランジスタ４０４及びｎチャネル型トランジスタ４０６がオフ、ｐチャネル型トランジスタ４０５及びｎチャネル型トランジスタ４０７がオンになる。そのため、電位ＶＳＳが出力信号の電位Ｖｏｕｔとして、論理回路４００から出力される。また、電位ＶｉｎＡがローレベル、電位ＶｉｎＢがハイレベルになると、ｐチャネル型トランジスタ４０５及びｎチャネル型トランジスタ４０７がオフ、ｐチャネル型トランジスタ４０４及びｎチャネル型トランジスタ４０６がオンになる。そのため、電位ＶＳＳが出力信号の電位Ｖｏｕｔとして、論理回路４００から出力される。また、電位ＶｉｎＡがハイレベル、電位ＶｉｎＢがハイレベルになると、ｐチャネル型トランジスタ４０４及びｐチャネル型トランジスタ４０５がオフ、ｎチャネル型トランジスタ４０６及びｎチャネル型トランジスタ４０７がオンになる。そのため、電位ＶＳＳが出力信号の電位Ｖｏｕｔとして、論理回路４００から出力される。
なお、図７（Ｂ）に示したタイミングチャートでは、電位ＶｉｎＡ及び電位ＶｉｎＢの電位の変化が瞬時に行われている様子を示している。しかし、実際には、電位ＶｉｎＡ及び電位ＶｉｎＢがローレベルから完全にハイレベルに移行するまで、或いはハイレベルから完全にローレベルに移行するまでには、多少の時間を要する。この電位の移行する期間において、上記実施の形態において述べたように、貫通電流が流れやすい。
本発明の一態様では、ｐチャネル型トランジスタ４０４の閾値電圧をＶｔｈｐＡ、ｎチャネル型トランジスタ４０７の閾値電圧をＶｔｈｎＡとすると、電位ＶｃｔｌＡを高くし、閾値電圧ＶｔｈｐＡの絶対値を大きくすることで、電位ＶｉｎＡがＶＳＳ＋｜ＶｔｈｎＡ｜≦ＶｉｎＡ≦ＶＤＤ−｜ＶｔｈｐＡ｜の範囲に収まっている期間を短くすることができる。すなわち、ｐチャネル型トランジスタ４０４とｎチャネル型トランジスタ４０７が共にオンになる期間を短くすることができる。よって、上記期間において生じる貫通電流を低減することができる。
さらに、本発明の一態様に係る半導体装置では、ｐチャネル型トランジスタ４０４の第２のゲート電極の電位を、オフ電流の著しく低いトランジスタ４０２で保持することができるので、上記第２のゲート電極への電位の供給を常時行わなくとも、上記電位ＶｃｔｌＡにより設定された閾値電圧を維持することができる。
或いは、本発明の一態様では、ｐチャネル型トランジスタ４０５の閾値電圧をＶｔｈｐＢ、ｎチャネル型トランジスタ４０６の閾値電圧をＶｔｈｎＢとすると、電位ＶｃｔｌＢを高くし、閾値電圧ＶｔｈｐＢの絶対値を大きくすることで、電位ＶｉｎＢがＶＳＳ＋｜ＶｔｈｎＢ｜≦ＶｉｎＢ≦ＶＤＤ−｜ＶｔｈｐＢ｜の範囲に収まっている期間を短くすることができる。すなわち、ｐチャネル型トランジスタ４０５とｎチャネル型トランジスタ４０６が共にオンになる期間を短くすることができる。よって、上記期間において生じる貫通電流を低減することができる。
さらに、本発明の一態様に係る半導体装置では、ｐチャネル型トランジスタ４０５の第２のゲート電極の電位を、オフ電流の著しく低いトランジスタ４０３で保持することができるので、上記第２のゲート電極への電位の供給を常時行わなくとも、上記電位ＶｃｔｌＢにより設定された閾値電圧を維持することができる。
従って、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、消費電力を抑えることができる。或いは、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、発熱を抑えることができ、半導体装置の信頼性を高めることができる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、本発明の半導体装置の一形態に相当する半導体表示装置の、構成の一例について説明する。
図１４に、本発明の一態様に係る半導体表示装置の構成の一例を、ブロック図で示す。図１４に示す半導体表示装置６００は、表示素子が各画素に設けられた画素部６０１と、画素部６０１の動作を制御する走査線駆動回路６０２、信号線駆動回路６０３などの駆動回路とを有する。
具体的に、走査線駆動回路６０２は、画素部６０１が有する画素を選択する。信号線駆動回路６０３は、走査線駆動回路６０２によって選択された画素に、ビデオ信号を供給する。
次いで、信号線駆動回路６０３のより詳しい構成の一例を図１５に示す。ただし、図１５では、４ビットのビデオ信号に対応した信号線駆動回路６０３の構成を示す。図１５では、４ビットのビデオ信号に対応した信号線駆動回路６０３の構成を一例として挙げているが、本発明はこの構成に限定されない。実施者が設定したビデオ信号のビット数に合わせて、信号線駆動回路を作製することができる。
図１５に示す信号線駆動回路６０３は、シフトレジスタ６１０、第１記憶回路６１１、第２記憶回路６１２、レベルシフタ６１３、ＤＡＣ６１４、バッファ６１５を有している。
そして、図１５に示す信号線駆動回路６０３では、シフトレジスタ６１０が、各信号線に対応する複数のフリップフロップ６２０を有している。各フリップフロップは、例えば図１０（Ａ）に示した構成を用いることができる。
そして、図１５に示す信号線駆動回路６０３では、第１記憶回路６１１が、４ビットのビデオ信号にそれぞれ対応した４つの記憶素子６２１で構成される記憶素子群を、複数有している。また、第２記憶回路６１２が、４ビットのビデオ信号にそれぞれ対応した４つの記憶素子６２２で構成される記憶素子群を、複数有している。第２記憶回路６１２から出力されるビデオ信号は、レベルシフタ６１３に与えられる。レベルシフタ６１３は、４ビットのビデオ信号にそれぞれ対応した４つのレベルシフタ６２３で構成されるレベルシフタ群を、複数有している。ＤＡＣ６１４は、４ビットのビデオ信号に対応するＤＡＣ６２４を複数有している。バッファ６１５は、複数のバッファ６２５を有しており、１つのＤＡＣ６２４に対し、少なくとも１つのバッファ６２５が対応している。
次いで、図１５に示す半導体表示装置６００の動作について説明する。信号線駆動回路６０３では、シフトレジスタ６１０に、クロック信号、スタートパルス信号が入力される。シフトレジスタ６１０は、これらクロック信号及びスタートパルス信号に従って、パルスが順次シフトするタイミング信号を生成し、第１記憶回路６１１に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えることもできる。
第１記憶回路６１１にタイミング信号が入力されると、該タイミング信号のパルスに従って、ビデオ信号がサンプリングされ、第１記憶回路６１１の記憶素子６２１に順に書き込まれる。すなわち、シリアルで信号線駆動回路６０３に入力されたビデオ信号が、第１記憶回路６１１にパラレルで書き込まれることになる。第１記憶回路６１１に書き込まれたビデオ信号は、保持される。
なお、第１記憶回路６１１が有する複数の記憶素子６２１に順にビデオ信号を書き込んでも良いが、第１記憶回路６１１が有する複数の記憶素子６２１をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なお、このときのグループ数を分割数と呼ぶ。例えば４つの記憶素子６２１ごとにグループに分けた場合、４分割で分割駆動することになる。
第１記憶回路６１１への、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。
１ライン期間が終了すると、帰線期間において、第２記憶回路６１２に入力されるラッチ信号のパルスに従い、第１記憶回路６１１に保持されているビデオ信号が、第２記憶回路６１２に一斉に書き込まれ、保持される。ビデオ信号を第２記憶回路６１２に送出し終えた第１記憶回路６１１では、再びシフトレジスタ６１０からのタイミング信号に従って、次のビデオ信号の書き込みが順次行われる。この２巡目の１ライン期間中には、第２記憶回路６１２に書き込まれ、保持されているビデオ信号が、レベルシフタ６１３に与えられる。
レベルシフタ６１３に与えられたビデオ信号は、レベルシフタ６１３内の複数の各レベルシフタ６２３において、その電圧の振幅を大きくされた後、ＤＡＣ６１４に送られる。ＤＡＣ６１４では、複数の各ＤＡＣ６２４において、入力されたビデオ信号がデジタルからアナログに変換される。そして、アナログに変換されたビデオ信号は、バッファ６１５に送られる。ＤＡＣ６１４から送られてきたビデオ信号は、バッファ６１５が有する複数の各バッファ６２５から信号線を介して画素部６０１に送られる。
走査線駆動回路６０２では、画素部６０１が有する画素をラインごとに選択する。信号線を介して画素部６０１に送られたビデオ信号は、走査線駆動回路６０２において選択されたラインの画素に入力される。
走査線駆動回路と信号線駆動回路には、画素数の増加に伴い高速動作が要求される。特に信号線駆動回路は１ライン分の走査線が選択されている期間内に、該走査線に接続されている画素全てにビデオ信号を入力するため、走査線駆動回路よりも高速で動作する必要がある。本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、信号線駆動回路６０３のように駆動周波数が高い回路を用いていても、貫通電流に起因する発熱を抑えることができ、半導体装置の信頼性を高めることができる。
また、信号線駆動回路に限らず、クロック生成回路、昇圧回路、記憶回路に用いられるデコーダ、ＤＲＡＭのリフレッシュ回路などの駆動周波数の高い回路を用いた半導体装置に本発明を適用させることで、貫通電流に起因する発熱を効率よく抑えることができる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタとを有する、本発明の一態様に係る半導体装置の作製方法について説明する。
なお、ロジック部を構成するトランジスタは、ゲルマニウム、シリコン、シリコンゲルマニウムや、単結晶炭化シリコンなどを用いた、通常のＣＭＯＳプロセスを用いて形成することができる。例えば、シリコンを用いたトランジスタは、シリコンウェハ、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。
なお、本実施の形態では、図２（Ａ）に示した論理回路を例に挙げて、酸化物半導体を用いたトランジスタの作製方法について説明するが、他の回路構成を有する論理回路も、本実施の形態において示す作製方法を参考にして、作製することが可能である。
まず、図１１（Ａ）に示すように、基板７００の絶縁表面上に、ゲート電極７０１を形成する。ゲート電極７０１は、後に形成されるｐチャネル型トランジスタ７０５の、第２のゲート電極として機能する。
基板７００として使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、ステンレス基板を含む金属基板またはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
ゲート電極７０１には、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。
例えば、二層の積層構造を有するゲート電極７０１として、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、または、窒化チタン膜とモリブデン膜とを積層した二層構造とすることが好ましい。３層の積層構造を有するゲート電極７０１としては、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。
また、ゲート電極７０１に酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
ゲート電極７０１の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極７０１を形成する。なお、形成されたゲート電極の端部がテーパー形状であると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、図１１（Ｂ）に示すように、ゲート電極７０１を覆うように絶縁膜７０２を形成する。本実施の形態では、絶縁膜７０２は、２つの絶縁膜を積層することで形成されている。先に形成する絶縁膜には酸窒化珪素膜を用い、１０〜５０ｎｍの厚さで形成する。次いで形成される絶縁膜には酸化珪素膜又は酸窒化珪素膜を用い、０．５〜１μｍの厚さで形成する。なお、絶縁膜７０２はこの構成に限定されず、単層の絶縁膜で形成されていても良いし、３層以上の絶縁膜で形成されていても良い。また材料もこれに限定されない。
絶縁膜７０２の表面は、先に形成したゲート電極７０１に起因する凹凸を有している場合がある。この場合、凹凸を平坦化する工程を設けることが望ましい。本実施の形態ではＣＭＰを用いて平坦化を行なう。絶縁膜７０２に対するＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。本実施の形態では、図１１（Ｃ）に示すように、ＣＭＰにより、ゲート電極７０１が露出する程度に絶縁膜７０２を薄くして、表面を平坦化する。
次いで、図１１（Ｄ）に示すように、ゲート電極７０１及び表面が削られた絶縁膜７０２を覆うように、絶縁膜７０３を形成する。絶縁膜７０３は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
なお、本実施の形態では、ゲート電極７０１を露出させる程度に絶縁膜７０２を薄くしているが、本発明の一態様はこの構成に限定されない。ゲート電極７０１と重なる部分において、絶縁膜７０２の膜厚をある程度確保しておいても良い。ただし、この場合、必ずしも絶縁膜７０３を形成しなくとも良い。
次いで、図１１（Ｅ）に示すように、公知のＣＭＯＳの作製方法を用いて、ｎチャネル型トランジスタ７０４、ｐチャネル型トランジスタ７０５を形成する。本実施の形態では、単結晶の半導体基板から分離された単結晶半導体膜を用いて、ｎチャネル型トランジスタ７０４、ｐチャネル型トランジスタ７０５を形成する場合を例に挙げている。
具体的な単結晶半導体膜の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板に、電界で加速されたイオンでなるイオンビームを注入し、半導体基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、半導体基板と基板７００とを、間にゲート電極７０１、絶縁膜７０２、絶縁膜７０３が挟まるように、貼り合わせる。貼り合わせは、半導体基板と基板７００とを重ね合わせた後、半導体基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分から半導体基板と絶縁膜７０３とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層において半導体基板の一部である単結晶半導体膜が、半導体基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、島状の半導体膜７０６、島状の半導体膜７０７を形成することができる。
ｎチャネル型トランジスタ７０４は、絶縁膜７０３上の島状の半導体膜７０６を用いて形成されており、ｐチャネル型トランジスタ７０５は、絶縁膜７０３上の島状の半導体膜７０７を用いて形成されている。また、ｎチャネル型トランジスタ７０４はゲート電極７０９を有しており、ｐチャネル型トランジスタ７０５はゲート電極７１０を有している。そして、ｎチャネル型トランジスタ７０４は、島状の半導体膜７０６とゲート電極７０９の間に、絶縁膜７０８を有する。ｐチャネル型トランジスタ７０５は、島状の半導体膜７０７とゲート電極７１０の間に、絶縁膜７０８を有する。
なお、本実施の形態では、単結晶の半導体膜を用いてｎチャネル型トランジスタ７０４とｐチャネル型トランジスタ７０５を形成する例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０３上に気相成長法を用いて形成された多結晶、微結晶の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化して形成しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法のいずれか一つの結晶化法、或いはいずれか複数を組み合わせた結晶化法を用いても良い。
また、図１１（Ｅ）では、ゲート電極７０９及びゲート電極７１０となる導電膜を形成する前に、絶縁膜７０３と絶縁膜７０８にゲート電極７０１に達するコンタクトホールを形成する。そして、コンタクトホールを覆うように、絶縁膜７０８上に導電膜を形成した後、上記導電膜をエッチング等により所望の形状に加工することで、ゲート電極７０９及びゲート電極７１０と共に、ゲート電極７０１に接続された配線７１１を形成する。
次いで、図１２（Ａ）に示すように、ｎチャネル型トランジスタ７０４、ｐチャネル型トランジスタ７０５、配線７１１を覆うように、絶縁膜７１２を形成する。なお、本実施の形態では、単層の絶縁膜７１２を用いる場合を例示しているが、上記絶縁膜７１２は単層である必要はなく、２層以上の絶縁膜を積層させて絶縁膜７１２として用いても良い。
絶縁膜７１２は、後の作製工程における加熱処理の温度に耐えうる材料を用いる。具体的に、絶縁膜７１２として、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウムなどを用いるのが望ましい。
絶縁膜７１２は、その表面をＣＭＰ法などにより平坦化させても良い。
次いで、図１２（Ａ）に示すように、絶縁膜７１２上に、ゲート電極７１３を形成する。
ゲート電極７１３には、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。
例えば、二層の積層構造を有するゲート電極７１３として、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、または、窒化チタン膜とモリブデン膜とを積層した二層構造とすることが好ましい。３層の積層構造を有するゲート電極７１３としては、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。
また、ゲート電極７１３に酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
ゲート電極７１３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極７１３を形成する。なお、形成されたゲート電極の端部がテーパー形状であると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、ゲート電極７１３上に、ゲート絶縁膜７１４を形成する。ゲート絶縁膜７１４は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。ゲート絶縁膜７１４は、水分や、水素、酸素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。
不純物を除去することによりｉ型化又は実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、高純度化された酸化物半導体とゲート絶縁膜７１４との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁膜（ＧＩ）は、高品質化が要求される。
例えば、μ波（周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、ゲート絶縁膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜７１４を形成しても良い。この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と酸化物半導体膜の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア性の高い絶縁膜を用いることで、水分または水素などの雰囲気中の不純物、或いは基板内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜７１４内、或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる。また、酸化物半導体膜に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体膜に接するのを防ぐことができる。
例えば、第１のゲート絶縁膜としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化珪素膜（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁膜上に第２のゲート絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸化珪素膜（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁膜７１４としても良い。ゲート絶縁膜７１４の膜厚は、トランジスタに要求される特性によって適宜設定すればよく３５０ｎｍ乃至４００ｎｍ程度でもよい。
本実施の形態では、スパッタ法で形成された膜厚５０ｎｍの窒化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜７１４を形成する。
なお、ゲート絶縁膜は後に形成される酸化物半導体と接する。酸化物半導体は、水素が含有されると特性に悪影響を及ぼすので、ゲート絶縁膜は水素、水酸基および水分が含まれないことが望ましい。ゲート絶縁膜７１４に水素、水酸基及び水分がなるべく含まれないようにするためには、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極７１３が形成された基板７００を予備加熱し、基板７００に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
次いで、ゲート絶縁膜７１４上に膜厚２ｎｍ以上２００ｎｍ以下、好ましくは膜厚３ｎｍ以上５０ｎｍ以下、さらに好ましくは膜厚３ｎｍ以上２０ｎｍ以下の酸化物半導体膜を形成する。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜７１４の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体膜には、上述したように、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットを用いる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］を有するターゲットを用いることができる。また、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜２：１）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板７００上に酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜７１４までが形成された基板７００を予備加熱し、基板７００に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、後に行われる絶縁膜７２３の成膜前に、電極７１６〜電極７２２まで形成した基板７００にも同様に行ってもよい。
次いで、図１２（Ｂ）に示すように、酸化物半導体膜をエッチングなどにより所望の形状に加工（パターニング）し、ゲート絶縁膜７１４上のゲート電極７１３と重なる位置に、島状の酸化物半導体膜７１５を形成する。
島状の酸化物半導体膜７１５を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、島状の酸化物半導体膜７１５を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化を図ることができる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、島状の酸化物半導体膜７１５及びゲート絶縁膜７１４の表面に付着しているレジスト残渣などを除去することが好ましい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減するために、酸化物半導体膜７１５に対して、窒素、酸素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、酸化物半導体膜７１５に加熱処理を施す。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下であることが望ましい。
酸化物半導体膜７１５に加熱処理を施すことで、酸化物半導体膜７１５中の水分または水素を脱離させることができる。具体的には、３００℃以上７００℃以下、好ましくは３００℃以上５００℃以下で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
以上の工程により、酸化物半導体膜７１５中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、水素に起因するキャリア密度が少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オンオフ比の高いトランジスタを作製することができる。
なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、その表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して略垂直にｃ軸配向した単結晶体であることが好ましい。また、単結晶体でなくとも、各結晶が、酸化物半導体膜の表面に対して略垂直にｃ軸配向した多結晶体であることが好ましい。そして、上記多結晶体は、ｃ軸配向している事に加えて、各結晶のａｂ面が一致するか、ａ軸、或いは、ｂ軸が一致していることが好ましい。なお、酸化物半導体膜の下地表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、下地表面は可能な限り平坦であることが望まれる。
次に、絶縁膜７０８、絶縁膜７１２、ゲート絶縁膜７１４を部分的にエッチングすることで、ｎチャネル型トランジスタ７０４が有する島状の半導体膜７０６と、ｐチャネル型トランジスタ７０５が有する島状の半導体膜７０７と、ｎチャネル型トランジスタ７０４が有するゲート電極７０９と、ｐチャネル型トランジスタ７０５が有するゲート電極７１０と、配線７１１に達するコンタクトホールを形成する。
そして、酸化物半導体膜７１５を覆うように、スパッタ法や真空蒸着法で導電膜を形成したあと、エッチング等により該導電膜をパターニングすることで、図１２（Ｃ）に示すように、ソース電極、ドレイン電極、または配線として機能する電極７１６〜電極７２２を形成する。
なお、電極７１６及び電極７１８は、島状の半導体膜７０６に接している。電極７１７は、ゲート電極７０９に接している。電極７１８及び電極７２０は、島状の半導体膜７０７に接している。電極７１９は、ゲート電極７１０に接している。電極７２１は、配線７１１及び酸化物半導体膜７１５に接している。電極７２２は、酸化物半導体膜７１５に接している。
なお、本実施の形態では、電極７２１とゲート電極７０１とを、配線７１１を介して接続させている場合を例示しているが、本発明の一態様では、電極７２１とゲート電極７０１とは、直接接続されていても良い。ただし、この場合、電極７２１とゲート電極７０１とをつなぐコンタクトホールの形成と、他のコンタクトホールの形成とは、異なる工程で行うのが望ましい。上記構成により、島状の半導体膜７０７及び島状の半導体膜７０６に達するコンタクトホールを形成する際に、島状の半導体膜７０７及び島状の半導体膜７０６がエッチングされるのを防ぐことができる。
電極７１６〜電極７２２となる導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、Ａｌ、Ｃｕなどの金属膜の下側もしくは上側にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属膜を積層させた構成としても良い。また、Ｓｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、ＹなどＡｌ膜に生ずるヒロックやウィスカーの発生を防止する元素が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。
また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。
また、電極７１６〜電極７２２となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体膜７１５がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、島状の酸化物半導体膜７１５の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができるが、酸化物半導体膜７１５も一部エッチングされる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、図１２（Ｄ）に示すように、電極７１６〜電極７２２と、酸化物半導体膜７１５とを覆うように、絶縁膜７２３を形成する。絶縁膜７２３は、水分や、水素、酸素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。絶縁膜７２３に水素が含まれると、その水素が酸化物半導体膜へ侵入し、又は水素が酸化物半導体膜中の酸素を引き抜き、酸化物半導体膜のバックチャネル部が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜７２３はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記絶縁膜７２３には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜７１５に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、電極７１６〜電極７２２及び酸化物半導体膜７１５と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜７１５内、ゲート絶縁膜７１４内、或いは、酸化物半導体膜７１５と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜７１５に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜７１５に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、絶縁膜７２３を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
なお、絶縁膜７２３を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、電極７１６〜電極７２２を形成する前に、酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸化物半導体膜に対して行った先の加熱処理により、酸化物半導体膜７１５に酸素欠損が発生していたとしても、電極７２１と電極７２２の間に設けられた酸化物半導体膜７１５の露出領域に接して、酸素を含む絶縁膜７２３が設けられた後に、加熱処理が施されることによって、酸化物半導体膜７１５に酸素が供与される。そのため、酸化物半導体膜７１５の絶縁膜７２３と接する領域に酸素が供与されることで、ドナーとなる酸素欠損を低減し、化学量的組成比を満たすことが可能である。その結果、酸化物半導体膜７１５をｉ型化または実質的にｉ型化にすることができ、トランジスタの電気特性の向上および、電気特性のばらつきを軽減することができる。この加熱処理を行うタイミングは、絶縁膜７２３の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体膜７１５をｉ型化または実質的にｉ型化にすることができる。
絶縁膜７２３上に導電膜を形成した後、該導電膜をパターニングすることで、酸化物半導体膜７１５と重なる位置にバックゲート電極を形成しても良い。バックゲート電極を形成する場合、バックゲート電極を覆うように絶縁膜を形成する。バックゲート電極は、ゲート電極７１３、或いは電極７１６〜電極７２２と同様の材料、構造を用いて形成することが可能である。
バックゲート電極の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチングにより不要な部分を除去して、該導電膜を所望の形状に加工（パターニング）することで、バックゲート電極を形成すると良い。
以上の工程により、トランジスタ７２４が形成される。
トランジスタ７２４は、ゲート電極７１３と、ゲート電極７１３上のゲート絶縁膜７１４と、ゲート絶縁膜７１４上においてゲート電極７１３と重なっている酸化物半導体膜７１５と、酸化物半導体膜７１５上に形成された一対の電極７２１及び電極７２２とを有する。さらに、トランジスタ７２４は、酸化物半導体膜７１５上に形成された絶縁膜７２３を、その構成要素に含めても良い。図１２（Ｄ）に示すトランジスタ７２４は、電極７２１と電極７２２の間において、酸化物半導体膜７１５の一部がエッチングされたチャネルエッチ構造である。
なお、トランジスタ７２４はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極７１３を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、実施の形態６とは異なる構造を有する、酸化物半導体膜を用いたトランジスタについて説明する。
図１３（Ａ）に示す論理回路は、実施の形態６と同様に、ｎチャネル型トランジスタ７０４と、ｐチャネル型トランジスタ７０５とを有している。そして、図１３（Ａ）では、ｎチャネル型トランジスタ７０４と、ｐチャネル型トランジスタ７０５上に、酸化物半導体膜を用いたチャネル保護構造の、ボトムゲート型のトランジスタ７２４が形成されている。
トランジスタ７２４は、絶縁膜７１２上に形成されたゲート電極７３０と、ゲート電極７３０上のゲート絶縁膜７３１と、ゲート絶縁膜７３１上においてゲート電極７３０と重なっている酸化物半導体膜７３２と、ゲート電極７３０と重なる位置において島状の酸化物半導体膜７３２上に形成されたチャネル保護膜７３３と、酸化物半導体膜７３２上に形成された電極７３４、電極７３５と、を有する。さらに、トランジスタ７２４は、酸化物半導体膜７３２上に形成された絶縁膜７３６を、その構成要素に含めても良い。
チャネル保護膜７３３を設けることによって、酸化物半導体膜７３２のチャネル形成領域となる部分に対する、後の工程における、エッチング時のプラズマやエッチング剤による膜減りなどのダメージを防ぐことができる。従ってトランジスタの信頼性を向上させることができる。
チャネル保護膜７３３には、酸素を含む無機材料（酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、または酸化窒化アルミニウムなど）を用いることができる。チャネル保護膜７３３は、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いて形成することができる。チャネル保護膜７３３は成膜後にエッチングにより形状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィによるマスクを用いてエッチング加工することでチャネル保護膜７３３を形成する。
酸素を含む無機材料をチャネル保護膜７３３に用いることで、水分または水素を低減させるための加熱処理により酸化物半導体膜７３２中に酸素欠損が発生していたとしても、酸化物半導体膜７３２の少なくともチャネル保護膜７３３と接する領域に酸素を供給し、ドナーとなる酸素欠損を低減して化学量的組成比を満たす構成とすることが可能である。よって、チャネル形成領域を、ｉ型化または実質的にｉ型化させることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
なお、トランジスタ７２４は、絶縁膜７３６上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜７３２のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極７３０と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ７２４の閾値電圧を制御することができる。
図１３（Ｂ）に示す論理回路は、実施の形態６と同様に、結晶性シリコンを用いたｎチャネル型トランジスタ７０４と、ｐチャネル型トランジスタ７０５を有している。そして、図１３（Ｂ）では、ｎチャネル型トランジスタ７０４と、ｐチャネル型トランジスタ７０５上に、酸化物半導体膜を用いたボトムコンタクト型のトランジスタ７２４が形成されている。
トランジスタ７２４は、絶縁膜７１２上に形成されたゲート電極７４１と、ゲート電極７４１上のゲート絶縁膜７４２と、ゲート絶縁膜７４２上の電極７４３、電極７４４と、ゲート絶縁膜７４２を間に挟んでゲート電極７４１と重なっている酸化物半導体膜７４５とを有する。さらに、トランジスタ７２４は、酸化物半導体膜７４５上に形成された絶縁膜７４６を、その構成要素に含めても良い。
なお、トランジスタ７２４は、絶縁膜７４６上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜７４５のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極７４１と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ７２４の閾値電圧を制御することができる。
図１３（Ｃ）に示す論理回路は、実施の形態６と同様に、結晶性シリコンを用いたｎチャネル型トランジスタ７０４と、ｐチャネル型トランジスタ７０５を有している。そして、図１３（Ｃ）では、ｎチャネル型トランジスタ７０４と、ｐチャネル型トランジスタ７０５上に、酸化物半導体膜を用いたトップゲート型のトランジスタ７２４が形成されている。
トランジスタ７２４は、絶縁膜７１２上に形成された電極７５１、電極７５２と、電極７５１、電極７５２上に形成された酸化物半導体膜７５３と、酸化物半導体膜７５３上のゲート絶縁膜７５４と、ゲート絶縁膜７５４上において酸化物半導体膜７５３と重なっているゲート電極７５５とを有する。さらに、トランジスタ７２４は、ゲート電極７５５上に形成された絶縁膜を、その構成要素に含めても良い。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態８）
本発明の一態様に係る半導体装置では、論理回路が有するロジック部を、バルク状の単結晶半導体基板を用いて作製されたトランジスタで構成していても良い。
図１７に、バルク状の単結晶半導体基板を用いて形成されたトランジスタ上に、酸化物半導体を用いたトランジスタが形成された、論理回路の断面図を、一例として示す。
図１７に示す論理回路は、半導体基板８００に形成されたｎチャネル型トランジスタ８０１及びｐチャネル型トランジスタ８０２と、ｎチャネル型トランジスタ８０１及びｐチャネル型トランジスタ８０２を覆っている絶縁膜８０３及び絶縁膜８０４上に形成された、トランジスタ８０５とを有する。
トランジスタ８０５は、そのチャネル形成領域に酸化物半導体を用いたトランジスタであり、図１７では、実施の形態６で示した構造を有している場合を例示しているが、実施の形態７に示した構成を有していても良い。
半導体基板８００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）等を用いることができる。図１７では、ｐ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
また、ｎチャネル型トランジスタ８０１とｐチャネル型トランジスタ８０２とは、素子分離用絶縁膜８０６により、電気的に分離されている。素子分離用絶縁膜８０６の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
半導体基板８００において、ｎチャネル型トランジスタ８０１が形成される領域には、ｐ型の導電性を付与するボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等の不純物元素を選択的に導入することにより、ｐウェル８０７と呼ばれる領域が形成されている。また、半導体基板８００において、ｐチャネル型トランジスタ８０２が形成される領域には、ｎ型の導電性を付与するリン（Ｐ）やヒ素（Ａｓ）等の不純物元素を選択的に導入することにより、ｎウェル８０８と呼ばれる領域が形成されている。
そして、ｎチャネル型トランジスタ８０１は、ｐウェル８０７に選択的に形成された、ソース領域またはドレイン領域として機能するｎ型の不純物領域８０９、ｎ型の不純物領域８１０と、ｐウェル８０７を覆っているゲート絶縁膜８１１と、ゲート絶縁膜８１１を間に挟んでｐウェル８０７と重なっているゲート電極８１２とを有する。
また、ｐチャネル型トランジスタ８０２は、ｎウェル８０８に選択的に形成された、ソース領域またはドレイン領域として機能するｐ型の不純物領域８１３、ｐ型の不純物領域８１４と、ｎウェル８０８を覆っているゲート絶縁膜８１１と、ゲート絶縁膜８１１を間に挟んでｎウェル８０８と重なっているゲート電極８１５とを有する。
そして、ｎウェル８０８には、ｎ型の不純物領域８１６が形成されている。
ｎチャネル型トランジスタ８０１とｐチャネル型トランジスタ８０２は、絶縁膜８０３に覆われている。そして、絶縁膜８０３上には、ソース電極またはドレイン電極として機能する電極８２０〜電極８２３が形成されている。電極８２０は、絶縁膜８０３に形成されたコンタクトホールを介して、ｎ型の不純物領域８０９に接続されている。電極８２１は、絶縁膜８０３に形成されたコンタクトホールを介して、ｎ型の不純物領域８１０及びｐ型の不純物領域８１３に接続されている。電極８２２は、絶縁膜８０３に形成されたコンタクトホールを介して、ｐ型の不純物領域８１４に接続されている。電極８２３は、絶縁膜８０３に形成されたコンタクトホールを介して、ｎ型の不純物領域８１６に接続されている。
また、図１７では、電極８２０〜電極８２３を覆うように、絶縁膜８０３上に絶縁膜８０４が形成されている。
トランジスタ８０５は、絶縁膜８０４上に、ゲート電極８３０と、ゲート電極８３０上の絶縁膜８３１と、絶縁膜８３１を間に挟んでゲート電極８３０と重なる、活性層として機能する酸化物半導体膜８３２と、酸化物半導体膜８３２に接する電極８３３及び電極８３４とを有している。酸化物半導体膜８３２、電極８３３及び電極８３４上には絶縁膜８３５が形成されており、トランジスタ８０５は絶縁膜８３５を構成要素に含んでいても良い。
そして、電極８２３は、絶縁膜８０４に形成されたコンタクトホールを介して、電極８３３に接続されている。
図１７に示す論理回路では、ｐチャネル型トランジスタ８０２が形成されているｎウェル８０８の電位、すなわち基板電位を、ｎ型の不純物領域８１６に与える電位により制御することができる。そして、ｎ型の不純物領域８１６に与えられた電位は、トランジスタ８０５により保持することができる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１６に示す。
図１６（Ａ）は電子書籍であり、筐体７００１、表示部７００２等を有する。本発明の一態様に係る半導体装置は、電子書籍の駆動を制御するための集積回路に用いることができる。電子書籍の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子書籍、消費電力の低い電子書籍を提供することができる。また、可撓性を有する基板を用いることで、半導体装置に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。
図１６（Ｂ）は表示装置であり、筐体７０１１、表示部７０１２、支持台７０１３等を有する。本発明の一態様に係る半導体装置は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い表示装置、消費電力の低い表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図１６（Ｃ）は表示装置であり、筐体７０２１、表示部７０２２等を有する。本発明の一態様に係る半導体装置は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い表示装置、消費電力の低い表示装置を提供することができる。また、可撓性を有する基板を用いることで、半導体装置に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。よって、図１６（Ｃ）に示すように、布地などに固定させて表示装置を使用することができ、表示装置の応用の幅が格段に広がる。
図１６（Ｄ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲーム機、消費電力の低い携帯型ゲーム機を提供することができる。なお、図１６（Ｄ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１６（Ｅ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯電話、消費電力の低い携帯電話を提供することができる。
図１６（Ｆ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図１６（Ｆ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、消費電力の低い携帯情報端末を提供することができる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ 論理回路
１０１ ロジック部
１０２ トランジスタ
１０３ ｐチャネル型トランジスタ
１０４ ｎチャネル型トランジスタ
１０５ 保持容量
１１０ 基板
１１１ 第２のゲート電極
１１２ 絶縁膜
１１３ 半導体膜
１１４ ソース電極
１１５ ドレイン電極
１１６ 絶縁膜
１１７ 第１のゲート電極
１１８ 絶縁膜
１２０ 半導体膜
１２１ ソース電極
１２２ ドレイン電極
１２３ ゲート電極
１３０ ゲート電極
１３１ 絶縁膜
１３２ 酸化物半導体膜
１３３ ソース電極
１３４ ドレイン電極
１３５ 絶縁膜
１３６ 配線
２００ 論理回路
２０１ ロジック部
２０２ トランジスタ
２０３ ｐチャネル型トランジスタ
２０４ ｎチャネル型トランジスタ
２３０ 回路
２３１ 抵抗
２３２ 抵抗
３００ 論理回路
３０１ ロジック部
３０２ トランジスタ
３０３ トランジスタ
３０４ ｐチャネル型トランジスタ
３０５ ｐチャネル型トランジスタ
３０６ ｎチャネル型トランジスタ
３０７ ｎチャネル型トランジスタ
４００ 論理回路
４０１ ロジック部
４０２ トランジスタ
４０３ トランジスタ
４０４ ｐチャネル型トランジスタ
４０５ ｐチャネル型トランジスタ
４０６ ｎチャネル型トランジスタ
４０７ ｎチャネル型トランジスタ
５００ レジスタ
５０１ インバータ
５０２ インバータ
５０３ スイッチング素子
５０４ スイッチング素子
５１０ フリップフロップ
５１１ ＮＡＮＤ
５１２ ＮＡＮＤ
５１３ ＮＡＮＤ
５１４ ＮＡＮＤ
６００ 半導体表示装置
６０１ 画素部
６０２ 走査線駆動回路
６０３ 信号線駆動回路
６１０ シフトレジスタ
６１１ 記憶回路
６１２ 記憶回路
６１３ レベルシフタ
６１４ ＤＡＣ
６１５ バッファ
６２０ フリップフロップ
６２１ 記憶素子
６２２ 記憶素子
６２３ レベルシフタ
６２４ ＤＡＣ
６２５ バッファ
７００ 基板
７０１ ゲート電極
７０２ 絶縁膜
７０３ 絶縁膜
７０４ ｎチャネル型トランジスタ
７０５ ｐチャネル型トランジスタ
７０６ 半導体膜
７０７ 半導体膜
７０８ 絶縁膜
７０９ ゲート電極
７１０ ゲート電極
７１１ 配線
７１２ 絶縁膜
７１３ ゲート電極
７１４ ゲート絶縁膜
７１５ 酸化物半導体膜
７１６ 電極
７１７ 電極
７１８ 電極
７１９ 電極
７２０ 電極
７２１ 電極
７２２ 電極
７２３ 絶縁膜
７２４ トランジスタ
７３０ ゲート電極
７３１ ゲート絶縁膜
７３２ 酸化物半導体膜
７３３ チャネル保護膜
７３４ 電極
７３５ 電極
７３６ 絶縁膜
７４１ ゲート電極
７４２ ゲート絶縁膜
７４３ 電極
７４４ 電極
７４５ 酸化物半導体膜
７４６ 絶縁膜
７５１ 電極
７５２ 電極
７５３ 酸化物半導体膜
７５４ ゲート絶縁膜
７５５ ゲート電極
８００ 半導体基板
８０１ ｎチャネル型トランジスタ
８０２ ｐチャネル型トランジスタ
８０３ 絶縁膜
８０４ 絶縁膜
８０５ トランジスタ
８０６ 素子分離用絶縁膜
８０７ ｐウェル
８０８ ｎウェル
８０９ ｎ型の不純物領域
８１０ ｎ型の不純物領域
８１１ ゲート絶縁膜
８１２ ゲート電極
８１３ ｐ型の不純物領域
８１４ ｐ型の不純物領域
８１５ ゲート電極
８１６ ｎ型の不純物領域
８２０ 電極
８２１ 電極
８２２ 電極
８２３ 電極
８３０ ゲート電極
８３１ 絶縁膜
８３２ 酸化物半導体膜
８３３ 電極
８３４ 電極
８３５ 絶縁膜
７００１ 筐体
７００２ 表示部
７０１１ 筐体
７０１２ 表示部
７０１３ 支持台
７０２１ 筐体
７０２２ 表示部
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー

Claims (4)

  1. ｎチャネル型トランジスタである第１のトランジスタと、
    ｐチャネル型トランジスタである第２のトランジスタと、
    酸化物半導体膜にチャネル形成領域を有する第３のトランジスタと、を有し、
    前記第１のトランジスタは、第１のゲート、第３のゲート、第１のソース及び第１のドレインを有し、
    前記第２のトランジスタは、第２のゲート、第２のソース及び第２のドレインを有し、
    前記第１のゲートは、前記第１のトランジスタのチャネル形成領域の上方に設けられ、
    前記第３のゲートは、前記第１のトランジスタのチャネル形成領域を間に挟んで前記第１のゲートと向かい合って設けられ、
    前記第３のゲートは、前記第１のトランジスタのチャネル形成領域の下方に設けられ、
    前記第２のゲートは、前記第２のトランジスタのチャネル形成領域の上方に設けられ、
    前記第２のソース及び前記第２のドレインの一方には、ハイレベルの電位が印加され、
    前記第１のソース及び前記第１のドレインの一方には、ローレベルの電位が印加され、
    前記第１のソース及び前記第１のドレインの他方は、前記第２のソース及び前記第２のドレインの他方に電気的に接続され、
    前記第１のゲートにハイレベルの電位が印加されるときは、前記第２のゲートにハイレベルの電位が印加され、
    前記第２のゲートにハイレベルの電位が印加されるときは、前記第１のゲートにハイレベルの電位が印加され、
    前記第１のゲートにローレベルの電位が印加されるときは、前記第２のゲートにローレベルの電位が印加され、
    前記第２のゲートにローレベルの電位が印加されるときは、前記第１のゲートにローレベルの電位が印加され、
    前記第３のゲートへの電位の供給は、前記第３のトランジスタにより制御される半導体装置であって、
    前記第１のゲート及び前記第２のゲートと、同層に、配線を有し、
    前記配線は、前記第３のゲートと電気的に接続され、且つ、前記第３のトランジスタのソース又はドレインと電気的に接続され、
    前記第１のゲートの上方及び前記第２のゲートの上方に絶縁膜を有し、
    前記絶縁膜の上方に、前記第３のトランジスタのゲートと、前記酸化物半導体膜と、を有し、
    前記絶縁膜は、ＣＭＰ法によって平坦化されており、
    前記酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体であり、表面に垂直な方向にｃ軸が配向した領域を有する半導体装置。
  2. ｎチャネル型トランジスタである第１のトランジスタと、
    ｐチャネル型トランジスタである第２のトランジスタと、
    酸化物半導体膜にチャネル形成領域を有する第３のトランジスタと、を有し、
    前記第１のトランジスタは、第１のゲート、第１のソース及び第１のドレインを有し、
    前記第２のトランジスタは、第２のゲート、第３のゲート、第２のソース及び第２のドレインを有し、
    前記第１のゲートは、前記第１のトランジスタのチャネル形成領域の上方に設けられ、
    前記第２のゲートは、前記第２のトランジスタのチャネル形成領域の上方に設けられ、
    前記第３のゲートは、前記第２のトランジスタのチャネル形成領域を間に挟んで前記第２のゲートと向かい合って設けられ、
    前記第３のゲートは、前記第２のトランジスタのチャネル形成領域の下方に設けられ、
    前記第２のソース及び前記第２のドレインの一方には、ハイレベルの電位が印加され、
    前記第１のソース及び前記第１のドレインの一方には、ローレベルの電位が印加され、
    前記第１のソース及び前記第１のドレインの他方は、前記第２のソース及び前記第２のドレインの他方に電気的に接続され、
    前記第１のゲートにハイレベルの電位が印加されるときは、前記第２のゲートにハイレベルの電位が印加され、
    前記第２のゲートにハイレベルの電位が印加されるときは、前記第１のゲートにハイレベルの電位が印加され、
    前記第１のゲートにローレベルの電位が印加されるときは、前記第２のゲートにローレベルの電位が印加され、
    前記第２のゲートにローレベルの電位が印加されるときは、前記第１のゲートにローレベルの電位が印加され、
    前記第３のゲートへの電位の供給は、前記第３のトランジスタにより制御される半導体装置であって、
    前記第１のゲート及び前記第２のゲートと、同層に、配線を有し、
    前記配線は、前記第３のゲートと電気的に接続され、且つ、前記第３のトランジスタのソース又はドレインと電気的に接続され、
    前記第１のゲートの上方及び前記第２のゲートの上方に絶縁膜を有し、
    前記絶縁膜の上方に、前記第３のトランジスタのゲートと、前記酸化物半導体膜と、を有し、
    前記絶縁膜は、ＣＭＰ法によって平坦化されており、
    前記酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体であり、表面に垂直な方向にｃ軸が配向した領域を有する半導体装置。
  3. ｎチャネル型トランジスタである第１のトランジスタと、
    ｐチャネル型トランジスタである第２のトランジスタと、
    酸化物半導体膜にチャネル形成領域を有する第３のトランジスタと、を有し、
    前記第１のトランジスタは、第１のゲート、第３のゲート、第１のソース及び第１のドレインを有し、
    前記第２のトランジスタは、第２のゲート、第２のソース及び第２のドレインを有し、
    前記第１のゲートは、前記第１のトランジスタのチャネル形成領域の上方に設けられ、
    前記第３のゲートは、前記第１のトランジスタのチャネル形成領域を間に挟んで前記第１のゲートと向かい合って設けられ、
    前記第３のゲートは、前記第１のトランジスタのチャネル形成領域の下方に設けられ、
    前記第２のゲートは、前記第２のトランジスタのチャネル形成領域の上方に設けられ、
    前記第２のソース及び前記第２のドレインの一方には、ハイレベルの電位が印加され、
    前記第１のソース及び前記第１のドレインの一方には、ローレベルの電位が印加され、
    前記第１のソース及び前記第１のドレインの他方は、前記第２のソース及び前記第２のドレインの他方に電気的に接続され、
    前記第１のゲートは、前記第２のゲートと電気的に接続され、
    前記第３のゲートへの電位の供給は、前記第３のトランジスタにより制御される半導体装置であって、
    前記第１のゲート及び前記第２のゲートと、同層に、配線を有し、
    前記配線は、前記第３のゲートと電気的に接続され、且つ、前記第３のトランジスタのソース又はドレインと電気的に接続され、
    前記第１のゲートの上方及び前記第２のゲートの上方に絶縁膜を有し、
    前記絶縁膜の上方に、前記第３のトランジスタのゲートと、前記酸化物半導体膜と、を有し、
    前記絶縁膜は、ＣＭＰ法によって平坦化されており、
    前記酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体であり、表面に垂直な方向にｃ軸が配向した領域を有する半導体装置。
  4. ｎチャネル型トランジスタである第１のトランジスタと、
    ｐチャネル型トランジスタである第２のトランジスタと、
    酸化物半導体膜にチャネル形成領域を有する第３のトランジスタと、を有し、
    前記第１のトランジスタは、第１のゲート、第１のソース及び第１のドレインを有し、
    前記第２のトランジスタは、第２のゲート、第３のゲート、第２のソース及び第２のドレインを有し、
    前記第１のゲートは、前記第１のトランジスタのチャネル形成領域の上方に設けられ、
    前記第２のゲートは、前記第２のトランジスタのチャネル形成領域の上方に設けられ、
    前記第３のゲートは、前記第２のトランジスタのチャネル形成領域を間に挟んで前記第２のゲートと向かい合って設けられ、
    前記第３のゲートは、前記第２のトランジスタのチャネル形成領域の下方に設けられ、
    前記第２のソース及び前記第２のドレインの一方には、ハイレベルの電位が印加され、
    前記第１のソース及び前記第１のドレインの一方には、ローレベルの電位が印加され、
    前記第１のソース及び前記第１のドレインの他方は、前記第２のソース及び前記第２のドレインの他方に電気的に接続され、
    前記第１のゲートは、前記第２のゲートと電気的に接続され、
    前記第３のゲートへの電位の供給は、前記第３のトランジスタにより制御される半導体装置であって、
    前記第１のゲート及び前記第２のゲートと、同層に、配線を有し、
    前記配線は、前記第３のゲートと電気的に接続され、且つ、前記第３のトランジスタのソース又はドレインと電気的に接続され、
    前記第１のゲートの上方及び前記第２のゲートの上方に絶縁膜を有し、
    前記絶縁膜の上方に、前記第３のトランジスタのゲートと、前記酸化物半導体膜と、を有し、
    前記絶縁膜は、ＣＭＰ法によって平坦化されており、
    前記酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体であり、表面に垂直な方向にｃ軸が配向した領域を有する半導体装置。
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