KR101913111B1 - 반도체 장치 - Google Patents

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KR101913111B1
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준 고야마
기요시 가토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

채널 형성 영역, 제 1 게이트 절연층, 제 1 게이트 전극, 그리고 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터; 산화물 반도체층, 제 2 소스 전극 및 제 2 드레인 전극, 제 2 게이트 절연층, 및 제 2 게이트 전극을 포함하는 제 2 트랜지스터; 및 제 2 소스 전극과 제 2 드레인 전극 중 하나, 제 2 게이트 절연층, 및 제 2 게이트 절연층 위에 제 2 소스 전극과 제 2 드레인 전극 중 하나와 중첩하도록 제공된 전극을 포함하는 용량 소자가 제공된다. 제 1 게이트 전극, 및 제 2 소스 전극과 제 2 드레인 전극 중 하나는 서로 전기적으로 접속된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서에 개시된 발명은 반도체 소자를 이용한 반도체 장치 및 반도체 장치를 제작하는 방법에 관한 것이다.
반도체 소자를 이용한 기억 장치는 넓게는 다음 2가지 카테고리들로 구분된다: 전력 공급이 중단될 경우에 기억 데이터를 손실하는 휘발성 장치, 및 전력이 공급되지 않을 경우에도 기억 데이터를 유지하는 비휘발성 장치.
휘발성 기억 장치의 대표적인 예로서는 DRAM(동적 랜덤 액세스 메모리)이 있다. DRAM은 기억 소자에 포함된 트랜지스터가 선택되고 전하가 용량 소자에 축적되는 방식으로 정보를 기억한다.
데이터가 DRAM으로부터 판독될 경우, 용량 소자에서의 전하는 상기 서술한 원리로 손실되고, 따라서, 데이터가 판독될 때마다 또다른 기록 동작이 필요하다. 더욱이, 기억 소자에 포함된 트랜지스터는 누설 전류를 가지며, 트랜지스터가 선택되지 않는 경우에도 전하가 용량 소자로 유입되거나 용량 소자로부터 유출되어, 데이터 유지 기간이 짧다. 이 때문에, 소정의 간격에서 또다른 기록 동작(리프레쉬 동작)이 필요하고, 전력 소비를 충분히 저감하는 것은 곤란하다. 또한, 전력 공급이 중단될 경우에 기억 데이터가 손실되기 때문에, 데이터를 장시간 유지하기 위해, 자성 재료 또는 광학 재료를 이용한 부가적인 기억 장치가 필요하다.
휘발성 기억 장치의 다른 예로서는 SRAM(정적 랜덤 액세스 메모리)가 있다. SRAM은 플립 플롭과 같은 회로를 이용함으로써 기억 데이터를 유지하고, 따라서, 리프레쉬 동작이 불필요하다. 이는 SRAM이 DRAM에 비해 이점을 갖는다는 것을 의미한다. 하지만, 플립 플롭과 같은 회로가 이용되기 때문에, 기억 용량당 비용이 증가한다. 더욱이, DRAM에서와 같이, SRAM에서의 기억 데이터는 전력 공급이 중단될 경우에 손실된다.
비휘발성 기억 장치의 대표 예로서는 플래쉬 메모리가 있다. 플래쉬 메모리는, 트랜지스터의 게이트 전극과 채널 형성 영역과의 사이에 플로팅 게이트를 포함하고, 플로팅 게이트에 전하를 유지시킴으로써 데이터를 기억한다. 따라서, 플래시 메모리는 데이터 유지 시간이 매우 길고(반영구적), 휘발성 기억 장치에서 필요로 하는 리프레쉬 동작이 불필요하다는 점에 있어서 이점을 가진다(예를 들어, 특허문헌 1 참조).
하지만, 기억 소자에 포함된 게이트 절연층은 기록 시에 발생되는 터널링 전류에 의해 열화하여, 기억 소자는 소정 횟수의 기록 동작 이후에 그 기능을 중단한다. 이러한 문제의 악영향을 완화하기 위해서, 예를 들어, 각 기억 소자의 기록 동작의 횟수를 균일화하는 방법이 채용된다. 하지만, 이러한 방법을 실현하기 위해서는, 복잡한 주변 회로가 필요하게 된다. 더욱이, 이러한 방법을 채용하는 것은 근본적인 수명의 문제를 해소하지 않는다. 즉, 플래쉬 메모리는, 데이터가 빈번히 재기록되는 애플리케이션들에 대해서는 적합하지 않다.
부가적으로, 플로팅 게이트에 전하를 유지시키거나, 또는 그 전하를 제거하기 위해서는, 높은 전압이 필요하고, 또한, 그것을 위한 회로도 필요하다. 게다가, 전하의 유지 또는 제거를 위해서는 비교적 긴 시간이 걸리고, 기록 및 소거를 고속으로 실시하는 것은 용이하지 않다.
일본 공개특허공보 소 57－105889호
상기 서술한 문제들을 감안하여, 개시된 발명의 일 실시형태의 목적은, 전력이 공급되지 않아도 기억 데이터가 유지될 수 있고 또한 기록 횟수에 제한이 없는 신규한 구조를 갖는 반도체 장치를 제공하는 것이다.
개시된 발명에 있어서, 고순도화된 산화물 반도체를 이용하여 반도체 장치가 형성된다. 고순도화된 산화물 반도체를 이용하여 형성된 트랜지스터는, 누설 전류가 매우 작기 때문에, 장시간 동안 데이터를 유지할 수 있다.
개시된 발명의 일 실시형태는, 채널 형성 영역, 채널 형성 영역이 그 사이에 제공된 불순물 영역, 채널 형성 영역 위에 제공된 제 1 게이트 절연층, 제 1 게이트 절연층 위에 제공된 제 1 게이트 전극, 및 불순물 영역에 전기적으로 접속된 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터; 산화물 반도체층, 산화물 반도체층에 전기적으로 접속된 제 2 소스 전극 및 제 2 드레인 전극, 산화물 반도체층, 제 2 소스 전극, 및 제 2 드레인 전극을 커버하기 위한 제 2 게이트 절연층, 및 제 2 게이트 절연층 위에 산화물 반도체층과 중첩하기 위한 제 2 게이트 전극을 포함하는 제 2 트랜지스터; 및 제 2 소스 전극과 제 2 드레인 전극 중 하나, 제 2 게이트 절연층, 및 제 2 게이트 절연층 위에서 제 2 소스 전극과 제 2 드레인 전극 중 하나와 중첩하도록 제공된 전극을 포함하는 용량 소자를 포함하는 반도체 장치이다. 제 1 게이트 전극, 및 제 2 소스 전극과 제 2 드레인 전극 중 하나는 서로 전기적으로 접속된다.
개시된 발명의 일 실시형태는, 채널 형성 영역, 채널 형성 영역이 그 사이에 제공된 불순물 영역, 채널 형성 영역 위에 제공된 제 1 게이트 절연층, 제 1 게이트 절연층 위에 제공된 제 1 게이트 전극, 및 불순물 영역에 전기적으로 접속된 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터; 산화물 반도체층, 산화물 반도체층에 전기적으로 접속된 제 2 소스 전극 및 제 2 드레인 전극, 제 2 소스 전극 및 제 2 드레인 전극과 접하는 절연층, 산화물 반도체층, 제 2 소스 전극, 제 2 드레인 전극, 및 절연층을 커버하도록 제공된 제 2 게이트 절연층, 및 제 2 게이트 절연층 위에서 산화물 반도체층과 중첩하도록 제공된 제 2 게이트 전극을 포함하는 제 2 트랜지스터; 및 제 2 소스 전극과 제 2 드레인 전극 중 하나, 제 2 게이트 절연층, 및 제 2 게이트 절연층 위에서 제 2 소스 전극과 제 2 드레인 전극 중 하나와 중첩하도록 제공된 전극을 포함하는 용량 소자를 포함하는 반도체 장치이다. 제 1 게이트 전극과 제 2 소스 전극 및 제 2 드레인 전극 중 하나는 서로 전기적으로 접속된다.
상기 설명에 있어서, 산화물 반도체층은, 제 2 소스 전극 및 제 2 드레인 전극의 측면 또는 상면과 접하는 것이 바람직하다. 부가적으로, 상기 설명에 있어서, 제 2 트랜지스터 및 용량 소자는 제 1 트랜지스터의 상방에 제공되는 것이 바람직하다.
본 명세서 등에 있어서, "위" 또는 "아래"와 같은 용어는, 구성요소가 다른 구성요소의 "바로 상방에" 또는 "바로 하방에" 위치됨을 반드시 의미하는 것은 아님을 유의한다. 예를 들어, "게이트 절연층 위의 게이트 전극"의 표현은, 구성요소가 게이트 절연층과 게이트 전극 사이에 위치되는 경우를 배제하지 않는다. 더욱이, "위" 및 "아래"와 같은 용어는 설명의 편의를 위해서 사용될 뿐이고, 특별히 언급하지 않는다면, 구성요소들의 관계가 역전되는 경우를 포함할 수 있다.
부가적으로, 본 명세서 등에 있어서, "전극" 또는 "배선"과 같은 용어는 구성요소의 기능을 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부로서 종종 사용되고, 그 역도 또한 동일하다. 더욱이, "전극" 또는 "배선"의 용어는, 복수의 "전극" 또는 "배선"이 일체된 방식으로 형성되는 경우를 포함할 수 있다.
"소스" 및 "드레인"의 기능은, 예를 들어, 상이한 극성의 트랜지스터가 이용되는 경우 또는 회로 동작에 있어서 전류 흐름의 방향이 변경되는 경우에 종종 서로 대체된다. 따라서, "소스" 및 "드레인"의 용어는 본 명세서에 있어서 각각 드레인 및 소스를 나타내도록 사용될 수 있다.
본 명세서 등에 있어서, "전기적으로 접속"의 용어는, 구성요소들이 어떠한 전기적 작용을 갖는 물체를 통해 접속되는 경우를 포함한다. 어떠한 전기적 작용을 갖는 물체에 대해서는, 전기 신호들이 그 물체를 통해 접속되는 구성요소들 간에 송수신될 수 있다면 특별한 제한이 없다.
"어떠한 전기적 작용을 갖는 물체"의 예로는, 전극 및 배선은 물론 트랜지스터와 같은 스위칭 소자, 저항기, 인덕터, 용량 소자, 및 각종 기능을 갖는 소자가 있다.
본 발명의 일 실시형태는, 산화물 반도체 이외의 재료를 포함한 트랜지스터 및 산화물 반도체를 포함한 트랜지스터가 적층된 구조를 갖는 반도체 장치를 제공한다.
산화물 반도체를 포함한 트랜지스터의 오프 전류는 매우 작기 때문에, 이 트랜지스터를 이용함으로써 매우 장시간 동안 기억 데이터가 유지될 수 있다. 즉, 리프레쉬 동작이 불필요해지게 되거나 또는 리프레쉬 동작의 빈도가 매우 낮아질 수 있기 때문에 전력 소비가 적절히 저감될 수 있다. 또한, 전력이 공급되지 않을 경우에도, 장시간 동안 기억 데이터가 유지될 수 있다.
또한, 데이터를 기록하는데에 고 전압이 필요로 하지 않고, 소자의 열화가 문제되지도 않는다. 예를 들어, 종래의 비휘발성 메모리에서 필요로 하는 플로팅 게이트에 대한 전자의 주입 또는 플로팅 게이트로부터의 전자의 추출을 실시할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 생기지 않는다. 즉, 본 발명의 실시형태에 따른 반도체 장치는, 종래의 비휘발성 메모리에서 문제가 되고 있는 기록 횟수에 대한 제한을 갖지 않고, 그 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태 및 오프 상태에 의존하여 데이터가 기록되고, 이에 의해, 고속의 동작이 용이하게 실현될 수 있다. 부가적으로, 정보를 소거하기 위한 동작이 불필요하다.
산화물 반도체 이외의 재료를 포함한 트랜지스터는 충분히 고속으로 동작할 수 있기 때문에, 그 트랜지스터를 이용함으로써 기억 데이터가 고속으로 판독될 수 있다.
산화물 반도체 이외의 재료를 포함한 트랜지스터 및 산화물 반도체를 포함한 트랜지스터 양자를 포함함으로써, 신규한 특징을 갖는 반도체 장치가 실현될 수 있다.
도 1a 및 도 1b는 반도체 장치의 단면도 및 평면도.
도 2a 내지 도 2d는 반도체 장치의 단면도.
도 3a1, 도 3a2 및 도 3b는 반도체 장치의 회로도.
도 4a 내지 도 4h는 반도체 장치의 제작 단계들에 관련된 단면도.
도 5a 내지 5e는 반도체 장치의 제작 단계들에 관련된 단면도.
도 6a 및 도 6b는 반도체 장치의 단면도 및 평면도.
도 7a 내지 도 7e는 반도체 장치의 제작 단계들에 관련된 단면도.
도 8a 및 도 8b는 반도체 장치의 회로도.
도 9a 및 도 9b는 반도체 장치의 단면도 및 평면도.
도 10a 및 도 10b는 반도체 장치의 단면도.
도 11a 내지 도11e는 반도체 장치의 제작 단계들에 관련된 단면도.
도 12a 내지 도 12e는 반도체 장치의 제작 단계들에 관련된 단면도.
도 13a 내지 도 13d는 반도체 장치의 제작 단계들에 관련된 단면도.
도 14a 내지 도 14f는 전자기기를 설명하기 위한 사시도.
도 15는 메모리 윈도우 폭의 조사 결과를 나타낸 그래프.
이하, 발명의 실시형태들 및 실시예가 첨부 도면을 이용하여 설명될 것이다. 본 발명은 다음의 설명으로 한정되지 않으며 그 형태들 및 상세들은 본 발명의 사상 및 범위로부터 일탈함없이 다양한 방식으로 변경될 수 있음을 당업자는 용이하게 인식될 것임을 유의한다. 따라서, 본 발명은 다음의 실시형태들의 설명으로 한정되는 것으로서 해석되지 않아야 한다.
도면 등에 있어서 나타낸 각 구조의 위치, 크기, 범위 등은 이해의 용이를 위해 일부 경우에 정확히 나타내지 않음을 유의한다. 따라서, 개시된 발명은 도면 등에 개시된 위치, 크기, 범위 등으로 반드시 한정되는 것은 아니다.
본 명세서등에 있어서, "제 1", "제 2", 및 "제 3" 과 같은 서수는, 구성요소들 간의 혼동을 회피하기 위해 사용되며, 그 용어들이 구성요소들의 개수의 한정을 의미하진 않는다.
(실시형태 1)
본 실시형태에 있어서, 개시된 발명의 일 실시형태에 따른 반도체 장치의 구조 및 제작 방법은 도 1a 및 도 1b, 도 2a 내지 도 2d, 도 3a1, 도 3a2, 및 도 3b, 도 4a 내지 도 4h 및 도 5a 내지 도 5e를 참조하여 설명된다. 회로도 각각에 있어서, 일부 경우에, 트랜지스터가 산화물 반도체를 포함함을 나타내기 위하여, "OS"가 트랜지스터에 병기됨을 유의한다.
〈반도체 장치의 평면 구조 및 단면 구조〉
도 1a 및 도 1b는 반도체 장치의 구조의 일례를 도시한다. 도 1a는 반도체 장치의 단면을 도시하고, 도 1b는 반도체 장치의 평면을 도시한다. 여기서, 도 1a는, 도 1b의 라인(A1－A2 및 B1－B2)을 따라 취해진 단면에 대응한다. 도 1a 및 도 1b에 도시된 반도체 장치에 있어서, 산화물 반도체 이외의 재료를 포함한 트랜지스터(160)는 하부에 제공되고, 산화물 반도체를 포함한 트랜지스터(162) 및 용량 소자(164)는 상부에 제공된다. 트랜지스터(160) 및 트랜지스터(162)는 여기서 n 채널 트랜지스터지만, p 채널 트랜지스터들이 이용될 수 있음은 물론이다. 개시된 발명의 기술적인 본질은 산화물 반도체를 트랜지스터(162)에 이용하여 데이터가 유지될 수 있게 하는 것이기 때문에, 반도체 장치의 특정 구조를, 여기서 기술된 구조로 한정할 필요는 없다.
트랜지스터(160)는 반도체 재료(예를 들어, 실리콘)를 포함하는 기판(100)에 제공된 채널 형성 영역(116), 채널 형성 영역(116)이 그 사이에 제공된 불순물 영역(114) 및 고농도 불순물 영역(120)(불순물 영역(114) 및 고농도 불순물 영역(120)은 또한 불순물 영역으로서 총칭함), 채널 형성 영역(116) 위에 제공된 게이트 절연층(108), 게이트 절연층(108) 위에 제공된 게이트 전극(110), 및 불순물 영역에 전기적으로 접속된 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극 (130b)을 포함한다.
여기서, 게이트 전극(110)의 측면에는 측벽 절연층(118)이 제공된다. 더욱이, 고농도 불순물 영역(120)은 위에서부터 볼 경우에 측벽 절연층(118)과 겹치지 않도록 반도체 기판(100)에 형성되고, 금속 화합물 영역(124)이 고농도 불순물 영역(120)에 접하여 제공된다. 소자 분리 절연층(106)은 트랜지스터(160)를 둘러싸도록 기판(100) 위에 제공된다. 층간 절연층(126) 및 층간 절연층(128)이 트랜지스터(160)를 커버하도록 제공된다. 소스 전극 또는 드레인 전극(130a), 및 소스 전극 또는 드레인 전극(130b)은 층간 절연층(126 및 128)에 형성된 개구를 통하여 금속 화합물 영역(124)에 전기적으로 접속된다. 즉, 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b) 각각은, 금속 화합물 영역(124)을 통해 고농도 불순물 영역(120) 및 불순물 영역(114)에 전기적으로 접속된다. 부가적으로, 전극(130c)은 층간 절연층(126 및 128)에 형성된 개구를 통하여 게이트 전극(110)에 전기적으로 접속된다. 트랜지스터(160)의 집적화를 위해 일부 경우에, 측벽 절연층(118)이 형성되지 않음을 유의한다.
트랜지스터(162)는, 절연층(138) 위에 제공된 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b); 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b)에 전기적으로 접속된 산화물 반도체층(140); 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b), 및 산화물 반도체층(140)과 접하는 절연층(144); 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b), 산화물 반도체층(140), 및 절연층(144)을 커버하는 게이트 절연층(146); 및 게이트 절연층(146) 위에 산화물 반도체층(140)과 중첩하도록 제공된 게이트 전극(148a)을 포함한다. 여기서, 절연층(144)은, 게이트 전극(148a) 등에 기인하는 용량이 저감되도록 제공된다. 공정 간략화를 위해, 절연층(144)이 제공되지 않는 구조가 채용될 수 있음을 유의한다.
상기 서술한 바와 같이, 도 1a 및 도 1b에 도시된 트랜지스터(162)는 탑 게이트형이고, 또한 산화물 반도체층(140) 및 소스 전극 또는 드레인 전극(142a) 등이 산화물 반도체층(140)의 하부 표면을 포함하는 영역에 접속되기 때문에, 탑 게이트 보텀 콘택트형 트랜지스터로서도 지칭될 수 있다.
여기서, 산화물 반도체층(140)은, 수소와 같은 불순물을 충분히 제거하거나 산소를 충분히 공급함으로써 고순도화된 산화물 반도체층인 것이 바람직하다. 구체적으로, 예를 들어, 산화물 반도체층(140)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(140)의 상기 수소 농도는 2차 이온 질량분석법(SIMS)에 의해 측정됨을 유의한다. 이러한 방식으로 수소 농도를 충분히 저감시킴으로써 고순도화 되고 충분한 산소의 공급에 의해 산소 결핍에 의해 야기된 에너지 갭 내의 결함 준위가 저감된 산화물 반도체층(140)에서는, 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만인 캐리어 농도가 획득된다. 예를 들어, 채널 길이가 10μm이고 산화물 반도체층의 두께가 30 nm 인 경우에 있어서, 드레인 전압이 대략 1V 내지 10V의 범위인 경우, 오프 전류(게이트-소스 전압이 0V이하인 경우의 드레인 전류)는 1×10-13 A이하이다. 또한, 실온에서의 오프 전류 밀도(오프 전류를 트랜지스터의 채널 폭으로 나눔으로써 획득된 값)는 대략 1×10-20 A/μm(10zA/μm) 내지 1×10-19 A/μm(100 zA/μm)이다. 부가적으로, 오프 저항률은 1×109Ω·m이상, 바람직하게는 1×1010Ω·m이상이다. 이러한 방식으로, i형화(진성화) 또는 실질적으로 i형화된 그러한 산화물 반도체가 이용될 경우, 탁월한 오프 전류 특성을 갖는 트랜지스터(162)가 획득될 수 있다.
소스 전극 또는 드레인 전극(142a)은 전극 (130c)에 전기적으로 접속된다. 즉, 소스 전극 또는 드레인 전극(142a)은 트랜지스터(160)의 게이트 전극(110)에 전기적으로 접속된다. 유사한 방식으로, 전극(142c) 및 전극(142d)은 각각 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)에 접하여 제공된다.
용량 소자(164)에는 소스 전극 또는 드레인 전극(142a), 게이트 절연층(146), 및 전극(148b)이 형성된다. 즉, 소스 전극 또는 드레인 전극(142a)은 용량 소자(164)의 전극들 중 하나로서 기능하고, 전극(148b)은 용량 소자(164)의 다른 전극으로서 기능한다.
보호 절연층(150)이 트랜지스터(162) 및 용량 소자(164) 위에 제공되고, 층간 절연층(152)이 보호 절연층(150) 위에 제공된다.
〈상부의 트랜지스터 및 용량 소자의 변형예〉
다음으로, 도 1a에 있어서 상부의 트랜지스터 및 용량 소자의 변형예들이 도 2a 내지 도 2d에 도시된다.
도 2a에 도시된 트랜지스터 및 용량 소자는 도 1a 및 도 1b에 도시된 반도체 장치의 상부의 트랜지스터 및 용량 소자의 변형예이다.
도 2a에 도시된 구조는, 절연층(144)이 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b) 위에 제공되고 산화물 반도체층(140)이 절연층(144), 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b)을 커버한다는 점에 있어서 도 1a에 도시된 구조와는 상이하다. 부가적으로, 산화물 반도체층(140)은, 절연층(144)에 제공된 개구를 통해 소스 전극 또는 드레인 전극(142a)과 접하여 제공된다.
또한, 도 2a 내지 도 2d에 도시된 트랜지스터 및 용량 소자에 있어서, 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b), 및 절연층(144)의 단부는 테이퍼 형상을 갖는 것이 바람직하다. 여기서, 테이퍼 각은, 예를 들어, 30°이상 60°이하인 것이 바람직하다. 또한, 테이퍼 각은 테이퍼 형상을 갖는 층(예를 들어, 소스 전극 또는 드레인 전극(142a))을, 그 층의 단면(기판의 표면에 수직인 면)에 수직인 방향으로부터 관측했을 때에, 그 층의 측면과 저면이 이루는 경사각을 지칭함을 유의한다. 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b)의 단부가 테이퍼 형상을 갖는 경우, 산화물 반도체층(140)의 피복성이 향상될 수 있고, 공정으로 인한 절단이 방지될 수 있다.
도 2a에 도시된 구조에 있어서, 산화물 반도체층(140)이 가공되지 않기 때문에, 가공 시에 수행되는 에칭에 기인한 산화물 반도체층(140)으로의 오염물의 혼입이 회피될 수 있다. 또한, 용량 소자(164)에 있어서, 산화물 반도체층(140) 및 게이트 절연층(146)이 적층될 경우, 소스 전극 또는 드레인 전극(142a)과 전극(148b) 간의 절연성이 충분히 확보될 수 있다.
도 2b에 도시된 트랜지스터 및 용량 소자는 도 2a의 트랜지스터 및 용량 소자와는 일부 상이한 구조를 가진다.
도 2b에 도시된 구조는, 산화물 반도체층이 섬 형상을 갖도록 형성된다는 점에 있어서 도 2a에 도시된 구조와 상이하다. 즉, 도 2a에 도시된 구조에 있어서 산화물 반도체층(140)은 절연층(144), 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b)을 전체적으로 커버하지만, 도 2b에 도시된 구조에 있어서, 산화물 반도체층은 섬 형상을 갖고 이에 의해 산화물 반도체층은 절연층(144), 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b)의 일부를 커버한다. 여기서, 섬 형상의 산화물 반도체층(140)의 단부는 테이퍼 형상을 갖는 것이 바람직하다. 그 테이퍼 각은, 예를 들어, 30°이상 60°이하인 것이 바람직하다.
또한, 용량 소자(164)에 있어서, 산화물 반도체층(140) 및 게이트 절연층(146)이 적층될 경우, 소스 전극 또는 드레인 전극(142a)과 전극(148b) 간의 절연성이 충분히 확보될 수 있다.
도 2c에 도시된 트랜지스터 및 용량 소자는 도 2a의 트랜지스터 및 용량 소자와 일부 상이한 구조를 가진다.
도 2c에서의 구조는, 절연층(144)이 트랜지스터(162) 및 용량 소자(164)에 제공되지 않는다는 점에 있어서 도 2a에 도시된 구조와 상이하다. 도 2c에 도시된 구조에서는 절연층(144)이 제공되지 않기 때문에, 도 2a에 도시된 트랜지스터 및 용량 소자에 비하여, 제작 공정이 간략화되고 제조 비용이 저감된다.
도 2c에 도시된 구조에 있어서, 산화물 반도체층(140)이 가공되지 않기 때문에, 가공 시에 수행된 에칭에 기인한 산화물 반도체층(140)으로의 오염물의 혼입이 회피될 수 있다. 또한, 용량 소자(164)에 있어서, 산화물 반도체층(140) 및 게이트 절연층(146)이 적층될 경우, 소스 전극 또는 드레인 전극(142a)과 전극(148b) 간의 절연성이 충분히 확보될 수 있다.
도 2d에 도시된 트랜지스터 및 용량 소자는 도 2b의 트랜지스터 및 용량 소자와 일부 상이한 구조를 가진다.
도 2d의 구조는, 절연층(144)이 트랜지스터(162) 및 용량 소자(164)에 제공되지 않는다는 점에 있어서 도 2b에 도시된 구조와 상이하다. 절연층(144)이 트랜지스터(162) 및 용량 소자(164)에 제공되지 않을 경우, 도 2b의 경우에 비하여, 제작 공정이 간략화되고 제조 비용이 저감된다.
또한, 용량 소자(164)에 있어서, 산화물 반도체층(140) 및 게이트 절연층(146)이 적층될 경우, 소스 전극 또는 드레인 전극(142a)과 전극(148b) 간의 절연성이 충분히 확보될 수 있다.
〈반도체 장치의 회로 구성 및 동작〉
다음으로, 반도체 장치의 회로 구성의 예 및 그 동작의 예들이 설명된다. 도 3a1은 도 1a 및 도 1b에 도시된 반도체 장치에 대응하는 회로 구성의 일례를 도시한 것이다.
도 3a1에 도시된 반도체 장치에 있어서, 제 1 배선(1st line：소스선이라고도 칭함)은 트랜지스터(160)의 소스 전극에 전기적으로 접속된다. 제 2 배선(제 2 2nd line：비트선이라고도 칭함)은 트랜지스터(160)의 드레인 전극에 전기적으로 접속된다. 제 3 배선(3rd line：제 1 신호선이라고도 칭함)은 트랜지스터(162)의 소스 전극 또는 드레인 전극의 타방에 전기적으로 접속되고, 제 4 배선(4th line：제 2 신호선이라고도 칭함)은 트랜지스터(162)의 게이트 전극에 전기적으로 접속된다. 또한, 트랜지스터(160)의 게이트 전극, 및 트랜지스터(162)의 소스 전극과 드레인 전극 중 하나는 용량 소자(164)의 전극들 중 하나에 전기적으로 접속된다. 제 5 배선(5th line：워드선이라고도 칭함)은 용량 소자(164)의 또다른 전극에 전기적으로 접속된다.
산화물 반도체 이외의 재료를 포함한 트랜지스터(160)는 충분히 고속으로 동작할 수 있기 때문에, 트랜지스터(160)를 이용함으로써, 기억 데이터가 고속으로 판독될 수 있다. 더욱이, 산화물 반도체를 포함한 트랜지스터(162)는 매우 낮은 오프 전류를 가진다. 이 때문에, 트랜지스터(162)를 턴오프함으로써, 트랜지스터(160)의 게이트 전극의 전위가 매우 장시간 동안에 유지될 수 있다. 용량 소자(164)를 제공함으로써, 트랜지스터(160)의 게이트 전극에 제공된 전하의 유지 및 기억 내용의 판독이 용이하게 수행될 수 있다.
본 실시형태의 반도체 장치는, 트랜지스터(160)의 게이트 전극의 전위가 유지될 수 있는 특징을 이용함으로써, 다음과 같이, 데이터의 기록, 유지, 판독이 가능하다.
첫번째로, 데이터의 기록 및 유지가 설명된다. 먼저, 제 4 배선의 전위가, 트랜지스터(162)가 턴온되는 전위로 설정되어, 트랜지스터(162)가 턴온된다. 이에 따라, 제 3 배선의 전위가, 트랜지스터(160)의 게이트 전극 및 용량 소자(164)의 전극들 중 하나에 공급된다. 즉, 소정의 전하가 트랜지스터(160)의 게이트 전극에 제공된다(기록). 여기서, 상이한 전위 레벨을 제공하는 2개의 전하(이하, 로우 레벨 전하 및 하이 레벨 전하라고도 칭함) 중 어느 하나가 주어진다. 그 후, 제 4 배선의 전위가, 트랜지스터(162)가 턴오프된 전위로 설정되어, 트랜지스터(162)가 턴오프된다. 따라서, 트랜지스터(160)의 게이트 전극에 제공된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간 동안 유지된다.
두번째로, 데이터의 판독이 설명될 것이다. 제 1 배선에 소정의 전위(정전위)를 공급하면서 제 5 배선에 적절한 전위(판독 전위)를 공급함으로써, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 의존하여, 제 2 배선의 전위가 변경된다. 이는, 일반적으로, 트랜지스터(160)가 n 채널 트랜지스터일 경우, 하이 레벨 전하가 트랜지스터(160)의 게이트 전극에 주어지는 경우의 외관상 임계 전압(Vth_H)은, 로우 레벨 전하가 트랜지스터(160)의 게이트 전극에 주어지는 경우의 외관상 임계 전압(Vth_L)보다 낮아지기 때문이다. 여기서, 외관상 임계 전압은, 트랜지스터(160)를 턴온시키는데 필요한 제 5 배선의 전위를 지칭한다. 따라서, 제 5 배선의 전위는 Vth_H와 Vth_L 중간의 전위(V0)로 설정함으로써, 트랜지스터(160)의 게이트 전극에 제공된 전하가 결정될 수 있다. 예를 들어, 기록 시 하이 레벨 전하가 주어진 경우, 제 5 배선의 전위가 V0(＞Vth_H)로 설정될 때, 트랜지스터(160)는 턴온된다. 기록 시 로우 레벨 전하가 주어진 경우, 제 5 배선의 전위가 V0(＜Vth_L)로 설정될 때에도, 트랜지스터(160)는 오프 상태로 남는다. 따라서, 기억 데이터는 제 2 배선의 전위에 의해 판독될 수 있다.
데이터가 판독되지 않는 경우, 트랜지스터(160)가 턴오프되는 전위, 즉, Vth_H보다 작은 전위는 트랜지스터(160)의 게이트 전극의 상태에 무관하게 제 5 배선에 제공될 수도 있음을 유의한다. 대안적으로, 트랜지스터(160)가 턴온되는 전위, 즉, Vth_L보다 높은 전위는 트랜지스터(160)의 게이트 전극의 상태에 무관하게 제 5 배선에 제공될 수도 있다.
세번째로, 데이터의 재기록이 설명될 것이다. 데이터의 재기록은 데이터의 기록 및 유지와 유사한 방식으로 수행된다. 즉, 제 4 배선의 전위는, 트랜지스터(162)가 턴온되는 전위로 설정됨으로써, 트랜지스터(162)가 턴온된다. 이에 따라, 제 3 배선의 전위(새로운 데이터에 관련된 전위)가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)의 전극들 중 하나에 공급된다. 그 후, 제 4 배선의 전위는, 트랜지스터(162)가 턴오프되는 전위로 설정됨으로써, 트랜지스터(162)가 턴오프된다. 이에 따라, 새로운 데이터에 관련된 전하가 트랜지스터(160)의 게이트 전극에 제공된다.
본 명세서에 개시된 발명에 따른 반도체 장치에 있어서, 데이터는 상기 설명된 바와 같이 데이터의 또다른 기록에 의해 직접적으로 재기록될 수 있다. 이 때문에, 플래쉬 메모리 등에 대해 필요하게 되는 소거 동작이 불필요하여, 소거 동작에 기인한 동작 속도의 저하가 방지될 수 있다. 즉, 반도체 장치의 고속 동작이 실현될 수 있다.
트랜지스터(162)의 소스 전극 또는 드레인 전극은, 트랜지스터(160)의 게이트 전극에 전기적으로 접속됨으로써, 비휘발성 메모리 소자에 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 유사한 효과를 가짐을 유의한다. 따라서, 트랜지스터(162)의 소스 전극 또는 드레인 전극이 트랜지스터(160)의 게이트 전극에 전기적으로 접속되는 도면 내 부분은 어떤 경우 플로팅 게이트부(FG)라고 지칭한다. 트랜지스터(162)가 오프인 경우, 플로팅 게이트부(FG)는 절연체 내에 매립된 것으로서 간주될 수 있고 따라서 전하는 플로팅 게이트부(FG)에 유지된다. 산화물 반도체를 포함한 트랜지스터(162)에서의 오프 전류의 양은, 실리콘 반도체 등을 포함한 트랜지스터(160)의 오프 전류의 양의 10만분의 1 이하이고, 따라서, 트랜지스터(162)의 누설 전류로 인한, 플로팅 게이트부(FG)에 축적되는 전하의 손실은 무시할 수 있다. 즉, 산화물 반도체를 포함한 트랜지스터(162)에 의해, 비휘발성 메모리 장치가 실현될 수 있다.
예를 들어, 트랜지스터(162)의 오프 전류 밀도가 실온에서 대략 10zA/μm(1zA(젭토암페어)는 1×10-21A)이고 용량 소자(164)의 용량값이 대략 1pF일 경우, 데이터는 106초 이상 동안 유지될 수 있다. 유지 시간이 트랜지스터 특성 및 용량값에 의존함은 물론이다.
또한, 이 경우, 종래의 플로팅 게이트형 트랜지스터에 있어서 지적되고 있는 게이트 절연막(터널 절연막)의 열화라는 문제는 회피될 수 있다. 즉, 전자의 플로팅 게이트로의 주입으로 기인한 게이트 절연막의 열화라는 문제가 해소될 수 있다. 이에 따라, 본 실시형태에서 설명된 반도체 장치에 있어서, 원칙적으로 기록 횟수에 대한 제한이 존재하지 않는다. 또한, 종래의 플로팅 게이트형 트랜지스터에 있어서 기록 또는 소거에 필요한 고 전압은 불필요하다.
도 3a1에 있어서 반도체 장치 내 트랜지스터들과 같은 구성요소들은 저항기 및 용량 소자에 의해 형성되는 것으로서 간주될 수 있고, 도 3a2에 도시된 그러한 회로로 대체될 수 있다. 즉, 도 3a2에 있어서, 트랜지스터(160) 및 용량 소자(164)는 저항기 및 용량 소자를 포함하는 것으로서 각각 간주된다. R1 및 C1은, 각각, 용량 소자(164)의 저항값 및 용량값을 나타낸다. 저항값(R1)은, 용량 소자(164)에 포함된 절연층에 의존하는 저항값에 대응한다. R2 및 C2는, 각각, 트랜지스터(160)의 저항값 및 용량값을 나타낸다. 저항값(R2)은, 트랜지스터(160)가 온 상태일 때의 게이트 절연층에 의존하는 저항값에 대응한다. 용량값(C2)은, 이른바 게이트 용량 소자(게이트 전극과 소스 전극 또는 드레인 전극과의 사이에 형성된 용량 소자)의 값에 대응한다. 저항값(R2)은, 트랜지스터(160)의 게이트 전극과 채널 형성 영역 사이의 저항값만을 나타내기 때문에, 이 점을 명확하게 하기 위해서, 접속의 일부는 점선으로 나타냄을 유의한다.
트랜지스터(162)가 오프 상태에 있는 경우의 소스 전극과 드레인 전극 사이의 저항값(유효 저항이라고도 칭함)이 ROS라고 가정하면, R1≥ROS이고 R2≥ROS가 만족되는 경우, 전자 유지 기간(데이터 유지 기간이라고 칭함)은, 주로 트랜지스터(162)의 오프 전류에 의해 결정된다.
한편, 그 조건이 만족되지 않을 경우, 트랜지스터(162)의 오프 전류가 충분히 작더라도, 유지 기간을 충분히 확보하는 것이 곤란하다. 이는, 트랜지스터(162)에서 발생되는 누설 전류 이외의 누설 전류가 크기 때문이다. 따라서, 본 실시형태에 개시된 반도체 장치는 상기 관계를 만족하는 것임이 바람직하다고 말할 수 있다.
한편, C1≥C2이 만족되는 것이 바람직하다. 이는, C1이 클 경우, 플로팅 게이트부(FG)의 전위가 제 5 배선에 의해 제어될 때(예를 들어, 판독 시), 제 5 배선의 전위가 낮게 억제될 수 있기 때문이다.
상기 관계가 만족될 경우, 보다 바람직한 반도체 장치가 실현될 수 있다. 본 실시형태에 있어서, R1 및 R2는 게이트 절연층(108), 게이트 절연층(146) 등에 의해 제어된다. C1 및 C2에도 동일하게 적용된다. 따라서, 게이트 절연층의 재료, 두께 등이 상기 관계를 만족하기에 적절하게 설정되는 것이 바람직하다.
도 3b는 상기 반도체 장치와는 일부 상이한 반도체 장치를 도시한다. 도 3b에 도시된 반도체 장치에 있어서, 트랜지스터(160)의 게이트 전극, 트랜지스터(166)의 소스 전극과 드레인 전극 중 하나, 및 용량 소자(164)의 전극들 중 하나가 서로 전기적으로 접속된다. 제 1 배선, 및 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속된다. 제 2 배선, 및 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. 제 3 배선, 및 트랜지스터(166)의 소스 전극과 드레인 전극의 타방은 서로 전기적으로 접속된다. 제 4 배선, 및 트랜지스터(166)의 제 1 게이트 전극은 서로 전기적으로 접속된다. 제 5 배선, 및 용량 소자(164)의 또다른 전극은 서로 전기적으로 접속된다. 제 6 배선, 및 트랜지스터(166)의 제 2 게이트 전극은 서로 전기적으로 접속된다. 제 4 배선에 인가되는 것과 동일한 전위가 제 6 배선에 인가될 수도 있다. 대안적으로, 제 4 배선과는 독립적으로 제어되도록 제 4 배선에 인가되는 것과는 상이한 전위가 제 6 배선에 인가될 수도 있다.
즉, 도 3b에 도시된 반도체 장치는, 도 3a1의 반도체 장치의 트랜지스터(162)가, 제 2 게이트 전극을 갖는 트랜지스터(166)로 대체한 구조를 가진다. 이에 따라, 도 3b의 반도체 장치에 있어서, 트랜지스터(166)의 전기적 특성(예를 들어, 임계 전압)을 용이하게 조절하는 효과가, 도 3a1의 반도체 장치에서 획득되는 효과에 부가하여 획득될 수 있다. 예를 들어, 제 6 배선에 네거티브 전위가 인가될 경우, 트랜지스터(166)는 용이하게 노멀리 오프 트랜지스터로 될 수 있다.
전자가 다수 캐리어인 n형 트랜지스터가 상기 설명에서 사용되고 있지만, n형 트랜지스터 대신에, 정공이 다수 캐리어인 p형 트랜지스터가 사용될 수 있음은 물론임을 유의한다.
〈반도체 장치의 제작 방법〉
다음으로, 도 1a 및 도 1b 그리고 도 3a1에 도시된 반도체 장치의 제작 방법의 일례가 이하 설명될 것이다. 먼저, 하부의 트랜지스터(160)를 제작하는 방법이 도 4a 내지 도 4h를 참조하여 이하 설명될 것이고, 그 후, 상부의 트랜지스터(162) 및 용량 소자(164)를 제작하는 방법이 도 5a 내지 도 5e를 참조하여 설명될 것이다.
〈하부의 트랜지스터의 제작 방법〉
먼저, 반도체 재료를 포함한 기판(100)이 준비된다(도 4a 참조). 반도체 재료를 포함한 기판(100)으로서, 실리콘이나 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판; SOI 기판 등이 이용될 수 있다. 여기서는, 반도체 재료를 포함한 기판(100)으로서 단결정 실리콘 기판을 이용하는 경우의 일례가 설명된다. 일반적으로, 용어 "SOI 기판"은, 절연 표면 상에 실리콘 반도체층이 제공되는 기판을 의미함을 유의한다. 본 명세서 등에 있어서, 용어 "SOI 기판"은 또한, 그 카테고리에 있어서 실리콘 이외의 재료를 이용하여 형성된 반도체층이 절연 표면 위에 제공되는 기판을 포함한다. 즉, "SOI 기판"에 포함된 반도체층은 실리콘 반도체층으로 한정되지 않는다. 더욱이, SOI 기판은, 유리 기판과 같은 절연 기판 위에 반도체층이 제공되고 그 사이에 절연층이 제공된 구조를 갖는 기판일 수 있다.
소자 분리 절연층을 형성하기 위한 마스크로서 기능하는 보호층(102)이 기판(100) 위에 형성된다(도 4a 참조). 보호층(102)으로서, 예를 들어, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등을 이용하여 형성된 절연층이 사용될 수 있다. 이 공정 전후에 있어서, 트랜지스터의 임계 전압을 제어하기 위하여, n형의 도전성을 부여하는 불순물 원소 또는 p형의 도전성을 부여하는 불순물 원소가 기판(100)에 부가될 수도 있음을 유의한다. 반도체가 실리콘을 이용하여 형성된 경우, n형의 도전성을 부여하는 불순물로서, 인, 비소 등이 사용될 수 있다. p형의 도전성을 부여하는 불순물로서는, 붕소, 알루미늄, 갈륨 등이 사용될 수 있다.
다음으로, 보호층(102)이 커버되지 않은 영역(노출 영역)의 기판(100)의 일부는, 보호층(102)을 마스크로서 사용하여 에칭된다. 따라서, 분리된 반도체 영역(104)이 형성된다(도 4b 참조). 에칭으로서는, 건식 에칭이 수행되는 것이 바람직하지만, 습식 에칭이 수행될 수 있다. 에칭 가스 및 에천트는 에칭될 층들의 재료에 의존하여 적절히 선택될 수 있다.
그 후, 반도체 영역(104)을 커버하도록 절연층이 형성되고, 반도체 영역(104)과 중첩하는 영역의 절연층이 선택적으로 제거되어, 소자 분리 절연층(106)이 형성된다(도 4b 참조). 절연층은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등을 이용하여 형성된다. 절연층을 제거하는 방법으로서, CMP와 같은 임의의 연마 처리 및 에칭 처리가 채용될 수 있다. 반도체 영역(104)의 형성 후 또는 소자 분리 절연층(106)의 형성 후, 보호층(102)이 제거됨을 유의한다.
다음으로, 절연층이 반도체 영역(104) 위에 형성되고, 절연층 위에 도전 재료를 포함한 층이 형성된다.
절연층은 이후에 게이트 절연층으로서 기능하며, CVD법, 스퍼터링법 등에 의해, 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 산화 하프늄막, 산화 알루미늄막, 산화 탄탈막 등의 단일막 또는 임의의 상기 막들을 포함한 적층이 되도록 형성된다. 대안적으로, 반도체 영역(104)의 표면이 고밀도 플라즈마 처리 또는 열산화 처리에 의해 산화 또는 질화되는 방식으로 절연층이 형성될 수도 있다. 고밀도 플라즈마 처리는 He, Ar, Kr, 또는 Xe와 같은 희가스와 산소, 산화 질소, 암모니아, 질소, 또는 수소와 같은 가스의 혼합 가스를 이용하여 수행될 수 있다. 절연층의 두께에 대한 특별한 제한은 없지만, 절연층은, 예를 들어, 1 nm이상 100 nm이하의 범위로 형성될 수 있다.
도전 재료를 포함한 층은 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐과 같은 금속 재료를 이용하여 형성될 수 있다. 도전 재료를 포함한 층은 다결정 실리콘과 같은 반도체 재료를 이용하여 형성될 수도 있다. 도전 재료를 포함한 층을 형성하는 방법에 대한 특별한 제한은 없으며, 증착법, CVD법, 스퍼터링법, 또는 스핀 코팅법과 같은 다양한 성막 방법이 채용될 수 있다. 본 실시형태는, 도전 재료를 포함한 층이 금속 재료를 이용하여 형성되는 경우의 일례를 설명한 것임을 유의한다.
그 후, 절연층, 및 도전 재료를 포함하는 층을 선택적으로 에칭함으로써, 게이트 절연층(108) 및 게이트 전극(110)이 형성된다(도 4c 참조).
다음으로, 게이트 전극(110)을 커버하는 절연층(112)이 형성된다(도 4c 참조). 그 후, 인(P)이나 비소(As) 등이 반도체 영역(104)에 첨가됨으로써, 얕은 접합 깊이를 갖는 불순물 영역(114)이 형성된다(도 4c 참조). 여기서는 n채널 트랜지스터를 형성하기 위해서 인이나 비소가 첨가되지만, p채널 트랜지스터를 형성하는 경우에는, 붕소(B)나 알루미늄(Al)과 같은 불순물 원소가 부가될 수도 있음을 유의한다. 불순물 영역(114)의 형성에 의해, 채널 형성 영역(116)이 게이트 절연층(108) 하부 반도체 영역(104) 내에 형성된다(도 4c 참조). 여기서, 첨가되는 불순물의 농도는 적절히 설정될 수 있으며, 반도체 소자의 크기가 매우 미세화되는 경우에는, 그 농도를 증가시키는 것이 바람직하다. 여기서는, 절연층(112)의 형성 이후에 불순물 영역(114)이 형성되는 공정이 채용되지만, 대안적으로, 절연층(112)은 불순물 영역(114)의 형성 이후에 형성될 수도 있다.
다음으로, 측벽 절연층(118)이 형성된다(도 4d 참조). 절연층이 절연층(112)을 커버하도록 형성된 후, 고도의 이방성 에칭을 실시함으로써, 측벽 절연층(118)이 자기 정합적으로 형성될 수 있다. 이 때, 절연층(112)을 부분적으로 에칭하여, 게이트 전극(110)의 상면과 불순물 영역(114)의 상면이 노출되는 것이 바람직하다.
그 후, 게이트 전극(110), 불순물 영역(114), 측벽 절연층(118) 등을 커버하도록 절연층이 형성된다. 그 후, 절연층과 접하는 불순물 영역(114)의 영역에 인(P)이나 비소(As) 등이 부가됨으로써, 고농도 불순물 영역(120)이 형성된다(도 4e 참조). 그 후, 절연층이 제거되고, 게이트 전극(110), 측벽 절연층(118), 고농도 불순물 영역(120) 등을 커버하도록 금속층(122)이 형성된다(도 4e 참조). 진공 증착법, 스퍼터링법, 또는 스핀 코팅법과 같은 다양한 성막 방법들이 금속층(122)을 형성하기 위해 채용될 수 있다. 금속층(122)은, 반도체 영역(104)에 포함된 반도체 재료와 반응하여 저 저항성 금속 화합물이 되는 금속 재료를 이용하여 형성되는 것이 바람직하다. 이러한 금속 재료의 예로서는 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 및 백금이 포함된다.
다음으로, 열처리가 수행되어, 금속층(122)이 반도체 재료와 반응한다. 따라서, 고농도 불순물 영역(120)과 접하는 금속 화합물 영역(124)이 형성된다(도 4f 참조). 게이트 전극(110)이 다결정 실리콘 등을 사용하여 형성되는 경우, 금속 화합물 영역이 또한 금속층(122)과 접하는 게이트 전극(110)의 영역에서 형성됨을 유의한다.
열처리로서, 예를 들어, 플래시 램프를 사용한 조사가 채용될 수 있다. 또다른 열처리 방법이 채용될 수도 있음은 물론이지만, 금속 화합물의 형성 시 화학 반응의 제어성을 향상시키기 위해, 극히 단시간 동안 열처리가 달성될 수 있는 방법이 사용되는 것이 바람직하다. 금속 화합물 영역은, 금속 재료와 반도체 재료의 반응에 의해 형성되고 충분히 높은 도전성을 가짐을 유의한다. 금속 화합물 영역의 형성은 전기 저항을 적절히 저감시키고 소자 특성을 향상시킬 수 있다. 금속 화합물 영역(124)이 형성된 이후에 금속층(122)이 제거됨을 유의한다.
그 후, 상기 공정으로 형성된 구성요소들을 커버하기 위해, 층간 절연층(126) 및 층간 절연층(128)이 형성된다(도 4g 참조). 층간 절연층(126 및 128)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈과 같은 무기 절연 재료를 이용하여 형성될 수 있다. 더욱이, 폴리이미드 또는 아크릴 수지와 같은 유기 절연 재료를 이용하여 층간 절연층(126 및 128)이 형성될 수 있다. 여기서는, 층간 절연층이 층간 절연층(126) 및 층간 절연층(128)의 2층 구조를 갖지만, 층간 절연층의 구조는 이에 한정되지 않는다. 층간 절연층(128)의 형성 이후, 층간 절연층(128)의 표면은 CMP나 에칭 등으로 평탄화되는 것이 바람직하다.
그 후, 금속 화합물 영역(124)에 도달하는 개구가 층간 절연층에 형성되고, 그 개구에, 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)이 형성된다(도 4h 참조). 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)은, 예를 들어, 개구를 포함한 영역에 PVD법이나 CVD법등에 의해 도전층이 형성된 후, 에칭 처리나 CMP 등에 의해 도전층의 일부가 제거되는 방식으로 형성될 수 있다.
구체적으로, 예를 들어, 개구를 포함한 영역에 PVD법에 의해 얇은 티타늄 막이 형성되고 CVD법에 의해 얇은 질화 티타늄 막이 형성되고 그 후 개구에 매립되도록 텅스텐막이 형성되는 방법을 채용할 수 있다. 여기서, PVD법에 의해 형성된 티타늄 막은, 그 티타늄 막이 형성되는 산화막(예를 들어, 자연 산화막)의 표면을 환원하여 하부 전극(예를 들어, 여기서는 금속 화합물 영역(124))과의 접촉 저항을 저감시키는 기능을 가진다. 티타늄 막의 형성 이후에 형성되는 질화 티타늄 막은 도전 재료의 확산을 방지하는 장벽 기능을 가진다. 티타늄이나 질화 티타늄 등의 장벽 막의 형성 이후에, 도금 법에 의해 구리막이 형성될 수도 있다.
도전층의 일부를 제거함으로써 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)이 형성되는 경우에 있어서, 그 표면이 평탄하게 되도록 공정을 수행하는 것이 바람직함을 유의한다. 예를 들어, 얇은 티타늄 막 또는 얇은 질화 티타늄 막이 개구를 포함한 영역에 형성된 후에 텅스텐 막이 개구에 매립되도록 형성되는 경우, 후속적인 CMP에 의해, 과잉의 텅스텐, 티타늄, 질화 티타늄 등이 제거되어 표면의 평탄성이 향상될 수 있다. 이러한 방식으로, 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)을 포함한 표면이 평탄화되어, 전극, 배선, 절연층, 반도체층 등이 이후 공정들에서 양호하게 형성될 수 있다.
여기서는, 금속 화합물 영역(124)과 접하는 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)만이 도시되어 있지만, 게이트 전극(110) 등과 접하는 전극(130c)이 또한 이 공정에서 형성될 수 있음을 유의한다. 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)에 사용되는 재료에 대한 특별한 제한은 없으며, 다양한 도전 재료가 사용될 수 있다. 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 도전 재료가 사용될 수 있다. 이후에 수행되는 열처리를 고려하여, 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)은, 이후에 수행되는 열처리에 견디기에 충분히 높은 내열성을 갖는 재료를 이용하여 형성되는 것이 바람직하다.
이러한 방식으로, 반도체 재료를 포함한 기판(100)을 사용한 트랜지스터(160)가 형성된다(도 4h 참조). 상기 공정 이후, 전극, 배선, 절연층 등이 더 형성될 수도 있음을 유의한다. 층간 절연층 및 도전층을 포함한 층상 구조의 적층 구조를 배선들이 가질 경우, 고도로 집적화한 반도체 장치가 제공될 수 있다.
〈상부의 트랜지스터의 제작 방법〉
다음으로, 층간 절연층(128) 위에 트랜지스터(162)를 제작하는 공정들이 도 5a 내지 도 5e를 참조하여 설명될 것이다. 도 5a 내지 도 5e는 층간 절연층(128) 위에 전극들이나 트랜지스터(162) 등을 제작하는 공정들을 나타내기 때문에, 트랜지스터(162)의 하부에 위치된 트랜지스터(160) 등의 상세는 생략된다.
먼저, 층간 절연층(128), 소스 전극 또는 드레인 전극(130a), 소스 전극 또는 드레인 전극(130b), 및 전극(130c) 위에 절연층(138)이 형성된다. 절연층(138)은 PVD법이나 CVD법 등에 의해 형성될 수 있다. 절연층(138)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈과 같은 무기 절연 재료를 이용하여 형성될 수 있다. 절연층(138)은 트랜지스터(162)의 하지로서 기능함을 유의한다. 절연층(138)은 반드시 제공되는 것은 아니다.
다음으로, 소스 전극 또는 드레인 전극(130a), 소스 전극 또는 드레인 전극(130b), 및 전극(130c)에 도달하는 개구가 절연층(138)에 형성된다(도 5a 참조). 개구는 마스크를 사용한 에칭과 같은 방법에 의해 형성될 수 있다. 마스크는 포토마스크 등을 사용한 노광에 의해 형성될 수 있다. 습식 에칭 또는 건식 에칭 중 어느 하나가 에칭으로서 이용될 수도 있지만, 미세 가공의 관점에서는, 건식 에칭이 사용되는 것이 바람직하다. 절연층(138)이 제공되지 않는 경우에 있어서 이 공정은 생략될 수 있음을 유의한다.
다음으로, 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b), 전극(142c), 및 전극(142d)이 형성된다(도 5b 참조). 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b), 전극(142c), 및 전극(142d)은, 절연층(138)을 커버하도록 도전층이 형성된 후 선택적으로 에칭되는 방식으로 형성될 수 있다.
도전층은, 스퍼터링법에 의해 정형화된 PVD법 또는 플라즈마 CVD법과 같은 CVD법에 의해 형성될 수 있다. 도전층용 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금이 사용될 수 있다. 대안적으로, 망간, 마그네슘, 지르코늄, 베릴륨, 및 토륨으로부터 선택된 하나 이상의 재료들이 사용될 수도 있다. 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소들 중 하나 이상과 결합된 알루미늄이 사용될 수도 있다. 도전층은 단층 구조를 갖거나, 또는 2층 이상을 포함하는 적층 구조를 가질 수 있다. 예를 들어, 도전층은, 실리콘을 포함한 알루미늄 막의 단층 구조, 티타늄 막이 알루미늄 막 위에 적층된 2층 구조, 또는 티타늄 막과 알루미늄 막과 티타늄 막이 이 순서대로 적층된 3층 구조를 가질 수 있다.
도전층은 또한 도전성 금속 산화물을 이용하여 형성될 수도 있다. 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3-SnO2, 어떤 경우 ITO로 약기함), 산화 인듐 산화 아연 합금(In2O3-ZnO), 또는 이들의 금속 산화물 재료에 실리콘 혹은 산화 실리콘이 포함된 임의의 재료가 사용될 수 있다.
트랜지스터의 채널 길이(L)는, 소스 전극 또는 드레인 전극(142a)의 하단부와 소스 전극 또는 드레인 전극(142b)의 하단부 간의 거리에 의해 결정된다. 채널 길이(L)가 25nm 미만인 경우, 에칭용 마스크는, 수 나노미터 내지 수십 나노미터의 파장을 갖는 초자외선을 이용하여 형성되는 것이 바람직하다. 초자외선에 의한 노광은 높은 해상도와 큰 초점 심도를 유도한다. 이에 따라, 채널 길이(L)가 25nm 미만인 패턴이 형성될 수 있고, 또한 채널 길이(L)가 10 nm 이상 1000 nm 이하일 수 있다. 이러한 방식으로, 작은 채널 길이를 갖는 트랜지스터는 회로의 높은 동작 속도 및 낮은 전력 소비를 유도하기 때문에, 작은 채널 길이를 갖는 트랜지스터가 바람직하다.
부가적으로, 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b)의 단부들은 테이퍼 형상을 갖도록 형성되는 것이 바람직하다. 이는, 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b)의 단부들이 테이퍼 형상을 가질 경우, 이후에 형성될 산화물 반도체층의 피복성이 증가될 수 있고 절단이 방지될 수 있기 때문이다. 여기서, 테이퍼 각은, 예를 들어, 30° 이상 60° 이하인 것이 바람직하다. 테이퍼 각은, 테이퍼 형상을 갖는 층(예를 들어, 소스 전극 또는 드레인 전극(142a))을, 그 층의 단면(기판의 표면에 직교하는 면)에 수직인 방향으로부터 관측했을 때에, 당해 층의 측면과 저면이 이루는 경사각을 지칭한다.
다음으로, 산화물 반도체층이 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b) 등을 커버하도록 형성된 후, 마스크를 사용한 에칭과 같은 방법에 의해 처리되어, 섬 형상의 산화물 반도체층(140)이 형성된다(도 5c 참조).
산화물 반도체층은 스퍼터링법을 이용하여 형성되는 것이 바람직하다. 산화물 반도체층으로서, In－Sn－Ga－Zn－O계 막과 같은 4원계 금속 산화물; In－Ga－Zn－O계 막, In－Sn－Zn－O계 막, In－Al－Zn－O계 막, Sn－Ga－Zn－O계 막, Al－Ga－Zn－O계 막, 및 Sn－Al－Zn－O계 막과 같은 3원계 금속 산화물; In－Zn－O계 막, Sn－Zn－O계 막, Al－Zn－O계 막, Zn－Mg－O계 막, Sn－Mg－O계 막, In－Mg－O계 막과 같은 2원계 금속 산화물; 또는 In－O계 막, Sn－O계 막, Zn－O계 막이 사용될 수 있다. 실리콘이 금속 산화물에 첨가될 수도 있음을 유의한다. 예를 들어, 2중량%이상 10중량%이하인 SiO2를 포함하는 타겟을 이용하여 산화물 반도체층이 형성될 수도 있다.
특히, In－Ga－Zn－O계 금속 산화물이 사용될 경우, 무전계 시의 충분히 높은 저항(충분히 낮은 오프 전류)을 갖고 높은 전계 효과 이동도를 갖는 반도체 장치가 형성될 수 있다. 이러한 관점에서, In－Ga－Zn－O계 금속 산화물은, 반도체 장치에 사용되는 반도체 재료에 적합하다.
In－Ga－Zn－O계 금속 산화물의 대표적 예로서, InGaO3(ZnO)m(m＞0)로 표기되는 금속 산화물이 주어진다. 부가적으로, Ga 대신에 M를 이용하여 InMO3(ZnO)m(m＞0)로 표기되는 금속 산화물이 주어진다. 여기서, M는 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 및 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등일 수 있다. 상기 조성은 결정 구조에 의해 획득되고, 일례에 불과한 것임을 유의한다.
본 실시형태에 있어서, 산화물 반도체층은, In－Ga－Zn－O계 금속 산화물 타겟을 사용하는 스퍼터링법에 의해 형성된다.
산화물 반도체층을 형성할 시, 감압 상태로 유지된 처리 챔버에 기판이 유지되고, 기판 온도는, 바람직하게는 100℃이상 600℃이하의 온도, 보다 바람직하게는 200℃이상 400℃이하의 온도로 설정된다. 여기서, 산화물 반도체층은 기판이 가열되면서 형성되어, 산화물 반도체층 내의 불순물 농도가 저감될 수 있고, 스퍼터링으로 인한 산화물 반도체층의 손상이 경감될 수 있다.
산화물 반도체층의 형성을 위한 바람직한 분위기는, 수소, 물, 수산기, 및 수소화물과 같은 불순물이 충분히 저감된 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤)와 산소와의 혼합 분위기이다. 구체적으로, 예를 들어, 수소, 물, 수산기, 수소화물과 같은 불순물이 제거되어 농도가 1ppm 이하(바람직하게는 10ppb 이하)로 감소된 고순도 가스 분위기를 사용하는 것이 바람직하다.
여기서, 챔버로부터 잔류 수분을 제거하기 위하여, 흡착형 진공 펌프가 사용되는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프가 사용될 수 있다. 배기 수단으로서, 콜드 트랩이 부가된 터보 분자 펌프가 사용될 수도 있다. 크라이오 펌프를 이용하여 배기된 성막 챔버에 있어서, 예를 들어, 수소 원자, 및 물(H2O)과 같은 수소 원자를 포함한 화합물(및 바람직하게는 탄소 원자를 포함한 화합물도)이 제거되어, 성막 챔버에서 형성된 산화물 반도체층의 불순물 농도가 저감될 수 있다.
산화물 반도체층은 2 nm 이상 200nm 이하, 바람직하게는 5nm 이상 30nm 이하의 두께를 갖도록 형성된다. 적절한 두께는 산화물 반도체 재료에 의존하여 상이하며 그 두께는 사용되는 재료에 의존하여 적절히 선택됨을 유의한다.
부가적으로, 펄스형 직류(DC) 전원이 산화물 반도체층의 형성에 사용될 경우, 더스트(성막시에 형성되는 분상 혹은 플레이크 상의 물질)가 경감될 수 있고 또한 두께가 균일해 질 수 있다.
산화물 반도체층을 성막하기 위한 스퍼터링 조건은 다음과 같을 수 있음을 유의한다: 기판과 타겟 간의 거리는 170mm, 압력은 0.4Pa, 직류(DC) 전력은 0.5kW, 분위기는 산소 분위기(산소 유량 비율은 100%).
산화물 반도체층이 스퍼터링에 의해 형성되기 전에, 아르곤 가스의 도입에 의해 플라즈마가 발생되는 역스퍼터링에 의해, 절연층(138)의 표면에 부착된 더스트가 제거되는 것이 바람직함을 유의한다. 여기서, 역스퍼터링은, 이온들이 스퍼터링 타겟과 충돌하는 통상적인 스퍼터링과 대조적으로, 처리될 표면과 이온들이 충돌하여 그 표면이 개질되는 방법이다. 처리될 표면과 이온들이 충돌하게 하는 방법의 일례는, 고주파 전압이 아르곤 분위기에서 표면에 인가되어 기판 부근에 플라즈마가 생성되는 방법이다. 질소 분위기, 헬륨 분위기, 산소 분위기 등이 아르곤 분위기 대신에 이용될 수도 있음을 유의한다.
산화물 반도체층의 에칭 방법으로서, 건식 에칭 또는 습식 에칭 중 어느 하나가 채용될 수도 있다. 건식 에칭 및 습식 에칭이 결합하여 이용될 수도 있음은 물론이다. 산화물 반도체층이 원하는 형상으로 에칭될 수 있도록, 에칭 조건(예를 들어, 에칭 가스나 에칭액, 에칭 시간, 및 온도)은 재료에 따라 적절히 설정될 수도 있다.
건식 에칭에 사용되는 에칭 가스의 일례는 염소 함유 가스(염소(Cl2), 삼염화 붕소(BCl3), 사염화규소(SiCl4), 또는 사염화탄소(CCl4)와 같은 염소계 가스)이다. 더욱이, 불소 함유 가스(사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 또는 트리플루오로메탄(CHF3)과 같은 불소계 가스), 브롬화 수소(HBr), 산소(O2), 이들 가스들에 헬륨(He)이나 아르곤(Ar)과 같은 희가스가 첨가된 임의의 가스 등이 이용될 수도 있다.
건식 에칭 법으로서, 평행 평판형 RIE(반응성 이온 에칭)법 또는 ICP(유도 결합형 플라즈마) 에칭법이 사용될 수 있다. 산화물 반도체층을 원하는 형상으로 에칭하기 위해, 에칭 조건들(예를 들어, 코일형 전극에 인가된 전력량, 기판측 상의 전극에 인가된 전력량, 및 기판측 상의 전극 온도)이 적절히 설정된다.
습식 에칭에 사용된 에천트로서, 인산과 아세트산과 질산을 혼합한 용액, 암모니아과수(31중량%의 과산화수소수：28중량%의 암모니아수：물=5：2：2) 등이 사용될 수 있다. 또한, ITO07N(KANTO CHEMICAL CO., INC.제작)과 같은 에천트가 사용될 수도 있다.
그 후, 제 1 열처리가 산화물 반도체층 상에서 수행되는 것이 바람직하다. 이 제 1 열처리에 의해, 산화물 반도체층 내 수소와 같은 불순물이 제거될 수 있다. 제 1 열처리가 에칭 이후에 수행되는 경우, 습식 에칭이 사용된 경우에도, 에칭 시간이 단축될 수 있다는 이점이 있다. 제 1 열처리의 온도는 300℃이상 750℃이하, 바람직하게는 400℃이상 700℃이하의 온도로 설정된다. 예를 들어, 저항 발열체 등이 사용되는 전기로에 기판이 도입되고, 산화물 반도체층(140)이 질소 분위기에서 1시간 동안 450℃로 열처리된다. 산화물 반도체층(140)은 열처리 동안에 공기에 노출되지 않아서, 물과 수소(수분 등을 포함)의 혼입이 방지될 수 있다. 부가적으로, 제 1 열처리 온도는, 하층에 위치된 트랜지스터(160)의 전극이나 배선 등의 내열성을 고려하여 결정되는 것이 바람직하다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스와 같은 매체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치일 수 있다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치 또는 LRTA(Lamp Rapid Thermal Anneal) 장치와 같은 RTA(Rapid Thermal Anneal) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용하여 열처리를 수행하는 장치이다. 가스로서, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체, 예를 들어, 아르곤과 같은 희가스 또는 질소가 사용된다.
예를 들어, 제 1 열처리로서, GRTA 공정은 다음과 같이 수행될 수도 있다. 기판은, 650℃ 내지 700℃의 고온으로 가열된 불활성 가스에 투입되고, 수 분동안 가열되며, 불활성 가스로부터 꺼내진다. GRTA 공정은 단시간 동안 고온 열처리를 가능케 한다. 부가적으로, 제 1 열처리가 단시간 동안 수행되기 때문에, 유리 기판과 같은 낮은 내열성을 갖는 기판은, 기판의 변형점을 초과한 온도 조건 하에서도 사용될 수 있다.
제 1 열처리는, 질소 또는 희가스(예를 들어, 헬륨, 네온, 또는 아르곤)를 주성분으로서 포함하고 수소나 물 등을 포함하지 않은 분위기에서 수행되는 것이 바람직하다. 예를 들어, 열처리 장치에 도입된 질소, 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)이다.
어떤 경우, 제 1 열처리의 조건들 또는 산화물 반도체층의 재료에 의존하여, 결정 성분을 포함한 반도체층이 되도록 산화물 반도체층이 결정화될 수도 있다. 또한, 제 1 열처리의 조건들 또는 산화물 반도체층의 재료에 의존하여, 산화물 반도체층은 결정 성분을 포함하지 않는 비정질 산화물 반도체층일 수도 있다.
부가적으로, 산화물 반도체층의 비정질 표면 위에 결정층을 제공함으로써, 산화물 반도체층의 전기적 특성이 변경될 수 있다. 예를 들어, 결정립이 배향된 전기적 이방성을 갖는 결정층을 제공함으로써, 산화물 반도체층의 전기적 특성이 변경될 수 있다.
산화물 반도체층(140)에 대한 제 1 열처리는, 섬 형상의 산화물 반도체층(140)으로 가공되지 않았던 산화물 반도체층에 대해 수행될 수 있다. 그 경우, 제 1 열처리 이후, 기판은 가열 장치로부터 꺼내지고, 포토리소그래피 공정이 수행된다.
상술된 열처리는, 산화물 반도체층(140)에 대한 탈수소화(탈수화)의 효과로 인해 탈수소화 처리(탈수화 처리) 등으로서 지칭될 수 있다. 이러한 처리는, 산화물 반도체층이 형성된 이후, 절연층(게이트 절연층 등)이 산화물 반도체층(140) 위에 형성된 이후, 또는 게이트 전극이 형성된 이후와 같은 어느 하나의 타이밍에 수행될 수 있다. 이러한 처리는 1회에 또는 복수회 수행될 수도 있다.
부가적으로, 산화물 반도체층의 형성에 관련된 분위기가 제어되는 등의 방법에 의해, 수소가 충분히 저감된 산화물 반도체층이 획득될 수 있는 경우에 있어서, 제 1 열처리는 생략될 수 있다.
상기 공정 이후에 N2O, N2, 또는 Ar와 같은 가스를 사용하여 플라즈마 처리가 수행될 수도 있음을 유의한다. 플라즈마 처리는, 산화물 반도체층의 노출된 표면에 부착한 물 등을 제거할 수 있다. 부가적으로, 산소와 아르곤의 혼합 가스 등과 같이, 산소를 함유한 가스를 사용하여 플라즈마 처리가 수행될 수도 있다. 이러한 방식으로, 산화물 반도체층에는 산소가 공급되고, 산소 결핍으로부터 기인된 에너지 갭에서의 결함 준위가 저감될 수 있다.
다음으로, 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b), 산화물 반도체층(140) 등의 상방에 절연층(144)이 형성되고, 게이트 전극이 형성되는 영역의 일부 및 용량 소자의 전극이 형성되는 영역의 일부에 개구들이 형성된다. 그 후, 개구들을 포함한 영역을 커버하도록 게이트 절연층(146)이 형성된다. 그 후, 게이트 전극(148a) 및 전극(148b)이 형성된다(도 5d 참조). 절연층(144)의 개구들은, 마스크를 사용한 에칭과 같은 방법에 의해 형성될 수 있다. 게이트 전극(148a) 및 전극(148b)은, 도전층이 게이트 절연층(146)을 커버하도록 형성된 후 선택적으로 에칭되는 방식으로 형성될 수 있다.
절연층(144) 및 게이트 절연층(146)은 CVD법이나 스퍼터링법 등에 의해 형성될 수 있다. 부가적으로, 절연층(144) 및 게이트 절연층(146)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈 등을 포함하도록 형성되는 것이 바람직하다. 절연층(144) 및 게이트 절연층(146)은 단층 구조 또는 적층 구조를 가질 수도 있다. 절연층(144) 및 게이트 절연층(146)의 두께에 대한 특별한 제한은 없지만, 그들 각각은 예를 들어, 10nm 이상 500nm 이하의 두께로 형성될 수 있다. 절연층(144)이, 전극들이 서로 중첩할 경우 등에서 발생되는 용량을 저감하도록 제공됨을 유의한다. 예를 들어, 절연층(144)이 형성될 경우, 소스 전극 또는 드레인 전극(142a) 등과 게이트 전극(148a)에 의해 발생된 용량은 저감될 수 있다.
절연층(144) 및 게이트 절연층(146)은, 수소나 물과 같은 불순물이 절연층(144) 및 게이트 절연층(146)에 혼입하기 어려운 방법에 의해 형성되는 것이 바람직하다. 이는, 절연층(144) 및 게이트 절연층(146)이 수소를 포함할 경우, 수소의 산화물 반도체층으로의 침투, 산소의 산화물 반도체층으로부터의 추출 등이 발생할 수도 있기 때문이다.
예를 들어, 절연층(144) 및 게이트 절연층(146)이 스퍼터링법에 의해 형성되는 경우, 수소, 물, 수산기 또는 수소화물과 같은 불순물의 농도가 대략 1ppm(바람직하게는, 대략 10ppb)로 저감된 고순도 가스가 스퍼터링 가스로서 사용된다. 부가적으로, 처리 챔버 내 잔류 수분은 제거되는 것이 바람직하다.
본 실시형태에서 설명된 바와 같이, 불순물의 제거에 의해 진성화되는 산화물 반도체(고순도화된 산화물 반도체)는 계면준위 및 계면전하에 대해 매우 민감하고, 따라서, 이러한 산화물 반도체가 산화물 반도체층에 사용되는 경우에는, 게이트 절연층과의 계면이 중요하게 된다. 따라서, 고순도화된 산화물 반도체층에 접하는 게이트 절연층(146)은 고 품질을 요구한다.
예를 들어, 게이트 절연층(146)은 치밀하고 높은 내전압과 고 품질을 가질 수 있기 때문에, 마이크로파(주파수가 2.45GHz)를 사용한 고밀도 플라즈마 CVD법에 의해 게이트 절연층(146)이 형성되는 것이 바람직하다. 이는, 고순도화된 산화물 반도체층이 고품질 게이트 절연층과 밀접할 경우, 계면상태가 감소될 수 있고 계면특성이 양호해 질 수 있기 때문이다.
물론, 고순도화된 산화물 반도체층이 사용된 경우라도, 양질의 절연층이 게이트 절연층으로서 형성될 수 있는 한, 스퍼터링법 또는 플라즈마 CVD법과 같은 다른 방법이 채용될 수 있다. 더욱이, 절연층의 형성 이후 수행된 열처리에 의해, 품질이나 계면특성이 개선된 절연층을 이용하는 것도 가능하다. 어느 경우든, 양호한 막 품질과 함께 산화물 반도체층과의 게이트 절연층(146)의 계면상태 밀도가 저감될 수 있는 게이트 절연층(146)이 형성될 수도 있다.
본 실시형태에 있어서, 절연층(144) 및 게이트 절연층(146)으로서 기능하는 산화 실리콘을 포함하는 절연층이 스퍼터링법에 의해 형성된다.
절연층(144) 또는 게이트 절연층(146)이 형성된 후, 불활성 가스 분위기 또는 산소 가스 분위기에서 제 2 열처리가 (바람직하게는 200℃이상 400℃이하, 예를 들어 250℃이상 350℃이하의 온도에서) 수행되는 것이 바람직하다. 예를 들어, 제 2 열처리는 질소 분위기에서 1시간 동안 250℃로 수행된다. 제 2 열처리는 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 제 2 열처리에 의해, 산소를 포함한 절연층으로부터 산화물 반도체로 산소가 공급될 수 있고, 산소 결핍에 의해 야기된 에너지 갭 내의 결함 준위가 저감될 수 있다. 상기 분위기에 한정하지 않고, 열처리의 분위기는 대기 분위기 등일 수도 있다. 하지만, 그 경우, 산화물 반도체층에 수소가 혼입되지 않도록, 수소나 물 등이 제거된 분위기가 채용되는 것이 바람직하다. 부가적으로, 제 2 열처리는 필수 공정은 아니며 따라서 생략될 수도 있다.
게이트 전극(148a) 및 전극(148b)이 되는 도전층은, 스퍼터링법에 의해 전형화된 PVD법 또는 플라즈마 CVD법과 같은 CVD법에 의해 형성될 수 있다. 그 상세는 소스 전극 또는 드레인 전극(142a) 등과 유사하고 따라서 그 설명이 참조될 수 있다.
절연층(144)에 개구를 형성하기 위한 에칭 또는 게이트 전극(148a) 등을 형성하기 위한 에칭으로서, 건식 에칭 또는 습식 에칭 중 어느 하나가 이용될 수도 있다. 건식 에칭과 습식 에칭이 결합하여 이용될 수 있음은 물론이다. 에칭 조건(예를 들어, 에칭 가스나 에칭액, 에칭 시간, 및 온도)이 재료에 의존하여 적절히 설정되어, 원하는 형상이 획득될 수 있다.
다음으로, 보호 절연층(150) 및 층간 절연층(152)이 형성된다(도 5e 참조).
보호 절연층(150) 및 층간 절연층(152)은 PVD법이나 CVD법 등에 의해 형성될 수 있다. 보호 절연층(150) 및 층간 절연층(152)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈과 같은 무기 절연 재료를 이용하여 형성될 수 있다.
보호 절연층(150)은 산화물 반도체층(140)에 비교적 가깝게 위치되기 때문에, 스퍼터링법과 같이, 수소 및 물과 같은 불순물이 혼입되지 않는 방법에 의해 보호 절연층(150)이 형성되는 것이 바람직하다.
또한, 층간 절연층(152)은 평탄한 표면을 갖도록 형성되는 것이 바람직하다. 이는, 층간 절연층(152)이 평탄한 표면을 갖도록 형성될 경우, 층간 절연층(152) 위에 전극이나 배선 등이 형성될 수 있는 것이 바람직하기 때문이다.
보호 절연층(150) 또는 층간 절연층(152)이 필수 구성요소는 아니며 적절히 생략될 수도 있음을 유의한다.
상기 설명된 바와 같이, 산화물 반도체를 포함한 트랜지스터(162) 및 용량 소자(164)가 완성된다(도 5e 참조).
상기 방법에 의해 제작된 산화물 반도체를 포함한 트랜지스터(162)에 있어서 오프 전류는 극히 작다. 예를 들어, 충분히 진성화(i형화)된 산화물 반도체의 캐리어 밀도는, 예를 들어, 1×1012/cm3 미만, 바람직하게는, 1.45×1010/cm3 미만이며, 트랜지스터의 오프 전류는, 예를 들어, 드레인 전압(Vd)이 ＋1V 또는＋10V이고 게이트 전압(Vg)이 -5V 내지 -20V의 범위인 경우에 1×10-13A이하이다. 따라서, 반도체 장치의 데이터 유지 기간이 충분히 확보될 수 있다. 부가적으로, 충분히 진성화된 산화물 반도체가 사용되는 경우, 실온에서의 누설 전류는 대략 1×10-20A(10zA(젭토암페어)) 내지 1×10-19A(100zA)로 저감될 수 있다. 즉, 누설 전류는 실질적으로 0일 수 있다. 이러한 산화물 반도체의 사용으로, 데이터 유지 기간이 충분히 확보된 반도체 장치가 제공될 수 있다.
용량 소자(164)가 또한 제공되고, 이는 트랜지스터(160)의 게이트 전극에 제공된 전하의 유지를 용이하게 하고 기억 내용의 판독을 용이하게 한다. 특히, 본 실시형태에서 설명된 방법에 의해 공정의 증가없이 용량 소자(164)가 형성될 수 있고, 이는 비용 절감의 관점에서 유익하다.
산화물 반도체 이외의 재료를 포함한 트랜지스터와 산화물 반도체를 포함한 트랜지스터와의 적층(2층) 구조를 갖는 반도체 장치가 본 실시형태에서 설명됨을 유의한다. 하지만, 개시된 발명에 사용되는 구조는 적층 구조에 한정되지 않는다. 단층 구조 또는 3층 이상의 적층 구조가 채용될 수도 있다.
부가적으로, 전극(배선), 절연층, 반도체층 등의 위치나 접속 관계; 배선 폭, 채널 폭, 채널 길이와 같은 파라미터; 또는 다른 조건들이 반도체 집적 회로에 요구되는 기능에 의존하여 적절히 변경될 수 있다. 예를 들어, 단층 구조를 갖는 반도체 장치의 경우에서의 전극이나 배선 등의 구조는 적층 구조를 갖는 반도체 장치의 경우와는 크게 상이하다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명되는 임의의 구조, 방법 등과 적절히 결합될 수 있다.
(실시형태 2)
본 실시형태에 있어서, 상기 실시형태에서 설명된 반도체 장치와는 상이한 반도체 장치 및 반도체 장치를 제작하는 방법이 도 6a 및 도 6b 그리고 도 7a 내지 도 7e를 참조하여 설명된다. 본 실시형태에 있어서의 반도체 장치의 구조 및 제작 공정은 많은 부분에서 실시형태 1과 공통됨을 유의한다. 따라서, 다음 설명에 있어서, 동일 부분의 반복 설명은 생략되고 상이한 점들이 상세히 설명된다.
〈반도체 장치의 평면 구조 및 단면 구조〉
도 6a 및 도 6b는 반도체 장치의 구조의 일례를 도시한다. 도 6a 및 도 6b는, 각각, 반도체 장치의 단면 및 그 평면을 도시한다. 여기서, 도 6a는, 도 6b의 선(A3-A4), 및 선(B3-B4)을 따라 절취된 단면에 대응한다. 도 6a 및 도 6b에 도시된 반도체 장치에 있어서, 도 1a 및 도 1b와 동일한 방식으로, 산화물 반도체 이외의 재료를 포함한 트랜지스터(160)가 하부에 포함되고, 산화물 반도체를 포함한 트랜지스터(162) 및 용량 소자(164)는 상부에 포함된다. 본 실시형태에서 설명된 반도체 장치에는 절연층(144)이 제공되지 않기 때문에, 도 1a에 도시된 반도체 장치에 비하여 제작 공정이 간략화되고 제조 비용이 저감된다. 게이트 전극(148a) 등에 기인한 용량을 저감하기 위하여, 절연층(144)이 제공될 수도 있음을 유의한다.
도 6a에 도시된 트랜지스터(162)는, 절연층(138) 위에 제공된 산화물 반도체층(140); 산화물 반도체층(140)에 전기적으로 접속된 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b); 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b), 및 산화물 반도체층(140)을 커버하는 게이트 절연층(146); 및 게이트 절연층(146) 위에서 산화물 반도체층(140)과 중첩하는 게이트 전극(148a)을 포함한다. 도 6a에 도시된 트랜지스터(162)는 탑 게이트형 트랜지스터이며, 산화물 반도체층(140) 및 소스 전극 또는 드레인 전극(142a) 등이 산화물 반도체층(140)의 상면을 포함한 영역에서 서로 접속되기 때문에 탑 게이트 탑 콘택트형 트랜지스터로 지칭될 수 있음을 유의한다.
〈반도체 장치의 제작 방법〉
다음으로, 반도체 장치를 제작하는 방법의 일례가 설명된다. 다음 설명에 있어서, 상부의 트랜지스터(162)를 제작하는 방법이 도 7a 내지 도 7e을 참조하여 설명된다. 하부의 트랜지스터(160)의 제작 방법은 도 4에 도시된 제작 방법과 동일하기 때문에 그 설명은 생략됨을 유의한다.
먼저, 층간 절연층(128), 소스 전극 또는 드레인 전극(130a), 소스 전극 또는 드레인 전극(130b), 및 전극(130c) 위에 절연층(138)이 형성된다. 그 후, 소스 전극 또는 드레인 전극(130a), 소스 전극 또는 드레인 전극(130b), 및 전극(130c)에 도달하는 개구들이 절연층(138)에 형성된다(도 7a 참조). 절연층(138)의 재료 및 형성 방법의 설명은, 도 5a가 참조될 수 있기 때문에 생략된다. 부가적으로, 개구는 마스크를 사용한 에칭과 같은 방법에 의해 형성될 수 있다.
다음으로, 산화물 반도체층이 절연층(138) 위에 형성되고, 마스크를 사용한 에칭과 같은 방법에 의해 가공되어, 섬 형상의 산화물 반도체층(140)이 형성된다(도 7b 참조). 섬 형상의 산화물 반도체층(140)의 재료 및 형성 방법의 설명은, 도 5c가 참조될 수 있기 때문에 생략된다.
다음으로, 절연층(138), 절연층(138)에 제공된 개구들, 및 섬 형상의 산화물 반도체층(140)을 커버하도록 도전층이 형성되고 그 후 마스크를 사용한 에칭과 같은 방법에 의해 가공되어, 산화물 반도체층(140)에 접하는 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b), 전극(142c) 그리고 전극(142d)이 형성된다. 그 후, 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b), 전극(142c) 및 전극(142d)을 커버하도록, 게이트 절연층(146)이 형성된다(도 7c 참조). 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b), 전극(142c), 및 전극(142d)의 재료 및 형성 방법의 설명은, 도 5b가 참조될 수 있기 때문에 생략된다. 부가적으로, 게이트 절연층(146)의 재료 및 형성 방법의 설명은, 도 5d가 참조될 수 있기 때문에 생략된다.
그 후, 도전층이 게이트 절연층(146) 위에 형성되고, 마스크를 사용한 에칭과 같은 방법에 의해 가공되어, 게이트 전극(148a) 및 전극(148b)이 형성된다(도 7d 참조). 게이트 전극(148a) 및 전극(148b)의 재료 및 형성 방법의 설명은, 도 5d가 참조될 수 있기 때문에 생략된다.
다음으로, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b)을 커버하기 위해, 보호 절연층(150) 및 층간 절연층(152)이 형성된다(도 7e 참조). 보호 절연층(150) 및 층간 절연층(152)의 재료 및 형성 방법의 설명은, 도 5e가 참조될 수 있기 때문에 생략된다.
상기 공정들을 통해, 도 6a 및 도 6b에 도시된 반도체 장치가 제작될 수 있다.
(실시형태 3)
본 실시형태에 있어서, 실시형태 1에 도시된 복수의 반도체 장치를 이용하여 형성된 반도체 장치의 회로 구성, 동작 등의 일례가 도 8a 및 도 8b 그리고 도 9a 및 도 9b를 참조하여 설명된다.
〈반도체 장치의 회로 구성 및 동작〉
도 8a 및 도 8b는, 도 3a1에 도시된 복수의 반도체 장치(이하, 메모리 셀(190)이라고도 칭함)를 각각 포함한 반도체 장치의 회로도의 예들이다. 도 8a는, 메모리 셀(190)이 직렬로 접속된 NAND형 반도체 장치의 회로도이며, 도 8b는, 메모리 셀(190)이 병렬로 접속된 NOR형 반도체 장치의 회로도이다.
도 8a에서의 반도체 장치는 소스선(SL), 비트선(BL), 제 1 신호선(S1), 복수의 제 2 신호선(S2), 복수의 워드선(WL), 및 복수의 메모리 셀(190)을 포함한다. 메모리 셀(190) 각각에 있어서, 트랜지스터(160)의 게이트 전극, 트랜지스터(162)의 소스 전극과 드레인 전극 중 하나, 및 용량 소자(164)의 전극들 중 하나는 서로 전기적으로 접속된다. 제 1 신호선(S1)과, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나가 서로 전기적으로 접속되고, 제 2 신호선(S2)과, 트랜지스터(162)의 게이트 전극이 서로 전기적으로 접속된다. 워드선(WL)과, 용량 소자(164)의 전극들 중 다른 하나가 서로 전기적으로 접속된다.
또한, 메모리 셀(190)에 포함된 트랜지스터(160)의 소스 전극은, 인접한 메모리 셀(190)의 트랜지스터(160)의 드레인 전극에 전기적으로 접속된다. 메모리 셀(190)에 포함된 트랜지스터(160)의 드레인 전극은, 인접한 메모리 셀(190)의 트랜지스터(160)의 소스 전극에 전기적으로 접속된다. 직렬로 접속된 복수의 메모리 셀 중 일단에 제공된 메모리 셀(190)에 포함된 트랜지스터(160)의 드레인 전극은 비트선에 전기적으로 접속됨을 유의한다. 직렬로 접속된 복수의 메모리 셀 중 타단에 제공된 메모리 셀(190)에 포함된 트랜지스터(160)의 소스 전극은 소스선(SL)에 전기적으로 접속된다. 도 8a에 있어서, 하나의 소스선(SL) 및 하나의 비트선(BL)이 반도체 장치에 제공되지만, 본 발명의 실시형태는 이에 한정되지 않음을 유의한다. 복수의 소스선(SL) 및 복수의 비트선(BL)이 제공될 수도 있다.
도 8a의 반도체 장치에 있어서, 기록 동작 및 판독 동작은 행 마다 수행된다. 기록 동작은 다음과 같이 수행된다. 트랜지스터(162)가 턴온되는 전위가, 기록이 수행되는 행의 제 2 신호선(S2)에 공급되어, 기록이 수행되는 행의 트랜지스터(162)가 턴온된다. 이에 따라, 제 1 신호선(S1)의 전위가 특정 행의 트랜지스터(160)의 게이트 전극에 공급되어, 소정의 전하가 그 게이트 전극에 제공된다. 따라서, 특정 행의 메모리 셀에 데이터가 기록될 수 있다.
또한, 판독 동작은 다음과 같이 수행된다. 먼저, 트랜지스터(160)의 게이트 전극의 전하에 무관하게 트랜지스터(160)가 턴온되는 전위가, 판독이 수행되는 행 이외의 행들의 워드선(WL)에 공급되어, 판독이 수행되는 행 이외의 행들의 트랜지스터(160)가 턴온된다. 그 후, 정전위가 소스선(SL)에 공급되고, 비트선(BL)이 판독 회로(도시되지 않음)에 접속된다. 여기서, 소스선(SL)과 비트선(BL) 간의 복수의 트랜지스터(160)는, 판독이 수행되는 행의 트랜지스터(160)를 제외하여 온 상태이고, 따라서, 소스선(SL)과 비트선(BL)간의 컨덕턴스는, 판독이 수행되는 행의 트랜지스터(160)의 상태에 의해 결정된다. 즉, 판독 회로에 의해 판독된 비트선(BL)의 전위는, 판독이 수행되는 행의 트랜지스터(160)의 게이트 전극에서의 전하에 의존한다. 이러한 방식으로, 판독 회로는 특정 행의 메모리 셀로부터 데이터를 판독할 수 있다.
도 8b의 반도체 장치는 복수의 소스선(SL), 복수의 비트선(BL), 복수의 제 1 신호선(S1), 복수의 제 2 신호선(S2), 복수의 워드선(WL), 및 복수의 메모리 셀(190)을 포함한다. 트랜지스터(160)의 게이트 전극, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(164)의 전극들 중 하나는 서로 전기적으로 접속되어 있다. 소스선(SL)과, 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속된다. 비트선(BL)과, 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. 제 1 신호선(S1)과, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고, 제 2 신호선(S2)과, 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속된다. 워드선(WL)과, 용량 소자(164)의 전극들 중 다른 하나는 서로 전기적으로 접속된다.
도 8b의 반도체 장치에 있어서, 기록 동작 및 판독 동작은 행 마다 수행된다. 기록 동작은 도 8a의 반도체 장치와 유사한 방식으로 수행된다. 판독 동작은 다음과 같이 수행된다. 먼저, 트랜지스터(160)의 온 상태 또는 오프 상태가 트랜지스터(160)의 게이트 전극에 기억된 전하에 의존하여 선택되는 전위가, 판독이 수행되는 행의 워드선(WL)에 공급된다. 그 후, 정전위가 소스선(SL)에 공급되고, 비트선(BL)은 판독 회로(도시되지 않음)에 접속된다. 선택되지 않은 행의 트랜지스터(160)는 오프 상태로 한다. 여기서, 소스선(SL)과 비트선(BL) 간의 컨덕턴스는, 판독이 수행되는 행의 트랜지스터(160)의 상태에 의해 결정된다. 즉, 판독 회로에 의해 판독되는 비트선(BL)의 전위는, 판독이 수행되는 행의 트랜지스터(160)의 게이트 전극의 전하에 의존한다. 이러한 방식으로, 판독 회로는 특정 행의 메모리 셀로부터 데이터를 판독할 수 있다.
도 8a 및 도 8b에 도시된 반도체 장치에 있어서, 산화물 반도체 이외의 재료를 포함한 트랜지스터(160)가 충분히 고속으로 동작할 수 있고, 따라서, 기억 내용의 판독 등이 고속으로 수행될 수 있다. 더욱이, 산화물 반도체를 포함한 트랜지스터(162)는 매우 낮은 오프 전류를 가진다. 이 때문에, 트랜지스터(162)를 턴오프함으로써, 트랜지스터(160)의 게이트 전극의 전위가 매우 장시간 동안 유지될 수 있다. 용량 소자(164)를 제공함으로써, 트랜지스터(160)의 게이트 전극에 제공된 전하의 유지 및 기억 내용의 판독이 용이하게 수행될 수 있다.
한편, 상기 설명된 복수의 메모리 셀을 포함하는 반도체 장치에 대하여, 기억 용량 당 단가를 억제하기 위해, 각 메모리 셀에 의해 점유된 면적의 축소가 과제가 된다. 그 과제를 해결하기 위하여, 예를 들어, 도 8a에 도시된 NAND형 반도체 장치에 있어서, 직렬로 접속된 트랜지스터(160) 각각은 도 9a의 단면도로 도시된 바와 같은 구조를 갖도록 형성됨으로써, 각 메모리 셀에 의해 점유된 면적이 축소될 수 있다. 도 9a는, 도 9b에 있어서의 선(C1-C2) 및 선(D1-D2)을 따라 취해진 단면에 대응함을 유의한다.
도 9a에 도시된 반도체 장치에 있어서, 기판(100) 위에 제공된 트랜지스터(160)는, 고농도 불순물 영역(120)(단순히 불순물 영역이라고도 칭함) 및 금속 화합물 영역(124)을 통해, 인접한 트랜지스터(160)에 접속된다. 즉, 트랜지스터(160) 사이에 제공된 고농도 불순물 영역(120) 및 금속 화합물 영역(124)은, 트랜지스터(160) 중 하나의 소스 영역 및 트랜지스터(160) 중 타방의 드레인 영역으로서 기능한다.
부가적으로, 트랜지스터(160)를 커버하기 위해, 층간 절연층(126) 및 층간 절연층(128)이 제공된다. 부가적으로, 직렬로 서로 접속된 복수의 트랜지스터(160)의 단부에서, 층간 절연층(126) 및 층간 절연층(128)에 형성된 개구를 통해 금속 화합물 영역(124)에 전기적으로 접속되는 전극(192)이 형성된다.
여기서, 트랜지스터(160)는 실시형태 1의 도 1a 및 도 1b에 도시된 트랜지스터(160)와 거의 동일한 구조를 갖기 때문에, 도 1a 및 도 1b의 설명이 도 9a 및 도 9b에 도시된 트랜지스터(160)의 설명을 위해 참조될 수 있다. 본 실시형태에 있어서, 트랜지스터(160)의 고집적화를 획득하기 위하여, 도 1a 및 도 1b에 도시된 측벽 절연층(118)은 제공되지 않음을 유의한다.
부가적으로, 도 9a에 도시된 구조는 도 8a에 도시된 NAND형 반도체 장치뿐만 아니라 도 8b에 도시된 NOR형 반도체 장치에도 채용될 수 있다. 예를 들어, 도 8b에 있어서, 인접한 열의 메모리 셀은 대칭적으로 배열될 수도 있으며, 인접한 열의 메모리 셀의 트랜지스터(160)는 고농도 불순물 영역(120) 및 금속 화합물 영역(124)을 통해 서로 접속될 수도 있다. 이 경우, 적어도 2개의 트랜지스터(160)가 고농도 불순물 영역(120) 및 금속 화합물 영역(124)을 통해 서로 접속된다.
복수의 트랜지스터(160)가 이러한 방식으로 서로 접속될 경우, 트랜지스터(160) 및 메모리 셀(190)의 고집적화가 획득될 수 있다. 이에 따라, 반도체 장치의 기억 용량 당 단가가 억제될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태의 임의의 구조, 방법 등과 적절히 결합될 수 있다.
(실시형태 4)
다음으로, 반도체 장치의 구성의 변형예가 도 10a 및 도 10b에 도시된다.
도 10a에 도시된 반도체 장치는 도 1a에 도시된 반도체 장치의 변형예이다.
도 10a에 도시된 구조는, 기판(100) 위에 제공된 금속 화합물 영역에 전극(130c)이 전기적으로 접속된다는 점에 있어서 도 1a에 도시된 구조와는 상이하다. 즉, 도 1a에 도시된 구성에서는, 소스 전극 또는 드레인 전극(142a)과 게이트 전극(110)이 서로 전기적으로 접속되지만, 도 10a에서는, 소스 전극 또는 드레인 전극(142a)과 금속 화합물 영역이 서로 전기적으로 접속된다.
도 10a에 도시된 구조로, 임의의 상기 실시형태들에서의 반도체 장치와는 상이한 회로 구성을 갖는 반도체 장치가 획득될 수 있다.
도 10b에 도시된 반도체 장치는 도 6a에 도시된 반도체 장치의 변형예이다.
도 10b에 도시된 구조는, 기판(100) 위에 제공된 금속 화합물 영역과 전극(130c)이 서로 전기적으로 접속된다는 점에 있어서 도 6a에 도시된 구조와는 상이하다. 즉, 도 6a에 도시된 구성에서는, 소스 전극 또는 드레인 전극(142a)과 게이트 전극(110)이 서로 전기적으로 접속되지만, 도 10b에서는, 소스 전극 또는 드레인 전극(142a)과 금속 화합물 영역이 서로 전기적으로 접속된다.
도 10b에 도시된 구조로, 임의의 상기 실시형태들에서의 반도체 장치와는 상이한 회로 구성을 갖는 반도체 장치가 획득될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태의 임의의 구조, 방법 등과 적절히 결합될 수 있다.
(실시형태 5)
다음으로, (실시형태 1과 같은) 상기 실시형태들에 있어서의 트랜지스터(162) 등으로서 사용될 수 있는 산화물 반도체를 포함한 트랜지스터의 제작 방법의 다른 예가 도 11a 내지 도 11e를 참조하여 설명된다. 본 실시형태에 있어서, 고순도화된 산화물 반도체(특히 비정질 구조)가 사용되는 경우에 대해 상세히 설명된다. 탑 게이트형 트랜지스터가 다음 설명에서의 일례로서 사용되지만, 트랜지스터의 구조는 이에 한정되지 않는다.
먼저, 절연층(202)이 하층 기판(200) 위에 형성된다. 그 후, 산화물 반도체층(206)이 절연층(202) 위에 형성된다(도 11a 참조).
예를 들어, 하층 기판(200)은, 상기 실시형태의 반도체 장치(도 1a 및 도 1b, 도 6a 및 도 6b 등)의 층간 절연층(128) 하부의 구조체일 수 있다. 그 상세에 대해서는, 상기 실시형태가 참조될 수 있다. 하층 기판(200)의 표면은 가능한 한 평탄한 것이 바람직하다. 예를 들어, 표면의 높이 차이는 화학적 기계적 연마법(CMP법) 등에 의해, 5nm 이하, 바람직하게는 1nm 이하일 수도 있다. 부가적으로, 표면 거칠기의 제곱 평균 제곱근(RMS)은 2nm 이하, 바람직하게는 0.4nm 이하일 수도 있다.
절연층(202)은 하지로서 기능하고, 상기 실시형태에서 도시된 절연층(138)이나 절연층(144) 등과 유사한 방식으로 형성될 수 있다. 절연층(202)의 상세를 위해 상기 실시형태들이 참조될 수 있다. 수소 또는 물을 가능한 포함하지 않도록 절연층(202)을 형성하는 것이 바람직함을 유의한다.
산화물 반도체층(206)으로서, 다음의 산화물 반도체들 중 임의의 산화물 반도체가 사용될 수 있다: 4원계 금속 산화물인 In－Sn－Ga－Zn－O계 산화물 반도체; 3원계 금속 산화물인 In－Ga－Zn－O계 산화물 반도체, In－Sn－Zn－O계 산화물 반도체, In－Al－Zn－O계 산화물 반도체, Sn－Ga－Zn－O계 산화물 반도체, Al－Ga－Zn－O계 산화물 반도체, 또는 Sn－Al－Zn－O계 산화물 반도체; 2원계 금속 산화물인 In－Zn－O계 산화물 반도체, Sn－Zn－O계 산화물 반도체, Al－Zn－O계 산화물 반도체, Zn－Mg－O계 산화물 반도체, Sn－Mg－O계 산화물 반도체, 또는 In－Mg－O계 산화물 반도체; 또는 In－O계 산화물 반도체, Sn－O계 산화물 반도체, 또는 Zn－O계 산화물 반도체.
특히, In－Ga－Zn－O계 산화물 반도체 재료는, 무전계 시 충분히 높은 저항을 갖고, 따라서, 충분히 낮은 오프 전류가 획득될 수 있다. 부가적으로, 높은 전계 효과 이동도를 갖기 때문에, In－Ga－Zn－O계 산화물 반도체 재료는 반도체 장치에 적합하다.
In－Ga－Zn－O계 산화물 반도체 재료의 대표 예는 InGaO3(ZnO)m(m＞0)로 표기된다. 산화물 반도체 재료의 다른 예는 InMO3(ZnO)m(m＞0)로 표기되며, 여기서, M은 Ga 대신에 사용된다. 여기서, M는 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 금속 원소 중 하나 이상을 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등일 수 있다. 전술한 조성은 결정 구조로부터 획득된 단지 일례임을 유의한다.
스퍼터링법에 의해 산화물 반도체층(206)을 제작하기 위한 타겟으로서, In：Ga：Zn=1：x：y(x는 0이상이고, y는 0.5 이상 5 이하임)의 조성식으로 표현되는 타겟이 이용될 수도 있다. 예를 들어, In：Ga：Zn=1：1：1［원자비］(x=1 및 y=1)(즉, In2O3：Ga2O3：ZnO=1：1：2［몰수비］)의 조성비를 갖는 타겟이 또한 이용될 수도 있다. 부가적으로, In：Ga：Zn=1：1：0.5［원자비］(x=1 및 y=0.5)의 조성비를 갖는 타겟, In：Ga：Zn=1：1：2［원자비］(x=1 및 y=2)의 조성비를 갖는 타겟, 또는 In：Ga：Zn=1：0：1［원자비］(x=0 및 y=1)의 조성비를 갖는 타겟이 또한 이용될 수도 있다.
금속 산화물 타겟 내 금속 산화물의 상대 밀도는 80%이상, 바람직하게는 95%이상, 더욱 바람직하게는 99.9%이상이다. 높은 상대 밀도를 갖는 금속 산화물 타겟의 이용은 치밀한 구조를 갖는 산화물 반도체층(206)을 형성하는 것을 가능케 한다.
본 실시형태에 있어서, 비정질 구조를 갖는 산화물 반도체층(206)은 In－Ga－Zn－O계 금속 산화물 타겟을 사용한 스퍼터링법에 의해 형성된다.
산화물 반도체층(206)이 형성되는 분위기는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤)와 산소를 함유한 혼합 분위기인 것이 바람직하다. 구체적으로, 예를 들어, 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 1ppm 이하(바람직하게는 10ppb 이하)의 농도로 제거된 고순도 가스 분위기를 사용하는 것이 바람직하다.
산화물 반도체층(206)을 형성할 시, 예를 들어, 감압 상태로 유지된 처리 챔버에 기판이 유지되고, 그 기판은 100℃이상 550℃미만, 바람직하게는 200℃이상 400℃이하의 온도로 가열된다. 그 후, 처리 챔버 내 수분이 제거되면서, 수소나 물 등이 제거된 스퍼터링 가스가 처리 챔버에 도입됨으로써, 전술한 타겟을 이용하여 산화물 반도체층(206)이 형성된다. 기판이 가열되면서 산화물 반도체층(206)이 형성되어, 산화물 반도체층(206)에 포함된 불순물이 저감될 수 있다. 더욱이, 스퍼터링으로 인한 손상이 경감될 수 있다. 처리 챔버 내 잔류한 수분을 제거하기 위하여, 흡착형 진공 펌프가 사용되는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 이용될 수 있다. 대안적으로, 콜드 트랩이 제공된 터보 분자 펌프가 또한 이용될 수도 있다. 수소나 물 등은 크라이오 펌프를 이용해 배기되어 처리 챔버로부터 제거되기 때문에, 산화물 반도체층(206) 내 불순물의 농도가 저감될 수 있다.
산화물 반도체층(206)은 예를 들어 다음의 조건 하에서 형성될 수 있다: 기판과 타겟 간 거리가 170mm; 압력이 0.4Pa; 직류(DC) 전력이 0.5kW; 분위기가 산소(산소 비율 100%), 아르곤(아르곤 비율 100%), 또는 산소와 아르곤을 함유한 혼합 분위기. 더스트(성막시에 형성되는 분상의 물질)가 경감될 수 있고 또한 두께 분포가 균일해 질 수 있기 때문에, 펄스형 직류(DC) 전원이 사용되는 것이 바람직하다. 산화물 반도체층(206)의 두께는 2nm이상 200nm이하, 바람직하게는 5nm이상 30nm이하이다. 산화물 반도체층의 적절한 두께는 사용될 산화물 반도체 재료나, 반도체 장치의 용도 등에 의존하여 상이하고, 따라서, 그 두께는 재료나 용도 등에 따라 결정될 수도 있음을 유의한다.
산화물 반도체층(206)이 스퍼터링법에 의해 형성되기 전, 도입된 아르곤 가스에 의해 플라즈마가 발생되는 역스퍼터링이 수행되어, 절연층(202)의 표면의 더스트가 제거되는 것이 바람직함을 유의한다. 여기서, 역스퍼터링은, 이온들이 스퍼터링 타겟과 충돌하는 통상적인 스퍼터링과 대조적으로, 처리될 표면과 이온들이 충돌하여 그 표면이 개질되는 방법이다. 처리될 표면과 이온들이 충돌하게 하는 방법의 일례는, 고주파 전압이 아르곤 분위기 하에서 처리될 표면에 인가되어 기판 부근에 플라즈마가 발생되는 방법이다. 질소, 헬륨, 산소 등의 분위기가 아르곤 분위기 대신에 이용될 수도 있음을 유의한다.
다음으로, 마스크를 사용한 에칭과 같은 방법에 의해 산화물 반도체층(206)이 가공됨으로써, 섬 형상의 산화물 반도체층(206a)이 형성된다.
산화물 반도체층(206)에 대한 에칭 방법으로서, 건식 에칭 또는 습식 에칭 중 어느 하나가 채용될 수도 있다. 물론, 건식 에칭 및 습식 에칭이 결합하여 사용될 수도 있다. 산화물 반도체층이 원하는 형상으로 에칭될 수 있도록, 에칭 조건(예를 들어, 에칭 가스나 에천트, 에칭 시간, 및 온도)은 재료에 의존하여 적절히 설정된다. 산화물 반도체층(206)은 상기 실시형태들에서 도시된 산화물 반도체층과 유사한 방식으로 에칭될 수 있다. 에칭 조건 등의 상세에 대해서는 상기 실시형태들이 참조될 수 있다.
그 후, 열처리(제 1 열처리)가 산화물 반도체층(206a)에 대해 수행되는 것이 바람직하다. 제 1 열처리를 통해, 산화물 반도체층(206a) 내 과잉의 수소(물 및 수산기를 포함)가 제거될 수 있고, 산화물 반도체층의 구조가 정렬될 수 있으며, 산화물 반도체층(206a) 내 에너지 갭의 결함 준위가 저감될 수 있다. 제 1 열처리는, 예를 들어, 300℃이상 550℃미만, 또는 400℃이상 500℃이하의 온도로 수행된다. 에칭 이후에 열처리가 수행되는 경우에는, 습식 에칭이 사용될 때에도 에칭을 위한 시간이 단축될 수 있다는 이점이 존재함을 유의한다.
열처리는, 예를 들어, 저항 발열체 등을 사용한 전기로에 하층 기판(200)이 도입된 후 질소 분위기 하에서 1시간 동안 450℃로 가열되는 방식으로 수행될 수 있다. 열처리 동안에 산화물 반도체층(206a)은 대기에 노출되지 않아서 물 또는 수소의 혼입이 방지될 수 있다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스와 같은 매체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치일 수 있다. 예를 들어, GRTA(Gas Rapid Thermal Annealing) 장치 또는 LRTA(Lamp Rapid Thermal Annealing) 장치와 같은 RTA(Rapid Thermal Annealing) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열처리를 수행하는 장치이다. 가스로서는, 열처리에 의해 피처리물과 반응하지 않는 불활성 가스, 예를 들어, 아르곤등의 희가스 또는 질소가 사용된다.
예를 들어, 제 1 열처리로서, GRTA 공정이 다음과 같이 수행될 수도 있다. 기판은, 가열된 불활성 가스 분위기에 투입되고, 몇 분간 가열되고, 불활성 가스 분위기로부터 꺼내진다. GRTA 공정은 단시간 동안에 고온 열처리를 가능케 한다. 더욱이, GRTA 공정은 단시간의 열처리이기 때문에, 온도가 기판의 내열 온도를 초과하는 경우라도 GRTA 공정이 채용될 수 있다. 불활성 가스는, 공정 중에 산소 함유 가스로 변경될 수도 있음을 유의한다. 이는, 산소를 포함한 분위기 하에서 제 1 열처리를 수행함으로써, 산소 결손에 기인한 에너지 갭 내 결함 준위가 저감될 수 있기 때문이다.
불활성 가스 분위기로서, 질소 또는 희가스(예를 들어, 헬륨, 네온, 아르곤)를 주성분으로서 포함하고 물, 수소 등은 포함하지 않은 분위기를 채용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입된 헬륨, 네온, 또는 아르곤과 같은 희가스 또는 질소의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)이다.
어떤 경우든, 제 1 열처리를 통해 불순물이 저감되어 i형화 또는 실질적으로 i형화된 산화물 반도체층(206a)을 형성할 경우, 탁월한 특성을 갖는 트랜지스터가 실현될 수 있다.
제 1 열처리는 또한, 섬 형상의 산화물 반도체층(206a)으로 가공되지 않았던 산화물 반도체층(206)에 대해 수행될 수 있음을 유의한다. 그 경우, 제 1 열처리 이후에, 가열 장치로부터 하층 기판(200)이 꺼내지고, 포토리소그래피 공정이 수행된다.
수소 또는 물을 제거하는 효과를 갖는 제 1 열처리는 또한, 탈수화 처리, 탈수소화 처리 등이라고도 지칭될 수 있다. 탈수화 처리 또는 탈수소화 처리는, 예를 들어, 산화물 반도체층이 형성된 이후 또는 소스 전극 또는 드레인 전극이 산화물 반도체층(206a) 위에 적층된 이후에 수행될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는 1회 또는 복수회 수행될 수도 있다.
다음으로, 도전층이 산화물 반도체층(206a)에 접하도록 형성된다. 그 후, 도전층을 선택적으로 에칭함으로써, 소스 전극 또는 드레인 전극(208a) 및 소스 전극 또는 드레인 전극(208b)이 형성된다(도 11b 참조). 이 공정은 상기 실시형태들에서 설명된 소스 전극 또는 드레인 전극(142a) 등을 형성하는 공정과 유사하다. 그 공정의 상세에 대해서는 상기 실시형태들이 참조될 수 있다.
다음으로, 산화물 반도체층(206a)의 일부와 접하는 게이트 절연층(212)이 형성된다(도 11c 참조). 상기 실시형태들에서의 절연층(138)의 설명이 게이트 절연층(212)의 상세를 위해 참조될 수 있다.
게이트 절연층(212)이 형성된 이후, 불활성 가스 분위기 또는 산소 분위기 하에서 제 2 열처리가 수행되는 것이 바람직하다. 그 열처리는 200℃이상 450℃이하, 바람직하게는 250℃이상 350℃이하의 온도에서 수행된다. 예를 들어, 그 열처리는 질소 분위기하에서 1시간 동안 250℃로 수행될 수도 있다. 제 2 열처리는 트랜지스터의 전기적 특성의 변동을 경감시킬 수 있다. 게이트 절연층(212)이 산소를 포함하는 경우, 산화물 반도체층(206a)에 산소를 공급하여 산화물 반도체층(206a)의 산소 결손을 보충함으로써, i형(진성) 또는 실질적으로 i형의 산화물 반도체층이 또한 형성될 수 있다.
본 실시형태에서는, 게이트 절연층(212)이 형성된 이후에 제 2 열처리가 수행되지만, 제 2 열처리의 타이밍은 이에 한정되지 않음을 유의한다.
다음으로, 게이트 절연층(212) 위에 산화물 반도체층(206a)과 중첩하는 영역에 게이트 전극(214)이 형성된다(도 11d 참조). 게이트 전극(214)은 게이트 절연층(212) 위에 도전층을 형성한 후 그 도전층을 선택적으로 패터닝함으로써 형성될 수 있다. 게이트 전극(214)의 상세를 위하여, 상기 실시형태들에서의 게이트 전극(148a)의 설명이 참조될 수 있다.
다음으로, 층간 절연층(216) 및 층간 절연층(218)이 게이트 절연층(212) 및 게이트 전극(214) 위에 형성된다(도 11e 참조). 층간 절연층(216) 및 층간 절연층(218)은 PVD법이나 CVD법 등으로 형성될 수 있다. 층간 절연층(216) 및 층간 절연층(218)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈과 같은 무기 절연 재료를 포함한 재료를 이용하여 형성될 수 있다. 층간 절연층(216) 및 층간 절연층(218)의 적층 구조가 본 실시형태에서 사용되지만, 본 명세서에 개시된 발명의 실시형태는 이에 한정되지 않음을 유의한다. 단층 구조, 또는 3층 이상을 포함하는 적층 구조가 또한 사용될 수 있다.
층간 절연층(218)은 평탄화된 표면을 갖도록 형성되는 것이 바람직하다. 이는, 층간 절연층(218)이 평탄화된 표면을 갖도록 형성될 경우에 전극이나 배선 등이 층간 절연층(218) 위에 형성될 수 있는 것이 바람직하기 때문이다.
상기 공정들을 통해, 고순도화된 산화물 반도체층(206a)을 포함한 트랜지스터(250)가 완성된다(도 11e 참조).
도 11e에 도시된 트랜지스터(250)는, 절연층(202)을 그 사이에 개재하여 하층 기판(200) 위에 제공된 산화물 반도체층(206a); 산화물 반도체층(206a)에 전기적으로 접속된 소스 전극 또는 드레인 전극(208a) 및 소스 전극 또는 드레인 전극(208b); 산화물 반도체층(206a), 소스 전극 또는 드레인 전극(208a), 및 소스 전극 또는 드레인 전극(208b)을 커버하는 게이트 절연층(212); 게이트 절연층(212) 위의 게이트 전극(214); 게이트 절연층(212) 및 게이트 전극(214) 위의 층간 절연층(216); 및 층간 절연층(216) 위의 층간 절연층(218)을 포함한다.
본 실시형태에서 설명된 트랜지스터(250)에 있어서, 산화물 반도체층(206a)은 고순도화된다. 따라서, 산화물 반도체층(206a) 내 수소의 농도는, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하이다. 부가적으로, 산화물 반도체층(206a)의 캐리어 밀도는, 통상적인 실리콘 웨이퍼에서의 캐리어 밀도(대략 1×1014/cm3)에 비하여 충분히 낮다(예를 들어, 1×1012/cm3 미만, 바람직하게는, 1.45×1010/cm3 미만). 이 결과로서, 충분히 낮은 오프 전류가 획득될 수 있다. 예를 들어, 채널 길이가 10μm이고 산화물 반도체층의 두께가 30 nm이며 드레인 전압이 대략 1V 내지 10V의 범위인 경우, 오프 전류(게이트-소스 전압이 0V이하일 때의 드레인 전류)는 1×10-13A이하이다. 부가적으로, 실온에서의 오프 전류 밀도(오프 전류를 트랜지스터의 채널 폭으로 나눔으로써 획득된 값)는 대략 1×10-20A/μm(10zA/μm) 내지 1×10-19A/μm(100zA/μm)이다.
상기 트랜지스터의 특성은, 오프 전류 또는 오프 전류 밀도에 부가하여 오프 저항(트랜지스터가 턴오프될 때의 저항값) 또는 오프 저항률(트랜지스터가 턴오프될 때의 저항률)을 이용하여 표현될 수 있음을 유의한다. 여기서, 오프 저항(R)은 오프 전류와 드레인 전압을 이용하여 옴의 법칙에 의해 획득된다. 부가적으로, 채널 형성 영역의 단면적(A)과 채널 길이(L)를 이용하여, 오프 저항률(ρ)은 ρ=RA/L의 식에 의해 획득된다. 구체적으로는, 상기 경우에서, 오프 저항률은 1×109Ω·m이상(또는 1×1010Ω·m이상)이다. 산화물 반도체층의 두께(d) 및 채널 폭(W)을 이용하여, 단면적(A)은 A=dW의 식에 의해 표현됨을 유의한다.
이러한 방식으로 진성 산화물 반도체층이 되도록 고순도화된 산화물 반도체층(206a)을 이용하여, 트랜지스터의 오프 전류는 충분히 저감될 수 있다.
본 실시형태에 있어서, 상기 실시형태들에 도시된 트랜지스터(162) 대신에 트랜지스터(250)가 사용되지만, 본 명세서에 개시된 발명은 그 경우로 한정되는 것으로서 해석될 필요는 없음을 유의한다. 예를 들어, 산화물 반도체의 전기적 특성이 충분히 증가될 경우, 집적 회로에 포함된 트랜지스터를 포함한 모든 트랜지스터에 산화물 반도체가 사용될 수 있다. 이러한 경우, 상기 실시형태들에 도시된 바와 같은 적층 구조를 채용할 필요도 없다. 양호한 회로 동작을 실현하기 위하여, 산화물 반도체의 전계 효과 이동도(μ)는μ＞100cm2/V·s인 것이 바람직함을 유의한다. 부가적으로, 반도체 장치는 예를 들어 유리 기판과 같은 기판을 이용하여 형성될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 결합될 수 있다.
(실시형태 6)
다음으로, (실시형태 1과 같은) 상기 실시형태들에 있어서의 트랜지스터(162) 등으로서 사용될 수 있는 산화물 반도체를 포함한 트랜지스터의 제작 방법의 다른 일례가 도 12a 내지 도 12e를 참조하여 설명된다. 본 실시형태에 있어서, 산화물 반도체층으로서 결정 영역을 갖는 제 1 산화물 반도체층 및 제 1 산화물 반도체층의 결정 영역으로부터 결정 성장에 의해 획득된 제 2 산화물 반도체층이 사용되는 경우에 대해 상세히 설명한다. 탑 게이트형 트랜지스터가 다음의 설명에서 일례로서 사용되지만, 트랜지스터의 구조는 이에 한정되지 않는다.
먼저, 절연층(302)이 하층 기판(300) 위에 형성된다. 다음으로, 제 1 산화물 반도체층이 절연층(302) 위에 형성된 후, 제 1 열처리되어 제 1 산화물 반도체층의 적어도 표면을 포함한 영역이 결정화되고, 이에 의해, 제 1 산화물 반도체층(304)이 형성된다(도 12a 참조).
예를 들어, 하층 기판(300)은, 상기 실시형태의 반도체 장치(도 1a 및 도 1b, 도 6a 및 도 6b 등)의 층간 절연층(128) 하부의 구조체일 수 있다. 그 상세에 대해서는, 상기 실시형태가 참조될 수 있다. 하층 기판(300)의 표면은 가능한 한 평탄한 것이 바람직하다. 예를 들어, 표면의 높이 차이는, 화학적 기계적 연마법(CMP법) 등에 의해 5nm 이하, 바람직하게는 1nm 이하일 수도 있다. 부가적으로, 표면 거칠기의 제곱 평균 제곱근(RMS)은 2nm 이하, 바람직하게는 0.4 nm일 수도 있다.
절연층(302)은 하지로서 기능하고, 상기 실시형태에서 설명된 절연층(138)이나 절연층(144) 등과 유사한 방식으로 형성될 수 있다. 절연층(302)의 상세에 대하여는 상기 실시형태들이 참조될 수 있다. 수소 또는 물을 가능한 적게 포함하도록 절연층(302)을 형성하는 것이 바람직함을 유의한다.
제 1 산화물 반도체층은, 상기 실시형태에서 설명된 산화물 반도체층(206)과 유사한 방식으로 형성될 수 있다. 제 1 산화물 반도체층 및 그 제작 방법의 상세에 대하여는 상기 실시형태가 참조될 수 있다. 본 실시형태에 있어서, 제 1 산화물 반도체층은 제 1 열처리를 통해 의도적으로 결정화되고 따라서 결정화를 용이하게 야기하는 산화물 반도체를 이용하여 제 1 산화물 반도체층이 형성되는 것이 바람직함을 유의한다. 이러한 산화물 반도체로서, 예를 들어, ZnO 등이 제공될 수 있다. 또한, 고농도의 Zn을 함유한 In－Ga－Zn－O계 산화물 반도체는 용이하게 결정화되기 때문에, 금속 원소(In, Ga, Zn) 내 Zn의 비율이 60% 이상인 In－Ga－Zn－O계 산화물 반도체를 이용하는 것이 또한 바람직하다. 제 1 산화물 반도체층의 두께는 3nm 이상 15nm이하인 것이 바람직하고, 본 실시형태에서는 예를 들어 5nm이다. 산화물 반도체층의 적절한 두께는 사용될 산화물 반도체 재료나, 반도체 장치의 용도 등에 의존하여 상이하고, 따라서, 그 두께는 재료나 용도 등에 따라 결정될 수도 있음을 유의한다.
제 1 열처리는 550℃이상 850℃이하, 바람직하게는 600℃이상 750℃이하의 온도로 수행된다. 제 1 열처리의 시간은 1분 이상 24시간 이하인 것이 바람직하다. 열처리의 온도 및 시간은 산화물 반도체의 종류 등에 의존하여 상이하다. 부가적으로, 제 1 열처리는, 물이 충분히 제거된 질소, 산소, 또는 희가스(예를 들어, 헬륨, 네온, 아르곤)의 분위기와 같이, 수소 또는 물을 함유하지 않은 분위기에서 수행되는 것이 바람직하다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스와 같은 매체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치일 수 있다. 예를 들어, GRTA(Gas Rapid Thermal Annealing) 장치 또는 LRTA(Lamp Rapid Thermal Annealing) 장치와 같은 RTA(Rapid Thermal Annealing) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열처리를 수행하는 장치이다. 가스로서는, 열처리에 의해 피처리물과 반응하지 않는 불활성 가스, 예를 들어, 아르곤등의 희가스 또는 질소가 사용된다.
전술한 제 1 열처리를 통해, 적어도 제 1 산화물 반도체층의 표면을 포함하는 영역이 결정화된다. 그 결정 영역은, 제 1 산화물 반도체층 표면으로부터 제 1 산화물 반도체층의 내부를 향해 결정 성장이 진행하는 방식으로 형성된다. 어떤 경우, 결정 영역은, 2nm 이상 10nm 이하의 평균 두께를 갖는 판상 결정을 포함함을 유의한다. 어떤 경우, 결정 영역은 또한, 산화물 반도체층의 표면에 실질적으로 평행인 a-b면을 갖고 산화물 반도체층의 표면에 실질적으로 수직인 방향으로 c축 배향되는 결정을 포함한다. 여기서, "실질적으로 평행인 방향"은 평행 방향의 ±10°이내의 방향을 의미하고, "실질적으로 수직인 방향"은 수직 방향의 ±10°이내의 방향을 의미한다.
결정 영역이 형성되는 제 1 열처리를 통해, 제 1 산화물 반도체층 내 수소(물 또는 수산기 포함)는 제거되는 것이 바람직하다. 수소 등을 제거하기 위해, 6N(99.9999%) 이상(즉, 불순물의 농도가 1ppm 이하)의 순도를 갖고 보다 바람직하게는 7N(99.99999%) 이상(즉, 불순물의 농도가 0.1ppm 이하)의 순도를 갖는 질소, 산소, 또는 희가스(예를 들어, 헬륨, 네온, 아르곤)의 분위기 하에서 제 1 열처리가 수행될 수도 있다. 대안적으로, 20ppm 이하 바람직하게는 1ppm 이하의 H2O를 포함한 초건조 공기 중에서 제 1 열처리가 수행될 수도 있다.
또한, 결정 영역이 형성되는 제 1 열처리를 통해, 산소가 제 1 산화물 반도체층에 공급되는 것이 바람직하다. 예를 들어, 열처리를 위한 분위기를 산소 분위기로 변경함으로써, 산소가 제 1 산화물 반도체층에 공급될 수 있다.
본 실시형태에서의 제 1 열처리는 다음과 같다: 질소 분위기하에서 1시간 동안 700℃의 열처리를 통해 산화물 반도체층으로부터 수소 등이 제거된 후, 분위기가 산소 분위기로 변경되어, 제 1 산화물 반도체층의 내부로 산소가 공급된다. 제 1 열처리의 주 목적은 결정 영역을 형성하는 것이고 이에 따라 수소 등을 제거하는 처리 및 산소를 공급하는 처리가 별도로 수행될 수도 있음을 유의한다. 예를 들어, 수소 등을 제거하는 열처리 및 산소를 공급하는 처리 이후에, 결정화를 위한 열처리가 수행될 수 있다.
이러한 제 1 열처리를 통해, 결정 영역이 형성되고, 수소(물 및 수산기를 포함) 등이 제거되고, 산소가 공급된 제 1 산화물 반도체층이 획득될 수 있다.
다음으로, 적어도 그 표면 상에 결정 영역을 포함하는 제 1 산화물 반도체층(304) 위에 제 2 산화물 반도체층(305)이 형성된다(도 12b 참조).
제 2 산화물 반도체층(305)은 상기 실시형태들에 도시된 산화물 반도체층(206)과 유사한 방식으로 형성될 수 있다. 제 2 산화물 반도체층(305) 및 그 제작 방법의 상세에 대하여는 상기 실시형태들이 참조될 수 있다. 제 2 산화물 반도체층(305)은 제 1 산화물 반도체층(304)보다 더 두껍게 형성되는 것이 바람직함을 유의한다. 또한, 제 1 산화물 반도체층(304)과 제 2 산화물 반도체층(305)의 총 두께가 3nm 이상 50nm 이하가 되도록, 제 2 산화물 반도체층(305)이 형성되는 것이 바람직하다. 산화물 반도체층의 적절한 두께는 사용될 산화물 반도체 재료나, 반도체 장치의 용도 등에 의존하여 상이하고, 따라서, 그 두께는 재료나 용도 등에 따라 결정될 수도 있음을 유의한다.
제 2 산화물 반도체층(305) 및 제 1 산화물 반도체층(304)은, 동일한 주성분을 갖고 결정화 이후의 근접한 격자 상수를 갖는 재료(격자 미스매치가 1%이하)를 사용하여 형성되는 것이 바람직하다. 이는, 제 2 산화물 반도체층(305)의 결정화에 있어서, 동일한 주성분을 갖는 재료가 사용되는 경우에 제 1 산화물 반도체층(304)의 결정 영역으로부터 결정 성장이 용이하게 진행하기 때문이다. 부가적으로, 동일한 주성분을 갖는 재료의 사용은 양호한 계면 물성 또는 전기적 특성을 실현한다.
원하는 막 품질이 결정화를 통해 획득되는 경우, 제 1 산화물 반도체층(304)의 재료와는 상이한 주성분을 갖는 재료를 이용하여 제 2 산화물 반도체층(305)이 형성될 수도 있음을 유의한다.
다음으로, 제 2 열처리가 제 2 산화물 반도체층(305)에 대해 수행되고, 이에 의해, 제 1 산화물 반도체층(304)의 결정 영역으로부터 결정 성장이 진행하고 제 2 산화물 반도체층(306)이 형성된다(도 12c 참조).
제 2 열처리는 550℃이상 850℃이하, 바람직하게는 600℃이상 750℃이하의 온도로 수행된다. 제 2 열처리의 시간은 1분 이상 100시간 이하, 바람직하게는 5시간 이상 20시간 이하, 대표적으로는 10시간이다. 또한, 제 2 열처리는 수소 또는 물을 포함하지 않는 분위기 하에서 수행되는 것이 바람직함을 유의한다.
분위기의 상세 및 열처리의 효과는 제 1 열처리와 유사하다. 사용될 수 있는 열처리 장치 또한 제 1 열처리와 유사하다. 예를 들어, 제 2 열처리에 있어서, 온도가 상승할 경우에 노가 질소 분위기로 충진되고, 온도가 하강할 경우에는 노는 산소 분위기로 충진됨으로써, 질소 분위기 하에서 수소 등이 제거될 수 있고 산소 분위기 하에서 산소가 공급될 수 있다.
전술한 제 2 열처리를 통해, 결정 성장이 제 1 산화물 반도체층(304)의 결정 영역으로부터 제 2 산화물 반도체층(305) 전체로 진행할 수 있어서, 제 2 산화물 반도체층(306)이 형성될 수 있다. 부가적으로, 수소(물 및 수산기를 포함) 등이 제거되고 산소가 공급되는 제 2 산화물 반도체층(306)을 형성할 수 있다. 또한, 제 1 산화물 반도체층(304)의 결정 영역의 배향은 제 2 열처리를 통해 개선될 수 있다.
예를 들어, In－Ga－Zn－O계 산화물 반도체 재료가 제 2 산화물 반도체층(306)에 사용되는 경우, 제 2 산화물 반도체층(306)은 InGaO3(ZnO)m(m：정수)로 표현된 결정, In2Ga2ZnO7(In：Ga：Zn：O=2：2：1：7)로 표현된 결정 등을 포함할 수 있다. 이러한 결정은, c축이 제 2 산화물 반도체층(306a)의 표면에 실질적으로 수직인 방향에 있도록 제 2 열처리를 통해 정렬된다.
여기서, 전술한 결정은 In, Ga, 및 Zn 중 어느 하나를 포함하고, a축 및 b축에 평행한 층의 적층 구조로서 고려될 수 있다. 구체적으로, 전술한 결정은, In을 함유하는 층과 In를 함유하지 않는 층(Ga 또는 Zn을 함유하는 층)이 c축 방향으로 적층되는 구조를 가진다.
In－Ga－Zn－O계 산화물 반도체 결정에 있어서, 면내 방향에서의 In를 함유하는 층, 즉, a축 및 b축에 평행한 방향에서의 층은 양호한 도전성을 가진다. 이는, In－Ga－Zn－O계 산화물 반도체 결정에서의 전기 전도가 주로 In에 의해 제어되고 In 원자의 5s궤도가 인접한 In 원자의 5s궤도와 중첩하여 캐리어 경로가 형성되기 때문이다.
또한, 제 1 산화물 반도체층(304)이 절연층(302)과의 계면에서 비정질 영역을 포함하는 경우, 제 2 열처리를 통해, 어떤 경우에는 제 1 산화물 반도체층(304)의 표면에 형성된 결정 영역으로부터 제 1 산화물 반도체층의 하부를 향해 결정 성장이 진행하여, 비정질 영역을 결정화한다. 어떤 경우, 절연층(302)의 재료나, 열처리 조건 등에 의존하여 비정질 영역이 잔존함을 유의한다.
동일한 주성분을 갖는 산화물 반도체 재료를 사용하여 제 1 산화물 반도체층(304) 및 제 2 산화물 반도체층(305)이 형성되는 경우, 어떤 경우에는, 도 12c에 도시된 바와 같이, 제 1 산화물 반도체층(304)과 제 2 산화물 반도체층(306)이 동일한 결정 구조를 가진다. 따라서, 도 12c에서는 점선으로 표시되어 있지만, 제 1 산화물 반도체층(304)과 제 2 산화물 반도체층(306) 간의 경계는 어떤 경우 판별될 수 없게 되어, 제 1 산화물 반도체층(304) 및 제 2 산화물 반도체층(306)이 동일한 층으로서 고려될 수 있다.
다음으로, 제 1 산화물 반도체층(304) 및 제 2 산화물 반도체층(306)은 마스크를 사용한 에칭과 같은 방법으로 처리됨으로써, 섬 형상의 제 1 산화물 반도체층(304a) 및 섬 형상의 제 2 산화물 반도체층(306a)이 형성된다(도 12d 참조). 여기서는, 섬 형상의 산화물 반도체에 대한 가공이 제 2 열처리 이후에 수행되지만, 제 2 열처리가 섬 형상의 산화물 반도체층에 대한 가공 이후에 수행될 수도 있음을 유의한다. 이 경우, 습식 에칭이 사용된 경우에도, 에칭을 위한 시간이 단축될 수 있다는 이점이 있다.
제 1 산화물 반도체층(304) 및 제 2 산화물 반도체층(306)에 대한 에칭 방법으로서, 건식 에칭 또는 습식 에칭 중 어느 하나가 채용될 수도 있다. 물론, 건식 에칭 및 습식 에칭이 결합하여 사용될 수도 있다. 산화물 반도체층이 원하는 형상으로 에칭될 수 있도록, 에칭 조건(예를 들어, 에칭 가스나 에천트, 에칭 시간, 및 온도)은 재료에 의존하여 적절히 설정된다. 제 1 산화물 반도체층(304) 및 제 2 산화물 반도체층(306)은 상기 실시형태들에 도시된 산화물 반도체층과 유사한 방식으로 에칭될 수 있다. 에칭의 상세에 대하여는 상기 실시형태들이 참조될 수 있다.
채널 형성 영역이 되는 산화물 반도체층의 영역은 평탄화된 표면을 갖는 것이 바람직하다. 예를 들어, 제 2 산화물 반도체층(306)의 표면은 게이트 전극과 중첩하는 영역(채널 형성 영역)에서 1nm 이하(바람직하게는 0.2nm 이하)의 고저차를 갖는 것이 바람직하다.
다음으로, 도전층이 제 2 산화물 반도체층(306a)에 접하도록 형성된다. 그 후, 도전층을 선택적으로 에칭함으로써, 소스 전극 또는 드레인 전극(308a) 및 소스 전극 또는 드레인 전극(308b)이 형성된다(도 12d 참조). 소스 전극 또는 드레인 전극(308a) 및 소스 전극 또는 드레인 전극(308b)은 상기 실시형태들에서 도시된 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b)과 유사한 방식으로 형성될 수 있다. 소스 전극 또는 드레인 전극(308a) 및 소스 전극 또는 드레인 전극(308b)의 상세에 대하여는 상기 실시형태들이 참조될 수 있다.
도 12d에 도시된 공정에 있어서, 제 1 산화물 반도체층(304a) 및 제 2 산화물 반도체층(306a)의 측면 상의, 소스 전극 또는 드레인 전극(308a) 및 소스 전극 또는 드레인 전극(308b)과 접하는 결정층은 어떤 경우 비정질 상태가 된다. 이 때문에, 제 1 산화물 반도체층(304a) 및 제 2 산화물 반도체층(306a)의 모든 영역이 항상 결정 구조를 갖는 것은 아니다.
다음으로, 제 2 산화물 반도체층(306a)의 일부와 접하는 게이트 절연층(312)이 형성된다. 게이트 절연층(312)은 CVD법 또는 스퍼터링법으로 형성될 수 있다. 그 후, 게이트 절연층(312) 위의, 제 1 산화물 반도체층(304a) 및 제 2 산화물 반도체층(306a)과 중첩하는 영역에 게이트 전극(314)이 형성된다. 그 후, 층간 절연층(316) 및 층간 절연층(318)이 게이트 절연층(312) 및 게이트 전극(314) 위에 형성된다(도 12e 참조). 게이트 절연층(312), 게이트 전극(314), 층간 절연층(316) 및 층간 절연층(318)은 상기 실시형태들에 도시된 절연층(138), 게이트 전극(148a), 층간 절연층(216), 층간 절연층(218) 등과 유사한 방식으로 형성될 수 있다. 게이트 절연층(312), 게이트 전극(314), 층간 절연층(316) 및 층간 절연층(318)의 상세에 대하여는 상기 실시형태들이 참조될 수 있다.
게이트 절연층(312)이 형성된 이후, 제 3 열처리가 불활성 가스 분위기 또는 산소 분위기 하에서 수행되는 것이 바람직하다. 제 3 열처리는 200℃이상 450℃이하, 바람직하게는 250℃이상 350℃이하의 온도에서 수행된다. 예를 들어, 그 열처리는 산소를 포함한 분위기 하에서 1시간 동안 250℃로 수행될 수도 있다. 제 3 열처리는 트랜지스터의 전기적 특성의 변동을 경감할 수 있다. 게이트 절연층(312)이 산소를 포함하는 경우, 제 2 산화물 반도체층(306a)에 산소를 공급하여 제 2 산화물 반도체층(306a)의 산소 결손을 보충함으로써, i형(진성) 또는 실질적으로 i형의 산화물 반도체층이 또한 형성될 수 있다.
본 실시형태에서는 게이트 절연층(312)이 형성된 이후에 제 3 열처리가 수행되지만, 제 3 열처리의 타이밍은 이에 한정되지 않음을 유의한다. 또한, 제 2 열처리와 같은 다른 처리를 통해 제 2 산화물 반도체층에 산소가 공급되는 경우에는, 제 3 열처리는 생략될 수도 있다.
상기 공정들을 통해, 트랜지스터(350)가 완성된다. 트랜지스터(350)는 제 1 산화물 반도체층(304a), 및 제 1 산화물 반도체층(304a)의 결정 영역으로부터의 결정 성장에 의해 획득된 제 2 산화물 반도체층(306a)을 사용한다.
도 12e에 도시된 트랜지스터(350)는, 절연층(302)을 그 사이에 개재하여 하층 기판(300) 위에 제공된 제 1 산화물 반도체층(304a); 제 1 산화물 반도체층(304a) 위에 제공된 제 2 산화물 반도체층(306a); 제 2 산화물 반도체층(306a)에 전기적으로 접속된 소스 전극 또는 드레인 전극(308a) 및 소스 전극 또는 드레인 전극(308b); 제 2 산화물 반도체층(306a), 소스 전극 또는 드레인 전극(308a), 및 소스 전극 또는 드레인 전극(308b)을 커버하는 게이트 절연층(312); 게이트 절연층(312) 위의 게이트 전극(314); 게이트 절연층(312) 및 게이트 전극(314) 위의 층간 절연층(316); 및 층간 절연층(316) 위의 층간 절연층(318)을 포함한다.
본 실시형태에 도시된 트랜지스터(350)에 있어서, 제 1 산화물 반도체층(304a) 및 제 2 산화물 반도체층(306a)은 고순도화된다. 따라서, 제 1 산화물 반도체층(304a) 및 제 2 산화물 반도체층(306a) 내 수소의 농도는 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 보다 바람직하게는 5×1017/cm3 이하이다. 부가적으로, 산화물 반도체층의 캐리어 밀도는, 통상적인 실리콘 웨이퍼에 있어서의 캐리어 밀도(대략 1×1014/cm3)에 비하여 충분히 작다(예를 들어, 1×1012/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만). 이 결과로, 충분히 낮은 오프 전류가 획득될 수 있다. 예를 들어, 트랜지스터의 채널 길이가 10μm이고 산화물 반도체층의 두께가 30nm인 경우, 드레인 전압이 1V 내지 10V의 범위일 때, 오프 전류(게이트-소스 전압이 0V이하일 때의 드레인 전류)는 1×10-13A이하이다. 또한, 실온에서의 오프 전류 밀도(오프 전류를 트랜지스터의 채널 폭으로 나눔으로써 획득된 값)는 대략 1×10-20A/μm(10zA/μm) 내지 1×10-19A/μm(100zA/μm)이다.
상기 트랜지스터의 특성은, 오프 전류 또는 오프 전류 밀도에 부가하여 오프 저항(트랜지스터가 턴오프될 때의 저항값) 또는 오프 저항률(트랜지스터가 턴오프될 때의 저항률)을 이용하여 표현될 수 있음을 유의한다. 여기서, 오프 전류 및 드레인 전압을 이용하여, 오프 저항(R)은 옴의 법칙에 의해 획득된 값이다. 부가적으로, 채널 형성 영역의 단면적(A)과 채널 길이(L)를 이용하여, 오프 저항률(ρ)은 ρ=RA/L의 식에 의해 획득된 값이다. 구체적으로는, 상기 경우에서, 오프 저항률은 1×109Ω·m이상(또는 1×1010Ω·m이상)이다. 산화물 반도체층의 두께(d) 및 채널 폭(W)을 이용하여, 단면적(A)은 A=dW의 식에 의해 표현됨을 유의한다.
이러한 방식으로, 고순도화되고 진성화된 제 1 산화물 반도체층(304a) 및 제 2 산화물 반도체층(306a)을 이용함으로써, 트랜지스터의 오프 전류는 충분히 저감될 수 있다.
또한, 본 실시형태에 있어서, 결정 영역을 갖는 제 1 산화물 반도체층(304a) 및 제 1 산화물 반도체층(304a)의 결정 영역으로부터의 결정 성장에 의해 획득된 제 2 산화물 반도체층(306a)이 산화물 반도체층으로서 이용된다. 따라서, 전계 효과 이동도가 향상될 수 있고, 양호한 전기 특성을 갖는 트랜지스터가 실현될 수 있다.
본 실시형태에 있어서는, 상기 실시형태에 도시된 트랜지스터(162) 대신에 트랜지스터(350)가 사용되지만, 본 명세서에 개시된 발명은 그 경우에 한정되는 것으로 해석될 필요는 없음을 유의한다. 예를 들어, 본 실시형태에 도시된 트랜지스터(350)는, 결정 영역을 갖는 제 1 산화물 반도체층(304a) 및 제 1 산화물 반도체층(304a)의 결정 영역으로부터의 결정 성장에 의해 획득된 제 2 산화물 반도체층(306a)을 이용하고, 따라서, 높은 전계 효과 이동도를 가진다. 이에 따라, 집적 회로에 포함된 트랜지스터를 포함한 모든 트랜지스터에 산화물 반도체가 사용될 수 있다. 그러한 경우, 상기 실시형태들에 도시된 바와 같은 적층 구조를 채용할 필요가 없다. 양호한 회로 동작을 실현하기 위하여, 산화물 반도체의 전계 효과 이동도(μ)는 μ＞100 cm2/V·s인 것이 바람직함을 유의한다. 부가적으로, 이 경우, 예를 들어, 유리 기판과 같은 기판을 이용하여 반도체 장치가 형성될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 결합될 수 있다.
(실시형태 7)
본 실시형태에 있어서, 실시형태 1에서 설명된 반도체 장치를 제작하는 방법과는 상이한 반도체 장치를 제작하는 방법이 설명된다. 본 실시형태의 특징은, 하부의 트랜지스터의 게이트 전극이 소위 다마신법에 의해 형성되고 또한 상부의 트랜지스터의 소스 전극, 드레인 전극 등이 게이트 전극의 재료를 이용하여 형성된다는 것이다.
먼저, 도 4g의 상태가 실시형태 1에서 설명된 방법에 의해 획득된다. 이 상태가 도 13a에 도시된다. 층간 절연층(126) 및 층간 절연층(128)은 CMP법 등으로 연마되어, 게이트 전극(110)의 상면이 노출되게 한다. 그 후, 선택적 에칭법에 의해 게이트 전극(110)이 에칭되어, 홀부(127)가 형성된다(도 13b 참조).
다음으로, 금속 또는 금속 질화물을 포함한 도전층이, 홀부(127)가 완전히 매립되는 성막 방법에 의해 형성된다. 도전층은 단층 또는 적층일 수도 있다. 그 후, 도전층이 에칭되어, 전극층(소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b))이 획득된다(도 13c 참조). 이 단계에서의 구조는 실시형태 1에서 설명된 도 5b의 구조와 균등하다.
그 후, 실시형태 1과 유사한 방식으로, 섬 형상의 산화물 반도체층(140), 게이트 절연층(146), 게이트 전극(148a) 및 전극(148b)이 형성된다(도 13d 참조). 전극층(소스 전극 또는 드레인 전극(142a))은 하부의 트랜지스터의 게이트 전극이고 또한 상부의 트랜지스터의 소스 전극 또는 드레인 전극임을 유의한다. 본 실시형태에 있어서, 실시형태 1에서 필요한 하부의 트랜지스터의 게이트 전극(110)에 도달하는 콘택트홀을 형성하는 공정은 생략될 수 있다. 본 실시형태에 있어서, 섬 형상의 산화물 반도체층(140)이 층간 절연층(128)과 접하므로, 섬 형상의 산화물 반도체층(140)이 형성되기 전에, 층간 절연층(128)의 표면이 충분히 탈수소화되는 것이 바람직하다.
(실시형태 8)
본 실시형태에 있어서, 상기 실시형태들에 설명한 반도체 장치가 전자기기에 적용되는 경우가 도 14a 내지 도 14f를 참조하여 설명된다. 컴퓨터, 휴대 전화세트(모바일전화 또는 휴대 전화장치라고도 칭함), 개인휴대 정보단말(휴대형 게임기, 음향 재생장치 등을 포함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 세트(텔레비전 또는 텔레비전 수신기라고도 칭함) 등과 같은 전자기기에, 상기 설명된 반도체 장치가 적용되는 경우가 설명된다.
도 14a는 하우징(401), 하우징(402), 표시부(403), 키보드(404) 등을 포함한 노트북 퍼스널 컴퓨터를 도시한다. 상기 실시형태에 도시된 반도체 장치가 하우징(401) 및 하우징(402)에 제공된다. 따라서, 데이터의 기록 및 판독이 고속으로 수행될 수 있고 데이터가 장시간 동안 기억될 수 있는, 충분히 낮은 전력 소비를 갖는 노트북 PC가 실현될 수 있다.
도 14b는, 표시부(413), 외부 인터페이스(415), 조작 버튼(414) 등이 형성된 본체(411)를 포함한 개인휴대 정보단말(PDA)을 도시한다. 개인휴대 정보단말을 조작하는 스타일러스(412) 등이 또한 제공된다. 상기 실시형태에 도시된 반도체 장치가 본체(411)에 제공된다. 따라서, 데이터의 기록 및 판독이 고속으로 수행될 수 있고 데이터가 장시간 동안 기억될 수 있는, 충분히 낮은 전력 소비를 갖는 개인휴대 정보단말이 실현될 수 있다.
도 14c는 전자 페이퍼가 부착된, 2개의 하우징(421 및 423)을 포함한 전자서적(420)을 도시한다. 하우징(421) 및 하우징(423)에 각각 표시부(425) 및 표시부(427)가 제공된다. 하우징(421 및 423)은 힌지부(437)에 의해 접속되고, 힌지부(437)로 개폐될 수 있다. 하우징(421)에는 전원 스위치(431), 조작 키(433), 스피커(435) 등이 제공된다. 상기 실시형태에 도시된 반도체 장치가 하우징(421 및 423)의 적어도 하나에 제공된다. 따라서, 데이터의 기록 및 판독이 고속으로 수행될 수 있고 데이터가 장시간 동안 기억될 수 있는, 충분히 낮은 전력 소비를 갖는 전자서적이 실현될 수 있다.
도 14d는 2개의 하우징(440 및 441)을 포함한 휴대 전화기이다. 더욱이, 도 14d에 전개된 채로 도시된 하우징(440 및 441)은 슬라이딩에 의해 서로 중첩할 수 있다. 따라서, 휴대 전화기는 휴대 용도를 위해 적절히 사이징될 수 있다. 하우징(441)은 표시 패널(442), 스피커(443), 마이크로폰(444), 포인팅 장치(446), 카메라 렌즈(447), 외부 접속 단자(448) 등을 포함한다. 하우징(440)에는, 휴대 전화기를 충전하기 위한 태양전지 셀(449), 외부 메모리 슬롯(450) 등이 제공된다. 부가적으로, 안테나는 하우징(441)에 내장된다. 상기 실시형태에 도시된 반도체 장치가 하우징(440 및 441)의 적어도 하나에 제공된다. 따라서, 데이터의 기록 및 판독이 고속으로 수행될 수 있고 데이터가 장시간 동안 기억될 수 있는, 충분히 낮은 전력 소비를 갖는 휴대 전화기가 실현될 수 있다.
도 14e는 본체(461), 표시부(467), 접안부(463), 조작 스위치(464), 표시부(465), 배터리(466) 등을 포함한 디지털 카메라이다. 상기 실시형태에 도시된 반도체 장치가 본체(461)에 제공된다. 따라서, 데이터의 기록 및 판독이 고속으로 수행될 수 있고 데이터가 장시간 동안 기억될 수 있는, 충분히 낮은 전력 소비를 갖는 디지털 카메라가 실현될 수 있다.
도 14f는 하우징(471), 표시부(473), 스탠드(475) 등을 포함한 텔레비전 세트(470)이다. 텔레비전 세트(470)는 하우징(471)의 조작 스위치 및 원격 제어기(480)에 의해 동작될 수 있다. 상기 실시형태에 도시된 반도체 장치가 하우징(471) 및 원격 제어기(480)에 탑재된다. 따라서, 데이터의 기록 및 판독이 고속으로 수행될 수 있고 데이터가 장시간 동안 기억될 수 있는, 충분히 낮은 전력 소비를 갖는 텔레비전 세트가 실현될 수 있다.
상기 서술한 바와 같이, 상기 실시형태에 관련된 반도체 장치가 본 실시형태에 도시된 전자기기에 탑재된다. 따라서, 전력 소비가 충분히 저감된 전자기기가 실현될 수 있다.
(실시예 1)
개시된 발명의 실시형태에 따른 반도체 장치가 데이터를 재기록할 수 있는 횟수가 조사되었다. 본 실시예에 있어서, 조사 결과는 도 15를 참조하여 설명된다.
조사에 사용된 반도체 장치는, 도 3a1에서의 회로 구성을 갖는 반도체 장치이다. 여기서, 트랜지스터(162)에 대응하는 트랜지스터에 산화물 반도체가 사용되었다. 부가적으로, 용량 소자(164)에 대응하는 용량 소자로서, 0.33pF의 용량치를 갖는 용량 소자가 사용되었다.
초기의 메모리 윈도우 폭과, 데이터의 유지 및 기록이 소정 횟수 반복된 이후의 메모리 윈도우 폭을 비교함으로써 조사가 수행되었다. 데이터는, 도 3a1에 있어서의 제 3 배선에 대응하는 배선에 0V 또는 5V를 인가하고 또한 도 3a1에 있어서의 제 4 배선에 대응하는 배선에 0V 또는 5V를 인가함으로써 유지 및 기록된다. 제 4 배선에 대응하는 배선의 전위가 0V인 경우, 트랜지스터(162)에 대응하는 트랜지스터는 오프되고, 따라서, 플로팅 게이트부(FG)에 공급된 전위가 유지된다. 제 4 배선에 대응하는 배선의 전위가 5V인 경우에는, 트랜지스터(162)에 대응하는 트랜지스터는 온되고, 따라서, 제 3 배선에 대응하는 배선의 전위가 플로팅 게이트부(FG)에 공급될 수 있다.
메모리 윈도우 폭은 메모리 장치의 특성의 지표 중 하나이다. 여기서, 메모리 윈도우 폭은, 제 5 배선에 대응하는 배선의 전위(Vcg)와 트랜지스터(160)에 대응하는 트랜지스터의 드레인 전류(Id) 간의 관계를 나타내는, 상이한 메모리 상태 사이에서의 곡선(Vcg-Id곡선)에서의 시프트량(ΔVcg)을 나타낸다. 상이한 메모리 상태는, 플로팅 게이트부(FG)에 0V가 인가된 상태(이하, 로우 상태라고 칭함)와 플로팅 게이트부(FG)에 5V가 인가된 상태(이하, 하이 상태라고 칭함)를 의미한다. 즉, 메모리 윈도우 폭은 로우 상태와 하이 상태에 있어서 전위(Vcg)를 스위핑함으로써 체크될 수 있다.
도 15는 초기의 메모리 윈도우 폭, 및 기록이 1×109회 수행된 이후의 메모리 윈도우 폭의 조사 결과를 나타낸다. 도 15에 있어서, 수평축은 Vcg(V)를 나타내고 수직축은 Id(A)를 나타냄을 유의한다. 도 15로부터, 기록이 1×109회 수행된 전과 후 사이에서 메모리 윈도우 폭이 변경되지 않음을 확인할 수 있다. 기록이 1×109회 수행된 전과 후 사이에서 메모리 윈도우 폭이 변경되지 않는다는 사실로부터, 적어도 기록 동안에는 반도체 장치가 열화되지 않는다는 것을 나타낸다.
상기 설명된 바와 같이, 개시된 발명의 실시형태에 따른 반도체 장치의 특성은, 유지 및 기록이 수회 반복되는 경우라도 변경되지 않는다. 즉, 개시된 발명의 실시형태에 따르면, 매우 높은 신뢰성을 갖는 반도체 장치가 획득될 수 있다.
본 출원은 2009년 12월 18일자로 일본특허청에 출원된 일본특허출원 제2009-288474호 및 2009년 12월 25일자로 일본특허청에 출원된 일본특허출원 제2009-294790호에 기초하고, 이들 양 출원의 전체 내용은 본 명세서에 참조로 포함된다.
100: 기판 102: 보호층
104: 반도체 영역 106: 소자 분리 절연층
108: 게이트 절연층 110: 게이트 전극
112: 절연층 114: 불순물 영역
116: 채널 형성 영역 118: 측벽 절연층
120: 고농도 불순물 영역 122: 금속 층
124: 금속 화합물 영역 126: 층간 절연층
127: 홀부 128: 층간 절연층
130a: 소스 전극 또는 드레인 전극 130b: 소스 전극 또는 드레인 전극
130c: 전극 138: 절연층
140: 산화물 반도체층 140a: 산화물 반도체층
140b: 산화물 반도체층 142a: 전극
142b: 전극 142c: 전극
142d: 전극 144: 절연층
146: 게이트 절연층 148a: 전극
148b: 전극 150: 보호 절연층
152: 층간 절연층 160: 트랜지스터
162: 트랜지스터 164: 용량 소자
166: 트랜지스터 190: 메모리 셀
192: 전극 200: 기판
202: 절연층 206: 산화물 반도체층
206a: 산화물 반도체층 208a: 전극
208b: 전극 212: 게이트 절연층
214: 전극 216: 층간 절연층
218: 층간 절연층 250: 트랜지스터
300: 기판 302: 절연층
304: 산화물 반도체층 304a: 산화물 반도체층
305: 산화물 반도체층 306: 산화물 반도체층
306a: 산화물 반도체층 308a: 전극
308b: 전극 312: 게이트 절연층
314: 전극 316: 층간 절연층
318: 층간 절연층 350: 트랜지스터
401: 하우징 402: 하우징
403: 표시부 404: 키보드
411: 본체 412: 스타일러스
413: 표시부 414: 조작 버튼
415: 외부 인터페이스 420: 전자서적
421: 하우징 423: 하우징
425: 표시부 427: 표시부
431: 전원 스위치 433: 조작 키
435: 스피커 437: 힌지부
440: 하우징 441: 하우징
442: 표시 패널 443: 스피커
444: 마이크로폰 446: 포인팅 장치
447: 카메라 렌즈 448: 외부 접속 단자
449: 태양전지 셀 450: 외부 메모리 슬롯
461: 본체 463: 접안부
464: 조작 스위치 465: 표시부
466: 배터리 467: 표시부
470: 텔레비전 세트 471: 하우징
473: 표시부 475: 스탠드
480: 원격 제어기

Claims (11)

  1. 반도체 장치에 있어서:
    메모리 셀로서,
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    용량 소자를 포함하는, 상기 메모리 셀을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 게이트는 상기 용량 소자의 전극들 중 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 게이트는 제 4 배선에 전기적으로 접속되고,
    상기 용량 소자의 상기 전극들 중 다른 하나는 제 5 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 2 게이트는 제 6 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 채널 형성 영역은 결정 실리콘을 포함하고,
    상기 제 2 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서:
    메모리 셀로서,
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    용량 소자를 포함하는, 상기 메모리 셀을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 게이트는 상기 용량 소자의 전극들 중 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 게이트는 제 4 배선에 전기적으로 접속되고,
    상기 용량 소자의 상기 전극들 중 다른 하나는 제 5 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 2 게이트는 제 6 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하고,
    상기 제 1 트랜지스터의 채널 형성 영역은 결정 실리콘을 포함하고,
    상기 제 4 배선 및 상기 제 6 배선은 동일한 전위가 공급되는, 반도체 장치.
  3. 반도체 장치에 있어서:
    메모리 셀로서,
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    용량 소자를 포함하는, 상기 메모리 셀을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 게이트는 상기 용량 소자의 전극들 중 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 게이트는 제 4 배선에 전기적으로 접속되고,
    상기 용량 소자의 전극들 중 다른 하나는 제 5 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 2 게이트는 제 6 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하고,
    상기 제 1 트랜지스터의 채널 형성 영역은 결정 실리콘을 포함하고,
    상기 제 4 배선 및 상기 제 6 배선은 서로 다른 전위가 공급되는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  5. 삭제
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 채널 형성 영역은 실리콘 기판에 제공되는, 반도체 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터 위에 절연층을 포함하고, 상기 제 2 트랜지스터는 상기 절연층 위에 제공되는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 용량 소자는 상기 절연층 위에 제공되는, 반도체 장치.
  9. 제 4 항에 있어서,
    상기 산화물 반도체층은 결정 영역을 포함하고,
    상기 결정 영역의 c축은 상기 산화물 반도체층의 표면에 수직인 방향으로 배향되는, 반도체 장치.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체의 영역은 상기 용량 소자의 전극들 중 상기 하나와 상기 용량 소자의 전극들 중 상기 다른 하나 사이에 있는, 반도체 장치.
  11. 제 1 항 또는 제 3 항 중 어느 한 항에 있어서,
    상기 제 6 배선에 네거티브 전위가 인가되는, 반도체 장치.
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