JP2021034650A - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 178
- 238000003860 storage Methods 0.000 title claims abstract description 120
- 239000012212 insulator Substances 0.000 claims abstract description 152
- 239000004020 conductor Substances 0.000 claims abstract description 130
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000006870 function Effects 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 219
- 238000004519 manufacturing process Methods 0.000 description 48
- 230000000903 blocking effect Effects 0.000 description 41
- 230000002093 peripheral effect Effects 0.000 description 37
- 230000004048 modification Effects 0.000 description 18
- 238000012986 modification Methods 0.000 description 18
- 229910052739 hydrogen Inorganic materials 0.000 description 14
- 239000001257 hydrogen Substances 0.000 description 14
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000000605 extraction Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000012447 hatching Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical compound [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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Abstract
【課題】半導体記憶装置の歩留まりを改善する。【解決手段】実施形態の半導体記憶装置は、基板と、第1乃至第3導電体層と、第1半導体層と、第1絶縁体層とを含む。基板SUBは、第1領域MRと、第2領域PRと、第3領域BRとを含む。複数の第1導電体層23は、第1領域内で基板の上方に互いに離れて設けられる。複数の第2導電体層25は、最上層の第1導電体層の上方に互いに離れて設けられる。第1半導体層MPは、第1及び第2導電体層を貫通して設けられる。第3導電体層62は、第2領域内で、基板の上方に設けられる。第1絶縁体層は、第2領域内で第3導電体層の上方且つ最上層の第1導電体層よりも上層に設けられた第1部分59Uと、第3領域内で基板の表面に接触し、第1部分と連続的に設けられた第2部分59Sとを含む。第2部分は、第1領域と第2領域とを分けている。【選択図】図29
Description
実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なNAND型フラッシュメモリが知られている。
半導体記憶装置の歩留まりを改善する。
実施形態の半導体記憶装置は、基板と、複数の第1導電体層と、複数の第2導電体層と、第1半導体層と、第3導電体層と、第1絶縁体層とを含む。基板は、メモリセルを含む第1領域と、メモリセルを制御する回路を含む第2領域と、第1領域と第2領域とを分ける第3領域とを含む。複数の第1導電体層は、第1領域内で、基板の上方に互いに離れて設けられる。複数の第2導電体層は、複数の第1導電体層のうち最上層の第1導電体層の上方に互いに離れて設けられる。第1半導体層は、複数の第1導電体層と複数の第2導電体層とを貫通して設けられる。第3導電体層は、第2領域内で、基板の上方に設けられる。第1絶縁体層は、第2領域内で第3導電体層の上方且つ最上層の第1導電体層よりも上層に設けられた第1部分と、第3領域内で基板の表面に接触し、第1部分と連続的に設けられた第2部分とを含む。第2部分は、第1領域と第2領域とを分けている。
以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
[1]実施形態
以下に、実施形態に係る半導体記憶装置1について説明する。
以下に、実施形態に係る半導体記憶装置1について説明する。
[1−1]半導体記憶装置1の構成
[1−1−1]半導体記憶装置1の全体構成
図1は、実施形態に係る半導体記憶装置1の構成例を示している。半導体記憶装置1は、データを不揮発に記憶することが可能なNAND型フラッシュメモリであり、外部のメモリコントローラ2によって制御可能である。
[1−1−1]半導体記憶装置1の全体構成
図1は、実施形態に係る半導体記憶装置1の構成例を示している。半導体記憶装置1は、データを不揮発に記憶することが可能なNAND型フラッシュメモリであり、外部のメモリコントローラ2によって制御可能である。
図1に示すように、半導体記憶装置1は、例えばメモリセルアレイ10、コマンドレジスタ11、アドレスレジスタ12、シーケンサ13、センスアンプモジュール14、ドライバモジュール15、並びにロウデコーダモジュール16を備えている。
メモリセルアレイ10は、複数のブロックBLK0〜BLKn(nは1以上の整数)を含んでいる。ブロックBLKは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ10には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば1本のビット線と1本のワード線とに関連付けられている。メモリセルアレイ10の詳細な構成については後述する。
コマンドレジスタ11は、半導体記憶装置1がメモリコントローラ2から受信したコマンドCMDを保持する。コマンドCMDは、例えばシーケンサ13に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ12は、半導体記憶装置1がメモリコントローラ2から受信したアドレス情報ADDを保持する。アドレス情報ADDは、例えばブロックアドレスBAd、ページアドレスPAd、及びカラムアドレスCAdを含んでいる。例えば、ブロックアドレスBAd、ページアドレスPAd、及びカラムアドレスCAdは、それぞれブロックBLK、ワード線、及びビット線の選択に使用される。
シーケンサ13は、半導体記憶装置1全体の動作を制御する。例えば、シーケンサ13は、コマンドレジスタ11に保持されたコマンドCMDに基づいてセンスアンプモジュール14、ドライバモジュール15、及びロウデコーダモジュール16等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
センスアンプモジュール14は、書き込み動作において、メモリコントローラ2から受信した書き込みデータDATに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール14は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータDATとしてメモリコントローラ2に転送する。
ドライバモジュール15は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール15は、例えばアドレスレジスタ12に保持されたページアドレスPAdに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール16は、アドレスレジスタ12に保持されたブロックアドレスBAdに基づいて、対応するメモリセルアレイ10内の1つのブロックBLKを選択する。そして、ロウデコーダモジュール16は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックBLK内の選択されたワード線に転送する。
以上で説明した半導体記憶装置1及びメモリコントローラ2は、それらの組み合わせにより1つの半導体装置を構成しても良い。このような半導体装置としては、例えばSDTMカードのようなメモリカードや、SSD(solid state drive)等が挙げられる。
[1−1−2]メモリセルアレイ10の回路構成
図2は、実施形態に係る半導体記憶装置1の備えるメモリセルアレイ10の回路構成の一例を、メモリセルアレイ10に含まれた複数のブロックBLKのうち1つのブロックBLKを抽出して示している。図2に示すように、ブロックBLKは、例えば4つのストリングユニットSU0〜SU3を含んでいる。
図2は、実施形態に係る半導体記憶装置1の備えるメモリセルアレイ10の回路構成の一例を、メモリセルアレイ10に含まれた複数のブロックBLKのうち1つのブロックBLKを抽出して示している。図2に示すように、ブロックBLKは、例えば4つのストリングユニットSU0〜SU3を含んでいる。
各ストリングユニットSUは、ビット線BL0〜BLm(mは1以上の整数)にそれぞれ関連付けられた複数のNANDストリングNSを含んでいる。各NANDストリングNSは、例えばメモリセルトランジスタMT0〜MT11、並びに選択トランジスタST1及びST2を含んでいる。メモリセルトランジスタMTは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタST1及びST2のそれぞれは、各種動作時におけるストリングユニットSUの選択に使用される。
各NANDストリングNSにおいて、メモリセルトランジスタMT0〜MT11は、直列接続される。選択トランジスタST1のドレインは、関連付けられたビット線BLに接続され、選択トランジスタST1のソースは、直列接続されたメモリセルトランジスタMT0〜MT11の一端に接続される。選択トランジスタST2のドレインは、直列接続されたメモリセルトランジスタMT0〜MT11の他端に接続される。選択トランジスタST2のソースは、ソース線SLに接続される。
同一のブロックBLKにおいて、メモリセルトランジスタMT0〜MT11の制御ゲートは、それぞれワード線WL0〜WL11に共通接続される。ストリングユニットSU0〜SU3内の選択トランジスタST1のゲートは、それぞれ選択ゲート線SGD0〜SGD3に共通接続される。選択トランジスタST2のゲートは、選択ゲート線SGSに共通接続される。
以上で説明したメモリセルアレイ10の回路構成において、ワード線WL0〜WL5は、後述するホールLMHに対応し、ワード線WL6〜WL11は、後述するホールUMHに対応している。ビット線BLは、各ストリングユニットSUで同一のカラムアドレスが割り当てられたNANDストリングNSによって共有される。ソース線SLは、例えば複数のブロックBLK間で共有される。
1つのストリングユニットSU内で共通のワード線WLに接続された複数のメモリセルトランジスタMTの集合は、例えばセルユニットCUと称される。例えば、それぞれが1ビットデータを記憶するメモリセルトランジスタMTを含むセルユニットCUの記憶容量が、「1ページデータ」として定義される。セルユニットCUは、メモリセルトランジスタMTが記憶するデータのビット数に応じて、2ページデータ以上の記憶容量を有し得る。
尚、実施形態に係る半導体記憶装置1が備えるメモリセルアレイ10の回路構成は、以上で説明した構成に限定されない。例えば、各NANDストリングNSが含むメモリセルトランジスタMT並びに選択トランジスタST1及びST2の個数は、それぞれ任意の個数に設計され得る。各ブロックBLKが含むストリングユニットSUの個数は、任意の個数に設計され得る。
また、ワード線WL5及びWL6間には、1本以上のダミーワード線が設けられても良い。ダミーワード線が設けられる場合、各NANDストリングNSのメモリセルトランジスタMT5及びMT6間には、ダミーワード線の本数に対応してダミートランジスタが設けられる。ダミートランジスタは、メモリセルトランジスタMTと同様の構造を有し、データの記憶に使用されないトランジスタである。
[1−1−3]メモリセルアレイ10の構造
以下に、実施形態に係る半導体記憶装置1の構造の一例について説明する。尚、以下で参照される図面において、X方向はワード線WLの延伸方向に対応し、Y方向はビット線BLの延伸方向に対応し、Z方向は半導体記憶装置1の形成に使用される半導体基板SUBの表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために層間絶縁膜等の図示が適宜省略されている。
以下に、実施形態に係る半導体記憶装置1の構造の一例について説明する。尚、以下で参照される図面において、X方向はワード線WLの延伸方向に対応し、Y方向はビット線BLの延伸方向に対応し、Z方向は半導体記憶装置1の形成に使用される半導体基板SUBの表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために層間絶縁膜等の図示が適宜省略されている。
(半導体記憶装置1の平面レイアウトについて)
図3は、実施形態に係る半導体記憶装置1の平面レイアウトの一例を示している。図3に示すように、半導体記憶装置1の平面レイアウトは、例えばメモリ領域MR、周辺回路領域PR、端部領域ER、及び境界領域BRに分割される。
図3は、実施形態に係る半導体記憶装置1の平面レイアウトの一例を示している。図3に示すように、半導体記憶装置1の平面レイアウトは、例えばメモリ領域MR、周辺回路領域PR、端部領域ER、及び境界領域BRに分割される。
メモリ領域MRは、例えば半導体基板SUB上の内側の領域に設けられた矩形の領域であり、メモリセルアレイ10を含んでいる。メモリ領域MRは、任意の形状及び任意の領域に配置され得る。半導体記憶装置1が複数のメモリセルアレイ10を有する場合、半導体基板SUB上には複数のメモリ領域MRが設けられても良い。
周辺回路領域PRは、例えば半導体基板SUB上の内側の領域に設けられた矩形の領域であり、シーケンサ13等を含んでいる。周辺回路領域PRは、任意の形状及び任意の領域に配置され得、例えばY方向においてメモリ領域MRと隣り合って配置される。半導体基板SUB上には、複数の周辺回路領域PRが設けられても良い。
端部領域ERは、メモリ領域MR及び周辺回路領域PRの外周を囲むように設けられた四角環状の領域である。端部領域ERは、例えば後述するメモリセルアレイ10の積層構造と同様の構造を含み、アライメントマーク等を含み得る。端部領域ER内の構造体は、半導体記憶装置1の製造時のダイシング工程によって除去されても良い。
境界領域BRは、端部領域ERによって囲まれ且つメモリ領域MR及び周辺回路領域PRと重ならない領域である。言い換えると、境界領域BRは、メモリ領域MRの周囲を囲った部分と、周辺回路領域PRの周囲を囲った部分とを有している。境界領域BRは、半導体記憶装置1の製造過程において、メモリ領域MR及び端部領域ERから周辺回路領域PR内の素子に対して生じ得る悪影響を抑制する構造を含んでいる。
(メモリ領域MRにおける半導体記憶装置1の構造について)
図4は、実施形態に係る半導体記憶装置1のメモリ領域MRにおける平面レイアウトの一例であり、1つのブロックBLK(すなわち、ストリングユニットSU0〜SU3)に対応する領域を抽出して示している。図4に示すように、メモリ領域MRは、例えばセル領域CA、及び引出領域HAを含んでいる。また、メモリ領域MRにおいて半導体記憶装置1は、複数のスリットSLT、複数のメモリピラーMP、及び複数のコンタクトCV及びCCを備えている。
図4は、実施形態に係る半導体記憶装置1のメモリ領域MRにおける平面レイアウトの一例であり、1つのブロックBLK(すなわち、ストリングユニットSU0〜SU3)に対応する領域を抽出して示している。図4に示すように、メモリ領域MRは、例えばセル領域CA、及び引出領域HAを含んでいる。また、メモリ領域MRにおいて半導体記憶装置1は、複数のスリットSLT、複数のメモリピラーMP、及び複数のコンタクトCV及びCCを備えている。
セル領域CA及び引出領域HAは、それぞれがY方向に延伸して設けられ、X方向に並んでいる。セル領域CAは、メモリ領域MRの大部分を占めている。引出領域HAは、例えばX方向における一端部分に設けられる。引出領域HAにおいて、選択ゲート線SGS、ワード線WL0〜WL11、並びに選択ゲート線SGDのそれぞれは、上層の配線層(導電体層)と重ならない部分(テラス部分)を有している。この上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)、畦石(rimstone)等と類似している。具体的には、選択ゲート線SGSとワード線WL0との間、ワード線WL0とワード線WL1との間、・・・、ワード線WL10とワード線WL10との間、ワード線WL11と選択ゲート線SGDとの間に、それぞれ段差が設けられる。引出領域HAは、X方向における両端部分にそれぞれ設けられても良い。
複数のスリットSLTは、それぞれがX方向に沿って延伸して設けられ、X方向においてセル領域CA及び引出領域HAを横切っている。また、複数のスリットSLTは、Y方向に配列している。スリットSLTは、同じ配線層に設けられ且つ当該スリットSLTを介して隣り合う導電体層間を分断している。具体的には、スリットSLTは、ワード線WL0〜WL11、並びに選択ゲート線SGD及びSGSにそれぞれ対応する複数の配線層を分断している。
各メモリピラーMPは、例えば1つのNANDストリングNSとして機能する。例えば、複数のメモリピラーMPは、セル領域CA内、且つ隣り合う2つのスリットSLT間の領域において、4列の千鳥状に配置される。これに限定されず、隣り合う2つのスリットSLT間におけるメモリピラーMPの個数及び配置は、適宜変更され得る。
複数のビット線BLは、それぞれの少なくとも一部がY方向に延伸し、X方向に配列している。各ビット線BLは、ストリングユニットSU毎に少なくとも1つのメモリピラーMPと重なるように配置される。本例において各メモリピラーMPには、2本のビット線BLが重なって配置されている。メモリピラーMPに重なっている複数のビット線BLのうち1本のビット線BLと、当該メモリピラーMPとの間には、コンタクトCVが設けられる。そして、各メモリピラーMPは、コンタクトCVを介して対応するビット線BLと電気的に接続される。
各コンタクトCCは、ワード線WL0〜WL11並びに選択ゲート線SGS及びSGDとロウデコーダモジュール16との間の接続に使用される。図示された領域では、引出領域HR内のワード線WL0〜WL11並びに選択ゲート線SGS及びSGDのそれぞれのテラス部分に、1本のコンタクトCCが配置されている。
以上で説明した実施形態におけるメモリセルアレイ10の平面レイアウトでは、スリットSLTによって区切られた領域のそれぞれが、1つのストリングユニットSUに対応している。つまり、本例では、各々がX方向に延伸したストリングユニットSU0〜SU3が、Y方向に配列している。そして、メモリ領域MR及び引出領域HR1及びHR2には、例えば図4に示されたレイアウトがY方向に繰り返し配置される。
尚、図4に示された一例では、同一のブロックBLKに対応するストリングユニットSUが、スリットSLTによって区切られている。この場合、同一のブロックBLKに対応し且つ同一の配線層に設けられたワード線WLや選択ゲート線SGSのそれぞれは、異なる配線層を介して電気的に接続される。これに限定されず、ブロックBLKの境界に対応するスリットSLTに挟まれたスリットSLTは、少なくとも選択ゲート線SGDを分断していれば良い。この場合、同一のブロックBLKで同一の配線層に設けられたワード線WLは、引出領域HR1及びHR2において連続的に設けられ、電気的に接続される。
図5は、実施形態に係る半導体記憶装置1のメモリ領域MA内のセル領域CAにおける断面構造の一例であり、図4に示されたメモリピラーMPを含むY方向に沿った断面を示している。図5に示すように、セル領域CAにおいて半導体記憶装置1は、P型ウェル領域20、絶縁体層22、及び導電体層23〜27を含んでいる。
P型ウェル領域20は、半導体基板SUBの表面近傍に設けられ、N型半導体領域21を含んでいる。N型半導体領域21は、P型ウェル領域20の表面近傍に設けられたN型不純物の拡散領域である。N型半導体領域21には、例えばリンがドープされている。
P型ウェル領域20上には、絶縁体層22が設けられる。絶縁体層22上には、導電体層23と絶縁体層30とが交互に積層される。導電体層23は、例えばXY平面に沿って広がった板状に形成される。積層された複数の導電体層23は、選択ゲート線SGSとして使用される。導電体層23は、例えばタングステンを含んでいる。
最上層の導電体層23上には、絶縁体層31が設けられる。絶縁体層31上には、導電体層24と絶縁体層32とが交互に積層される。導電体層24は、例えばXY平面に沿って広がった板状に形成される。積層された複数の導電体層24は、P型ウェル領域20側から順に、それぞれワード線WL0〜WL5として使用される。導電体層24は、例えばタングステンを含んでいる。
最上層の導電体層24上には、絶縁体層33が設けられる。絶縁体層33上には、導電体層25と絶縁体層34とが交互に積層される。導電体層25は、例えばXY平面に沿って広がった板状に形成される。積層された複数の導電体層25は、P型ウェル領域20側から順に、それぞれワード線WL6〜WL11として使用される。導電体層25は、例えばタングステンを含んでいる。
最上層の導電体層25上には、絶縁体層35が設けられる。絶縁体層35上には、導電体層26と絶縁体層36とが交互に積層される。導電体層26は、例えばXY平面に沿って広がった板状に形成される。積層された複数の導電体層26は、選択ゲート線SGDとして使用される。導電体層26は、例えばタングステンを含んでいる。
最上層の導電体層26上には、絶縁体層37が設けられる。絶縁体層37上には、導電体層27が設けられる。導電体層27は、例えばY方向に延伸したライン状に形成され、ビット線BLとして使用される。つまり、図示せぬ領域において複数の導電体層27は、X方向に沿って配列している。導電体層27は、例えば銅を含んでいる。
尚、絶縁体層33の厚さは、絶縁体層32及び34のそれぞれの厚さよりも厚い。言い換えると、最上層の導電体層24と最下層の導電体層25との間の間隔は、隣り合う導電体層24間の間隔と隣り合う導電体層25間の間隔とのそれぞれよりも大きい。
メモリピラーMPは、Z方向に沿って延伸して設けられ、導電体層23〜26を貫通している。また、メモリピラーMPの各々は、下層のホールLMH内に形成される第1部分と、上層のホールUMH内に形成される第2部分とを有している。
具体的には、ホールLMHに対応する第1部分は、導電体層23及び24を貫通し、底部がP型ウェル領域20に接触している。ホールUMHに対応する第2部分は、ホールLMHに対応する第1部分の上方に設けられ、導電体層25及び26を貫通している。メモリピラーMPの第1部分と第2部分との境界部分を含む層、すなわち絶縁体層33が設けられた配線層は、接合層JTとも呼ばれる。メモリピラーMPは、接合層JTにおいて外径が太くなった構造を有していても良い。
また、メモリピラーMPの各々は、例えば半導体層40、トンネル絶縁膜41、絶縁膜42、及びブロック絶縁膜43を含んでいる。半導体層40、トンネル絶縁膜41、絶縁膜42、及びブロック絶縁膜43のそれぞれは、メモリピラーMPの第1部分と第2部分との間で連続的に設けられている。
具体的には、半導体層40は、Z方向に沿って延伸して設けられる。例えば、半導体層40の上端は、最上層の導電体層26よりも上層に含まれ、半導体層40の下端は、P型ウェル領域20に接触している。トンネル絶縁膜41は、半導体層40の側面を覆っている。絶縁膜42は、トンネル絶縁膜41の側面を覆っている。ブロック絶縁膜43は、絶縁膜42の側面を覆っている。
以上で説明したメモリピラーMPの構造では、メモリピラーMPと導電体層23とが交差した部分が、選択トランジスタST2として機能する。メモリピラーMPと導電体層24とが交差した部分と、メモリピラーMPと導電体層25とが交差した部分とのそれぞれが、メモリセルトランジスタMTとして機能する。メモリピラーMPと導電体層26とが交差した部分が、選択トランジスタST1として機能する。つまり、半導体層40は、メモリセルトランジスタMT0〜MT11並びに選択トランジスタST1及びST2のそれぞれのチャネルとして機能する。絶縁膜42は、メモリセルトランジスタMTの電荷蓄積層として機能する。
メモリピラーMP内の半導体層40上には、柱状のコンタクトCVが設けられる。コンタクトCVの上面には、1つの導電体層27、すなわち1本のビット線BLが接触している。上述したように、1つの導電体層27(1本のビット線BL)には、スリットSLTによって区切られた空間のそれぞれにおいて、1本のコンタクトCVが接続される。
スリットSLTは、少なくとも一部がXZ平面に沿って広がった板状に形成され、絶縁体層22、導電体層23〜26、絶縁体層30〜36を分断している。スリットSLTの上端は、最上層の導電体層26と導電体層27との間の層に含まれている。スリットSLTの下端は、P型ウェル領域20内のN型半導体領域21に接触している。また、スリットSLTは、例えばコンタクトLI及びスペーサSPを含んでいる。
コンタクトLIは、少なくとも一部がXZ平面に沿って広がった板状に形成される。コンタクトLIの底部は、N型半導体領域21と電気的に接続されている。コンタクトLIは、ソース線SLとして使用される。コンタクトLIは、半導体であっても良いし、金属であっても良い。スペーサSPは、コンタクトLIの側面を覆っている。コンタクトLIと、導電体層23〜26並びに絶縁体層30〜36のそれぞれとの間は、スペーサSPによって離隔されている。つまり、コンタクトLIとスリットSLTに隣接した複数の配線層との間は、スペーサSPによって絶縁される。スペーサSPとしては、酸化シリコン(SiO2)や窒化シリコン(SiN)等の絶縁体が使用される。
図6は、実施形態に係る半導体記憶装置1におけるメモリピラーMPの断面構造の一例を示している。より具体的には、図6は、半導体基板SUBの表面に平行且つ導電体層24を含む層におけるメモリピラーMPの断面構造を示している。
図6に示すように、導電体層24を含む層では、半導体層40は、例えばメモリピラーMPの中央部に設けられる。トンネル絶縁膜41は、半導体層40の周囲を囲っている。絶縁膜42は、トンネル絶縁膜41の周囲を囲っている。ブロック絶縁膜43は、絶縁膜42の周囲を囲っている。導電体層24は、ブロック絶縁膜43の周囲を囲っている。トンネル絶縁膜41及びブロック絶縁膜43のそれぞれは、例えば酸化シリコン(SiO2)を含んでいる。絶縁膜42は、例えば窒化シリコン(SiN)を含んでいる。尚、各メモリピラーMPは、半導体層40の内側に絶縁体層をさらに含み、メモリピラーMPの中央部に当該絶縁体層が位置していても良い。
図7は、実施形態に係る半導体記憶装置1のメモリ領域MR内の引出領域HAにおける断面構造の一例を示している。図7には、セル領域CAの一部も併せて示されている。図7に示すように、引出領域HAでは、例えば選択ゲート線SGS、ワード線WL0〜WL11、並びに選択ゲート線SGDのそれぞれの端部は、X方向に段差を有する階段状に設けられている。また、複数のコンタクトCCが、選択ゲート線SGSに対応する導電体層23と、ワード線WL0〜WL5にそれぞれ対応する複数の導電体層24と、ワード線WL6〜WL11にそれぞれ対応する複数の導電体層25と、選択ゲート線SGDに対応する複数の導電体層26とのそれぞれのテラス部分に、それぞれ設けられる。
各コンタクトCC上には、1つの導電体層28が設けられる。各導電体層28は、図示せぬ領域を介してロウデコーダモジュール16に電気的に接続される。つまり、導電体層23〜26の各々は、コンタクトCC及び導電体層28を介して、ロウデコーダモジュール16に電気的に接続される。導電体層28は、少なくとも最上層の導電体層26よりも上層に含まれていれば良く、導電体層27と同じ配線層に設けられても良い。
尚、引出領域HAにおいて、積層配線は、Y方向に段差を有していても良い。例えば、積層されたワード線WLの端部においてY方向に形成される段差の数は、任意の数に設計され得る。つまり、半導体記憶装置1において、引出領域HAにおけるワード線WLの端部は、任意の列数の階段状に設計され得る。
(周辺回路領域PRにおける半導体記憶装置1の構造について)
図8は、実施形態に係る半導体記憶装置1の周辺回路領域PRにおける断面構造の一例を示している。また、図8には、メモリ領域MRの端部と、メモリ領域MRと周辺回路領域PRとの間の境界領域BRとが併せて示されている。図8に示すように、周辺回路領域PRにおいて半導体記憶装置1は、P型ウェル領域50、N型半導体領域51、絶縁領域STI、絶縁膜52、53、55及び58、絶縁体54、56、57及び59、ゲート絶縁膜60、導電体層61及び62、絶縁体層63、コンタクトCS及びCG、並びに導電体層29を含んでいる。
図8は、実施形態に係る半導体記憶装置1の周辺回路領域PRにおける断面構造の一例を示している。また、図8には、メモリ領域MRの端部と、メモリ領域MRと周辺回路領域PRとの間の境界領域BRとが併せて示されている。図8に示すように、周辺回路領域PRにおいて半導体記憶装置1は、P型ウェル領域50、N型半導体領域51、絶縁領域STI、絶縁膜52、53、55及び58、絶縁体54、56、57及び59、ゲート絶縁膜60、導電体層61及び62、絶縁体層63、コンタクトCS及びCG、並びに導電体層29を含んでいる。
P型ウェル領域50は、半導体基板SUBの表面近傍に設けられる。例えば、P型ウェル領域50とP型ウェル領域20との間は、絶縁領域STIによって離隔されている。N型半導体領域51は、P型ウェル領域50の表面近傍に設けられたN型不純物の拡散領域であり、周辺回路領域PR内に設けられたN型のトランジスタTRのソース又はドレインに対応している。N型半導体領域51には、例えばリンがドープされる。
P型ウェル領域50上には、ゲート絶縁膜60が設けられる。ゲート絶縁膜60上には、導電体層61及び62並びに絶縁体層63が順に設けられる。導電体層61及び62並びに絶縁体層63の側面(側壁)は、絶縁体によって覆われている。導電体層61及び62は、トランジスタTRのゲート電極として使用される。
周辺回路領域PR及び境界領域BR内、且つ半導体基板SUB上には、絶縁膜52及び53が順に設けられる。絶縁膜52は、トランジスタTRに対応する構造体の上面及び側面と、絶縁領域STIの上部とを覆っている。絶縁膜52及び53は、トランジスタTRに沿って設けられた部分を有している。絶縁膜52は、例えば酸化膜であり、絶縁膜53は、例えばシリコン窒化膜である。
絶縁膜53上には、絶縁体54が設けられる。絶縁体54は、トランジスタTRに沿って設けられた部分を有している。絶縁体54の上面は、トランジスタTR上の絶縁膜53よりも上層に含まれ、平坦化されている。絶縁体54は、例えばNSG(Non-doped silicate glass)を含んでいる。また、境界領域BRにおいて絶縁体54は、遮断部LPWによって分断された部分を有している。遮断部LPWは、半導体記憶装置1の製造工程において、周辺回路領域PR内のトランジスタTRを保護するための構造である。
絶縁体54上には、絶縁膜55が設けられる。絶縁膜55は、遮断部LPWにおいて、分断された絶縁体54の側面と、遮断部LPWの底部に設けられたP型ウェル領域20上とに沿って設けられた部分を有している。絶縁体54上の絶縁膜55と、遮断部LPWの絶縁膜55とは、連続的に設けられる。絶縁膜55の膜厚は、例えば絶縁膜53よりも厚い。絶縁膜55は、例えばシリコン窒化膜である。
絶縁膜55上には、絶縁体56が設けられる。絶縁体56は、遮断部LPW内の絶縁膜55に沿って設けられた部分を有し、遮断部LPW内に埋め込まれている。そして、絶縁体56の上面は、平坦化されている。絶縁体56は、例えばTEOS(Tetra Ethyl Ortho Silicate)を含んでいる。
絶縁体56上には、絶縁体57を介して絶縁膜58が設けられる。絶縁体57は、例えばメモリ領域MRに設けられた構造体と、周辺回路領域PRに設けられた構造体との段差を無くすための絶縁体層として使用される。絶縁体57は、例えばNSGを含んでいる。絶縁膜58は、例えば接合層JTよりも上層に含まれている。絶縁膜58は、例えばシリコン酸化膜である。
絶縁膜58上には、絶縁体59が設けられる。絶縁体59は、絶縁膜58上に設けられた部分(以下、絶縁体59Uと呼ぶ)と、境界領域BRにおいて絶縁膜52、53、55及び58並びに絶縁体54及び56を分断した部分(以下、絶縁体59S若しくは遮断部UPWと呼ぶ)とを有している。絶縁体59Sは、境界領域BRに沿って延伸した板状に設けられ、絶縁体59Sの底部は半導体基板SUBの表面(例えばP型ウェル領域20)に接触している。周辺回路領域PR内のトランジスタTRと、境界領域BR内の遮断部LPWとは、半導体基板SUBと、絶縁体59とによって囲まれている。言い換えると、絶縁体59に対してトランジスタTR側に設けられた絶縁体57の領域と、メモリ領域MR側に設けられた絶縁体57の領域とは、絶縁体59によって分けられている。
コンタクトCSは、Z方向に延伸した柱状の構造を有し、絶縁膜52、53、55及び58、並びに絶縁体54、56及び59を貫通して設けられる。コンタクトCSの上面はスリットSLTの上面よりも上層に含まれ、コンタクトCSの底部はN型半導体領域51に接触している。また、例えば接合層JTにおいてコンタクトCSは、メモリピラーMPと類似した形状を有している。
コンタクトCGは、Z方向に延伸した柱状の構造を有し、絶縁膜52、53、55及び58、絶縁体54、56及び59、並びに絶縁体層63を貫通して設けられている。コンタクトCGの上面はコンタクトCSの上面と揃っており、コンタクトCSの底部は導電体層62に接触している。また、例えば接合層JTにおいてコンタクトCGは、コンタクトCSと同様に、メモリピラーMPと類似した形状を有している。
コンタクトCS及びCG上のそれぞれには、1つの導電体層29が設けられる。導電体層29は、トランジスタTRの制御に使用される配線である。導電体層29は、例えば導電体層28と同じ層に設けられる。各導電体層29には、その他のコンタクトや配線が接続されても良い。
図9は、実施形態に係る半導体記憶装置1における遮断部PWの平面レイアウトの一例を示している。図9に示すように、境界領域BRにおいて半導体記憶装置1は、例えば2つの遮断部LPW1及びLPW2と、1つの遮断部UPWを有している。遮断部LPW1は、周辺回路領域PRの周囲を囲っている。遮断部LPW2は、メモリ領域MR及び周辺回路領域PRの周囲を囲っている。遮断部LPW1は、例えば遮断部LPW2によって囲まれている。遮断部UPWは、周辺回路領域PRと遮断部LPW1とを囲っている。
尚、実施形態に係る半導体記憶装置1において、遮断部LPW及びUPWのそれぞれは少なくとも1つずつ設けられていれば良い。実施形態では、少なくとも周辺回路領域PRとメモリ領域MR及び端部領域ERのそれぞれとの間が、遮断部LPWによって分かれていれば良い。また、遮断部UPWは、少なくとも周辺回路領域PRと、メモリ領域MR及び端部領域ERのそれぞれとを分けていれば良く、さらに遮断部LPWを囲っていることが好ましい。遮断部LPW及びUPWのそれぞれの平面形状は、四角環状に限定されず、任意の形状に設計され得る。
[1−2]半導体記憶装置1の製造方法
以下に、図10を適宜参照して、実施形態に係る半導体記憶装置1における、トランジスタTRの形成からコンタクトCGの形成までの一連の製造工程の一例について説明する。図10は、実施形態に係る半導体記憶装置1の製造方法の一例を示すフローチャートである。図11〜図26のそれぞれは、実施形態に係る半導体記憶装置1の製造途中の断面構造の一例であり、メモリ領域MR、境界領域BR、及び周辺回路領域PRの一部を抽出して示している。尚、以下の製造方法の説明では、トランジスタTRに接続されるコンタクトCC及びCGの製造工程が類似しているため、コンタクトCGの製造方法を代表として説明し、コンタクトCSに関する構造の図示を省略する。
以下に、図10を適宜参照して、実施形態に係る半導体記憶装置1における、トランジスタTRの形成からコンタクトCGの形成までの一連の製造工程の一例について説明する。図10は、実施形態に係る半導体記憶装置1の製造方法の一例を示すフローチャートである。図11〜図26のそれぞれは、実施形態に係る半導体記憶装置1の製造途中の断面構造の一例であり、メモリ領域MR、境界領域BR、及び周辺回路領域PRの一部を抽出して示している。尚、以下の製造方法の説明では、トランジスタTRに接続されるコンタクトCC及びCGの製造工程が類似しているため、コンタクトCGの製造方法を代表として説明し、コンタクトCSに関する構造の図示を省略する。
まず、図11に示すように、トランジスタTRが形成される(ステップS101)。具体的には、まず半導体基板SUBの表面にP型ウェル領域20及び50が形成され、P型ウェル領域20及び50間が絶縁領域STIによって分断される。そして、ゲート絶縁膜60、導電体層61及び62、並びに絶縁体層63が順に形成され、トランジスタTRの形状に応じてゲート絶縁膜60、導電体層61及び62、並びに絶縁体層63が加工される。それから、トランジスタTRの側壁に絶縁体が形成され、絶縁膜52及び53、並びに絶縁体54が順に形成される。このとき、トランジスタTRの形状に応じて絶縁体54に段差が形成されるため、例えばCMP(Chemical Mechanical Polishing)によって、絶縁体54の上面が平坦化される。
次に、遮断部LPWが形成される(ステップS102)。具体的には、まずフォトリソグラフィ等によって、境界領域BR内で遮断部LPWに対応する領域が開口したマスクが形成される。そして、当該マスクを用いたエッチングによって、図12に示すようにスリットPWSが形成される。スリットPWSは、絶縁膜52及び53、並びに絶縁体54を分断し、P型ウェル領域20の一部が、スリットPWSの底部において露出する。
それから、絶縁膜55上に絶縁体56が形成され、スリットPWS内が絶縁体56によって埋め込まれる。このとき、スリットPWSの形状に応じて段差が形成されるため、例えばCMPによって、図13に示すように絶縁体56の上面が平坦化される。
次に、下層部の犠牲部材70及び71が形成される(ステップS103)。具体的には、まずフォトリソグラフィ等によって、メモリ領域MRが開口したマスクが形成される。そして、当該マスクを用いた異方性のエッチングによって、図14に示すように、メモリ領域MR内の絶縁膜52、53及び55、並びに絶縁体54及び56が除去される。
それから、絶縁体層22が形成され、絶縁体層22上に犠牲部材70と絶縁体層30とが交互に積層される。続けて、最上層の犠牲部材70上に絶縁体層31が形成され、絶縁体層31上に、犠牲部材71及び絶縁体層32が交互に積層される。これにより、図15に示すように、メモリ領域MRに、下層部の犠牲部材70及び71が形成される。尚、本工程において犠牲部材70及び71は、周辺回路領域PR内のトランジスタTRの上方と、境界領域BR内の遮断部LPWの上方とにも形成される。
その後、下層部の階段加工によって、メモリ領域MR内の犠牲部材70及び71の端部が階段状に加工され、境界領域BR及び周辺回路領域PR内の犠牲部材70及び71が除去される。そして、絶縁体72が形成され、下層部の階段加工により形成された段差が絶縁体72によって埋め込まれ、図16に示すように絶縁体72の上面が平坦化される。
次に、ホールLCH及びLMH並びにスリットLSTが形成される(ステップS104)。具体的には、まずフォトリソグラフィ等によって、コンタクトCG、メモリピラーMP、及び遮断部UPWに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性のエッチングによって、図17に示すようにコンタクトCGに対応するホールLCHと、メモリピラーMPに対応するホールLMHと、遮断部UPWに対応するスリットLSTとが形成される。ホールLCHは、絶縁体層63、絶縁膜52、53及び55、並びに絶縁体54、56及び72を貫通し、導電体層62の一部が、ホールLCHの底部において露出する。ホールLMHは、絶縁体層22、犠牲部材70及び71、並びに絶縁体72を貫通し、P型ウェル領域20の一部が、ホールLMHの底部において露出する。スリットLSTは、絶縁膜52、53及び55、並びに絶縁体54、56及び72を分断し、P型ウェル領域20の一部が、スリットLSTの底部において露出する。
次に、ホールLCH及びLMH並びにスリットLST内に、犠牲部材73が形成される(ステップS105)。具体的には、絶縁体72上に犠牲部材73が形成され、ホールLCH及びLMH並びにスリットLST内に犠牲部材73が埋め込まれる。そして、ホールLCH及びLMH並びにスリットLST外に形成された犠牲部材73が、例えばCMPによって除去される。その後、図18に示すように、絶縁体72及び犠牲部材73上に絶縁膜58が形成される。
次に、スリットLST内の犠牲部材73が除去される(ステップS106)。具体的には、まずフォトリソグラフィ等によって、スリットLST内の犠牲部材73が露出するようにマスクREGが形成される。そして、例えばマスクREGを介したウェットエッチングによって、図19に示すように、スリットLST内に設けられた犠牲部材73が選択的に除去される。マスクREGは、犠牲部材73が選択的に除去された後に除去される。
次に、遮断部UPWが形成される(ステップS107)。具体的には、まず絶縁膜58上に絶縁体59が形成され、スリットLST内が絶縁体59によって埋め込まれる。そして、絶縁体59の上面が、例えばCMP等によって平坦化される。これにより、図20に示すように、絶縁体59U及び59S、すなわち遮断部UPWが形成される。
次に、上層部の犠牲部材が形成される(ステップS108)。具体的には、絶縁体59U及び72、並びにホールLMH内の犠牲部材73上に、犠牲部材74と絶縁体層34とが交互に積層される。続けて、最上層の犠牲部材74上に絶縁体層35が形成され、絶縁体層35上に、犠牲部材75及び絶縁体層36が交互に積層される。これにより、図22に示すように、メモリ領域MRに、上層部の犠牲部材74及び75が形成される。尚、本工程において犠牲部材74及び75は、周辺回路領域PR内のトランジスタTRの上方と、境界領域BR内の遮断部LPW及びUPWの上方とにも形成される。
その後、上層部の階段加工によって、メモリ領域MR内の犠牲部材74及び75の端部が階段状に加工され、境界領域BR及び周辺回路領域PR内の犠牲部材74及び75が除去される。そして、絶縁体76が形成され、上層部の階段加工により形成された段差が絶縁体76によって埋め込まれ、図23に示すように絶縁体76の上面が平坦化される。
次に、ホールUMHが形成される(ステップS109)。具体的には、まずフォトリソグラフィ等によって、メモリピラーMPに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性のエッチングによって、図24に示すようにメモリピラーMPに対応するホールUMHが形成される。ホールUMHは、犠牲部材74及び75、並びに絶縁体76を貫通し、ホールLMH内の犠牲部材73の一部が、ホールUMHの底部において露出する。
次に、メモリピラーMPが形成される(ステップS110)。具体的には、まずウェットエッチングによって、ホールUMHを介してホールLMH内の犠牲部材73が除去される。それから、連結されたホールLMH及びUMHの側面及び底面に、ブロック絶縁膜43、絶縁膜42及びトンネル絶縁膜41が順に形成される。その後、ホールLMHの底部のブロック絶縁膜43、絶縁膜42及びトンネル絶縁膜41の一部が除去され、ホールLMH及びUMH内が半導体層40によって埋め込まれる。これにより、図25に示すように、連結されたホールLMH及びUMH内にメモリピラーMPが形成される。
次に、積層配線の置換処理が実行される(ステップS111)。具体的には、まず絶縁体76上に、絶縁体層77が形成される。そして、フォトリソグラフィ等によってスリットSLTに対応する領域が開口したマスクが形成され、当該マスクを用いた異方性エッチングによってスリットSLTが形成される。スリットSLTは、犠牲部材70、71、74及び75、絶縁体76、並びに絶縁体層77を分断する。それから、例えば熱リン酸によるウェットエッチングによって、スリットSLTを介して犠牲部材70、71、74及び75が選択的に除去される。このとき、犠牲部材70、71、74及び75が除去された構造体の立体構造は、メモリピラーMP等によって維持される。
そして、犠牲部材70、71、74及び75が除去された空間に、スリットSLTを介して導電体が埋め込まれる。本工程における導電体の形成には、例えばCVD(Chemical Vapor Deposition)が使用される。その後、エッチバック処理によって、スリットSLT内部に形成された導電体が除去される。本工程では、少なくともスリットSLT内において、隣り合う配線層に形成された導電体が分離されていれば良い。
これにより、図26に示すように、選択ゲート線SGSとして機能する導電体層23と、ワード線WL0〜WL5として機能する複数の導電体層24と、ワード線WL6〜WL11として機能する複数の導電体層25と、選択ゲート線SGDとして機能する導電体層26とが形成される。尚、本工程において形成される導電体層23〜26は、バリアメタルを含んでいても良い。この場合、犠牲部材70、71、74及び75の除去後に、例えばバリアメタルとして窒化チタンが形成され、続けてタングステンが形成される。
次に、ホールUCHが形成される(ステップS112)。具体的には、まずフォトリソグラフィ等によって、コンタクトCGに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性のエッチングによって、図27に示すようにコンタクトCGに対応するホールUCHが形成される。ホールUCHは、絶縁膜58、絶縁体59U及び76、並びに絶縁体層77を貫通し、ホールLCH内の犠牲部材73の一部が、ホールUCHの底部において露出する。
次に、ホールCHが形成される(ステップS113)。具体的には、まずウェットエッチングによって、ホールUCHを介してホールLCH内の犠牲部材73が除去される。そして、絶縁体層77上に、例えばホールLCH及びUCHが埋め込まれるようにマスク78が形成される。マスク78は、例えばレジストである。それから、マスク78は、フォトリソグラフィ等によって、コンタクトCCに対応する領域が開口される。その後、当該マスクを用いた異方性のエッチングによって、図28に示すようにコンタクトCCに対応するホールCHが形成される。ホールCHは、例えば絶縁体72及び76、絶縁体層77、及びマスク78を貫通し、端部が階段状に加工された導電体層23〜26のいずれかのテラス部分が、ホールCHの底部において露出する。
次に、コンタクトCC及びCGが形成される(ステップS114)。具体的には、まずウェット処理によって、絶縁体層77上のマスク78と、ホールUCH及びLCH内のマスク78とが選択的に除去される。その後、絶縁体層77上に導電体が形成され、当該導電体によってホールUCH及びLCH内と、ホールCH内とのそれぞれが導電体によって埋め込まれる。そして、ホールUCH、LCH、及びCH外に形成された導電体が除去される。これにより、図29に示すように、連結されたホールLCH及びUCH内にコンタクトCGが形成され、ホールCH内にコンタクトCCが形成される。
以上で説明した実施形態に係る半導体記憶装置1の製造工程によって、トランジスタTR、遮断部LPW及びUPW、ワード線WL、並びに選択ゲート線SGD及びSGS等が形成される。尚、説明が省略されたコンタクトCSの形成方法は、ステップS104において、N型半導体領域51の一部が露出するホールが形成されることを除くと、コンタクトCGの形成方法とほぼ同様である。
[1−3]実施形態の効果
以上で説明した実施形態に係る半導体記憶装置1に依れば、半導体記憶装置の歩留まりを改善することが出来る。以下に、実施形態に係る半導体記憶装置1の詳細な効果について、比較例を用いて説明する。
以上で説明した実施形態に係る半導体記憶装置1に依れば、半導体記憶装置の歩留まりを改善することが出来る。以下に、実施形態に係る半導体記憶装置1の詳細な効果について、比較例を用いて説明する。
メモリセルが三次元に積層された半導体記憶装置では、例えばメモリセルアレイを制御する周辺回路(以下、CMOS部と呼ぶ)を形成した後に、メモリセルアレイの積層配線が形成される。積層配線は、その形成過程において水素の発生源となり得る。そして、このような水素は、CMOS部のトランジスタの性能低下の要因になり、歩留まり低下の要因になり得る。
図30は、実施形態の比較例に係る半導体記憶装置の周辺回路領域PRを含む断面の一例を示している。また、図30は、下層部の積層配線に対応する構造が形成された後において、上層部の積層配線に対応する犠牲部材74及び絶縁体層34が積層された状態を示している。以下では、犠牲部材74等の積層構造のことを積層配線部と呼ぶ。
図30に示すように、実施形態の比較例に係る半導体記憶装置は、実施形態に対して遮断部UPWが省略された構造を有している。遮断部LPWに対応する絶縁膜55は、例えばシリコン窒化膜であり、積層配線部で発生した水素を遮断することが出来る。しかしながら、実施形態の比較例に係る半導体記憶装置では、水素が透過し得る犠牲部材73が、絶縁膜55を貫通している。つまり、比較例では、積層配線部で発生した水素(H+)が、犠牲部材73を介してトランジスタTRの近傍まで侵入し、トランジスタTRの性能が低下するおそれがある。
これに対して、実施形態に係る半導体記憶装置1は、積層配線部とトランジスタTRとの間が、絶縁体59(遮断部UPW)によって分けられた構造を有している。図31は、第1実施形態に係る半導体記憶装置1の周辺回路領域PRを含む断面の一例であり、図30と同様の領域を示している。
図31に示すように、実施形態に係る半導体記憶装置1では、絶縁体59Sが、半導体基板SUBの表面に接触し、メモリ領域MRと周辺回路領域PRとを分けるように設けられる。そして、絶縁体59Uが、トランジスタTRが設けられた領域と積層配線部との間とを分けるように設けられる。つまり、実施形態では、CMOS部のトランジスタTRが絶縁体59U及び59Sによって囲まれ、トランジスタTRの周囲に設けられた絶縁体54及び72と積層配線部との間が、絶縁体59を介して離れている。
これにより、実施形態に係る半導体記憶装置1では、絶縁体59が、積層配線部の形成時に発生した水素をブロックすることが出来る。言い換えると、積層配線部からCMOS部への水素の侵入経路を、絶縁体59によって遮断することが出来る。従って、実施形態に係る半導体記憶装置1は、積層配線部で発生した水素によるトランジスタTRの性能低下を抑制することが出来、歩留まりを改善することが出来る。
また、実施形態に係る半導体記憶装置1は、遮断部LPWをさらに備えている。遮断部LPWは、遮断部UPWと同様に、水素を遮断することが可能な絶縁膜55を有する。そして、遮断部LPWは、下層部の積層配線に対応する構造が形成される前に、トランジスタTRを覆うように設けられる。その結果、遮断部LPWは、下層の積層配線に対応する構造が形成された際に発生する水素がトランジスタTRの領域に侵入することをブロックすることが出来、トランジスタTRの性能低下を抑制することが出来る。
さらに、実施形態において遮断部UPWは、遮断部LPWよりも外側に配置される。これにより、遮断部UPWは、スリットLSTが形成された際に、水素が当該スリットLSTを介してトランジスタTRに侵入することを抑制することが出来る。本効果を得るために、遮断部UPWは、少なくともスリットLSTの形成時において絶縁体72と、トランジスタTRと接触する絶縁体54との間の絶縁膜55を分断していなければ良い。
尚、積層配線部のような構造体は、端部領域ERにも形成され得る。つまり、端部領域ERも水素の発生源として考えられる。これに対して、実施形態に係る半導体記憶装置1では、周辺回路領域PRと端部領域ERとの間が、遮断部UPWによって分けられている。従って、実施形態に係る半導体記憶装置1は、絶縁体59によって、端部領域ERにおいて発生する水素も遮断することが出来る。
[2]実施形態の変形例
実施形態で説明した製造工程はあくまで一例であり、各製造工程が分割されても良いし、可能な範囲で製造工程が入れ替えられても良いし、各製造工程の間にはその他の処理が挿入されても良い。また、ホールLMH及びLCHが一括で形成される場合について例示したが、ホールLMH及びLCHは別工程で形成されても良い。ホールLCHの形成においてホールLCHの底部は、絶縁体層63内で止められても良い。この場合、コンタクトCGを形成する前に、ホールLCHの底部の絶縁体層63の一部が除去される。コンタクトCSについても同様であり、ホールLCHと同時に形成され且つコンタクトCSに対応するホールの底部は、その他の層で止められても良い。
実施形態で説明した製造工程はあくまで一例であり、各製造工程が分割されても良いし、可能な範囲で製造工程が入れ替えられても良いし、各製造工程の間にはその他の処理が挿入されても良い。また、ホールLMH及びLCHが一括で形成される場合について例示したが、ホールLMH及びLCHは別工程で形成されても良い。ホールLCHの形成においてホールLCHの底部は、絶縁体層63内で止められても良い。この場合、コンタクトCGを形成する前に、ホールLCHの底部の絶縁体層63の一部が除去される。コンタクトCSについても同様であり、ホールLCHと同時に形成され且つコンタクトCSに対応するホールの底部は、その他の層で止められても良い。
図32は、実施形態の第1変形例に係る半導体記憶装置1の製造途中の断面構造の一例を示し、ステップS104の処理が分割され、ホールLCH及びスリットLSTの形成とホールLMHの形成とが分けられた場合を例示している。図32に示すように、ホールLCH及びスリットLSTが同時に形成される場合、例えばホールLCHの底部は、絶縁体層63で停止し、スリットLSTの底部は、絶縁膜53で停止する。その後、ホールLMHの部分が開口したマスクが形成され、ホールLMHが形成される。第1変形例におけるその他の製造方法は、実施形態と同様である。
図33は、実施形態の第2変形例に係る半導体記憶装置1の製造途中の断面構造の一例を示し、ステップS104の処理が分割され、ホールLMH及びスリットLSTの形成とホールLCHの形成とが分けられた場合を例示している。図33に示すように、ホールLMH及びスリットLSTが同時に形成される場合、例えばホールLMHは絶縁体層22を貫通し、ホールLMHの底部はP型ウェル領域20の表面内の近傍で停止する。同様に、スリットLSTは絶縁膜52を貫通し、スリットLSTの底部はP型ウェル領域20の表面内の近傍で停止する。その後、ホールLCHの部分が開口したマスクが形成され、ホールLCHが形成される。第1変形例におけるその他の製造方法は、実施形態と同様である。
図34は、実施形態の第3変形例に係る半導体記憶装置1の製造途中の断面構造の一例を示し、実施形態の第2変形例に対して、ホールLMH及びスリットLSTの底部における半導体層の形成工程が追加された場合を例示している。図33に示すようにホールLMH及びスリットLSTが同時に形成された場合、続けて図34に示すように、例えばホールLMHの底部とスリットLSTの底部とに、エピタキシャル成長によって形成された半導体層EPが形成されても良い。第3変形例におけるその他の製造方法は、第2変形例と同様である。第3変形例では、メモリピラーMP内の半導体層40とP型ウェル領域20との間が、半導体層EPを介して接続されるため、シリコンのガウジング起因の特性劣化を抑制することが出来る。
[3]その他の変形例等
実施形態では、遮断部LPWの底部に設けられた絶縁膜55が、P型ウェル領域20の表面と揃っている場合について例示したが、遮断部PWは、P型ウェル領域20内に入り込んでいても良い。また、実施形態では、遮断部LPWが絶縁体54の領域を分断する場合について例示したが、遮断部LPWは、トランジスタTRと同様の構造を有するダミートランジスタの構造を分断していても良い。
実施形態では、遮断部LPWの底部に設けられた絶縁膜55が、P型ウェル領域20の表面と揃っている場合について例示したが、遮断部PWは、P型ウェル領域20内に入り込んでいても良い。また、実施形態では、遮断部LPWが絶縁体54の領域を分断する場合について例示したが、遮断部LPWは、トランジスタTRと同様の構造を有するダミートランジスタの構造を分断していても良い。
また、実施形態では、トランジスタTRがそれぞれP型ウェル領域50上に設けられ、遮断部LPW及びUPWがP型ウェル領域20と重なって配置された場合について例示したが、これに限定されない。例えば、トランジスタTR並びに遮断部LPW及びUPWのそれぞれは、N型ウェル領域上に設けられても良い。図35は、実施形態の第4変形例に係る半導体記憶装置1の周辺回路領域PRにおける断面構造の一例を示し、実施形態で説明した図8と同様の領域を示している。
図35に示すように、実施形態の第4変形例では、P型ウェル領域20及び50がそれぞれN型ウェル領域90及び91に置き換えられ、N型半導体領域51がP型半導体領域92に置き換えられている。N型ウェル領域90及び91のそれぞれは、半導体基板SUBの表面近傍に設けられる。例えば、N型ウェル領域90とN型ウェル領域91との間は、絶縁領域STIによって離隔されている。N型ウェル領域90上には、遮断部LPW及びUPWが設けられている。N型ウェル領域91上には、P型のトランジスタTRが設けられている。P型半導体領域92は、N型ウェル領域91の表面近傍に設けられたP型不純物の拡散領域であり、周辺回路領域PR内に設けられたP型のトランジスタTRのソース又はドレインに対応している。P型半導体領域92には、例えばボロンがドープされる。
半導体記憶装置1は、第1実施形態、第1実施形態の第1〜第4変形例のいずれの構造を有していても良いし、これらの構造の組み合わせを有していても良い。つまり、半導体記憶装置1は、少なくとも半導体基板SUB(N型ウェル領域やP型ウェル領域等)の表面に接する遮断部LPW及びUPWを備えている。そして、半導体記憶装置1は、トランジスタTRの上方が、遮断部LPWに沿って設けられた部分を有する絶縁膜55と、遮断部UPWに沿って設けられた部分を有する絶縁体59とによって覆われた構造を有していれば良い。
上記実施形態において、メモリセルアレイ10の構造はその他の構造であっても良い。例えば、メモリピラーMPは、3本以上のピラーがZ方向に連結された構造を有していても良い。また、メモリピラーMPは、選択ゲート線SGDに対応するピラーと、ワード線WLに対応するピラーとが連結された構造を有していても良い。
実施形態で説明に使用した図面では、スリットSLTがZ方向において同一幅を有している場合を例示したが、これに限定されない。例えば、スリットSLTは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、メモリピラーMP及びコンタクトCS及びCGは、接合層JTよりも上層に設けられた部分と接合層JTよりも下層に設けられた部分とのそれぞれにおいて、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。また、実施形態では、メモリピラーMP、及びコンタクトCCのそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置1の製造工程において形成されたホール内に設けられた構造体であることを示している。本明細書において、“左右の側壁”は、スリットの側壁の一方及び他方の側壁のことを示している。“領域”は、半導体基板SUBによって含まれる構成と見なされても良い。例えば、半導体基板SUBがメモリ領域MR、周辺回路領域PR、及び端部領域ERを含むと規定された場合、メモリ領域MR、周辺回路領域PR、及び端部領域ERは、半導体基板SUBの上方の異なる領域にそれぞれ関連付けられる。“間隔”は、例えば半導体基板SUBに対する鉛直方向における長さに基づいて計測される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…半導体記憶装置、2…メモリコントローラ、10…メモリセルアレイ、11…コマンドレジスタ、12…アドレスレジスタ、13…シーケンサ、14…センスアンプモジュール、15…ドライバモジュール、16…ロウデコーダモジュール、20…P型ウェル領域、21…N型半導体領域、22…絶縁体層、23〜29…導電体層、30〜37,77…絶縁体層、40…半導体層、41…トンネル絶縁膜、42…絶縁膜、43…ブロック絶縁膜、50…P型ウェル領域、51…N型半導体領域、52,53,55,58…絶縁膜、54,56,59,67,72,76…絶縁体、55…絶縁膜、60…ゲート絶縁膜、61,62…導電体層、63…絶縁体層、70,71,73〜75…犠牲部材、78…マスク、80…酸化膜、81…不純物層、LPW,UPW…遮断部、SLT,PWS…スリット、CA…セル領域、HA…引出領域、BLK…ブロック、SU…ストリングユニット、BL…ビット線、WL…ワード線、SL…ソース線、SGS,SGD…選択ゲート線、MT…メモリセルトランジスタ、ST1,ST2…選択トランジスタ
Claims (11)
- メモリセルを含む第1領域と、前記メモリセルを制御する回路を含む第2領域と、前記第1領域と前記第2領域とを分ける第3領域とを含む基板と、
前記第1領域内で、前記基板の上方に互いに離れて設けられた複数の第1導電体層と、
前記複数の第1導電体層のうち最上層の第1導電体層の上方に互いに離れて設けられた複数の第2導電体層と、
前記複数の第1導電体層と前記複数の第2導電体層とを貫通して設けられた第1半導体層と、
前記第2領域内で、前記基板の上方に設けられた第3導電体層と、
前記第2領域内で前記第3導電体層の上方且つ前記最上層の第1導電体層よりも上層に設けられた第1部分と、前記第3領域内で前記基板の表面に接触し、前記第1部分と連続的に設けられた第2部分とを含み、前記第2部分が前記第1領域と前記第2領域とを分けている第1絶縁体層と、を備える、
半導体記憶装置。 - 前記第1導電体層は、前記基板と前記第1絶縁体層とによって囲まれている、
請求項1に記載の半導体記憶装置。 - 前記第1絶縁体層は、シリコン窒化膜である、
請求項1に記載の半導体記憶装置。 - 前記第1絶縁体層を貫通し、且つ前記第1導電体層上に設けられたコンタクトをさらに備える、
請求項1に記載の半導体記憶装置。 - 前記第1絶縁体層の前記第2部分は、前記第2領域の周囲を囲っている、
請求項1に記載の半導体記憶装置。 - 前記最上層の第1導電体層と前記複数の第2導電体層のうち最下層の第2導電体層との間の間隔は、前記複数の第1導電体層のうち隣り合う第1導電体層間の間隔と、前記複数の第2導電体層のうち隣り合う第2導電体層間の間隔とのそれぞれよりも大きい、
請求項1に記載の半導体記憶装置。 - 前記第1半導体層と前記複数の第1導電体層との交差部分と、前記第1半導体層と前記複数の第2導電体層との交差部分とのそれぞれはメモリセルとして機能する、
請求項1に記載の半導体記憶装置。 - 前記第2領域内で前記第1導電体層と前記第1絶縁体層との間に設けられた第3部分と、前記第3領域内で前記基板の表面に接触し、且つ前記第3部分と連続的に設けられた第4部分とを含み、前記第4部分が前記第1領域と前記第2領域とを分けている第2絶縁体層と、を備える、
請求項1に記載の半導体記憶装置。 - 前記第1絶縁体層の前記第2部分は、前記第2絶縁体層の前記第4部分の周囲を囲っている、
請求項8に記載の半導体記憶装置。 - 前記第2絶縁体層の厚さは、前記第3部分と前記第4部分との間で略均一である、
請求項8に記載の半導体記憶装置。 - 前記第1絶縁体層と前記第2絶縁体層とのそれぞれはシリコン窒化膜である、
請求項8に記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019155808A JP2021034650A (ja) | 2019-08-28 | 2019-08-28 | 半導体記憶装置 |
TW109101375A TWI717975B (zh) | 2019-08-28 | 2020-01-15 | 半導體記憶裝置 |
CN202010066964.1A CN112447745B (zh) | 2019-08-28 | 2020-01-20 | 半导体存储装置 |
US16/793,865 US11610905B2 (en) | 2019-08-28 | 2020-02-18 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019155808A JP2021034650A (ja) | 2019-08-28 | 2019-08-28 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2021034650A true JP2021034650A (ja) | 2021-03-01 |
Family
ID=74677714
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019155808A Pending JP2021034650A (ja) | 2019-08-28 | 2019-08-28 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11610905B2 (ja) |
JP (1) | JP2021034650A (ja) |
CN (1) | CN112447745B (ja) |
TW (1) | TWI717975B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023012893A1 (ja) * | 2021-08-03 | 2023-02-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4756915B2 (ja) * | 2005-05-31 | 2011-08-24 | Okiセミコンダクタ株式会社 | 強誘電体メモリ装置及びその製造方法 |
JP2008277530A (ja) * | 2007-04-27 | 2008-11-13 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2010147410A (ja) * | 2008-12-22 | 2010-07-01 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP2010225928A (ja) * | 2009-03-24 | 2010-10-07 | Panasonic Corp | 半導体記憶装置及びその製造方法 |
KR101481399B1 (ko) * | 2009-12-18 | 2015-01-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP2011138945A (ja) | 2009-12-28 | 2011-07-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR20150139255A (ko) * | 2014-06-03 | 2015-12-11 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
KR20160020210A (ko) * | 2014-08-13 | 2016-02-23 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
US9524981B2 (en) * | 2015-05-04 | 2016-12-20 | Sandisk Technologies Llc | Three dimensional memory device with hybrid source electrode for wafer warpage reduction |
US9691781B1 (en) * | 2015-12-04 | 2017-06-27 | Sandisk Technologies Llc | Vertical resistor in 3D memory device with two-tier stack |
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US10134755B2 (en) * | 2016-09-16 | 2018-11-20 | Toshiba Memory Corporation | Semiconductor memory device |
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JP2019009385A (ja) * | 2017-06-28 | 2019-01-17 | 東芝メモリ株式会社 | 半導体記憶装置 |
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-
2019
- 2019-08-28 JP JP2019155808A patent/JP2021034650A/ja active Pending
-
2020
- 2020-01-15 TW TW109101375A patent/TWI717975B/zh not_active IP Right Cessation
- 2020-01-20 CN CN202010066964.1A patent/CN112447745B/zh active Active
- 2020-02-18 US US16/793,865 patent/US11610905B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN112447745B (zh) | 2024-07-02 |
US20210066325A1 (en) | 2021-03-04 |
US11610905B2 (en) | 2023-03-21 |
TWI717975B (zh) | 2021-02-01 |
CN112447745A (zh) | 2021-03-05 |
TW202109853A (zh) | 2021-03-01 |
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