TWI717975B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能夠改善良率之半導體記憶裝置。 實施形態之半導體記憶裝置包括基板、第1至第3導電體層、第1半導體層、及第1絕緣體層。基板SUB包括第1區域MR、第2區域PR、及第3區域BR。複數個第1導電體層23於第1區域內相互分離地設於基板之上方。複數個第2導電體層25相互分離地設於最上層之第1導電體層之上方。第1半導體層MP貫通第1及第2導電體層而設置。第3導電體層62於第2區域內設於基板之上方。第1絕緣體層包括在第2區域內設於第3導電體層之上方且比最上層之第1導電體層更靠上層之第1部分59U，及在第3區域內與基板之表面接觸、且與第1部分連續設置之第2部分59S。第2部分劃分第1區域及第2區域。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知一種能夠非揮發性地記憶資料之NAND(Not And，反及)型快閃記憶體。
實施形態提供一種能夠改善良率之半導體記憶裝置。
實施形態之半導體記憶裝置包括基板、複數個第1導電體層、複數個第2導電體層、第1半導體層、第3導電體層、及第1絕緣體層。基板包括包含記憶胞之第1區域、包含控制記憶胞之電路之第2區域、及劃分第1區域及第2區域之第3區域。複數個第1導電體層於第1區域內相互分離地設於基板之上方。複數個第2導電體層相互分離地設於複數個第1導電體層中之最上層之第1導電體層之上方。第1半導體層貫通複數個第1導電體層及複數個第2導電體層而設置。第3導電體層於第2區域內設於基板之上方。第1絕緣體層包括於第2區域內設於第3導電體層之上方且比最上層之第1導電體層更靠上層之第1部分，及在第3區域內與基板之表面接觸、且與第1部分連續設置之第2部分。第2部分劃分第1區域及第2區域。
以下，參照附圖對實施形態進行說明。實施形態例示用於將發明之技術思想具體化之裝置或方法。附圖為示意性或概念性附圖，各附圖之尺寸及比率等不一定和現實之尺寸及比率相同。本發明之技術思想並不受構成要素之形狀、構造、配置等特定。
再者，於以下之說明中，對於具有大致相同之功能及構成之構成要素，標註相同符號。構成參照符號之文字後之數字用於區分可藉由包含相同文字之參照符號進行參照且具有相同構成之各要素。於不需要相互區分由包含相同文字之參照符號所示之要素之情形時，該等要素分別由僅包含文字之參照符號參照。
[1]實施形態 以下，對實施形態之半導體記憶裝置1進行說明。
[1-1]半導體記憶裝置1之構成 [1-1-1]半導體記憶裝置1之整體構成 圖1表示實施形態之半導體記憶裝置1之構成例。半導體記憶裝置1係能夠非揮發性地記憶資料之NAND型快閃記憶體，可由外部之記憶控制器2控制。
如圖1所示，半導體記憶裝置1具備例如記憶胞陣列10、指令暫存器11、位址暫存器12、定序儀13、感測放大器模組14、驅動器模組15、以及列解碼器模組16。
記憶胞陣列10包括複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK為能夠非揮發性地記憶資料之複數個記憶胞之集合，例如用作資料之刪除單位。又，於記憶胞陣列10設有複數個位元線及複數個字元線。各記憶胞例如與1根位元線及1根字元線建立關聯。關於記憶胞陣列10之詳細構成將於下文進行敍述。
指令暫存器11保持由半導體記憶裝置1從記憶控制器2接收之指令CMD。指令CMD例如包含使定序儀13執行讀出動作、寫入動作、刪除動作等之命令。
位址暫存器12保持由半導體記憶裝置1從記憶控制器2接收之位址資訊ADD。位址資訊ADD例如包含區塊位址BAd、頁位址PAd、及行位址CAd。例如，區塊位址BAd、頁位址PAd、及行位址CAd分別用於區塊BLK、字元線、及位元線之選擇。
定序儀13控制半導體記憶裝置1整體之動作。例如，定序儀13基於保持於指令暫存器11之指令CMD控制感測放大器模組14、驅動器模組15、及列解碼器模組16等，執行讀出動作、寫入動作、刪除動作等。
感測放大器模組14於寫入動作中，根據從記憶控制器2接收之寫入資料DAT，向各位元線施加所需之電壓。又，感測放大器模組14於讀出動作中，基於位元線之電壓來判定記憶胞中所記憶之資料，將判定結果作為讀出資料DAT傳送至記憶控制器2。
驅動器模組15生成讀出動作、寫入動作、刪除動作等中使用之電壓。並且，驅動器模組15例如基於位址暫存器12中保持之頁位址PAd，向與所選擇之字元線對應之信號線施加生成之電壓。
列解碼器模組16基於位址暫存器12中保持之區塊位址BAd，選擇對應之記憶胞陣列10中之1個區塊BLK。並且，列解碼器模組16例如將施加於與所選擇之字元線對應之信號線之電壓傳送至所選擇之區塊BLK中之所選擇之字元線。
以上所說明之半導體記憶裝置1及記憶控制器2亦可組合構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SD TM(Secure Digital Memory，安全數字記憶)卡之記憶卡、或SSD(solid state drive，固態磁碟機)等。
[1-1-2]記憶胞陣列10之電路構成 圖2中提取出記憶胞陣列10中所包含之複數個區塊BLK中之1個區塊BLK，來表示實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成之一例。如圖2所示，區塊BLK例如包含4個串單元SU0～SU3。
各串單元SU包含分別與位元線BL0～BLm(m為1以上之整數)建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0～MT11、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包括控制閘極及電荷儲存層，非揮發性地保持資料。選擇電晶體ST1及ST2各自用於各種動作時之串單元SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0～MT11串聯連接。選擇電晶體ST1之汲極連接於相關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT11之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT11之另一端。選擇電晶體ST2之源極連接於源極線SL。
於同一區塊BLK中，記憶胞電晶體MT0～MT11之控制閘極分別共通連接於字元線WL0～WL11。串單元SU0～SU3中之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列10之電路構成中，字元線WL0～WL5對應於下述孔洞LMH，字元線WL6～WL11對應於下述孔洞UMH。位元線BL由各串單元SU中分配有相同行位址之NAND串NS所共享。源極線SL例如於複數個區塊BLK間共享。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，將包含各自記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT所記憶之資料之位元數量，可具有2頁資料以上之記憶容量。
再者，實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別設計為任意個數。各區塊BLK所包含之串單元SU之個數可設計為任意個數。
又，於字元線WL5及WL6間，可設有1根以上虛設字元線。於設有虛設字元線之情形時，於各NAND串NS之記憶胞電晶體MT5及MT6間，對應於虛設字元線之根數設置虛設電晶體。虛設電晶體具有與記憶胞電晶體MT相同之構造，係不適用於記憶資料之電晶體。
[1-1-3]記憶胞陣列10之構造 以下，對實施形態之半導體記憶裝置1之構造之一例進行說明。再者，在以下所參照之附圖中，X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於相對於用於形成半導體記憶裝置1之半導體基板SUB之表面鉛直之方向。於俯視圖中，為了易於觀察圖而適當添加影線。俯視圖中所添加之影線不一定與添加有影線之構成要素之原材料或特性相關。於剖視圖中，為了易於觀察圖而適當省略層間絕緣膜等之圖示。
(關於半導體記憶裝置1之平面佈局) 圖3表示實施形態之半導體記憶裝置1之平面佈局之一例。如圖3所示，半導體記憶裝置1之平面佈局例如分割為記憶區域MR、周邊電路區域PR、端部區域ER、及交界區域BR。
記憶區域MR例如為設於半導體基板SUB上之內側區域之矩形區域，包含記憶胞陣列10。記憶區域MR可配置為任意形狀及配置於任意區域。於半導體記憶裝置1具有複數個記憶胞陣列10之情形時，於半導體基板SUB上可設有複數個記憶區域MR。
周邊電路區域PR例如是設於半導體基板SUB上之內側區域之矩形區域，包含定序儀13等。周邊電路區域PR可配置為任意形狀及配置於任意區域，例如於Y方向上與記憶區域MR鄰接配置。半導體基板SUB上可設有複數個周邊電路區域PR。
端部區域ER是以包圍記憶區域MR及周邊電路區域PR之外周之方式設置之四方形環狀之區域。端部區域ER例如包括與下述記憶胞陣列10之積層構造相同之構造，可包含對準標記等。端部區域ER內之構造體可藉由半導體記憶裝置1之製造時之切割工序去除。
交界區域BR係被端部區域ER包圍且不與記憶區域MR及周邊電路區域PR重疊之區域。換言之，交界區域BR具有包圍記憶區域MR周圍之部分、及包圍周邊電路區域PR周圍之部分。交界區域BR包含抑制於半導體記憶裝置1之製造過程中從記憶區域MR及端部區域ER對周邊電路區域PR內之元件可能產生之不良影響之構造。
(關於記憶區域MR中之半導體記憶裝置1之構造) 圖4係實施形態之半導體記憶裝置1之記憶區域MR中之平面佈局的一例，提取出與1個區塊BLK(即，串單元SU0～SU3)對應之區域進行表示。如圖4所示，記憶區域MR例如包含胞區域CA、及引出區域HA。又，於記憶區域MR中，半導體記憶裝置1具備複數個狹縫SLT、複數個記憶柱MP、及複數個接點CV及CC。
胞區域CA及引出區域HA分別沿Y方向延伸設置，排列於X方向上。胞區域CA占記憶區域MR之大部分。引出區域HA例如設於X方向上之一端部分。於引出區域HA中，選擇閘極線SGS、字元線WL0～WL11、以及選擇閘極線SGD各自具有不與上層之配線層(導電體層)重疊之部分(階台部分)。該不與上層之配線層重疊之部分之形狀與階梯(step)、台地(terrace)、邊石(rimstone)等類似。具體而言，於選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間、・・・、字元線WL10與字元線WL10之間、字元線WL11與選擇閘極線SGD之間分別設有階差。引出區域HA可分別設於X方向上之兩端部分。
複數個狹縫SLT分別沿X方向延伸設置，並於X方向上橫穿胞區域CA及引出區域HA。又，複數個狹縫SLT排列於Y方向上。狹縫SLT分斷設於相同配線層且介隔該狹縫SLT鄰接之導電體層間。具體而言，狹縫SLT分斷分別對應於字元線WL0～WL11、以及選擇閘極線SGD及SGS之複數個配線層。
各記憶柱MP例如作為1個NAND串NS發揮功能。例如，複數個記憶柱MP於胞區域CA內且鄰接之2個狹縫SLT間之區域，配置為4行之鋸齒狀。並不限定於此，鄰接之2個狹縫SLT間之記憶柱MP之個數及配置可進行適當變更。
複數個位元線BL各自之至少一部分於Y方向上延伸，並排列於X方向上。各位元線BL以各串單元SU至少與1個記憶柱MP重疊之方式配置。本例中，各記憶柱MP上重疊配置有2根位元線BL。於與記憶柱MP重疊之複數個位元線BL中之1根位元線BL與該記憶柱MP之間，設有接點CV。並且，各記憶柱MP經由接點CV電性連接於對應之位元線BL。
各接點CC用於字元線WL0～WL11以及選擇閘極線SGS及SGD與列解碼器模組16之間之連接。於圖示之區域中，於引出區域HR內之字元線WL0～WL11以及選擇閘極線SGS及SGD各自之階台部分配置有1根接點CC。
於以上所說明之實施形態中之記憶胞陣列10之平面佈局中，由狹縫SLT區隔之區域各自對應於1個串單元SU。亦即，於本例中，分別沿X方向延伸之串單元SU0～SU3排列於Y方向上。並且，於記憶區域MR及引出區域HR1及HR2中，於Y方向上重複配置例如圖4所示之佈局。
再者，於圖4所示之一例中，對應於相同區塊BLK之串單元SU由狹縫SLT區隔。於該情形時，對應於相同區塊BLK且設於相同配線層之字元線WL或選擇閘極線SGS各自經由不同之配線層而電性連接。並不限定於此，只要被對應於區塊BLK之交界之狹縫SLT所夾之狹縫SLT至少分斷選擇閘極線SGD即可。於該情形時，於相同區塊BLK中配置於相同配線層之字元線WL於引出區域HR1及HR2中連續地設置，且電性連接。
圖5係實施形態之半導體記憶裝置1之記憶區域MA內之胞區域CA中之剖面構造的一例，示出包含圖4所示之記憶柱MP之沿著Y方向之剖面。如圖5所示，於胞區域CA，半導體記憶裝置1包含P型井區域20、絕緣體層22、及導電體層23～27。
P型井區域20設於半導體基板SUB之表面附近，包含N型半導體區域21。N型半導體區域21係設於P型井區域20之表面附近之N型雜質之擴散區域。於N型半導體區域21，例如摻雜磷。
於P型井區域20上，設有絕緣體層22。於絕緣體層22上，導電體層23與絕緣體層30交替地積層。導電體層23例如形成為沿XY平面擴展之板狀。積層之複數個導電體層23用作選擇閘極線SGS。導電體層23例如含有鎢。
於最上層之導電體層23上，設有絕緣體層31。於絕緣體層31上，導電體層24與絕緣體層32交替地積層。導電體層24例如形成為沿XY平面擴展之板狀。積層之複數個導電體層24從P型井區域20側依序分別用作字元線WL0～WL5。導電體層24例如含有鎢。
於最上層之導電體層24上，設有絕緣體層33。於絕緣體層33上，導電體層25與絕緣體層34交替地積層。導電體層25例如形成為沿XY平面擴展之板狀。積層之複數個導電體層25從P型井區域20側依序分別用作字元線WL6～WL11。導電體層25例如含有鎢。
於最上層之導電體層25上，設有絕緣體層35。於絕緣體層35上，導電體層26與絕緣體層36交替地積層。導電體層26例如形成為沿XY平面擴展之板狀。積層之複數個導電體層26用作選擇閘極線SGD。導電體層26例如含有鎢。
於最上層之導電體層26上，設有絕緣體層37。於絕緣體層37上，設有導電體層27。導電體層27例如形成為沿Y方向延伸之線狀，用作位元線BL。亦即，於未圖示之區域中，複數個導電體層27排列於X方向上。導電體層27例如含有銅。
再者，絕緣體層33之厚度比絕緣體層32及34各自之厚度厚。換言之，最上層之導電體層24與最下層之導電體層25之間之間隔分別大於鄰接之導電體層24間之間隔與鄰接之導電體層25間之間隔。
記憶柱MP沿Z方向延伸設置，貫通導電體層23～26。又，記憶柱MP各自具有形成於下層之孔洞LMH內之第1部分、及形成於上層之孔洞UMH內之第2部分。
具體而言，與孔洞LMH對應之第1部分貫通導電體層23及24，底部與P型井區域20接觸。與孔洞UMH對應之第2部分設於與孔洞LMH對應之第1部分之上方，貫通導電體層25及26。包含記憶柱MP之第1部分與第2部分之交界部分之層、即設有絕緣體層33之配線層亦稱為接合層JT。記憶柱MP可具有於接合層JT上外徑較大之構造。
又，記憶柱MP各自例如包含半導體層40、隧道絕緣膜41、絕緣膜42、及區塊絕緣膜43。半導體層40、隧道絕緣膜41、絕緣膜42、及區塊絕緣膜43各自於記憶柱MP之第1部分與第2部分之間連續地設置。
具體而言，半導體層40沿Z方向延伸設置。例如，半導體層40之上端位於最上層之導電體層26之更上層，半導體層40之下端與P型井區域20接觸。隧道絕緣膜41覆蓋半導體層40之側面。絕緣膜42覆蓋隧道絕緣膜41之側面。區塊絕緣膜43覆蓋絕緣膜42之側面。
於以上所說明之記憶柱MP之構造中，記憶柱MP與導電體層23交叉之部分作為選擇電晶體ST2發揮功能。記憶柱MP與導電體層24交叉之部分、及記憶柱MP與導電體層25交叉之部分各自作為記憶胞電晶體MT發揮功能。記憶柱MP與導電體層26交叉之部分作為選擇電晶體ST1發揮功能。亦即，半導體層40作為記憶胞電晶體MT0～MT11以及選擇電晶體ST1及ST2各自之通道發揮功能。絕緣膜42作為記憶胞電晶體MT之電荷儲存層發揮功能。
於記憶柱MP內之半導體層40上設有柱狀之接點CV。於接點CV之上表面，接觸有1個導電體層27、即1根位元線BL。如上所述，於1個導電體層27(1根位元線BL)上之由狹縫SLT區隔之各個空間中，連接有1根接點CV。
狹縫SLT形成為至少一部分沿XZ平面擴展之板狀，分斷絕緣體層22、導電體層23～26、絕緣體層30～36。狹縫SLT之上端位於最上層之導電體層26與導電體層27之間之層。狹縫SLT之下端與P型井區域20內之N型半導體區域21接觸。又，狹縫SLT例如包含接點LI及間隔件SP。
接點LI形成為至少一部分沿XZ平面擴展之板狀。接點LI之底部與N型半導體區域21電性連接。接點LI用作源極線SL。接點LI可為半導體，亦可為金屬。間隔件SP覆蓋接點LI之側面。接點LI、與導電體層23～26以及絕緣體層30～36各自之間由間隔件SP分離。亦即，接點LI與和狹縫SLT相鄰之複數個配線層之間利用間隔件SP絕緣。作為間隔件SP，使用氧化矽(SiO 2)或氮化矽(SiN)等絕緣體。
圖6表示實施形態之半導體記憶裝置1中之記憶柱MP之剖面構造的一例。更具體而言，圖6表示與半導體基板SUB之表面平行且包含導電體層24之層中之記憶柱MP之剖面構造。
如圖6所示，於包含導電體層24之層中，半導體層40例如設於記憶柱MP之中央部。隧道絕緣膜41包圍半導體層40之周圍。絕緣膜42包圍隧道絕緣膜41之周圍。區塊絕緣膜43包圍絕緣膜42之周圍。導電體層24包圍區塊絕緣膜43之周圍。隧道絕緣膜41及區塊絕緣膜43各自例如包含氧化矽(SiO 2)。絕緣膜42例如包含氮化矽(SiN)。再者，各記憶柱MP亦可在半導體層40之內側進而包括絕緣體層，且該絕緣體層位於記憶柱MP之中央部。
圖7表示實施形態之半導體記憶裝置1之記憶區域MR內之引出區域HA中之剖面構造的一例。圖7中亦一併示出胞區域CA之一部分。如圖7所示，於引出區域HA中，例如選擇閘極線SGS、字元線WL0～WL11、以及選擇閘極線SGD各自之端部設置為於X方向上具有階差之階梯狀。又，複數個接點CC分別設於對應於選擇閘極線SGS之導電體層23、分別對應於字元線WL0～WL5之複數個導電體層24、分別對應於字元線WL6～WL11之複數個導電體層25、及對應於選擇閘極線SGD之複數個導電體層26各者之階台部分。
各接點CC上設有1個導電體層28。各導電體層28經由未圖示之區域與列解碼器模組16電性連接。亦即，導電體層23～26各自經由接點CC及導電體層28與列解碼器模組16電性連接。導電體層28至少位於最上層之導電體層26之更上層即可，亦可設於與導電體層27相同之配線層。
再者，於引出區域HA中，積層配線可於Y方向具有階差。例如，積層之字元線WL之端部之沿Y方向形成之階差之數量可設計為任意數量。亦即，於半導體記憶裝置1中，引出區域HA中之字元線WL之端部可設計為任意行數之階梯狀。
(關於周邊電路區域PR中之半導體記憶裝置1之構造) 圖8表示實施形態之半導體記憶裝置1之周邊電路區域PR中之剖面構造的一例。又，圖8中一併示出記憶區域MR之端部、及記憶區域MR與周邊電路區域PR之間之交界區域BR。如圖8所示，於周邊電路區域PR中，半導體記憶裝置1包含P型井區域50、N型半導體區域51、絕緣區域STI、絕緣膜52、53、55及58、絕緣體54、56、57及59、閘極絕緣膜60、導電體層61及62、絕緣體層63、接點CS及CG、以及導電體層29。
P型井區域50設於半導體基板SUB之表面附近。例如，P型井區域50與P型井區域20之間由絕緣區域STI分離。N型半導體區域51係設於P型井區域50之表面附近之N型雜質之擴散區域，對應於設於周邊電路區域PR內之N型電晶體TR之源極或汲極。於N型半導體區域51，例如摻雜磷。
於P型井區域50上，設有閘極絕緣膜60。於閘極絕緣膜60上，依序設有導電體層61及62以及絕緣體層63。導電體層61及62以及絕緣體層63之側面(側壁)被絕緣體覆蓋。導電體層61及62用作電晶體TR之閘極電極。
於周邊電路區域PR及交界區域BR內且半導體基板SUB上，依序設有絕緣膜52及53。絕緣膜52覆蓋對應於電晶體TR之構造體之上表面及側面、及絕緣區域STI之上部。絕緣膜52及53具有沿電晶體TR設置之部分。絕緣膜52例如為氧化膜，絕緣膜53例如為氮化矽膜。
於絕緣膜53上，設有絕緣體54。絕緣體54具有沿電晶體TR設置之部分。絕緣體54之上表面位於電晶體TR上之絕緣膜53之更上層，被平坦化。絕緣體54例如包含NSG(Non-doped silicate glass，非摻雜矽酸鹽玻璃)。又，於交界區域BR中，絕緣體54具有由阻斷部LPW分斷之部分。阻斷部LPW係於半導體記憶裝置1之製造工序中，用於保護周邊電路區域PR內之電晶體TR之構造。
於絕緣體54上，設有絕緣膜55。絕緣膜55於阻斷部LPW內具有沿著分斷之絕緣體54之側面、及設於阻斷部LPW底部之P型井區域20上而設置之部分。絕緣體54上之絕緣膜55、及阻斷部LPW之絕緣膜55連續地設置。絕緣膜55之膜厚例如比絕緣膜53厚。絕緣膜55例如為氮化矽膜。
於絕緣膜55上，設有絕緣體56。絕緣體56具有沿阻斷部LPW內之絕緣膜55而設置之部分，嵌埋於阻斷部LPW內。並且，絕緣體56之上表面被平坦化。絕緣體56例如包含TEOS(Tetra Ethyl Ortho Silicate，四乙氧基矽烷)。
於絕緣體56上，介隔絕緣體57設有絕緣膜58。絕緣體57例如用作用於消除設於記憶區域MR之構造體、與設於周邊電路區域PR之構造體之階差之絕緣體層。絕緣體57例如包含NSG。絕緣膜58例如位於接合層JT之更上層。絕緣膜58例如為氧化矽膜。
於絕緣膜58上，設有絕緣體59。絕緣體59具有設於絕緣膜58上之部分(以下稱為絕緣體59U)、及於交界區域BR分斷絕緣膜52、53、55及58以及絕緣體54及56之部分(以下稱為絕緣體59S或者阻斷部UPW)。絕緣體59S設為沿交界區域BR延伸之板狀，絕緣體59S之底部與半導體基板SUB之表面(例如P型井區域20)接觸。周邊電路區域PR內之電晶體TR、及交界區域BR內之阻斷部LPW被半導體基板SUB、及絕緣體59包圍。換言之，相對於絕緣體59設於電晶體TR側之絕緣體57之區域、及設於記憶區域MR側之絕緣體57之區域被絕緣體59劃分。
接點CS具有沿Z方向延伸之柱狀構造，貫通絕緣膜52、53、55及58、以及絕緣體54、56及59而設置。接點CS之上表面位於狹縫SLT之上表面之更上層，接點CS之底部與N型半導體區域51接觸。又，例如於接合層JT中，接點CS具有與記憶柱MP類似之形狀。
接點CG具有沿Z方向延伸之柱狀構造，貫通絕緣膜52、53、55及58、絕緣體54、56及59、以及絕緣體層63而設置。接點CG之上表面與接點CS之上表面對齊，接點CS之底部與導電體層62接觸。又，例如於接合層JT中，接點CG與接點CS同樣地，具有與記憶柱MP類似之形狀。
於接點CS及CG上，分別設有1個導電體層29。導電體層29係用於控制電晶體TR之配線。導電體層29例如設於與導電體層28相同之層。各導電體層29可連接有其他接點或配線。
圖9係表示實施形態之半導體記憶裝置1中之阻斷部PW之平面佈局之一例。如圖9所示，於交界區域BR中，半導體記憶裝置1例如具有2個阻斷部LPW1及LPW2、及1個阻斷部UPW。阻斷部LPW1包圍周邊電路區域PR之周圍。阻斷部LPW2包圍記憶區域MR及周邊電路區域PR之周圍。阻斷部LPW1例如被阻斷部LPW2包圍。阻斷部UPW包圍周邊電路區域PR及阻斷部LPW1。
再者，於實施形態之半導體記憶裝置1中，阻斷部LPW及UPW各自只要至少分別設置1個即可。於實施形態中，只要至少周邊電路區域PR與記憶區域MR及端部區域ER各自之間被阻斷部LPW劃分即可。又，阻斷部UPW只要至少劃分各個周邊電路區域PR、與記憶區域MR及端部區域ER即可，進而較佳為包圍阻斷部LPW。阻斷部LPW及UPW各自之平面形狀並不限定於四方形環狀，可設計為任意形狀。
[1-2]半導體記憶裝置1之製造方法 以下，適當參照圖10，對實施形態之半導體記憶裝置1中之電晶體TR之形成至接點CG之形成之一系列製造工序的一例進行說明。圖10係表示實施形態之半導體記憶裝置1之製造方法之一例之流程圖。圖11～圖29各自為實施形態之半導體記憶裝置1之製造中途之剖面構造之一例，提取出記憶區域MR、交界區域BR、及周邊電路區域PR之一部分進行表示。再者，於以下之製造方法之說明中，由於連接於電晶體TR之接點CC及CG之製造工序類似，因此將接點CG之製造方法作為代表進行說明，而省略關於接點CS之構造之圖示。
首先，如圖11所示，形成電晶體TR(步驟S101)。具體而言，首先於半導體基板SUB之表面形成P型井區域20及50，P型井區域20及50間由絕緣區域STI分斷。並且，依序形成閘極絕緣膜60、導電體層61及62、以及絕緣體層63，根據電晶體TR之形狀加工閘極絕緣膜60、導電體層61及62、以及絕緣體層63。然後，於電晶體TR之側壁形成絕緣體，依序形成絕緣膜52及53、以及絕緣體54。此時，由於根據電晶體TR之形狀於絕緣體54形成階差，因此例如利用CMP(Chemical Mechanical Polishing，化學機械拋光)，使絕緣體54之上表面平坦化。
其次，形成阻斷部LPW(步驟S102)。具體而言，首先，利用光刻法等，形成於交界區域BR內對應於阻斷部LPW之區域開口之遮罩。並且，藉由使用該遮罩之蝕刻，如圖12所示形成狹縫PWS。狹縫PWS分斷絕緣膜52及53、以及絕緣體54，P型井區域20之一部分於狹縫PWS之底部露出。
然後，於絕緣膜55上形成絕緣體56，絕緣體56嵌埋於狹縫PWS內。此時，由於根據狹縫PWS之形狀形成階差，因此例如利用CMP，如圖13所示使絕緣體56之上表面平坦化。
其次，形成下層部之犧牲構件70及71(步驟S103)。具體而言，首先，利用光刻法等，形成記憶區域MR開口之遮罩。並且，藉由使用該遮罩之各向異性之蝕刻，如圖14所示，去除記憶區域MR內之絕緣膜52、53及55、以及絕緣體54及56。
然後，形成絕緣體層22，於絕緣體層22上交替地積層犧牲構件70及絕緣體層30。繼而，於最上層之犧牲構件70上形成絕緣體層31，於絕緣體層31上交替地積層犧牲構件71及絕緣體層32。藉此，如圖15所示，於記憶區域MR形成下層部之犧牲構件70及71。再者，於本工序中，犧牲構件70及71亦形成於周邊電路區域PR內之電晶體TR之上方、及交界區域BR內之阻斷部LPW之上方。
其後，利用下層部之階梯加工，將記憶區域MR內之犧牲構件70及71之端部加工為階梯狀，去除交界區域BR及周邊電路區域PR內之犧牲構件70及71。並且，形成絕緣體72，絕緣體72嵌埋由下層部之階梯加工而形成之階差，如圖16所示，使絕緣體72之上表面平坦化。
其次，形成孔洞LCH及LMH以及狹縫LST(步驟S104)。具體而言，首先，利用光刻法等，形成對應於接點CG、記憶柱MP、及阻斷部UPW之區域開口之遮罩。並且，藉由使用該遮罩之各向異性之蝕刻，如圖17所示，形成對應於接點CG之孔洞LCH、對應於記憶柱MP之孔洞LMH、及對應於阻斷部UPW之狹縫LST。孔洞LCH貫通絕緣體層63、絕緣膜52、53及55、以及絕緣體54、56及72，導電體層62之一部分於孔洞LCH之底部露出。孔洞LMH貫通絕緣體層22、犧牲構件70及71、以及絕緣體72，P型井區域20之一部分於孔洞LMH之底部露出。狹縫LST分斷絕緣膜52、53及55、以及絕緣體54、56及72，P型井區域20之一部分於狹縫LST之底部露出。
其次，於孔洞LCH及LMH以及狹縫LST內形成犧牲構件73(步驟S105)。具體而言，於絕緣體72上形成犧牲構件73，於孔洞LCH及LMH以及狹縫LST內嵌埋有犧牲構件73。並且，形成於孔洞LCH及LMH以及狹縫LST外之犧牲構件73例如藉由CMP去除。其後，如圖18所示，於絕緣體72及犧牲構件73上形成絕緣膜58。
其次，去除狹縫LST內之犧牲構件73(步驟S106)。具體而言，首先，利用光刻法等，以露出狹縫LST內之犧牲構件73之方式形成遮罩REG。並且，例如藉由介隔遮罩REG之濕式蝕刻，如圖19所示，設於狹縫LST內之犧牲構件73被選擇性去除。於選擇性去除犧牲構件73後去除遮罩REG。
其次，形成阻斷部UPW(步驟S107)。具體而言，首先，於絕緣膜58上形成絕緣體59，狹縫LST內嵌埋有絕緣體59。並且，絕緣體59之上表面例如通過CMP等進行平坦化。藉此，如圖20所示，形成絕緣體59U及59S，即阻斷部UPW。
其次，形成上層部之犧牲構件(步驟S108)。具體而言，於絕緣體59U及72、以及孔洞LMH內之犧牲構件73上，交替地積層犧牲構件74及絕緣體層34。繼而，於最上層之犧牲構件74上形成絕緣體層35，於絕緣體層35上交替地積層犧牲構件75及絕緣體層36。藉此，如圖22所示，於記憶區域MR形成上層部之犧牲構件74及75。再者，於本工序中，犧牲構件74及75亦形成於周邊電路區域PR內之電晶體TR之上方、及交界區域BR內之阻斷部LPW及UPW之上方。
其後，利用上層部之階梯加工，將記憶區域MR內之犧牲構件74及75之端部加工為階梯狀，去除交界區域BR及周邊電路區域PR內之犧牲構件74及75。並且，形成絕緣體76，將絕緣體76嵌埋於由上層部之階梯加工而形成之階差，如圖23所示，使絕緣體76之上表面平坦化。
其次，形成孔洞UMH(步驟S109)。具體而言，首先，利用光刻法等，形成對應於記憶柱MP之區域開口之遮罩。並且，藉由使用該遮罩之各向異性之蝕刻，如圖24所示，形成對應於記憶柱MP之孔洞UMH。孔洞UMH貫通犧牲構件74及75、以及絕緣體76，孔洞LMH內之犧牲構件73之一部分露出孔洞UMH之底部。
其次，形成記憶柱MP(步驟S110)。具體而言，首先，利用濕式蝕刻，經由孔洞UMH去除孔洞LMH內之犧牲構件73。然後，於連結之孔洞LMH及UMH之側面及底面依序形成區塊絕緣膜43、絕緣膜42及隧道絕緣膜41。其後，去除孔洞LMH之底部之區塊絕緣膜43、絕緣膜42及隧道絕緣膜41之一部分，孔洞LMH及UMH嵌埋有半導體層40。藉此，如圖25所示，於連結之孔洞LMH及UMH內形成有記憶柱MP。
其次，實行積層配線之置換處理(步驟S111)。具體而言，首先，於絕緣體76上形成絕緣體層77。並且，利用光刻法等形成對應於狹縫SLT之區域開口之遮罩，藉由使用該遮罩之各向異性蝕刻形成狹縫SLT。狹縫SLT分斷犧牲構件70、71、74及75、絕緣體76、以及絕緣體層77。然後，例如藉由利用熱磷酸所進行之濕式蝕刻，經由狹縫SLT選擇性去除犧牲構件70、71、74及75。此時，去除了犧牲構件70、71、74及75之構造體之立體構造由記憶柱MP等維持。
並且，於去除了犧牲構件70、71、74及75之空間中，經由狹縫SLT嵌埋有導電體。本工序中之導電體之形成例如使用CVD(Chemical Vapor Deposition，化學氣相沈積)。其後，藉由回蝕處理，去除形成於狹縫SLT內部之導電體。本工序中，只要至少狹縫SLT內之形成於鄰接之配線層之導電體分離即可。
藉此，如圖26所示，形成作為選擇閘極線SGS發揮功能之導電體層23、作為字元線WL0～WL5發揮功能之複數個導電體層24、作為字元線WL6～WL11發揮功能之複數個導電體層25、及作為選擇閘極線SGD發揮功能之導電體層26。再者，本工序中形成之導電體層23～26可包含障壁金屬。於該情形時，於去除犧牲構件70、71、74及75後，例如形成氮化鈦作為障壁金屬，繼而形成鎢。
其次，形成孔洞UCH(步驟S112)。具體而言，首先，利用光刻法等，形成對應於接點CG之區域開口之遮罩。並且，藉由使用該遮罩之各向異性之蝕刻，如圖27所示，形成對應於接點CG之孔洞UCH。孔洞UCH貫通絕緣膜58、絕緣體59U及76、以及絕緣體層77，孔洞LCH內之犧牲構件73之一部分於孔洞UCH之底部露出。
其次，形成孔洞CH(步驟S113)。具體而言，首先，利用濕式蝕刻，經由孔洞UCH去除孔洞LCH內之犧牲構件73。並且，於絕緣體層77上，例如以嵌埋孔洞LCH及UCH之方式形成遮罩78。遮罩78例如為抗蝕劑。然後，遮罩78利用光刻法等，使對應於接點CC之區域開口。其後，藉由使用該遮罩之各向異性之蝕刻，如圖28所示，形成對應於接點CC之孔洞CH。孔洞CH例如貫通絕緣體72及76、絕緣體層77、及遮罩78，端部被加工為階梯狀之導電體層23～26之任一者之階台部分於孔洞CH之底部露出。
其次，形成接點CC及CG(步驟S114)。具體而言，首先，利用濕式處理，選擇性去除絕緣體層77上之遮罩78、及孔洞UCH及LCH內之遮罩78。其後，於絕緣體層77上形成導電體，利用該導電體，孔洞UCH及LCH內、與孔洞CH內各自嵌埋有導電體。並且，去除形成於孔洞UCH、LCH、及CH外之導電體。藉此，如圖29所示，於連結之孔洞LCH及UCH內形成接點CG，於孔洞CH內形成接點CC。
於以上所說明之實施形態之半導體記憶裝置1之製造工序中，形成電晶體TR、阻斷部LPW及UPW、字元線WL、以及選擇閘極線SGD及SGS等。再者，省略說明之接點CS之形成方法中，除於步驟S104中形成露出N型半導體區域51之一部分之孔洞以外，與接點CG之形成方法大致相同。
[1-3]實施形態之效果 根據以上所說明之實施形態之半導體記憶裝置1，能夠改善半導體記憶裝置之良率。以下，對於實施形態之半導體記憶裝置1之詳細效果，使用比較例進行說明。
於三維地積層記憶胞之半導體記憶裝置中，例如於形成了控制記憶胞陣列之周邊電路(以下稱為CMOS部)後，形成記憶胞陣列之積層配線。積層配線於其形成過程中可成為氫之產生源。並且，此種氫成為CMOS部之電晶體之性能降低之因素，可成為良率降低之因素。
圖30表示實施形態之比較例之半導體記憶裝置之包含周邊電路區域PR之剖面的一例。又，圖30表示於形成對應於下層部之積層配線之構造之後，積層對應於上層部之積層配線之犧牲構件74及絕緣體層34之狀態。以下將犧牲構件74等之積層構造稱為積層配線部。
如圖30所示，實施形態之比較例之半導體記憶裝置具有相對於實施形態省略阻斷部UPW之構造。對應於阻斷部LPW之絕緣膜55例如為氮化矽膜，能夠阻斷於積層配線部產生之氫。然而，於實施形態之比較例之半導體記憶裝置中，可透過氫之犧牲構件73貫通絕緣膜55。亦即，於比較例中，積層配線部中產生之氫(H +)經由犧牲構件73侵入到電晶體TR附近，有降低電晶體TR性能之疑慮。
與此相對，實施形態之半導體記憶裝置1具有積層配線部與電晶體TR之間由絕緣體59(阻斷部UPW)劃分之構造。圖31係第1實施形態之半導體記憶裝置1之包含周邊電路區域PR之剖面的一例，表示與圖30相同之區域。
如圖31所示，於實施形態之半導體記憶裝置1中，絕緣體59S以與半導體基板SUB之表面接觸，劃分記憶區域MR及周邊電路區域PR之方式設置。並且，絕緣體59U以劃分設有電晶體TR之區域與積層配線部之間之方式設置。亦即，於實施形態中，CMOS部之電晶體TR被絕緣體59U及59S包圍，設於電晶體TR周圍之絕緣體54及72與積層配線部之間介隔絕緣體59而分離。
藉此，於實施形態之半導體記憶裝置1中，絕緣體59可阻擋於形成積層配線部時產生之氫。換言之，可利用絕緣體59阻斷氫從積層配線部朝向CMOS部之侵入路徑。因此，實施形態之半導體記憶裝置1能夠抑制由於積層配線部產生之氫所導致之電晶體TR之性能下降，能夠改善良率。
又，實施形態之半導體記憶裝置1進而具備阻斷部LPW。阻斷部LPW與阻斷部UPW同樣地，具有能夠阻斷氫之絕緣膜55。並且，阻斷部LPW於形成對應於下層部之積層配線之構造之前，以覆蓋電晶體TR之方式設置。其結果，阻斷部LPW能夠阻擋於形成對應於下層之積層配線之構造時產生之氫侵入到電晶體TR之區域，能夠抑制電晶體TR之性能降低。
進而，於實施形態中，阻斷部UPW配置於阻斷部LPW之更外側。藉此，阻斷部UPW於形成有狹縫LST時，能夠抑制氫經由該狹縫LST侵入到電晶體TR。為了獲得本效果，阻斷部UPW只要至少於形成狹縫LST時不分斷絕緣體72、與和電晶體TR接觸之絕緣體54之間之絕緣膜55即可。
再者，如積層配線部之構造體亦可形成於端部區域ER。亦即，認為端部區域ER亦是氫之產生源。與此相對，於實施形態之半導體記憶裝置1中，周邊電路區域PR與端部區域ER之間由阻斷部UPW劃分。因此，實施形態之半導體記憶裝置1亦可利用絕緣體59阻斷端部區域ER產生之氫。
[2]實施形態之變化例 實施形態中所說明之製造工序畢竟僅為一例，各製造工序可分割，亦可於可能之範圍內更換製造工序，亦可於各製造工序之間插入其他處理。又，對一起形成孔洞LMH及LCH之情形進行了例示，但孔洞LMH及LCH亦可於不同工序中形成。於孔洞LCH之形成過程中，孔洞LCH之底部可止於絕緣體層63內。於該情形下，於形成接點CG前，孔洞LCH之底部之絕緣體層63之一部分被去除。關於接點CS亦相同，與孔洞LCH同時形成且對應於接點CS之孔洞之底部亦可止於其他層。
圖32係表示實施形態之第1變化例之半導體記憶裝置1之製造中途之剖面構造的一例，例示步驟S104之處理被分割且孔洞LCH及狹縫LST之形成與孔洞LMH之形成分開之情形。如圖32所示，於同時形成孔洞LCH及狹縫LST之情形時，例如孔洞LCH之底部於絕緣體層63停止，狹縫LST之底部於絕緣膜53停止。其後，形成孔洞LMH之部分開口之遮罩，形成孔洞LMH。第1變化例中之其他製造方法與實施形態相同。
圖33表示實施形態之第2變化例之半導體記憶裝置1之製造中途之剖面構造的一例，例示步驟S104之處理被分割且孔洞LMH及狹縫LST之形成與孔洞LCH之形成分開之情形。如圖33所示，於同時形成孔洞LMH及狹縫LST之情形時，例如孔洞LMH貫通絕緣體層22，孔洞LMH之底部於P型井區域20之表面內之附近停止。同樣地，狹縫LST貫通絕緣膜52，狹縫LST之底部於P型井區域20之表面內之附近停止。其後，形成孔洞LCH之部分開口之遮罩，形成孔洞LCH。第1變化例中之其他製造方法與實施形態相同。
圖34表示實施形態之第3變化例中之半導體記憶裝置1之製造中途之剖面構造的一例，例示相對於實施形態之第2變化例追加了孔洞LMH及狹縫LST之底部中之半導體層之形成工序之情形。如圖33所示，於同時形成孔洞LMH及狹縫LST之情形時，繼而如圖34所示，例如可於孔洞LMH之底部及狹縫LST之底部，形成利用外延生長而形成之半導體層EP。第3變化例中之其他製造方法與第2變化例相同。於第3變化例中，由於記憶柱MP內之半導體層40與P型井區域20之間經由半導體層EP連接，因此，能夠抑制起因於矽之熔刮之特性劣化。
[3]其他變化例等 於實施形態中，對設於阻斷部LPW之底部之絕緣膜55與P型井區域20之表面對齊之情形進行了例示，但阻斷部PW亦可進入到P型井區域20內。又，於實施形態中，對阻斷部LPW分斷絕緣體54之區域之情形進行了例示，但阻斷部LPW亦可分斷具有與電晶體TR相同之構造之虛設電晶體之構造。
又，於實施形態中，對電晶體TR分別設於P型井區域50上，阻斷部LPW及UPW與P型井區域20重疊配置之情形進行了例示，但並不限定於此。例如，電晶體TR以及阻斷部LPW及UPW各自亦可設於N型井區域上。圖35表示實施形態之第4變化例之半導體記憶裝置1之周邊電路區域PR中之剖面構造的一例，示出與實施形態中所說明之圖8相同之區域。
如圖35所示，於實施形態之第4變化例中，P型井區域20及50分別置換為N型井區域90及91，N型半導體區域51置換為P型半導體區域92。N型井區域90及91各自設於半導體基板SUB之表面附近。例如，N型井區域90與N型井區域91之間由絕緣區域STI分離。於N型井區域90上，設有阻斷部LPW及UPW。於N型井區域91上，設有P型電晶體TR。P型半導體區域92係設於N型井區域91之表面附近之P型雜質之擴散區域，對應於設於周邊電路區域PR內之P型電晶體TR之源極或汲極。於P型半導體區域92，例如摻雜硼。
半導體記憶裝置1可具有第1實施形態、第1實施形態之第1～第4變化例之任一構造，亦可具有該等構造之組合。亦即，半導體記憶裝置1至少具備與半導體基板SUB(N型井區域或P型井區域等)之表面接觸之阻斷部LPW及UPW。並且，半導體記憶裝置1只要具有電晶體TR之上方被具有沿阻斷部LPW設置之部分之絕緣膜55、及具有沿阻斷部UPW設置之部分之絕緣體59覆蓋之構造即可。
於上述實施形態中，記憶胞陣列10之構造亦可為其他構造。例如，記憶柱MP可具有3根以上之柱於Z方向上連結之構造。又，記憶柱MP亦可具有對應於選擇閘極線SGD之柱、及對應於字元線WL之柱相連結之構造。
於實施形態中用於說明之附圖中，例示了狹縫SLT於Z方向上具有相同寬度之情形，但並不限定於此。例如，狹縫SLT可具有錐形或倒錐形，亦可具有從中間部分鼓起之形狀。同樣地，記憶柱MP及接點CS及CG在設於接合層JT之更上層之部分及設於接合層JT之更下層之部分中，可各自具有錐形或倒錐形，亦可具有從中間部分鼓起之形狀。又，於實施形態中，例示了記憶柱MP、及接點CC各自之剖面構造為圓形之情形，但該等剖面構造亦可為橢圓形，可設計為任意形狀。
於本說明書中，“連接”表示電性連接，例如並不排除中間介隔其他元件。“電性連接”只要能與電性連接之元件同樣地動作，則亦可介隔絕緣體。“柱狀”表示於半導體記憶裝置1之製造工序中形成之孔洞內所設置之構造體。於本說明書中，“左右之側壁”表示狹縫之一側壁及另一側壁。“區域”可視為半導體基板SUB所包含之構成。例如，於規定半導體基板SUB包含記憶區域MR、周邊電路區域PR、及端部區域ER之情形下，記憶區域MR、周邊電路區域PR、及端部區域ER分別與半導體基板SUB之上方之不同區域建立關聯。“間隔”例如基於相對於半導體基板SUB鉛直之方向上之長度而測量。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而提出，並不意圖限定發明之範圍。該等新穎實施形態能以其他多種方式實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案]
本申請案享有以日本專利申請2019-155808號(申請日：2019年8月28日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 2:記憶控制器 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序儀 14:感測放大器模組 15:驅動器模組 16:列解碼器模組 20:P型井區域 21:N型半導體區域 22:絕緣體層 23:導電體層 24:導電體層 25:導電體層 26:導電體層 27:導電體層 28:導電體層 29:導電體層 30:絕緣體層 31:絕緣體層 32:絕緣體層 33:絕緣體層 34:絕緣體層 35:絕緣體層 36:絕緣體層 37:絕緣體層 40:半導體層 41:隧道絕緣膜 42:絕緣膜 43:區塊絕緣膜 50:P型井區域 51:N型半導體區域 52:絕緣膜 53:絕緣膜 54:絕緣體 55:絕緣膜 56:絕緣體 57:絕緣體 58:絕緣膜 59:絕緣體 59S:絕緣體 59U:絕緣體 60:閘極絕緣膜 61:導電體層 62:導電體層 63:絕緣體層 67:絕緣體 70:犧牲構件 71:犧牲構件 72:絕緣體 73:犧牲構件 74:犧牲構件 75:犧牲構件 76:絕緣體 77:絕緣體層 78:遮罩 80:氧化膜 81:雜質層 90:N型井區域 91:N型井區域 92:P型半導體區域 BL0～BLm:位元線 BLK0～BLKn:區塊 BR:第3區域(交界區域) CA:胞區域 CC:接點 CG:接點 CH:孔洞 CS:接點 CU:胞單元 CV:接點 EP:半導體層 ER:端部區域 HA:引出區域 JT:接合層 LCH:孔洞 LI:接點 LMH:孔洞 LPW:阻斷部 LPW1:阻斷部 LPW2:阻斷部 LST:狹縫 MP:第1半導體層(記憶柱) MR:第1區域(記憶區域) MT0～MT11:記憶胞電晶體 NS:NAND串 PWS:狹縫 PR:第2區域(周邊電路區域) REG:遮罩 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SL:源極線 SLT:狹縫 SP:間隔件 ST1:選擇電晶體 ST2:選擇電晶體 STI:絕緣區域 SUB:基板(半導體基板) SU0～SU3:串單元 TR:電晶體 UPW:阻斷部 UMH:孔洞 UCH:孔洞 WL0～WL11:字元線
圖1係實施形態之半導體記憶裝置之方塊圖。 圖2係實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖3係表示實施形態之半導體記憶裝置之平面佈局之一例之俯視圖。 圖4係表示實施形態之半導體記憶裝置之記憶區域中之平面佈局之一例之俯視圖。 圖5係表示實施形態之半導體記憶裝置之記憶區域內之胞區域中之剖面構造之一例的剖視圖。 圖6係表示實施形態之半導體記憶裝置中之記憶柱之剖面構造之一例的剖視圖。 圖7係表示實施形態之半導體記憶裝置之記憶區域內之引出區域中之剖面構造之一例的剖視圖。 圖8係表示實施形態之半導體記憶裝置之周邊電路區域中之剖面構造之一例的剖視圖。 圖9係表示實施形態之半導體記憶裝置中之阻斷部之平面佈局之一例的俯視圖。 圖10係表示實施形態之半導體記憶裝置之製造方法之一例的流程圖。 圖11～29係表示實施形態之半導體記憶裝置之製造中途之剖面構造之一例的剖視圖。 圖30係表示實施形態之比較例之半導體記憶裝置之製造工序中之氫之侵入路徑之一例的剖視圖。 圖31係表示實施形態之半導體記憶裝置之製造工序中之氫之侵入路徑之一例的剖視圖。 圖32係表示實施形態之第1變化例之半導體記憶裝置之製造中途之剖面構造之一例的剖視圖。 圖33係表示實施形態之第2變化例之半導體記憶裝置之製造中途之剖面構造之一例的剖視圖。 圖34係表示實施形態之第3變化例之半導體記憶裝置之製造中途之剖面構造之一例的剖視圖。 圖35係表示實施形態之第4變化例之半導體記憶裝置之製造中途之剖面構造之一例的剖視圖。
20:P型井區域
22:絕緣體層
23:導電體層
24:導電體層
25:導電體層
26:導電體層
50:P型井區域
52:絕緣膜
53:絕緣膜
54:絕緣體
55:絕緣膜
56:絕緣體
58:絕緣膜
59S:絕緣體
59U:絕緣體
60:閘極絕緣膜
61:導電體層
62:導電體層
63:絕緣體層
72:絕緣體
76:絕緣體
77:絕緣體層
BR:第3區域(交界區域)
CC:接點
CG:接點
LPW:阻斷部
MP:第1半導體層(記憶柱)
MR:第1區域(記憶區域)
PR:第2區域(周邊電路區域)
STI:絕緣區域
SUB:基板(半導體基板)
TR:電晶體
UPW:阻斷部

Claims (11)

  1. 一種半導體記憶裝置，其具備： 基板，其包括包含記憶胞之第1區域、包含控制上述記憶胞之電路之第2區域、及劃分上述第1區域與上述第2區域之第3區域； 複數個第1導電體層，其等於上述第1區域內，相互分離地設於上述基板之上方； 複數個第2導電體層，其等相互分離地設於上述複數個第1導電體層中之最上層之第1導電體層之上方； 第1半導體層，其貫通上述複數個第1導電體層及上述複數個第2導電體層而設置； 第3導電體層，其於上述第2區域內，設於上述基板之上方；及 第1絕緣體層，其包括於上述第2區域內設於上述第3導電體層之上方且比上述最上層之第1導電體層更靠上層之第1部分，及於上述第3區域內與上述基板之表面接觸、且與上述第1部分連續設置之第2部分，上述第2部分劃分上述第1區域及上述第2區域。
  2. 如請求項1之半導體記憶裝置，其中 上述第1導電體層被上述基板及上述第1絕緣體層包圍。
  3. 如請求項1之半導體記憶裝置，其中 上述第1絕緣體層為氮化矽膜。
  4. 如請求項1之半導體記憶裝置，其進而具備： 接點，其貫通上述第1絕緣體層，且設於上述第1導電體層上。
  5. 如請求項1之半導體記憶裝置，其中 上述第1絕緣體層之上述第2部分包圍上述第2區域之周圍。
  6. 如請求項1之半導體記憶裝置，其中 上述最上層之第1導電體層與上述複數個第2導電體層中之最下層之第2導電體層之間之間隔分別大於上述複數個第1導電體層中之鄰接之第1導電體層間之間隔、及上述複數個第2導電體層中之鄰接之第2導電體層間之間隔。
  7. 如請求項1之半導體記憶裝置，其中 上述第1半導體層與上述複數個第1導電體層之交叉部分、及上述第1半導體層與上述複數個第2導電體層之交叉部分各自作為記憶胞發揮功能。
  8. 如請求項1之半導體記憶裝置，其具備： 第2絕緣體層，其包括於上述第2區域內設於上述第1導電體層與上述第1絕緣體層之間之第3部分，及於上述第3區域內與上述基板之表面接觸、且與上述第3部分連續設置之第4部分，上述第4部分劃分上述第1區域及上述第2區域。
  9. 如請求項8之半導體記憶裝置，其中 上述第1絕緣體層之上述第2部分包圍上述第2絕緣體層之上述第4部分之周圍。
  10. 如請求項8之半導體記憶裝置，其中 上述第2絕緣體層之厚度於上述第3部分與上述第4部分之間大致均勻。
  11. 如請求項8之半導體記憶裝置，其中 上述第1絕緣體層及上述第2絕緣體層各自為氮化矽膜。
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