TW201607045A - 半導體裝置及製造其之方法 - Google Patents

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Abstract

一種半導體裝置可以包括：第一源極層、位於所述第一源極層上的第一絕緣層以及位於所述第一絕緣層上的第一堆疊結構。所述半導體裝置可以包括第一通道層，其通過所述第一堆疊結構和所述第一絕緣層。所述半導體裝置可以包括第二源極層，其包括插入在所述第一源極層和所述第一絕緣層之間的第一區域以及插入在所述第一通道層和第一絕緣層之間的第二區域。

Description

半導體裝置及製造其之方法
各種實施例一般涉及電子裝置及製造其之方法以及操作其之方法，並且更具體地，涉及包括三維結構的半導體裝置及製造其之方法。
相關申請案的交叉參考
本申請案主張2014年8月13日提申到韓國知識產權局的韓國專利申請案第10-2014-0105287號的優先權，其通過引用將其整體併入本文中。
非易失性記憶體裝置在沒有電源供應下保留存儲的數據。具有在矽基板之上單層製作的記憶體胞的二維記憶體裝置在增加這種二維記憶體裝置的整合度上已達到極限。因此，已經提出了在矽基板之上具有以垂直方向堆疊的記憶胞的三維非易失性記憶體裝置。
傳統的三維非易失性記憶體裝置具備具有彼此交替地堆疊的層間絕緣層和閘極電極的結構，以及貫穿其之通道層。記憶胞可以沿著通道層來堆疊。此外，字串可以U形狀排列，以提高記憶體裝置的整合度。
然而，由於堆疊結構的高度增加，也可能是更難以在其上進行蝕刻製程。另外，當所述字串以U形狀排列，單元電流可以由於通道的增 加長度而減小。此外，操作特性可能劣化，因為在編程或擦除操作期間可能沒有足夠量的電流。
根據一實施例的半導體裝置可以包括：第一源極層；位於所述第一源極層上的第一絕緣層；以及位於所述第一絕緣層上的第一堆疊結構。所述半導體裝置可以包括第一通道層，其通過所述第一堆疊結構和所述第一絕緣層。所述半導體裝置可以包括第二源極層，其包括插入在所述第一源極層和所述第一絕緣層之間的第一區域和插入在所述第一通道層和所述第一絕緣層之間的第二區域。
根據一實施例的半導體裝置可以包括：第一源極層；形成在所述第一源極層上的第一絕緣層；以及形成在所述第一絕緣層上的第一堆疊結構。所述半導體裝置可以包括：第一通道層，其通過所述第一堆疊結構；以及間隙充填絕緣層，其形成在所述第一通道層中並且通過所述第一絕緣層。所述半導體裝置可以包括第二源極層，其包括插入在所述間隙填充絕緣層和所述第一絕緣層之間的第一區域。
根據一實施例的製造半導體裝置的方法可以包括：在第一源極層上形成第一犧牲層；在所述第一犧牲層上形成第一堆疊結構；以及形成通過所述第一堆疊結構和所述第一犧牲層的第一孔洞。所述製造半導體裝置的方法可以包括：在每個所述第一孔洞中形成第一通道層，並且形成圍繞所述第一通道層的第一記憶體層；形成通過所述第一堆疊結構和所述第一犧牲層的第一狹縫；以及透過所述第一狹縫移除所述第一犧牲層來形成第一開口。所述製造半導體裝置的方法可以包括：部分地移除透過所述 第一開口暴露的所述第一記憶體層，以暴露所述第一通道層；以及在透過所述第一開口暴露的所述第一通道層上形成第二源極層。
11‧‧‧基板
12‧‧‧絕緣層
13‧‧‧第一源極層
14‧‧‧第一絕緣層
15‧‧‧第二源極層
15A‧‧‧第一區域
15B‧‧‧第二區域
16‧‧‧導電層
17‧‧‧電荷阻擋層
18‧‧‧絕緣層
19‧‧‧記憶體層
20‧‧‧通道層
21‧‧‧間隙填充絕緣層
22‧‧‧狹縫絕緣層
23‧‧‧導電層
24‧‧‧絕緣層
25‧‧‧耦合圖案
26‧‧‧絕緣層
27‧‧‧第二記憶體層
28‧‧‧第二通道層
30‧‧‧基板
31‧‧‧第一絕緣層
32‧‧‧第一導電層
33‧‧‧第一犧牲層
34‧‧‧第二犧牲層
35‧‧‧第二絕緣層
36‧‧‧第三絕緣層
37‧‧‧第一材料層
38‧‧‧第二材料層
39‧‧‧第四絕緣層
40‧‧‧多層介電層
40A‧‧‧第一電荷阻擋層
40B‧‧‧第一數據存儲層
40C‧‧‧第一穿隧絕緣層
41‧‧‧半導體層
42‧‧‧第一間隙填充絕緣層
43‧‧‧第五絕緣層
43A‧‧‧第五絕緣層
43B‧‧‧第五絕緣層
43C‧‧‧第五絕緣層
44‧‧‧第二導電層
44A‧‧‧第一區域
44B‧‧‧第二區域
50‧‧‧第三犧牲層
51‧‧‧第四犧牲層
52‧‧‧第二絕緣層
53‧‧‧第一材料層
54‧‧‧第二材料層
55‧‧‧第二多層介電層
55A‧‧‧第二電荷阻擋層
55B‧‧‧第二數據存儲層
55C‧‧‧第二穿隧絕緣層
56‧‧‧第二半導體層
57‧‧‧第二間隙填充絕緣層
58‧‧‧第二導電層
58A‧‧‧第一區域
58B‧‧‧第二區域
59‧‧‧耦合圖案
60‧‧‧第三絕緣層
1000‧‧‧記憶體系統
1000’‧‧‧記憶體系統
1100‧‧‧控制器
1110‧‧‧RAM
1120‧‧‧CPU
1130‧‧‧主機介面
1140‧‧‧錯誤校正碼電路
1150‧‧‧記憶體介面
1200‧‧‧記憶體裝置
1200’‧‧‧記憶體裝置
2000‧‧‧計算系統
2100‧‧‧記憶體裝置
2200‧‧‧CPU
2300‧‧‧RAM
2400‧‧‧使用者介面
2500‧‧‧電源
2600‧‧‧匯流排
3000‧‧‧計算系統
3100‧‧‧應用程式
3200‧‧‧作業系統
3300‧‧‧檔案系統
3400‧‧‧轉換層
3500‧‧‧記憶體裝置
圖1A至1D是說明根據一實施例的半導體裝置的結構的代表的橫截面圖。
圖2A至圖6B是說明根據一實施例的製造半導體裝置的方法的代表的橫截面圖。
圖7至9是說明根據一實施例的製造半導體裝置的方法的代表的橫截面圖。
圖10A至圖14A、圖10B至14B以及圖10C至13C是說明根據本發明實施例的製造半導體裝置的方法的代表的放大圖。
圖15A、15B、16A和16B是說明根據一實施例的製造半導體裝置的方法的代表的放大圖。
圖17是根據一實施例的半導體裝置的佈局的代表圖。
圖18和19是說明根據一實施例的記憶體系統的配置的代表的方框圖。
圖20和21是說明根據一實施例的計算系統的配置的代表的方框圖。
在下文中，實施例的各種範例將參照附圖來詳細描述。在附圖中，相對於實際的物理厚度和間隔，為便於圖示說明而將厚度和構件的距離誇大了。在以下的說明中，可以省略已知相關功能和構成的詳細說明， 以避免不必要地混淆本文所揭示的標的物。類似的元件符號代表整個說明書和附圖中的相似的元件。
各種實施例一般可以涉及可以更容易地製造並且可以提供改善的特性的製造半導體記憶體裝置的方法。
圖1A至1D是示出根據一實施例的半導體裝置的結構的代表的橫截面圖。
參考圖1A和1B，根據一實施例的半導體裝置可以包括：第一源極層13、第一絕緣層14以及第二源極層15。所述半導體裝置可以包括記憶體層19和通道層20。
第一源極層13可以是被配置為源極或藉由摻雜有雜質的基板11所形成的區域的個別層。圖1A示出了使用包括摻雜多晶矽的導電層來形成第一源極層13。參照圖1A，半導體裝置可以進一步包括位於第一源極層13和絕緣層12之下的基板11。絕緣層12可以將基板11與第一源極層13絕緣。圖1B示出了藉由雜質摻雜基板11於預定深度來形成第一源極層13。參照圖1B，第二源極層15可以直接接觸已摻雜有雜質的基板11，以建立第一源極層13。
第一絕緣層14可以形成在第一源極層13上並且包括例如氧化物的絕緣材料。因為在下部選擇電晶體和所述第一源極層13之間的距離是藉由第一絕緣層14的高度來決定，第一絕緣層14的高度可以考慮它們之間的距離來控制。
第二源極層15可以包括第一區域15A和第二區域15B。第一區域15A可以插入在第一源極層13和第一絕緣層14之間。第二區域15B可以 插入在通道層20和第一絕緣層14之間。第一區域15A可以直接與第一源極層13進行接觸。第二區域15B可以直接與通道層20進行接觸。第二源極層15可以是藉由選擇性成長而成長的矽層。
包括彼此交替堆疊的導電層16和絕緣層18的堆疊結構ST可 以排列在第一絕緣層14上。每個導電層16可以是記憶胞或選擇電晶體的閘極電極。例如，至少一個最下層的導電層16可以是下部選擇電晶體的下部選擇閘極，至少一個最上面的導電層16可以是上部選擇電晶體的上部選擇閘極，剩餘的導電層16可以是記憶胞的閘極電極。導電層16可以包括，例如但不限於，矽、鎢、氮化鎢、鈦、氮化鈦、鉭、氮化鉭或類似物。此外，絕緣層18可以包括用於絕緣堆疊的閘極電極的絕緣材料。例如，絕緣層18可以包括，例如但不限於，氧化物、氮化物或類似物。
通道層20可以通過堆疊結構ST和第一絕緣層14，並且直接與 第二源極層15進行接觸。通道層20可以共用第二源極層15。此外，通道層20可以包括可被完全填充的中央部分、開放的中心部分或它們的組合。開放的中心部分可以絕緣層21填充。
記憶體層19可以插入在通道層20和堆疊結構ST之間。例如， 記憶體層19可以包括例如穿隧絕緣層、數據存儲層和電荷阻擋層中至少一個。數據存儲層可以包括，例如但不限於，矽、氮化物、奈米點、相變材料或類似物。另外，具有實質上為C形狀的電荷阻擋層17可以進一步形成。 電荷阻擋層17可以分別圍繞導電層16。
穿過堆疊結構ST和第一絕緣層14的狹縫SL可以位於通道層20之間。狹縫SL可以狹縫絕緣層22來填充。第一絕緣層14和狹縫絕緣層22 可以單一主體連接。另外，狹縫絕緣層22可以包括，例如但不限於，氧化物。
參考圖1C，通道層20可以通過堆疊結構ST，並且形成在通 道層20中的間隙填充絕緣層21可以通過第一絕緣層14。換句話說，間隙填充絕緣層21可以比通道層20更進一步向下延伸。此外，第二源極層15可以包括第一區域15A和第二區域15B。第一區域15A可以插入在第一源極層13和第一絕緣層14之間。第二區域15B可以插入在間隙填充絕緣層21和第一絕緣層14之間。第二源極層15可以包括，例如但不限於，矽化物層。例如，第二源極層15可以是藉由矽化通道層20的下部分和第一源極層13的表面所形成的矽化物層。
參考圖1D，第一堆疊結構ST1和其之下部結構可以參考圖1A 或1B如上描述來配置。另外，第二堆疊結構ST2可以形成在第一堆疊結構ST1上。
第二堆疊結構ST2可以包括彼此交替地堆疊的導電層23和絕 緣層24。第二通道層28可以通過第二堆疊結構ST2並且被分別連接或耦合到第一通道層20。第二記憶體層27可以插入在第二通道層28和第二堆疊結構ST2之間。耦合圖案25可以形成在不被第二記憶體層27所圍繞的第二通道層28的下側壁上。耦合圖案25可以直接與第一通道層20的上部分和第二通道層28的下部分進行接觸，並且將第一和第二通道層20和28彼此連接。此外，絕緣層26可以形成為圍繞耦合圖案25。
狹縫SL可以穿過第一和第二堆疊結構ST1和ST2。此外，絕 緣層14、狹縫絕緣層22和絕緣層26可以單一主體連接。
在具有上述結構的半導體裝置中，至少一個下部選擇電晶 體、複數個記憶胞和至少一個上部選擇電晶體可以彼此串聯耦合，以形成單一字串。所述字串可以實質上垂直的方向來排列。此外，複數個字串可以共用第一和第二源極層13和15。
圖2A至圖6B是示出根據一實施例的製造半導體裝置的方法 的代表的橫截面圖。
參考圖2A和2B，第一絕緣層31、第一導電層32、第一犧牲 層33和第二犧牲層34可以依序地形成在基板30上。第一導電層32可以是第一源極層(S1)。例如，第一導電層32可以包括摻雜的多晶矽，第一犧牲層33可以包括氧化物並且第二犧牲層34可以包括未摻雜的多晶矽。下部選擇電晶體和第一導電層32之間的距離可以藉由第二犧牲層34的高度來決定。因此，第二犧牲層34的高度HT可以考慮它們之間的距離來決定。
接著，第二絕緣層35可以通過第二犧牲層34、第一犧牲層33 和第一導電層32。第二絕緣層35可以是位於相鄰記憶體塊MB之間的邊界和位於單元區域CELL與接觸區域CONTACT之間的邊界的隔離層(ISO)。第二犧牲層34、第一犧牲層33和第一導電層32可以透過這些隔離層而圖案化成多個區域。
圖2C是圖2B的變化範例。參看圖2C，第二絕緣層35可以具 有相對小的深度，以通過第二犧牲層34和第一犧牲層33，使得第二犧牲層34可以圖案化成多個區域。
此外，第三絕緣層36可以進一步形成為位於接觸區域 CONTACT中。第三絕緣層36可以與第二絕緣層35的形成時間相同的時間或 實質上相同的時間來形成。第三絕緣層36可以具有與第二絕緣層35實質上相同的深度。
參考圖3A至3C，下部堆疊結構可以形成在第二犧牲層34 上。下部堆疊結構可以包括彼此交替堆疊的一個或多個第一材料層37以及一個或多個第二材料層38。第一材料層37可以被配置以形成下部選擇電晶體的閘極電極，並且第二材料層38可以形成以將堆疊的閘極電極絕緣。
第一材料層37可以包括具有相對於第二材料層38還高的蝕 刻選擇性的材料。例如，第一材料層37可以包括包含氮化物的犧牲層，並且第二材料層38可以包括包含氧化物的絕緣層。在其它範例中，第一材料層37可以包括導電層，其包含，例如但不限於，摻雜的多晶矽、摻雜的非晶矽或類似物。第二材料層38可以包括例如氧化物的絕緣層。根據一實施例，說明是參照其中第一材料層37包括犧牲層和第二材料層38包括絕緣層的範例。
接著，第一狹縫SL1可以透過下部堆疊結構來形成，第四絕 緣層39(SLI1)可以形成在第一狹縫SL1中。第四絕緣層39可以是用於圖案化下部堆疊結構的第一狹縫絕緣層。此外，第四絕緣層39可以位於接觸區域CONTACT中的第三絕緣層36之間，並且具有在一個方向上延伸的線形狀。
參照圖4A，堆疊結構ST可以藉由在下部堆疊結構上形成上 部堆疊結構來形成。半導體層41可以穿過堆疊結構ST來形成，並且第二狹縫SL2也可以在單元區域CELL中的半導體層41之間形成。第二狹縫SL2可以具有在一個方向上延伸的線形狀，以便耦合到第四絕緣層39。換言之，第四絕緣層39可以在第二狹縫SL2的兩端暴露。此外，當形成第二狹縫SL2時， 第三狹縫SL3可以形成在接觸區域CONTACT中的第三絕緣層36上。第三狹縫SL3可以足夠深，以通過堆疊結構ST並且暴露第三絕緣層36。接著，第二導電層44(S2)可以形成，使得第二導電層44可以接觸半導體層41的下部分。在下文中，在圖4A中所示的製造結構的方法將參照圖4B至4E進行說明。
首先，參考圖4B，堆疊結構ST可以藉由在下部堆疊結構上形成上部堆疊結構來形成。上部堆疊結構可以包括彼此交替地堆疊的第一材料層37和第二材料層38。至少一個最上層的第一材料層37可以被配置以形成上部選擇電晶體的閘極電極，而其餘第一材料層37可以被配置以形成記憶胞的閘極電極。此外，第二材料層38可以形成以絕緣堆疊的閘極電極。最上層的第二材料層38可以具有比剩餘的第二材料層38更大的厚度。
隨後，孔洞H可以穿過堆疊結構ST和第二犧牲層34來形成。孔洞H可以是足夠深以通過第一犧牲層33並且延伸到第一導電層32(S1)。此外，孔洞H可以具有各種橫截面，諸如，例如但不限於，圓形、矩形、多邊形和橢圓形的形狀。
隨後，多層介電層40可以形成在孔洞H中。每個多層介電層40可以是記憶胞的記憶體層或選擇電晶體的閘極絕緣層。例如，多層介電層40可以包括穿隧絕緣層、數據存儲層和電荷阻擋層。數據存儲層可以包括，例如但不限於，矽、氮化物、奈米點、相變材料或類似物。
半導體層41可以形成在其中有多層介電層40所形成的孔洞H中。間隙充填絕緣層42可以形成在半導體層41的開放中心區域中。半導體層41可以預定的距離排列成矩陣形式，或以Z字形圖案排列。接著，另一第二材料層38可以進一步形成在堆疊結構ST上，以覆蓋多層介電層40以及暴 露在堆疊結構ST的頂表面上的半導體層41。
第二狹縫SL2可以透過堆疊結構ST而進一步形成。第二狹縫SL2可以是足夠深以通過堆疊結構ST並且暴露第二犧牲層34。
參考圖4C，第二犧牲層34可以透過第二狹縫SL2來除去，以形成第一開口OP1。結果，多層介電層40可以透過第一開口OP1而暴露。
參考圖4D，透過第一開口OP1暴露的多層介電層40可被除去，以暴露半導體層41。然而，僅可以移除一部分透過第一開口OP1所暴露的多層介電層40。因此，多層介電層40的移除高度可以藉由第一開口OP1的高度HT(參照圖4C)來控制。換言之，多層介電層40的移除高度可以藉由第二犧牲層34的高度(見圖4B)來控制。另外，當多層介電層40的部分被去除時，第一犧牲層33也被去除(參見圖4C)。多層介電層40和第一犧牲層33被去除的製程將在下面參照圖10A至圖14A、圖10B至14B以及圖10C到13C來進行說明。
參考圖4E，第二導電層44可以形成在透過第一開口OP1所暴露的半導體層41和第一導電層32上。第二導電層44可以是第二源極層(S2)。第二導電層44可以直接接觸半導體層41和第一導電層32，並且也可以是經摻雜的多晶矽層。
例如，第二導電層44可以藉由選擇性成長來成長，以使第二導電層44可以從透過第一開口OP1所暴露的半導體層41和第一導電層32成長。因此，第二導電層44可以包括接觸第一導電層32且在水平方向上延伸的第一區域44A以及接觸半導體層41且在實質上垂直方向上延伸的第二區域44B。
參考圖5A至5C，第五絕緣層43可以形成在第一開口OP1、第 二狹縫SL2和第三狹縫SL3中。因此，第五絕緣層43A可以形成在第一開口OP1中，第五絕緣層43B可以形成在第二狹縫SL2中，並且第五絕緣層43C可以形成在第三狹縫SL3中。
第五絕緣層43B可以是第二狹縫絕緣層(SLI2)。第四絕緣層 39可以是第一狹縫絕緣層(SLI1)。因此，第五絕緣層43B和第四絕緣層39可以彼此耦合並且沿著一個方向延伸，並且以線形狀圖案化位於單元區域CELL和接觸區域CONTACT中的下部堆疊結構。此外，第五絕緣層43C可以位於第三絕緣層36上，並且具有比第三絕緣層36更小的寬度。第五絕緣層43C可以是第三狹縫絕緣層(SLI3)並且當第一材料層37在後續製程中除去時作為支撐體運作。
參考圖6A和6B，第四和第五狹縫SL4和SL5可以透過堆疊結 構ST來形成。第四狹縫SL4可以位於單元區域CELL和/或接觸區域CONTACT中。位於單元區域CELL的第四狹縫SL4可以位於第二絕緣層35上並且是足夠深以部分地蝕刻第二絕緣層35。位於接觸區域CONTACT中的第五狹縫SL5可以位於第四絕緣層間39和第五絕緣層43C之間。
透過第四狹縫SL4暴露的第一材料層37可以被去除。第五絕 緣層43B和43C可以用作為支撐剩餘的第二材料層38的支撐體來運作。第三導電層46可以形成在第一材料層37被去除的區域中。第三導電層46可以是記憶胞或選擇電晶體的閘極電極，並且可以包括，例如但不限於，鎢、氮化鎢、鈦、氮化鈦、鉭、氮化鉭或類似物。此外，在第三導電層46形成之前，電荷阻擋層45可以進一步形成在第一材料層37去除的區域中。接著，第六絕 緣層47可以形成在第四和第五狹縫SL4和SL5中。
根據上述製程，多層介電層40被暴露的高度，即多層介電層 40的移除高度，可以藉由第一開口OP1的高度來控制。因此，第二導電層44可以具有均勻的高度。
根據一實施例，第一絕緣層31和第一導電層32可以形成在基 板30上。不過，這些層也可以不形成。更具體而言，源極區域可以雜質摻雜預定深度的基板30的表面來定義。孔洞H可以是足夠深以通過堆疊結構ST並且延伸到基板30，並且與在基板30中的源極區域接觸。
另外，上述的製程可以根據第一和第二材料層37和38的材料 而改變。例如，當第一材料層37包括導電層，並且第二材料層38包括犧牲層，第二材料層38可以被除去，而不是第一材料層37被移除，絕緣層可以形成在第二材料層38被除去的區域中。在其它範例中，當第一材料層37包括導電層並且第二材料層38包括一絕緣層時，去除第一材料層37的製程可以省略。相反地，矽化透過第三狹縫SL3所暴露的第一材料層37的製程可以進一步進行。
圖7至9是示出根據一實施例的製造半導體裝置的方法的代表的橫截面圖。在下文中，省略與先前描述的實施例共同的內容的描述。
參考圖7，第一絕緣層31、第一導電層32、第一犧牲層33和第二犧牲層34可以形成在基板30上。包括彼此交替堆疊的第一材料層37和第二材料層38的第一堆疊結構ST1可以形成。第一多層介電層40、第一半導體層41和第一間隙填充絕緣層42可以透過第一堆疊結構ST1來形成。
接著，第三犧牲層50和第四犧牲層51可以依序地形成在第一 堆疊結構ST1上。第四犧牲層51可以形成，以確保在其中有在隨後製程期間將形成用於耦合第一半導體層41和第二半導體層的耦合圖案的區域。因此，第四犧牲層51可以位於在至少一個第一半導體層41上。例如，第三犧牲層50可以包括氧化物，而第四犧牲層51可以包括未摻雜的多晶矽。
第四犧牲層51可以形成在第二絕緣層52中。例如，在第二絕 緣層52主要是形成在第一堆疊結構ST1上之後，第二絕緣層52可以部分地蝕刻以形成溝槽。在第四犧牲層51在溝槽中形成之後，第二絕緣層52可以被二次成型。在其它範例中，第二絕緣層52形成在第一堆疊結構ST1上之後，具有所期望的圖案的第四犧牲層51可以形成在第二絕緣層52上。隨後，另一第二絕緣層52可以被二次形成在第四犧牲層51所形成的第二絕緣層52上。
隨後，包括彼此交替堆疊的第一材料層53和第二材料層54 的第二堆疊結構ST2可以形成在第二絕緣層52上。隨後，第二多層介電層55、第二半導體層56和第二間隙填充絕緣層57可以透過第二堆疊結構ST2來形成。第二半導體層56可以分別位於實質上對應於第一半導體層41的位置處。
參考圖8，狹縫SL可以穿過第二堆疊結構ST2、第二絕緣層 52(參照圖7)、第一堆疊結構ST1、第四犧牲層51(參照圖7)和第二犧牲層34(參照圖7)來形成。透過狹縫SL暴露的第二犧牲層34以及第四犧牲層51可以形成第一開口OP1和第二開口OP2。結果，第一多層介電層40的一部分可以透過第一開口OP1暴露，並且第二多層介電層55的一部分可以透過第二開口OP2暴露。
接著，透過第一和第二開口OP1和OP2所暴露的第一和第二 多層介電層40和55可以被去除。結果，第一半導體層41的一部分可以透過第一開口OP1而暴露，並且第二半導體層56的一部分可以透過第二開口OP2而暴露。
參考圖9，第二導電層58可以形成在第一導電層32上並且第 一半導體層41可以透過第一開口OP1而暴露(參照圖8)。例如，包括在水平方向延伸的第一區域58A和在垂直方向上延伸的第二區域58B的第二導電層58可以藉由選擇性成長來成長。結果，包括矽的第二導電層58可以形成。
此外，耦合圖案59可以形成在第一半導體層41以及透過第二 開口OP2所暴露的第二半導體層56上(參照圖8)。例如，耦合圖案59可以從第一半導體層41和第二半導體層56藉由選擇性成長來成長。成長條件可以被控制，以使相鄰的耦合圖案59可以不彼此連接。結果，包括矽的耦合圖案59可以形成。隨後，第三絕緣層60可以形成在第一開口OP1、第二開口OP2和狹縫SL中。
根據上述製程，由於具有高的高寬比的半導體層以兩個步驟 而形成，製造半導體裝置的製程可以變得更容易執行。另外，由於用於耦合第一半導體層41和第二半導體層56的耦合圖案是藉由選擇性成長來形成，所以在第一半導體層41和第二半導體層56之間的接觸電阻可以減少。另外，由於耦合圖案59和第二導電層58在相同的時間或在實質上相同的時間形成，製造半導體裝置的製程可以簡化。
圖10A至圖14A、圖10B至14B以及圖10C至13C是示出根據一 實施例的製造半導體裝置的方法的代表的放大圖。圖10A至圖14A對應於圖4D或8的區域D。圖10B到圖14B對應於圖8的區域C。圖10C至13C對應於圖4D 或8的區域E。
參照圖10A至10C，第一多層介電層40可以包括第一電荷阻 擋層40A、第一數據存儲層40B和第一穿隧絕緣層40C。第二多層介電層55可以包括第二電荷阻擋層55A、第二數據存儲層55B和第二穿隧絕緣層55C。 第一電荷阻擋層40A可以透過第一開口OP1而暴露，並且第二電荷阻擋層55A可以透過第二開口OP2而暴露。此外，第一材料層37和53和第二材料層38和54可以透過狹縫SL而暴露。
參考圖11A至11C，透過第一和第二開口OP1和OP2所暴露的 第一和第二電荷阻擋層40A和55A可以被去除。結果，第一和第二數據存儲層40B和55B可以透過第一和第二開口OP1和OP2而暴露。當第一和第二電荷阻擋層40A和55A和第二材料層38和54包括氧化物，當第一和第二電荷阻擋層40A和55A進行蝕刻時，透過狹縫SL所暴露的第二材料層38和54可以預定厚度蝕刻。在這些範例中，第一材料層37和53可以進一步比第二材料層38和54還突出，以使凹凸可以於狹縫SL的內壁形成。
另外，當第一和第二電荷阻擋層40A和55A、第二絕緣層52、 第一犧牲層33和第三犧牲層50包括氧化物時，這些層可以在當第一和第二電荷阻擋層40A和55A進行蝕刻時是部分地蝕刻。因此，第一和第二開口OP1和OP2可以延伸。
參考圖12A到12C，透過第一和第二開口OP1和OP2所暴露的 第一和第二數據存儲層40B和55B可以被去除。結果，第一和第二電荷阻擋層40A和55A可以透過第一和第二開口OP1和OP2而暴露。當第一和第二數據存儲層40B和55B以及第一材料層37和53包括氮化物，第一材料層37和53的部 分當第一和第二數據存儲層40B和55B進行蝕刻時可以被蝕刻。取決於去除的第一材料層37和53的量，狹縫SL的內壁上的凹凸可能會被刪除或緩解。 可替代地，第二材料層38可以進一步比第一材料層37更突出。
參考圖13A到13C，透過第一和第二開口OP1和OP2所暴露的 第一和第二穿隧絕緣層40C和55C可以被移除，使得透過第一和第二開口OP1和OP2所暴露的第一和第二半導體層41和56可以被暴露。當第一和第二穿隧絕緣層40C和55C與第二材料層38和54包括氧化物，第二材料層38和54的部分當第一和第二穿隧絕緣層40C和55C被蝕刻時可以被蝕刻。因此，狹縫SL的內壁上的凹凸可以緩解。
另外，剩餘的第一犧牲層33可以完全去掉，使得第一導電層 32可以透過第一開口OP1而暴露。第三犧牲層50可以是完全去除或部分地除去，使得第一半導體層41可以通過第二開口OP2而暴露。
參考圖14A和14B，第二導電層44可以形成在第一導電層32 以及透過第一開口OP1所暴露的第一半導體層41上。此外，耦合圖案59可以形成在第一半導體層41以及透過第二開口OP2所暴露的第二半導體層56上。例如，第二導電層44和耦合圖案59可以藉由選擇性成長來成長矽層而形成。隨後，第五絕緣層43可以形成在第一和第二開口OP1和OP2中(參見圖13A和13B)。
根據不同的孔洞H的深度和蝕刻製程的情況，第一多層介電 層40可以保留在第一導電層32中，或者第二多層介電層55可以保留在第一半導體層41中。然而，第一和第二多層介電層40和55可以完全去除。
圖15A、15B、16A和16B是示出根據一實施例的製造半導體 裝置的方法的表示的放大圖。圖15A和16A對應於圖4D或8的區域D。圖15B和16B對應於圖8的區域C。在下文中，與先前描述的實施例共同的內容的描述被省略。
參考圖15A和15B，第一多層介電層40以及透過第一開口OP1 所暴露的第一犧牲層33可以被去除。此外，第二多層介電層55和透過第二開口OP2所暴露的第三犧牲層50可以被去除。因此，第一半導體層41和第一導電層32可以透過第一開口OP1而暴露，並且第一半導體層41和第二半導體層56可以透過第二開口OP2而暴露。
接著，暴露的第一半導體層41、第二半導體層56和第一導電 層32可以摻雜有雜質。例如，熱製程可以在包括例如PH3氣體的雜質的氣體氣氛、或者使用包括砷、磷等的N型雜質的等離子摻雜製程中來執行。結果，可以形成雜質摻雜區域41A、56A和32A。
參考圖16A和16B，雜質摻雜區域41A、56A和32A可以被矽化 以形成第二導電層44和耦合圖案59。例如，金屬層可以透過狹縫SL和第一和第二開口OP1和OP2而形成在雜質摻雜區域41A、56A和32A上。金屬層可以包括，例如但不限於，鈷、鎳等。接著，雜質摻雜區域41A、56A和32A可以透過熱製程對金屬層進行反應，以形成矽化物，從而包括矽化物層的第二導電層44和耦合圖案59可以形成。
形成在第一半導體層41中的雜質摻雜區域41A和形成在第 一導電層32中的雜質摻雜區域32A可以彼此耦合，以形成包括第一區域44A和第二區域44B的第二導電層44。此外，形成在第一半導體層41中的雜質摻雜區域41A和形成在第二半導體層56中的雜質摻雜區域56A可以耦合以形成 耦合圖案59。
圖17是示出根據一實施例的半導體裝置的代表的佈局。參照 圖17，第五絕緣層43B和第六絕緣層47的位置可以交換。例如，給予第六絕緣層47藉由第五絕緣層43B所保持的位置，並且給予第五絕緣層43B藉由第六絕緣層47所保持的位置。另外，第二絕緣層35的形狀可以改變。例如，第二絕緣層35可以僅位於記憶體塊MB之間的邊界處的接觸區域中。諸如第二絕緣層35的絕緣層的形狀和位置可以改變為各種形狀和位置。
圖18是示出了根據一實施例的記憶體系統的配置的代表的 方框圖。
如圖18所示，根據一實施例的記憶體系統1000可以包括記憶 體裝置1200和控制器1100。
記憶體裝置1200可以被用來存儲包括各種數據的數據資 訊，諸如文本、圖形和軟體代碼。記憶體裝置1200可以是非易失性記憶體，並且可以是，例如，參考圖1A至17上述的半導體裝置。此外，記憶體裝置1200可以包括第一源極層、形成在第一源極層上的第一絕緣層、形成在第一絕緣層上的第一堆疊結構以及通過第一堆疊結構和第一絕緣層的第一通道層。記憶體裝置1200可以包括第二源極層，其包括插入在第一源極層和第一絕緣層之間的第一區域和插入在第一通道層和第一絕緣層之間的第二區域。由於記憶體裝置1200如上所述地配置和製造，其詳細描述將被省略。
控制器1100可以連接到主機和記憶體裝置1200並且可適用 於響應來自主機的請求而存取記憶體裝置1200。例如，控制器1100可以是適用於控制記憶體裝置1200的讀出、寫入、擦除和後台操作。
RAM 1110可以被用作操作記憶體、在記憶體裝置1200和主 機之間的快取記憶體(cache memory)和在記憶體裝置1200和主機之間的緩衝記憶體。RAM 1110可以藉由靜態隨機存取記憶體(Static Random Access Memory，SRAM)、唯讀記憶體(Read Only Memory，ROM)或類似物來代替。
CPU 1120可以適用於控制控制器1100的整體操作。例如， CPU 1120可以是適用於操作諸如存儲在RAM 1110中的快閃轉換層(Flash Translation Layer，FTL)的韌體。
主機介面1130可以適用於執行與主機連繫。例如，控制器 1100可以通過各種協定中的至少一者來與主機通訊，其中所述協定例如通用序列匯流排(Universal Serial Bus，USB)協定、多媒體卡(MultiMedia Card，MMC)協定、周邊組件互連(peripheral component interconnection，PCI)協定、PCI快速(PCI-express，PCI-E)協定、先進技術附件(Advanced Technology Attachment，ATA)協定、序列ATA協定、平行ATA協定、小型計算機小介面(Small Computer Small Interface，SCSI)協定、增強型小型磁碟介面(Enhanced Small Disk Interface，ESDI)協定、整合驅動電子(Integrated Drive Electronic，IDE)協定和專用協定。
錯誤校正碼(ECC)電路1140可以適用於使用ECC檢測和修正 從記憶體裝置1200讀出的數據的錯誤。
記憶體介面1150可以適用於執行與記憶體裝置1200連繫。例 如，記憶體介面1150可以包括NAND介面或者NOR介面。
控制器1100可以進一步包括緩衝記憶體(未示出)，以便暫 時存儲數據。此處，緩衝記憶體可以用於暫時存儲透過主機介面1130遞送到外的數據，或者暫時存儲從記憶體裝置1200透過記憶體介面1150所遞送的數據。另外，控制器1100可以進一步包括ROM以存儲用於與主機連繫的代碼數據。
如上所述，由於根據一實施例的記憶體系統1000包括具有改 善特性之記憶體裝置1200，記憶體系統1000的特性可以得到改善。
圖19是示出了根據一實施例的記憶體系統的配置的代表的 方框圖。在下文中，省略與先前描述的實施例共同的內容的描述。
如圖19所示，根據一實施例的記憶體系統1000'可以包括記憶 體裝置1200'和控制器1100。另外，控制器1100可以包括RAM 1110、CPU 1120、主機介面1130、ECC電路1140和記憶體介面1150。
記憶體裝置1200'可以是非易失性記憶體，並且可以是，例 如，如上參考圖1A至17的半導體裝置。此外，記憶體裝置1200'可以第一源極層、在第一源極層上的第一絕緣層、在第一絕緣層上的第一堆疊結構以及通過第一堆疊結構和第一絕緣層的第一通道層。記憶體裝置1200'可以包括第二源極層，其包括插入在第一源極層和第一絕緣層的第一區域和插入在第一通道層和第一絕緣層之間的第二區域。由於記憶體裝置1200'如上所述來構造和製造，其詳細描述將被省略。
此外，存儲裝置1200'可以是包括複數個記憶體晶片的多晶 片封裝。複數個記憶體晶片可以被劃分成複數個群組，並且複數個群組可以適用於透過第一至第k通道CH1至CHK與控制器1100通訊。屬於一個群組的記憶體晶片可以適用於透過共同通道與控制器1100通訊。記憶體系統 1000'可以被修改，使得單一記憶體晶片可以耦接到單一通道。
如上所述，由於根據一實施例的記憶體系統1000'包括容易 製造並且具有改善特性的記憶體裝置1000'，記憶體系統1000'的特性也可改善。通過形成作為多晶片封裝的記憶體裝置1200'，記憶體系統1000'的數據存儲容量和驅動速度可以增加。
圖20是示出了根據一實施例的計算系統的配置的表示的方 框圖。在下文中，省略了與前面的實施例的半導體裝置的那些描述相同的根據一實施例的計算系統的內容的描述。
參考圖20，根據一實施例的計算系統2000可以包括記憶體裝 置2100、CPU 2200、RAM 2300、使用者介面2400、電源2500和系統匯流排2600。
記憶體裝置2100可以存儲透過使用者介面2400所提供的數 據並且藉由CPU 2200所處理的數據。記憶體裝置2100可以透過系統匯流排2600而電連接到CPU 2200、RAM 2300、使用者介面2400和電源2500。例如，記憶體裝置2100可以透過控制器(未示出)而連接到系統匯流排2600，或直接連接到系統匯流排2600。當記憶體裝置2100被直接連接到系統匯流排2600時，控制器的功能可以藉由CPU 2200和RAM 2300來執行。
記憶體裝置2100可以是非易失性記憶體，並且可以是，例 如，如上參考圖1A至17的半導體裝置。記憶體裝置2100可以包括第一源極層、在第一源極層上的第一絕緣層、在第一絕緣層上的第一堆疊結構和通過第一堆疊結構和第一絕緣層的第一通道層。記憶體裝置2100可以包括第二源極層，其包括插入在第一源極層和第一絕緣層之間的第一區域和插入在 第一通道層和第一絕緣層之間的第二區域。由於記憶體裝置2100如上所述地配置和製造的，其詳細描述將被省略。
此外，記憶體裝置2100可以是藉由參考圖18描述的複數個記 憶體晶片所構成的多晶片封裝。
具有這種配置的計算系統2000可以是計算機、UMPC(超移 動個人電腦)、工作站、網書(net-book)、PDA(個人數位助理)、便攜式電腦、網絡平板電腦、無線電話、行動電話、智慧電話、電子書、PMP(便攜式多媒體播放器)、便攜式遊戲控制台、導航裝置、黑盒子、數位照相機、三維電視、數位音頻記錄器、數位音頻播放器、數位圖像記錄器、數位圖像播放器、數位視頻記錄器、數位視頻播放器、用於無線發送和接收資訊的裝置、配置家庭網絡的各種電子設備中的至少一個、配置電腦網絡的各種電子設備中的至少一個、配置遠程資訊服務網絡各種電子設備中的至少一個和RFID裝置。
如上所述，根據一實施例的計算系統2000包括容易製造且具 有改善特性的記憶體裝置2100，計算系統2000的數據存儲容量可以得到改進。
圖21是示出了根據一實施例的計算系統的代表的方框圖。
參考圖21，根據一實施例的計算系統3000可以包括具有作業系統3200的軟體層、應用程式3100、檔案系統3300、轉換層3400和諸如記憶體裝置3500的硬體層。
作業系統3200可以藉由CPU管理計算機系統3000的軟體資源和硬體資源以及控制程序執行。應用程式3100可以是在計算系統3000中執 行的各種應用程式，並且可以是藉由作業系統3200所執行的效用。
檔案系統3300可以涉及邏輯結構來管理存在計算系統3000 中的數據和文件。檔案系統3300可以組織文件或數據，以根據規則被存儲在記憶體裝置3500。檔案系統3300可以藉由使用於計算系統3000中的作業系統3200所決定。例如，當作業系統3200是微軟視窗(Microsoft Windows)時，檔案系統3300可以是檔案配置表(File Allocation Table，FAT)或NT檔案系統(NT file system，NTFS)。此外，當作業系統3200是Unix/Linux時，檔案系統3300可以是擴展檔案系統(Extended File System，EXT)、Unix檔案系統(Unix File System，UFS)或日誌檔案系統(Journaling File System，JFS)。
在圖21中，作業系統3200、應用程式3100和檔案系統3300是 以個別的方框來說明。但是，應用程式3100和檔案系統3300可以被包括在作業系統3200中。
轉換層3400可以響應於從檔案系統3300的請求而將位址轉 換成用於記憶體裝置3500的合適類型。例如，轉換層3400可以將藉由檔案系統3300所建立的邏輯位址轉換成記憶體裝置3500的物理位址。邏輯位址和物理位址的映射資訊可以被存儲在位址轉換表中。例如，轉換層3400可以是快閃轉換層(flash translation layer，FTL)、通用快閃儲存鏈路層(universal flash storage link layer，ULL)。
記憶體裝置3500可以是非易失性記憶體，並且可以是，例 如，如上所述參考圖1A至17的半導體裝置。此外，記憶體裝置3500可以包括：第一源極層、在第一源極層上的第一絕緣層、在第一絕緣層上的第一堆疊層以及通過第一堆疊層和第一絕緣層的第一通道層。記憶體裝置3500 可以包括第二源極層，其包括插入在第一源極層和第一絕緣層之間第一區域和插入在第一通道層和第一絕緣層之間的第二區域。由於記憶體裝置3500如上所述地配置和製造，其詳細描述將被省略。
具有這種配置的計算系統3000可被分離成在上部區域中所 執行的作業系統層和在下部區域中所執行的控制器層。應用程式3100、作業系統3200和檔案系統3300可以被包括在作業系統層中，並且可以藉由計算系統3000的操作記憶體來驅動。此外，轉換層3400可以包括在作業系統層或者控制器層中。
如上所述，由於根據一實施例的計算系統3000包括可以更容 易製造並且可以具有改善的特性的記憶體裝置3500，計算系統3000的特性也可以改善。
根據各種實施例，製造半導體裝置可以更加容易，以及半導體裝置的特性可以得到改善。
11‧‧‧基板
12‧‧‧絕緣層
13‧‧‧第一源極層
14‧‧‧第一絕緣層
15‧‧‧第二源極層
15A‧‧‧第一區域
15B‧‧‧第二區域
16‧‧‧導電層
17‧‧‧電荷阻擋層
18‧‧‧絕緣層
19‧‧‧記憶體層
20‧‧‧通道層
21‧‧‧間隙填充絕緣層
22‧‧‧狹縫絕緣層

Claims (29)

  1. 一種半導體裝置，包括：第一源極層；位於所述第一源極層上的第一絕緣層；位於所述第一絕緣層上的第一堆疊結構；第一通道層，其通過所述第一堆疊結構和所述第一絕緣層；以及第二源極層，其包括插入在所述第一源極層和所述第一絕緣層之間的第一區域和插入在所述第一通道層和所述第一絕緣層之間的第二區域。
  2. 根據申請專利範圍第1項的半導體裝置，進一步包括：插入在所述第一通道層和所述第一堆疊結構之間的記憶體層。
  3. 根據申請專利範圍第1項的半導體裝置，其中所述第一堆疊結構包括彼此交替堆疊的第二絕緣層和閘極電極。
  4. 根據申請專利範圍第1項的半導體裝置，進一步包括：第一狹縫絕緣層，其通過所述第一堆疊結構的下部分、實質上於一個方向上延伸並且位於接觸區域中；以及第二狹縫絕緣層，其通過所述第一堆疊結構的、耦合到所述第一狹縫絕緣層中以實質上於所述一個方向上延伸並且位於單元區域中。
  5. 根據申請專利範圍第1項的半導體裝置，進一步包括：第三絕緣層，其通過所述第一源極層和所述第一絕緣層並且位於接觸區域中；以及第三狹縫絕緣層，其通過所述第一堆疊結構並且位於所述第三絕緣層上。
  6. 根據申請專利範圍第1項的半導體裝置，進一步包括：位於所述第一堆疊結構上的第二堆疊結構；第二通道層，其通過所述第二堆疊結構；以及耦合圖案，其圍繞所述第二通道層的下部並且將所述第一通道層和所述第二通道層彼此耦合。
  7. 根據申請專利範圍第1項的半導體裝置，其中所述第一源極層是在基板中摻雜有雜質的區域。
  8. 根據申請專利範圍第1項的半導體裝置，其中所述第二源極層的所述第一區域直接接觸所述第一源極層，以及所述第二源極層的所述第二區域直接接觸所述第一通道層。
  9. 根據申請專利範圍第1項的半導體裝置，其中所述第二源極層包括矽層或矽化物層。
  10. 根據申請專利範圍第1項的半導體裝置，其中所述第二源極層的所述第二區域直接接觸所述第一通道層並且具有實質上均勻的高度。
  11. 根據申請專利範圍第1項的半導體裝置，其中所述第二源極層，直接接觸該第一源極層和所述第一區域具有大致均勻的高度。
  12. 根據申請專利範圍第1項的半導體裝置，其中所述第二源極層的所述第一區域直接接觸所述第二源極層的所述第二區域。
  13. 一種半導體裝置，包括：第一源極層；形成在所述第一源極層上的第一絕緣層；形成在所述第一絕緣層上的第一堆疊結構； 第一通道層，其通過所述第一堆疊結構；間隙充填絕緣層，其形成在所述第一通道層中並且通過所述第一絕緣層；以及第二源極層，其包括插入在所述間隙填充絕緣層和所述第一絕緣層之間的第一區域。
  14. 根據申請專利範圍第13項的半導體裝置，其中所述第二源極層包括插入在所述第一源極層和所述第一絕緣層之間的第二區域。
  15. 根據申請專利範圍第13項的半導體裝置，其中所述第二源極層的所述第一區域直接接觸所述第一源極層和所述第一通道層。
  16. 根據申請專利範圍第13項的半導體裝置，其中所述第二源極層包括矽化物層。
  17. 一種製造半導體裝置的方法，所述方法包括：在第一源極層上形成第一犧牲層；在所述第一犧牲層上形成第一堆疊結構；形成通過所述第一堆疊結構和所述第一犧牲層的第一孔洞；在每個所述第一孔洞中形成第一通道層，並且形成圍繞所述第一通道層的第一記憶體層；形成通過所述第一堆疊結構和所述第一犧牲層的第一狹縫；透過所述第一狹縫移除所述第一犧牲層來形成第一開口；部分地移除透過所述第一開口暴露的所述第一記憶體層，以暴露所述第一通道層；以及在透過所述第一開口暴露的所述第一通道層上形成第二源極層。
  18. 根據申請專利範圍第17項的方法，進一步包括：形成隔離絕緣層，其至少通過所述第一犧牲層並且位於單元區域和接觸區域之間的邊界和位於相鄰的記憶體塊之間的邊界。
  19. 根據申請專利範圍第17項的方法，進一步包括：在所述第一犧牲層形成之前，在所述第一源極層上形成第二犧牲層，其中在所述第一記憶體層的部分地移除期間，移除所述第二犧牲層。
  20. 根據申請專利範圍第17項的方法，進一步包括在形成所述第二源極層後，在所述第一狹縫和所述第一開口中形成絕緣層。
  21. 根據申請專利範圍第17項的方法，其中所述第一堆疊結構的形成包括：在所述第一犧牲層上形成所述第一堆疊結構的下部分；形成第一縫隙絕緣層，其通過所述第一堆疊結構的所述下部分並且實質上於一個方向上延伸；以及在所述第一堆疊結構的所述下部分之上形成所述第一堆疊結構的上部分。
  22. 根據申請專利範圍第21項的方法，進一步包括在所述第一狹縫中形成第二狹縫絕緣層，通過所述第一堆疊結構，並且耦合到所述第一狹縫絕緣層以實質上於所述一個方向上延伸。
  23. 根據申請專利範圍第17項的方法，其中所述第二源極層的形成包括：使用透過所述第一開口所暴露的所述第一通道層作為種子來生長所述第二源極層。
  24. 根據申請專利範圍第17項的方法，其中所述第二源極層的形成包括： 以雜質摻雜透過所述第一開口暴露的所述第一通道層和所述第一源極層；以及藉由矽化摻雜有雜質的所述第一通道層和所述第一源極層來形成所述第二源極層。
  25. 根據申請專利範圍第17項的方法，進一步包括：形成所述第一記憶體層之後，在所述第一堆疊結構上形成第三犧牲層；在所述第三犧牲層上形成第二堆疊結構；形成第二孔洞，其通過所述第二堆疊結構和所述第三犧牲層並且暴露所述第一通道層；以及在所述第二孔洞中形成第二通道層並且形成圍繞所述第二通道層的第二記憶體層。
  26. 根據申請專利範圍第25項的方法，進一步包括：形成穿過所述第二堆疊結構和所述第三犧牲層的第二狹縫；透過所述第二狹縫移除所述第三犧牲層來形成第二開口；部分地移除通過所述第二開口所暴露的所述第二記憶體層，以暴露所述第二通道層；以及在透過所述第二開口所暴露的所述第二通道層上形成耦合圖案。
  27. 根據申請專利範圍第26項的方法，其中所述耦合圖案的形成包括：使用透過所述第二開口所暴露的所述第二通道層作為種子以生長所述耦合圖案。
  28. 根據申請專利範圍第26項的方法，其中所述耦合圖案的形成包括選擇性生長以減少在所述第二通道層和所述第一通道層之間的接觸電阻。
  29. 根據申請專利範圍第26項的方法，其中在透過所述第二開口暴露的所述第二通道層上所形成的所述耦合圖案是以與在透過所述第一開口暴露的所述第一通道層上的所述第二源極層的形成時間實質上相同的時間來形成。
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