KR102647874B1 - 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents

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Abstract

3차원(3D) 낸드 메모리 디바이스 및 방법이 제공된다. 일 측면에서, 이 제조 방법은 기판 위에 커버층을 증착하는 단계, 커버층 위에 적층 스택을 증착하는 단계, 적층 스택을 통해 연장되는 채널층의 측면 부분에 제1 에피택셜 층을 증착하기 위해 제1 에피택셜 성장을 수행하는 단계, 기판의 일부를 노출시키기 위해 커버층을 제거하는 단계, 기판의 일부 상에 제2 에피택셜 층을 증착하기 위해 제2 에피택셜 성장을 수행하는 단계, 및 제2 에피택셜 층 상에 제3 에피택셜 층을 증착하기 위해 제3 에피택셜 성장을 수행하는 단계를 포함한다. 적층 스택은 교호로 적층되는 제1 및 제2 스택 층을 포함한다. 제2 및 제3 에피택셜 층은 상이한 유형의 도펀트로 도핑된다. 제2 및 제3 에피택셜 층은 소거 동작 및 판독 동작을 위한 별도의 전류 경로를 제공하도록 구성된다.

Description

3차원 메모리 디바이스 및 그 제조 방법
본 출원은 반도체 기술 분야에 관한 것으로, 특히 3차원(3D) 반도체 메모리 디바이스 및 그 제조 방법에 관한 것이다.
낸드(NAND)는 저장된 데이터를 유지하기 위해 전원이 필요하지 않은 비휘발성 타입의 메모리이다. 소비자 가전, 클라우드 컴퓨팅 및 빅 데이터에 대한 수요가 증가함에 따라 더 큰 용량과 더 나은 성능의 낸드 메모리에 대한 요구가 계속되고 있다. 기존 2차원(2D) 낸드 메모리가 물리적 한계에 가까워지면서 3차원(3D) 낸드 메모리가 중요한 역할을 하고 있다. 3D 낸드 메모리는 단일 칩에 다중 스택 층들을 사용하여 더 높은 밀도, 더 높은 용량, 더 빠른 성능, 더 낮은 전력 소비 및 더 나은 비용 효율성을 달성한다.
3D 낸드 메모리 디바이스에서 블록에 속하는 낸드 메모리 셀은 공통 p-도핑된 실리콘 웰(p-well)에 전기적으로 연결된다. 낸드 메모리 셀이 블록 소거 동작에서 리셋될 때, p-웰은 낸드 메모리 셀의 워드 라인에 대해 양으로 바이어스된다. 이러한 p-웰 구조는 블록 소거 동작뿐만 아니라 판독 동작에 대해서도 전류 경로를 제공한다. 그러나 판독 동작 동안 p-웰은 선택된 워드 라인에 대해 음으로 바이어스된다. 역 바이어스는 종종 BSG(Bottom Selective Gate)의 설계를 어렵게 만든다. 여기 개시된 방법 및 시스템은 위에 제시된 하나 이상의 문제 및 다른 문제를 해결하기 위한 것이다.
본 개시의 일 측면에서, 3차원(3D) 낸드 메모리 디바이스를 위한 제조 방법은, 기판 위에 커버층을 증착하는 단계, 커버층 위에 적층 스택을 증착하는 단계, 적층 스택을 통해 연장되는 채널층의 측면 부분 상에 제1 에피택셜 층을 증착하기 위해 제1 에피택셜 성장을 수행하는 단계, 기판의 일부를 노출시키기 위해 커버층을 제거하는 단계, 기판의 일부 상에 제2 에피택셜 층을 증착하기 위해 제2 에피택셜 성장을 수행하는 단계, 및 제2 에피택셜 층 상에 제3 에피택셜 층을 증착하기 위한 제3 에피택셜 성장을 수행하는 단계를 포함한다. 적층 스택은 교호로 적층된 제1 스택 층과 제2 스택 층을 포함한다. 제2 및 제3 에피택셜 층은 상이한 유형의 도펀트로 도핑된다. 제2 및 제3 에피택셜 층은 3D 메모리 디바이스의 소거 동작 및 판독 동작을 위한 별개의 전류 경로를 제공하도록 구성된다.
본 개시의 다른 측면에서, 3D 낸드 메모리 디바이스를 위한 다른 제조 방법은 기판 위에 적층 스택을 증착하는 단계, 적층 스택을 통해 연장하는 채널층의 측면 부분 상에 제1 에피택셜 층을 증착하기 위해 제1 에피택셜 성장을 수행하는 단계, 커버층을 제거하여 기판의 일부를 노출시키는 단계, 기판의 일부 상에 제2 에피택셜 층을 증착하기 위해 제2 에피택셜 성장을 수행하는 단계, 제2 에피택셜 층 상에 제3 에피택셜 층을 증착하기 위해 제3 에피택셜 성장을 수행하는 단계를 포함한다. 적층 스택은 교호로 적층된 제1 스택 층 및 제2 스택 층을 포함한다. 제2 및 제3 에피택셜 층은 상이한 유형의 도펀트로 도핑된다. 제2 및 제3 에피택셜 층은 3D 메모리 디바이스의 소거 동작 및 판독 동작을 위한 별개의 전류 경로를 제공하도록 구성된다.
본 개시의 다른 측면에서, 3D 낸드 메모리 디바이스는 기판, 기판 위의 적층 스택, 적층 스택을 통해 연장되는 채널층의 측면 부분 상의 제1 에피택셜 층, 기판 상의 제2 에피택셜 층 및 제2 에피택셜 층 상의 제3 에피택셜 층을 포함한다. 적층 스택은 교호로 적층된 제1 스택 층 및 제2 스택 층을 포함한다. 제2 및 제3 에피택셜 층은 상이한 유형의 도펀트로 도핑된다. 제2 에피택셜 층은 3D 낸드 메모리 디바이스의 소거 동작을 위한 제1 전류 경로를 제공하도록 구성된다. 제3 에피택셜 층은 3D 낸드 메모리 디바이스의 판독 동작을 위한 제2 전류 경로를 제공하도록 구성된다.
본 개시의 다른 측면은 본 개시의 설명, 청구범위 및 도면에 비추어 통상의 기술자에 의해 이해될 수 있다.
도 1은 본 개시의 실시예들에 따른 예시적인 제조 공정에서 3차원(3D) 메모리 디바이스의 개략적인 단면도를 도시한다.
도 2 및 도 3은 본 개시의 실시예들에 따라 채널 홀이 형성된 후의 도 1에 도시된 3차원 메모리 디바이스의 평면도 및 단면도를 개략적으로 도시한 도면이다.
도 4 및 도 5는 본 개시의 실시예들에 따라 게이트 라인 슬릿(GLS, gate line slit)이 형성된 후의 도 2 및 도 3에 도시된 3차원 메모리 디바이스의 개략적인 평면도 및 단면도이다.
도 6 및 도 7은 본 개시의 실시예들에 따라 GLS 스페이서가 증착된 다음 선택적으로 에칭된 후의 도 4 및 도 5에 도시된 3차원 메모리 디바이스의 개략적인 단면도들이다.
도 8 내지 도 12는 본 개시의 실시예들에 따라 특정 에칭 단계들이 수행된 후의 도 7에 도시된 3차원 메모리 디바이스의 개략적인 단면도이다.
도 13은 본 개시의 실시예들에 따라 제1 선택적 에피택셜 성장 후의 도 12에 도시된 3차원 메모리 디바이스의 개략적인 단면도이다.
도 14는 본 개시의 실시예들에 따라 바닥 표면(bottom surface) 상에서 산화물 층이 에칭된 후의 도 13에 도시된 3차원 메모리 디바이스의 개략적인 단면도이다.
도 15 및 도 16은 본 개시의 실시예들에 따라 제2 및 제3 선택적 에피택셜 성장 후의 도 14에 도시된 3차원 메모리 디바이스의 개략적인 단면도들이다.
도 17 및 도 18은 본 개시의 실시예들에 따라 추가적인 제조 단계들이 수행된 후의 도 16에 도시된 3차원 메모리 디바이스의 개략적인 단면도들이다.
도 19는 본 개시의 실시예들에 따른 다른 3차원 메모리 디바이스의 개략적인 단면도이다.
도 20은 본 개시의 실시예들에 따른 예시적인 제조 공정에서의 다른 3D 메모리 디바이스의 개략적인 단면도를 예시한다.
도 21 내지 도 25는 본 개시의 실시예들에 따라 여러 제조 단계들이 수행된 후의 도 20에 도시된 3차원 메모리 디바이스의 개략적인 단면도이다.
도 26은 본 개시의 실시예들에 따른 다른 3차원 메모리 디바이스의 개략적인 단면도이다.
도 27은 본 개시의 실시예들에 따른 3D 메모리 디바이스의 제조의 개략적인 흐름도를 예시한다.
도 28 내지 도 36은 본 개시의 실시예들에 따른 여러 제조 단계 후의 도 27에 도시된 3차원 메모리 디바이스의 개략적인 단면도이다.
도 37은 본 개시의 실시예들에 따른 다른 3차원 메모리 디바이스의 개략적인 단면도이다.
이하 첨부된 도면을 참조하여 본 발명의 실시예에 따른 기술적 해결방안을 설명한다. 가능하면 도면 전체에 걸쳐 동일한 참조 번호를 사용하여 동일하거나 유사한 요소를 지칭할 것이다. 명백하게, 설명된 실시예는 단지 일부일 뿐이고 본 개시의 모든 실시예는 아니다. 다양한 실시예의 특징은 교환 및/또는 결합될 수 있다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 창의적인 노력 없이 본 발명의 실시예를 기반으로 획득한 다른 실시예도 본 발명의 범위에 속할 것이다.
도 1 내지 도 18은 본 개시의 실시예들에 따른 예시적인 3D 메모리 디바이스(100)의 제조 공정을 개략적으로 도시한다. 도 1 내지 도 18에서, 단면도는 X-Y 평면에 있고 평면도는 X-Z 평면에 있다. 도 1에 도시된 바와 같이, 3차원 메모리 디바이스(100)는 기판(110)을 포함한다. 일부 실시예에서, 기판(110)은 단결정 실리콘 층을 포함할 수 있다. 일부 다른 실시예에서, 기판(110)은 게르마늄, 갈륨 비소(gallium arsenide), 인듐 인화물(indium phosphide), 다결정 실리콘(폴리실리콘) 등과 같은 다른 반도체 재료를 포함할 수 있다. 일부 다른 실시예에서, 기판(110)은 유리, 플라스틱 재료, 또는 세라믹 재료와 같은 전기적으로 비전도성 재료를 포함할 수 있다. 이하의 설명에서, 일 예로서, 기판(110)은 도핑되지 않은 또는 약간 도핑된 단결정 실리콘 층을 포함한다. 일부 다른 실시예에서, 기판(110)은 p형 또는 n형 도펀트로 상이하게 도핑될 수 있다. 기판(110)이 유리, 플라스틱 또는 세라믹 재료를 포함하는 경우, 기판(110)은 유리, 플라스틱 또는 세라믹 재료 상에 증착된 폴리실리콘의 얇은 층을 더 포함할 수 있고, 이로써 기판(110)은 폴리실리콘 기판처럼 처리될 수 있다.
도 1에 도시된 바와 같이, 커버층(120)이 기판(110) 위에 증착될 수 있다. 커버층(120)은 기판(110)의 상부 표면에 수직인 방향으로 증착된 층들(121, 122, 123, 124)을 포함할 수 있다. 이 층들(121, 122, 123, 124)은 유전체일 수 있고 이 층들이 실리콘 산화물, 실리콘 질화물, 실리콘 산화물 및 실리콘 질화물을 각각 포함할 수 있다. 이 층들(121-124)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 이들 방법 중 둘 이상의 조합에 의해 순차적으로 증착될 수 있다. 일부 다른 실시예에서, 이 층들(121-124)은 상이한 재료를 포함할 수 있다. 또한, 다른 실시예에서는 4개의 층이 아닌 단일 층이 기판(110) 상에 형성되어 커버층으로 사용될 수 있으며, 이에 대해서는 후술한다.
층(124)의 상부 표면 위에, 희생층(130)이 증착될 수 있다. 희생층(130)은 유전체 재료, 반도체 재료 또는 도전 재료를 포함할 수 있다. 예를 들어, 이 층(130)은 CVD 및/또는 PVD 공정에 의해 증착될 수 있는 폴리실리콘 층이다. 이 폴리실리콘 층(130)이 형성된 후, 적층 스택(140)이 증착될 수 있다. 적층 스택(140)은 복수 쌍의 스택 층들(141, 142)을 포함하는데, 즉, 층들(141, 142)이 교호로 적층된 것일 수 있다.
일부 실시예에서, 이 층들(141, 142)은 제1 유전체 재료 및 제1 유전체 재료와 상이한 제2 유전체 재료를 각각 포함할 수 있다. 이 교호 층들(alternating layers)(141, 142)은 CVD, PVD, ALD, 또는 이들 공정 중 둘 이상의 조합을 통해 증착될 수 있다. 아래의 설명에서, 이 층들(141 및 142)에 대한 예시적인 재료는 각각 실리콘 산화물 및 실리콘 질화물이다. 일부 다른 실시예에서, 이 교호 층들(141, 142)을 형성하기 위해 상이한 재료가 사용될 수 있다. 예를 들어, 이 층들(141, 142)은 실리콘 산화물 및/또는 실리콘 질화물 이외의 유전체 재료를 포함할 수 있다. 또한, 일부 다른 실시예에서, 이 층들(141, 142)은 유전층 및 도전층을 포함할 수 있다. 도전층은 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 또는 실리사이드를 포함할 수 있다. 아래의 설명에서, 예로서, 이 층들(141 및 142)은 각각 실리콘 산화물 및 실리콘 질화물을 포함한다.
도 2 및 도 3은 본 발명의 일 실시예에 따라 채널 홀(150)이 형성되고 충진된 후의 3차원 메모리 디바이스(100)의 평면도 및 단면도를 개략적으로 도시한다. 도면에 도시된 채널(150)의 수량, 치수 및 배열은 예시일 뿐이며 이 디바이스(100)의 구조 및 제조 방법을 설명하기 위한 것이다. 채널 홀(150)은 Y 방향으로 연장되어 X-Z 평면에서 패턴을 형성하도록 구성된다. 도 3에 도시된 단면도는 도 2의 AA'선을 따라 취한 것이다. 따라서, 도 3은 도 2의 채널 홀(150) 중 X-Y 평면의 단면도에 있는 일부만을 도시한다.
채널 홀(150)은 예를 들어, 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합에 의해 형성될 수 있다. 리소그래피, 세정 및/또는 CMP(Chemical Mechanical Polishing)를 포함하는 패터닝 공정과 같은 다른 제조 공정도 수행될 수 있지만, 이러한 공정에 대한 자세한 설명은 단순화를 위해 생략된다. 채널 홀(150)은 적층 스택(140) 및 층들(130, 121-124)을 관통하고 기판(110)을 부분적으로 관통하는 실린더 형상 또는 기둥 형상을 가질 수 있다. 채널 홀(150)을 형성한 후, 채널 홀의 측벽에 기능층(151)을 증착할 수 있다. 기능층(151)은 채널 홀 측벽에서 전하의 유출을 차단하기 위한, 채널 홀의 측벽상의 차단층(blocking layer)(152), 3차원 메모리 디바이스(100)의 동작 시 전하를 저장하기 위한, 차단층(152)의 표면상의 저장층(storage layer)(153), 및 저장층(153) 표면상의 터널 절연층(tunnel insulation layer)(154)을 포함할 수 있다. 차단층(152)은 실리콘 산화물 또는 알루미늄 산화물 또는 하프늄 산화물과 같은 고 유전상수 재료를 포함할 수 있다. 저장층(153)은 폴리실리콘, 실리콘 질화물, 실리콘 산질화물, 또는 나노결정질 실리콘을 포함할 수 있다. 터널 절연층(154)은 실리콘 산화물 또는 알루미늄 산화물 또는 하프늄 산화물과 같은 고 유전상수 유전체 재료를 포함할 수 있다.
일부 실시예에서, 기능층(151)은 ONO(Oxide-Nitride-Oxide) 구조를 포함할 수 있다. 예를 들어, 차단층(152), 저장층(153) 및 터널 절연층(154)로서의 실리콘 산화물 층, 실리콘 질화물 층 및 실리콘 산화물 층을 포함하는 복합층이 기능층(154)의 일례로서 설명된다. 다른 실시예에서, 기능층(151)은 ONO 구조가 아닌 다른 구조를 포함할 수 있다.
도 3에 도시된 바와 같이, 채널 홀(150)의 측벽에 차단층(152)으로서 실리콘 산화물 층을 증착할 수 있다. 차단층(152) 위에는 저장층(153) 또는 전하 트랩층으로서 실리콘 질화물 층이 증착될 수 있다. 저장층(153) 위에는 터널 절연층(154)으로서 다른 실리콘 산화물 층이 증착될 수 있다. 터널 절연층(154) 위에 폴리실리콘 층이 채널층(155)으로서 증착될 수 있으며, 이를 '반도체 채널'이라고도 한다. 다른 실시예에서, 채널층(155)(반도체 채널)은 비정질 실리콘을 포함할 수 있다. 채널 홀과 마찬가지로, 채널층(155)(반도체 채널)도 적층 스택(140)을 통해 기판(110) 내로 연장된다. 각 기능층(151)의 일부는 스택 층들(141, 142) 중 하나의 일부와 채널층(155) 중 하나의 일부 사이에 구성된다. 차단층(152), 저장층(153), 터널 절연층(154) 및 채널층(155)은 예를 들어, CVD, PVD, ALD 또는 이들 공정 중 둘 이상의 조합에 의해 증착될 수 있다. 채널층(155)을 형성한 후, 채널 홀(150)은 산화물 재료(156)로 채워질 수 있다.
도 4 및 도 5는 본 발명의 실시예들에 따라 게이트 라인 슬릿(GLS)(160)이 형성된 후의 3차원 메모리 디바이스(100)의 평면도 및 단면도를 개략적으로 도시한다. 도 5에 도시된 단면도는 도 4의 BB'선을 따라 취한 것이다. GLS(160)는 예를 들어 건식 에칭 공정 또는 건식 및 습식 에칭 공정의 조합에 의해 형성될 수 있다. GLS(160)는 적층 스택(140)을 통해 연장되고 폴리실리콘 층(130)에서 부분적으로 연장된다. 이와 같이, GLS(160)의 바닥에서 폴리실리콘 층(130)의 일부가 노출된다.
도 6 및 도 7은 본 발명의 일 실시예에 따라 GLS 스페이서를 증착한 다음 선택적으로 에칭한 후의 3차원 메모리 디바이스(100)의 단면도를 개략적으로 도시한다. 도 6 및 도 7에 도시된 바와 같이, GLS 스페이서는 CVD, PVD, ALD, 또는 이들 공정 중 둘 이상의 조합에 의해 순차적으로 증착될 수 있는 층(161, 162, 163, 164, 165)을 포함한다. 층들(161, 163, 165)은 실리콘 질화물을 포함할 수 있고, 층들(162, 164)은 실리콘 산화물을 포함할 수 있다. GLS 스페이서를 증착한 후, 건식 에칭 또는 건식 에칭과 습식 에칭의 조합으로 GLS의 바닥에서 스페이서 일부를 제거하도록 선택적 에칭을 수행한다. 이와 같이, 폴리실리콘 층(130)은 도 7에 도시된 바와 같이 GLS의 바닥에서 부분적으로 노출된다.
도 8 내지 도 12는 각각, 본 개시의 실시예에 따라 하나 이상의 에칭 단계가 수행된 후의 3D 메모리 디바이스(100)의 단면도를 개략적으로 도시한다. 폴리실리콘 층(130)의 폴리실리콘 재료를 제거하기 위해 제1 선택적 에칭 공정, 예를 들어 선택적 습식 에칭 공정이 수행된다. 도 8에 도시된 바와 같이, 폴리실리콘 재료를 제거하면 캐비티(170)가 생성되어 실리콘 질화물 층(124) 및 채널 홀(150)에 형성된 전술한 기능층(151)의 실리콘 산화물 층(즉, 차단층(152))의 하부가 노출된다.
폴리실리콘 층(130)을 에칭한 후, 제2 선택적 에칭 공정, 예를 들어 선택적 습식 에칭 공정을 수행하여 캐비티(170)에 노출된 기능층(151)의 실리콘 산화물 층 부분을 제거한다. 그 결과, 도 9에 도시된 바와 같이 기능층(151)의 실리콘 질화물 층(즉, 저장층(153))의 일부가 노출된다.
실리콘 질화물 저장층(153)의 일부가 노출된 후, 실리콘 질화물 저장층(153)의 노출된 부분 및 층들(124 및 165)을 포함하는 실리콘 질화물 재료를 제거하기 위해 제3 선택적 에칭 공정, 예를 들어 선택적 습식 에칭 공정이 수행된다. 노출된 실리콘 질화물 재료를 제거함으로써, 도 10에 도시된 바와 같이, 캐비티(170) 내에서 기능층(151)의 실리콘 산화물 층(즉, 터널 절연층(154))의 일부, 캐비티(170)의 바닥에서 실리콘 산화물 층(123), 및 GLS 스페이서의 실리콘 산화물 층(164)이 노출된다.
그 후, 실리콘 산화물 터널 절연층(154)의 노출된 부분과 층(123, 164)을 포함하는 노출된 실리콘 산화물 재료를 제거하기 위해 제4 선택적 에칭 공정, 예를 들어 선택적 습식 에칭 공정이 수행된다. 노출된 실리콘 산화물 재료를 제거함으로써, 도 11에 도시된 바와 같이, 캐비티(170) 내에서 채널 홀(150)의 폴리실리콘 층(즉, 채널층(155))의 일부, 캐비티(170)의 바닥에서 실리콘 질화물 층(122), 및 GLS 스페이서의 실리콘 질화물 층(163)이 노출된다.
다음으로, 제5 선택적 에칭 공정, 예를 들어 선택적 습식 에칭 공정을 수행하여 층들(122, 163)을 포함하는 노출된 실리콘 질화물 재료를 제거한다. 노출된 실리콘 질화물 재료의 제거로 인해, 도 12에 도시된 바와 같이, 캐비티(170)의 바닥에서 실리콘 산화물 층(121) 및 GLS 스페이서의 실리콘 산화물 층(162)이 노출된다. 그 결과, 채널 홀(150)의 바닥에 가까운 폴리실리콘 채널층(155)의 부분이 노출되고, 실리콘 기판(110)을 포함하는 3차원 메모리 디바이스(100)의 다른 부분은 실리콘 산화물 재료로 덮인다. 폴리실리콘 채널층(155)의 노출된 부분은 또한 캐비티(170)의 측벽이다.
도 13 내지 도 15는 본 개시의 실시예들에 따라 제1 선택적 에피택셜 성장, 에칭 단계 및 제2 선택적 에피택셜 성장 후의 3D 메모리 디바이스(100)의 단면도를 개략적으로 도시한다. 제1 선택적 에피택셜 성장은 캐비티(170) 내에서 노출된 폴리실리콘 채널층(155) 부분, 즉 캐비티(170)의 측벽에 폴리실리콘을 증착하기 위해 수행된다. 다른 영역들이 실리콘 산화물에 의해 덮여 있기 때문에, 선택적 에피택셜 성장 공정은, 도 13에 도시된 바와 같이, 폴리실리콘 채널층(155)의 노출된 부분 상에서만 폴리실리콘 층(171)을 성장시킬 수 있다. 그 결과, 캐비티(170)의 폴리실리콘 측벽이 더 두꺼워진다. 일부 실시예에서, 폴리실리콘 층(171)은 도핑되지 않을 수 있다. 일부 다른 실시예에서, 폴리실리콘 층(171)은 n형 또는 p형 도펀트로 약하게 도핑될 수 있다.
위에서 설명하고 도 13에 도시된 바와 같이, 실리콘 기판(110)이 실리콘 산화물 층(121)에 의해 덮여 있기 때문에 폴리실리콘 채널층(155)의 노출된 부분, 즉 캐비티(170)의 폴리실리콘 측벽에만 폴리실리콘이 증착될 수 있지만, 단결정 실리콘은 기판(110) 위에 증착될 수 없다. 한편, 실리콘 산화물(121)이 존재하지 않는 경우, 즉 캐비티(170)의 폴리실리콘 측벽과 이 시나리오에서 캐비티(170)의 바닥인 단결정 실리콘 기판(110)이 모두 노출되면, 폴리실리콘은 측벽에, 단결정 실리콘은 기판(110)에 각각 증착될 수 있다. 그러나, 이러한 시나리오에서, 기판(110) 상의 실리콘(예를 들어, 단결정 실리콘)의 성장 속도는 측벽 상의 실리콘(예를 들어, 폴리실리콘)의 성장 속도보다 클 수 있다. 특히, 실리콘 층들은 개구들(172)로부터 더 멀리 떨어져 있는 측벽에서 보다 캐비티(170)의 개구들(172)에 대향하는 기판(110) 부분에서 더 빠르게 성장할 수 있다. 따라서, 기판(110)에 증착된 실리콘은 개구(172)로부터 더 멀리 떨어진 일부 측벽에 증착된 폴리실리콘 층의 두께가 미리 결정된 값에 도달하기 전에 개구(172)에 가까워져서 개구를 막아버릴 수 있다. 따라서, 채널 홀(150)의 일부 주위에 공극(void)가 형성될 수 있으며, 특히 2개의 개구(172) 사이의 중간에 이 공극이 형성될 수 있다. 폴리실리콘 측벽이 채널 홀(150) 내의 채널층(155)과 연결되므로, 측벽의 폴리실리콘 두께가 소정 값 미만인 경우, 채널층(155)은 어레이 공통 소스(ACS, array common source)와의 전기적 연결이 불량할 수 있고, 이 채널층에 연결된 대응하는 낸드 메모리 셀의 오류도 발생할 수 있다.
다시 도 13을 참조하면, 도 14에 도시된 바와 같이, 예컨대, 캐비티(170) 바닥에서 기판(110)의 상부 표면과 GLS 스페이서의 실리콘 질화물 층(161)을 노출시키는 선택적 습식 에칭 공정에 의해, 실리콘 산화물 층(121, 162)을 제거할 수 있다. 이어서, 제2 선택적 에피택셜 성장이 수행된다. 폴리실리콘 측벽과 단결정 실리콘 기판(110)이 모두 노출되어 있으므로, 도 15에 도시된 바와 같이, 측벽에 폴리실리콘을 성장시켜 폴리실리콘 층(171)을 더 두껍게 만들고, 기판(110) 위에 단결정 실리콘 층(173)을 성장시킨다. 폴리실리콘 층(171)은 제1 및 제2 선택적 에피택셜 성장 공정에 의해 각각 형성되는 두 부분을 포함하며, 이들은 서로 인접하고 평행하게 될 수 있다. 단결정 실리콘 층(173)은 기판(110)의 상부 표면에 접하고 상부 표면과 평행하다. 제2 선택적 에피택셜 성장에서, 폴리실리콘 층(171)의 성장된 부분과 단결정 층(173)은 p형 도펀트로 도핑된다.
전술한 바와 같이, 층(171)은 2번의 선택적 에피택셜 성장 공정에서 성장되는 2개의 부분을 포함한다. 제1 선택적 에피택셜 성장에서는 층(171)만 성장된다. 제2 선택적 에피택셜 성장에서, 층(171)은 두꺼워지고 층(173)이 성장된다. 또한, 제2 선택적 에피택셜 성장 동안, 층(171, 173)은 채널층(155)에 가까운 영역에서 서로 인접하여 전기적으로 결합된다.
제2 선택적 에피택셜 성장 후, 제3 선택적 에피택셜 성장이 수행된다. 도 16에 도시된 바와 같이, 층(171)(폴리실리콘 측벽)과 단결정 실리콘 층(173)이 모두 노출되어 있으므로, 폴리실리콘 실리콘이 측벽 상에서 성장하여 층(171)을 더 두껍게 만들고, 또 다른 단결정 실리콘 층(174)이 층(173) 상에 성장한다. 제3 선택적 에피택셜 성장에서, 폴리실리콘 층(171)의 성장된 부분과 단결정 층(174)에 n형 도펀트가 도핑된다. 층(171, 174)은 채널층(155)과 가까운 영역에서 서로 인접하여 전기적으로 연결된다. 층들(173, 174)은 각각 1회의 에피택셜 성장 공정으로 성장되는 반면, 층(171)은 3회의 에피택셜 성장 공정으로 성장된다. 제1 에피택셜 성장은 층(171)만을 독점적으로 성장시키도록 구성된다. 이와 같이, 층(171)의 최종 두께는 층들(173 및 174)의 성장과 연관되지 않고 층들(173 및 174)의 두께와 관련이 없다.
개구(172)에 대향하는 층(174)의 일부 부분이 개구에 훨씬 더 가깝기 때문에, 이 층(174)의 이러한 부분의 성장 속도는 이 층(174)의 다른 부분 및 두 개구(172) 사이 중간에 있는 층(171)의 일부 부분과 비교하면 가장 빠르다. 성장 속도의 차이가 너무 커서 개구(172)가 채워지면, 도 16에 도시된 바와 같이 층(174)의 일부 위에 공극(175)이 형성된다. 폴리실리콘 층(171)은 제1 선택적 에피택셜 성장에서 개별적으로 일정 두께에 도달하도록 성장될 수 있으므로, 공극(175)에도 불구하고 채널층(155)과 ACS 사이의 전기적 연결이 유지된다.
도 16에 도시된 바와 같이, 층(174)은 층(173)의 상부 표면 상에 증착될 수 있다. 이 층들(173, 174)은 서로 접촉하고 전기적으로 연결된다. 또한, 두 층들(173, 174)은 폴리실리콘 층(171)과 접촉하여 전기적으로 연결된다. 따라서, 이들 층들(171, 173, 174)은 서로 인접하고 서로 전기적으로 연결된다. 이는 또한 이 층들(171, 173, 174)이 서로 전기적으로 접촉한다는 것을 나타낸다. 층들(173, 174)이 각각 p-도핑 및 n-도핑되기 때문에, 두 개의 개별 전류 경로가 배열된다. 도 16에서 "1"로 표시된 제1 전류 경로는 층(173) 내에 있는 반면, 도 16에서 "2"로 표시된 제2 전류 경로는 층(174) 내에 있다. 제1 전류 경로는 3차원 메모리 디바이스(100)의 블록 소거 동작을 위해 구성된다. 제2 전류 경로는 판독 동작을 위해 구성된다. 판독 동작이 제1 전류 경로와 별개인 n-도핑된 층(174) 내의 제2 전류 경로를 사용하기 때문에, 층(173)(즉, p-웰)은 판독 동작에서 선택된 워드 라인에 대해 더는 음으로 바이어스될 필요가 없다. 따라서 BSG에 대한 요구 사항이 제거될 수 있고 디바이스 신뢰성이 향상될 수 있다.
도 17 및 도 18은 각각 본 개시의 실시예들에 따라 추가적인 제조 단계들이 수행된 후의 3D 메모리 디바이스(100)의 단면도를 개략적으로 도시한다. 제3 선택적 에피택셜 성장 후, 선택적 습식 에칭과 같은 에칭 공정을 수행하여 실리콘 질화물 층(161)을 제거한다. 적층 스택(140)의 층(142)은 또한 실리콘 질화물 층이기 때문에, 실리콘 질화물 층(161)을 제거하기 위한 에칭 공정 동안 실리콘 질화물 층(142)이 제거되어, 실리콘 산화물 층(141) 사이에 캐비티가 남게 된다. 그 다음, W와 같은 전도성 재료가 층(142)의 제거에 의해 남겨진 캐비티를 채우도록 성장되어, 실리콘 산화물 층(141) 사이에 도전층(143)이 형성된다. 즉, 도전층(143)은 유전층(142)을 대체하고 적층 스택(140)은 이제 도 17에 도시된 바와 같이 교호하는 유전층(141) 및 도전층(143)을 포함한다. 도전층(143)은 기판(110)에 평행할 수 있고 채널 홀(150) 내의 각 기능층(151)의 일부는 채널 홀(150) 내의 채널층(155)의 부분과 도전층(143) 중 하나의 부분 사이에 있다. 전도성 재료는 CVD, PVD, ALD, 또는 이들 공정 중 둘 이상의 조합에 의해 증착될 수 있다. 일부 실시예에서, Co, Cu 또는 Al과 같은 다른 금속이 도전층(143)을 형성하기 위한 전도성 재료로 사용될 수 있다.
각각의 도전층(143)은, X 방향을 따라 또는 X-Z 평면에서, 낸드 메모리 셀의 하나 이상의 행을 전기적으로 연결하도록 구성되고 3D 메모리 디바이스(100)에 대한 워드 라인으로서 구성된다. 채널 홀(150)에 형성된 채널층(155)은 낸드 메모리 셀의 열 또는 스트링을 Y 방향으로 전기적으로 연결하도록 구성되며, 3차원 메모리 디바이스(100)를 위한 비트 라인으로서 구성된다. 이와 같이, 채널 홀(150)의 X-Z 평면에서 기능층(151)의 일부는, 낸드 메모리 셀의 일부로서 도전층(143)과 채널층(155) 사이, 즉 워드 라인과 비트 라인 사이에 배치된다. 채널 홀(150)의 일부를 둘러싸는 도전층(143)의 부분은 낸드 메모리 셀의 제어 게이트로서 기능한다. 도 17에 도시된 바와 같은 3차원 메모리 디바이스(100)는 NAND 셀의 스트링의 2D 어레이를 포함하는 것으로 간주될 수 있다(이러한 스트링은 "NAND 스트링"으로도 지칭됨). 각각의 NAND 스트링은 다수의 NAND 셀을 포함하고 기판(110)을 향해 수직으로 연장된다. NAND 스트링은 낸드 메모리 셀의 3D 배열을 형성한다.
도전층(143)이 형성된 후, 3D 낸드 메모리 디바이스(100) 상에 실리콘 산화물 층(166)이 증착될 수 있다. 이 층(166)은 CVD, PVD, ALD, 또는 이들 공정 중 둘 이상의 조합에 의해 증착될 수 있다. 그 다음, 건식 에칭 공정 또는 건식 에칭 및 습식 에칭 공정의 조합이 수행되어 각각의 GLS(160)의 바닥에 개구를 생성할 수 있다. 그 결과, 층(166)의 일부 및 층(174)의 일부가 제거된다.
이 에칭 공정은 층(174)의 일부를 노출시킨다. 그런 다음, GLS의 160 내에 ACS를 형성하기 위한 공정이 수행된다. ACS는 층(174)과 전기적으로 연결된다. 도 18에 도시된 바와 같이, 티타늄 질화물(titanium nitride), W, Co, Cu, Al, 도핑된 실리콘, 또는 실리사이드와 같은 전도성 재료를 포함하는 도전층(167)이 실리콘 산화물 측벽을 덮고 GLS(160)의 바닥에서 층(174)과 전기적으로 접촉하도록 증착될 수 있다. 그 다음, GLS(160)는 도핑된 폴리실리콘과 같은 전도성 재료(168)로 채워지고 W, Co, Cu, 또는 Al과 같은 금속으로 제조될 수 있는 전도성 플러그(169)에 의해 밀봉될 수 있다. GLS(160)가 채워지면 전기적으로 도전성 채널이 된다. 그 다음, 디바이스(100)의 제조를 완료하기 위해 다른 제조 단계 또는 공정이 수행된다.
도 19는 본 개시의 실시예들에 따른 다른 3차원 메모리 디바이스(180)의 단면도를 개략적으로 도시한다. 도 19에 도시된 디바이스(180)는 도 18에 도시된 디바이스(100)를 제조하는 데 사용된 것과 동일한 공정을 사용하여 제조될 수 있다. 도 19에 도시된 디바이스(180)의 구조는, 도 18에 도시된 디바이스(100)와 유사하지만, 디바이스(180)의 ACS는 n-도핑된 층(174)을 통해 p-도핑된 층(173)으로 연장되는 반면, 디바이스(100)의 ACS는 n-도핑된 층(174)으로만 연장되고 층(173)과는 직접적으로 접촉하지 않는다. 이와 같이, 도 18에 도시된 디바이스(100)에서는, ACS가 n-도핑된 층(174)과 전기적으로 접촉한다. 도 19에 도시된 디바이스(180)에서는, 그러나, ACS는 n-도핑된 층(174) 및 p-도핑된 층(173) 모두와 전기적으로 접촉한다. 도 18 및 도 19에 도시된 바와 같이, 두 디바이스(100 및 180) 모두에서, 제1 전류 경로는 블록 소거 동작을 위한 층(173)에 구성되고 제2 전류 경로는 판독 동작을 위한 층(174)에 구성된다.
도 20 내지 도 25는 본 개시의 실시예들에 따른 다른 예시적인 3D 메모리 디바이스(200)의 제조 공정을 개략적으로 도시한다. 3D 메모리 디바이스(200)의 구조는 디바이스(100)의 구조와 유사할 수 있지만, 3D 메모리 디바이스(200)는 디바이스(100)의 층들(121-124)을 포함하는 디바이스(100)의 복합 커버층 대신 단일층의 커버층(125)을 포함한다. 일부 실시예에서, 이 층(125)은 실리콘 산화물, 실리콘 질화물, 및 폴리실리콘을 에칭하는 데 사용되는 에천트에 의해 에칭될 수 없는 재료를 포함할 수 있다. 일부 실시예에서, 실리콘 산화물, 실리콘 질화물, 및 폴리실리콘을 에칭하기 위해 제조 중에 사용되는 에천트 내에서 이 층(125)의 재료의 에칭 레이트는, 이 에천트에 대한 실리콘 산화물, 실리콘 질화물 및 폴리실리콘의 에칭 레이트보다 훨씬 더 느릴 수 있는데, 예를 들어 10배 더 느릴 수 있다. 예를 들어, 이 층(125)은 알루미늄 산화물을 포함할 수 있다.
도 20에 도시된 바와 같이, 3차원 메모리 디바이스(200)가 제조될 때, 커버층(125)은 CVD, PVD, ALD 또는 이들 공정 중 둘 이상의 조합에 의해 기판(110)의 상부 표면 상에 증착될 수 있다. 다음으로, 디바이스(100)와 유사하게, 폴리실리콘 층(130)과 같은 희생층, 및 교호하는 스택 층들(141 및 142)을 포함하는 적층 스택(140)이 커버층(125) 위에 순차적으로 증착된다. 디바이스(100)와 유사하게, 디바이스(200)의 스택 층들(141 및 142)도 예시적으로 각각 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다. 도 21에 도시된 바와 같이, 디바이스(200)는 디바이스(100)와 유사하게 채널 홀(150), 기능층(151), 및 폴리실리콘 채널층(155)(반도체 채널)을 포함한다. 기능층(151)은 디바이스(100)와 동일하게 채널 홀(150)의 측벽에 형성된다. 기능층(151)은 예시적으로 채널 홀(150)의 측벽에 증착된 차단층(152)으로서의 실리콘 산화물 층, 차단층(152)의 표면에 증착된 저장층(153)으로서의 실리콘 질화물 층, 및 저장층(153)의 표면에 증착된 터널 절연층(154)으로서의 다른 실리콘 산화물 층을 포함할 수 있다. 폴리실리콘 채널층(155)이 터널 절연층(154)의 표면에 증착될 수 있다. 채널 홀(150)은 유전체 재료(156)로 채워질 수 있다.
다음으로, GLS(160)가 형성되고 GLS 스페이서가 증착된다. 디바이스(200)의 GLS 스페이서는, 예를 들어, 디바이스(100)와 동일한 층(161-165)을 포함할 수 있다. 디바이스(100)의 경우와 같이, 여러 선택적 습식 에칭 공정과 같은 다중 에칭 공정을 수행하여 폴리실리콘 층(130), GLS 스페이서의 층(165, 164, 163) 및 캐비티(170) 내에서 차단층(152), 저장층(153) 및 터널 절연층(154)의 노출된 하부를 제거한다. 그러면, 폴리실리콘 채널층(155)의 일부 또는 폴리실리콘 측벽이 캐비티(170) 내에서 노출되는 반면, 기판(110)은 도 21에 도시된 바와 같이 캐비티(170)의 바닥에서 층(125)에 의해 여전히 덮여 있다.
디바이스(100)의 제조 공정과 마찬가지로, 제1 선택적 에피택셜 성장은 도 22에 도시된 바와 같이 캐비티(170) 내의 폴리실리콘 측벽 상에만 폴리실리콘 층(171)을 성장시키기 위해 수행될 수 있다. 디바이스(100)와 유사하게, 이 층(171)은 일부 실시예에서 도핑되지 않거나 일부 다른 실시예에서 약하게 n-도핑 또는 p-도핑될 수 있다. 그 다음, 층(162) 및 커버층(125)이 개별적으로 에칭된다. 예를 들어, 층(162)이 먼저 에칭될 수 있다. 에칭 공정들, 예를 들어 선택적 습식 에칭 공정들이 층(162, 125)을 각각 제거하기 위해 수행된다. 도 23에 도시된 바와 같이, 에칭 공정 후에 기판(110)의 상부 표면이 노출된다.
이후, 도 24에 도시된 바와 같이 캐비티(170)의 폴리실리콘 측벽 상의 폴리실리콘 층(171)을 두껍게 함과 동시에 기판(110) 상에 단결정 실리콘 층(173)을 성장시키기 위해 제2 선택적 에피택셜 성장을 수행한다. 디바이스(100)와 유사하게, 디바이스(200)의 층(173) 및 제2 선택적 에피택셜 성장에서 성장된 층(171)의 부분은 p-도핑된다. 이 층들(171, 173)은 채널층(155)과 가까운 영역에서 서로 인접하고 전기적으로 연결된다.
이와 같이, 디바이스(100)와 유사하게, 디바이스(200)의 층(171)은 2번의 선택적 에피택셜 성장의 2번의 이어진 공정들에 의해 성장하고, 2번의 공정에 대응하는 2개의 부분을 포함한다. 이에 비해, 소자(200)의 층(173)은 한 번의 선택적 에피택셜 성장만으로 형성된다.
제2 선택적 에피택셜 성장 후에, 디바이스(100)와 유사하게, 제3 선택적 에피택셜 성장이 수행된다. 폴리실리콘 실리콘은 측벽에서 성장되어 층(171)을 더욱 두껍게 하고, 또 다른 단결정 실리콘 층(174)은 도 25에 도시된 바와 같이 층(173) 상에 성장된다. 제3 선택적 에피택셜 성장에서, 폴리실리콘 층(171)의 성장된 부분과 단결정 층(174)은 n-도핑된다. 층들(171, 174)은 채널층(155)과 가까운 영역에서 서로 인접하여 전기적으로 연결된다. 디바이스(100)와 유사하게, 층(174)의 일부 부분이 개구(172)를 채우도록 성장될 때, 도 25에 도시된 바와 같이, 층(174)의 일부 다른 부분 위에 공극(175)이 형성된다. 다시 말하지만, 폴리실리콘 층(171)은 제1 선택적 에피택셜 성장에서 일정 두께에 도달하도록 성장될 수 있으므로, 공극(175)에도 불구하고 채널층(155)과 ACS 사이의 전기적 연결이 유지될 수 있다.
디바이스(100)와 유사하게, 디바이스(200)의 층들(173, 174)은 서로 전기적으로 접촉한다. 또한, 두 층(173, 174)은 폴리실리콘 층(171)과 전기적으로 접촉한다. 이 층들(173, 174)이 각각 p-도핑된 n형이기 때문에, 2개의 개별 전류 경로가 배열된다. 도 25에서 "1"로 표시된 제1 전류 경로는 층(173) 내에 있는 반면, 도 25에서 "2"로 표시된 제2 전류 경로는 층(174)에 있다. 디바이스(100)와 유사하게, 제1 전류 경로는 3D 메모리 디바이스(200)의 블록 소거 동작을 위해 구성된다. 제2 전류 경로는 판독 동작을 위해 구성된다. 판독 동작이 제1 전류 경로와 별개인 n-도핑된 층(174)의 제2 전류 경로를 사용하기 때문에, 층(173)(즉, p-웰)은 더 이상 선택된 워드 라인에 대해 음으로 바이어스될 필요가 없다. 따라서 BSG에 대한 요구 사항이 제거될 수 있고 디바이스 신뢰성이 향상될 수 있다.
제3 선택적 에피택셜 성장 후에, 디바이스(100)의 경우와 같이, 에칭 공정, 예를 들어 선택적 습식 에칭 공정을 수행하여 실리콘 질화물 층(161 및 142)을 제거하고 층(142)은 W와 같은 도전층(143)으로 대체된다. 도전층은 3차원 메모리 디바이스(200)의 워드 라인으로서 구성되고 채널층(155)(반도체 채널)은 비트 라인으로서 구성된다. 디바이스(100)의 경우와 마찬가지로, 산화물 층(166)의 증착 및 에칭 공정을 사용하여, GLS(160)의 바닥에서 층(174)을 노출시키고 전기 전도성 재료를 증착하여 ACS를 형성한다. 그러면, ACS는 층(174)과 전기적으로 접촉한다. 그 후, 디바이스(200)의 제조를 완료하기 위해 다른 제조 단계 또는 공정이 수행된다.
도 26은 본 개시의 실시예들에 따른 다른 3차원 메모리 디바이스(210)의 단면도를 개략적으로 도시한다. 도 26에 도시된 디바이스(210)는 도 25에 도시된 디바이스(200)를 제조하는 데 사용된 것과 동일한 공정을 사용하여 제조될 수 있다. 도 26에 도시된 디바이스(210)의 구조는 도 25에 도시된 디바이스(200)와 유사하지만, 디바이스(210)의 ACS는 n-도핑된 층(174)을 통해 p-도핑된 층(173)으로 연장되는 반면, 디바이스(200)의 ACS는 n-도핑된 층(174)으로만 연장되고 층(173)과는 직접 접촉하지 않는다. 이와 같이, 도 25에 도시된 디바이스(200)에서는, ACS가 n-도핑된 층(174)에만 전기적으로 접촉한다. 도 26에 도시된 디바이스(210)에서, ACS는 n-도핑된 층(174) 및 p-도핑된 층(173) 모두와 전기적으로 접촉한다. 도 25 및 도 26에 도시된 바와 같이 두 디바이스(200 및 210) 모두에서, 제1 전류 경로는 블록 소거 동작을 위한 층(173)에 구성되고 제2 전류 경로는 판독 동작을 위한 층(174)에 구성된다.
도 27은 본 개시의 실시예들에 따른 3D 메모리 디바이스를 제조하기 위한 개략적인 흐름도(300)를 도시한다. 단계 311에서, 커버층이 기판의 상부 표면 위에 증착될 수 있다. 기판은 단결정 실리콘 기판과 같은 반도체 기판을 포함할 수 있다. 일부 실시 형태에서, 커버층은 단일 알루미늄 산화물 층을 포함할 수 있다. 일부 다른 실시예에서, 커버층은 기판 위에 순차적으로 증착된 4개의 층을 포함하는 복합 층을 포함할 수 있다. 4개의 층 중, 첫 번째 및 세 번째 층은 실리콘 산화물을 포함하고, 두 번째 및 네 번째 층은 실리콘 질화물을 포함할 수 있다. 일부 다른 실시예에서, 커버층은 3D 메모리 디바이스의 기능층 및 GLS 스페이서의 설계에 따라 다른 구성을 가질 수 있다.
단계 312에서, 폴리실리콘 층과 같은 희생층이 커버층 상에 증착될 수 있다. 다음으로, 적층 스택이 희생층 위에 증착될 수 있다. 적층 스택은 교호로 적층되는 제1 스택 층 및 제2 스택 층을 포함한다. 일부 실시예들에서, 제1 스택 층은 제1 유전층을 포함할 수 있고, 제2 스택 층은 제1 유전층과 상이한 제2 유전층을 포함할 수 있다. 일부 다른 실시예에서, 제1 및 제2 스택 층은 각각 유전층 및 전기적 전도성 층을 포함할 수 있다.
단계 313에서, 기판의 일부를 노출시키기 위해 적층 스택, 희생층, 및 커버층을 통해 채널 홀이 형성된다. 각 채널 홀의 측벽에는 기능층과 채널층이 증착된다. 상기 기능층을 형성하는 단계는 상기 채널 홀 측벽에 차단층을 증착하는 단계, 상기 차단층 상에 저장층을 증착하는 단계 및 상기 저장층 상에 터널 절연층을 증착하는 단계를 포함할 수 있다. 터널 절연층 상에 증착된 채널층은 반도체 채널의 기능을 하며 폴리실리콘 층을 포함할 수 있다.
단계 314에서, 적층 스택을 통해 희생층 내로 수직으로 연장하고 희생층의 일부를 노출시키는 GLS가 형성된다. 다음으로, 희생층이 에칭되고 커버층 위에 캐비티가 생성된다. 캐비티는 기능층의 차단층의 일부와 커버층의 일부를 노출시킨다. 그 다음, 차단층, 저장층 및 터널 절연층을 포함하여 캐비티 내에 순차적으로 노출되는 기능층의 층들이, 예를 들어 한 번 이상의 선택적 에칭 공정에 의해 각각 에칭된다. 그 결과, 기판에 가까운 기능층의 일부가 제거되어 캐비티 내에 채널층의 측면 부분이 노출된다. 커버층의 적어도 일부가 남아 있고 여전히 기판을 덮고 있다.
단계 315에서, 캐비티 내의 채널층(즉, 측벽)의 노출된 부분 상에 제1 에피택셜 층을 성장시키기 위해 제1 선택적 에피택셜 성장이 수행된다. 다음으로, 기판 상의 커버층은 에칭, 예를 들어 선택적 습식 에칭에 의해 제거된다. 기판의 상부 표면의 일부가 노출된다.
단계 316에서, 제1 에피택셜 층을 두껍게 하는 동시에 p-도핑된 제2 에피택셜 층을 기판의 일부 상에 증착하기 위해 제2 선택적 에피택셜 성장이 수행된다. 제1 에피택셜 층은 폴리실리콘 층일 수 있고 제2 에피택셜 층은 단결정 실리콘 층일 수 있다.
단계 317에서, 제3 선택적 에피택셜 성장이 수행되어 제1 에피택셜 층을 더욱 두껍게 하는 동시에 제2 에피택셜 층 상에 n-도핑된 제3 에피택셜 층을 증착한다. 제1 에피택셜 층은 폴리실리콘 층으로 남아 있고 제3 에피택셜 층은 단결정 실리콘 층일 수 있다.
적층 스택이 2개의 유전층 스택을 포함하는 일부 실시예에서, 제1 및 제2 스택 층 중 하나는 단계 318에서 에칭되어 제거되면서 캐비티를 남기고, 그런 다음 캐비티는 도전층을 형성하기 위해 전기 전도성 재료로 채워진다. 전기 전도성 재료는 W, Co, Cu 또는 Al과 같은 금속을 포함할 수 있다.
단계 319에서, 산화물 층이 증착되고 GLS에서 선택적으로 에칭되어 제3 에피택셜 층을 노출시킨다. 티타늄 질화물(titanium nitride), W, Cu, Al 및/또는 도핑된 폴리실리콘과 같은 전기 전도성 재료가 GLS에 증착되어 제3 에피택셜 층과 전기적으로 접촉하는 ACS를 형성한다.
도 28 내지 도 36은 본 개시의 실시예들에 따른 또 다른 예시적인 3D 메모리 디바이스(400)의 제조 공정을 개략적으로 도시한다. 3차원 메모리 디바이스(400)의 구조는 디바이스(100, 200)의 구조와 유사할 수 있지만 디바이스(400)의 터널 절연층은 실리콘 산화물이 아니다.
아래에서 더 자세히 설명되는 바와 같이, 디바이스(400)에 대한 도 28 내지 도 36에 도시된 예시적인 제조 공정에서, 기판을 차폐하기 위한 커버층은 캐비티(170)가 형성된 후에 성장된다. 예를 들어, 도 28에 도시된 예에서, 터널 절연층(154)은 실리콘 산화물 층이 아니라 고 유전상수 유전체 재료를 갖는 층이다. 터널 절연층 증착에 사용되는 고 유전상수 재료는 실리콘 산화물 및 실리콘 질화물 에칭에 사용되는 에천트에 의해 에칭될 수 없는 재료를 포함할 수 있다. 일부 실시예에서, 실리콘 산화물(silicon oxide) 및 실리콘 질화물(silicon nitride)를 에칭하기 위해 제조 중에 사용되는 에천트 내에서 고 유전상수 유전체 재료의 에칭 레이트는 에천트가 실리콘 산화물 및 실리콘 질화물을 에칭하는 에칭 레이트보다 훨씬 더 느릴 수 있고, 예를 들어 10배 더 느릴 수 있다. 예를 들어, 고 유전상수 유전체 재료는 알루미늄 산화물을 포함할 수 있으며, 이는 이하의 설명에서 예시적으로 사용된다.
3D 낸드 메모리 디바이스(400)의 제조 방법은 디바이스(100, 200)에 사용된 공정과 동일하거나 유사한 하나 이상의 공정을 사용할 수 있다. 예를 들어, 디바이스(100, 200)에 사용되는 하나 이상의 증착 공정, 하나 이상의 에칭 공정, 및/또는 하나 이상의 충전 공정이 디바이스(400)의 제조에 사용될 수 있다. 이러한 공정들에 대한 상세한 설명은 생략하거나 반복하지 않는다.
도 28을 참조하면, 3차원 메모리 디바이스(400)를 제조할 때, 먼저 커버층을 증착하지 않고 기판(110) 위에 희생층(131)을 증착할 수 있다. 희생층(131)은 유전체 재료, 반도체 재료 또는 전도성 재료와 같이, 기판(110)의 재료에 비해 에칭 선택성이 높은 재료를 포함할 수 있다. 이하의 설명에서, 예를 들어, 층(131)은 실리콘 질화물 층이다. 다음으로, 디바이스(100)와 유사하게, 교호하는 스택 층들(141, 142)을 포함하는 적층 스택(140)이 희생층(131) 위에 증착된다. 디바이스(100 및 200)와 유사하게, 디바이스(400)의 스택 층들(141 및 142)은 예시적으로 각각 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다.
도 29를 참조하면, 디바이스(100)와 유사하게, 디바이스(400)에 채널 홀(150), 기능층(151) 및 폴리실리콘 채널층(155)(반도체 채널)이 순차적으로 형성된다. 기능층(151)은 디바이스(100)와 동일하거나 유사한 방식으로 채널 홀(150)의 측벽에 형성된다. 디바이스(400)의 기능층(151)은 채널 홀(150) 측벽에 증착된 차단층(152), 차단층(152) 표면에 증착된 저장층(153), 저장층(153) 표면에 증착된 터널 절연층(157)을 포함한다. 차단층(152)은 예를 들어, 실리콘 산화물 층을 포함할 수 있고, 저장층(153)은 실리콘 질화물 층을 포함할 수 있다. 실리콘 산화물 층을 포함하는, 상술한 예시의 디바이스들의 터널 절연 층(154)과 달리, 본 디바이스(400)의 터널 절연층(157)은 예를 들어, 알루미늄 산화물 층을 포함한다. 이후, 터널 절연층(157)의 표면에 폴리실리콘 채널층(155)을 증착할 수 있다. 채널 홀(150)은 유전체 재료(156)로 채워질 수 있다.
도 29에 도시된 바와 같이, GLS(160)를 형성하고 GLS 스페이서를 증착한다. 디바이스(400)의 GLS 스페이서는 예를 들어 디바이스(100)의 5개 층 대신 4개의 층을 포함할 수 있다. 디바이스(400)는 디바이스(100)와 동일한 층들(161, 162, 163, 164)을 포함할 수 있지만 층(165)은 포함하지 않을 수 있다. 예를 들어, 층들(161 및 163)은 실리콘 질화물이고 층들(162 및 164)은 실리콘 산화물이다. GSL(160) 내에서 층들(161-164)의 하부는 층(131)을 노출시키는 건식 에칭 또는 건식 및 습식 에칭 공정의 조합과 같은 제1 에칭 공정에 의해 제거된다.
층(131)이 노출된 후, 예를 들어 2번의 선택적 습식 에칭 공정을 포함할 수 있는 제2 에칭 공정을 수행하여 실리콘 질화물 재료 및 실리콘 산화물 재료를 순차적으로 에칭한다. 그 결과, 도 30에 도시된 바와 같이 실리콘 질화물 희생층(131) 및 실리콘 산화물 층(164)이 에칭되어 캐비티(170)가 형성된다. 희생층(131)의 제거로 캐비티(170) 내의 차단층(152)의 일부가 노출된다. 차단층(152)도 실리콘 산화물이기 때문에, 캐비티(170) 내에서 이 층(152)의 노출된 부분 또한 제2 에칭 공정에서 에칭되어 제거된다.
도 30에 도시된 바와 같이, 희생층(131)을 제거하면 기판(110)의 상부 표면이 노출된다. 다음으로, 도 31에 도시된 바와 같이, 산화 공정을 수행하여 기판(110) 위로 실리콘 산화물 층(176)을 성장시킨다. 실리콘 산화물 층(176)은 커버층으로서 구성된다.
산화 공정 후에, 실리콘 질화물 재료를 에칭하기 위해 제3 에칭 공정, 예를 들어 선택적 습식 에칭 공정이 수행된다. 층(163) 및 캐비티(170) 내의 저장층(153)의 노출된 부분이 에칭된다. 그 결과, 터널 절연층(157)의 일부, 즉 알루미늄 산화물 층의 일부가 도 32에 도시된 바와 같이 캐비티(170) 내에 노출된다. 다음으로, 알루미늄 산화물 재료를 에칭하기 위해 선택적 습식 에칭과 같은 제4 에칭 공정이 수행된다. 그 결과, 도 33에 도시된 바와 같이, 캐비티(170) 내의 폴리실리콘 채널층(155)의 부분(폴리실리콘 측벽)은 제4 에칭 공정 후에 노출되는 반면, 기판(110)은 캐비티(170)의 바닥에서 커버층(176)에 의해 여전히 덮여 있다.
그 후, 디바이스(100, 200)에 대한 제조 공정과 유사하게, 도 34에 도시된 바와 같이 캐비티(170) 내의 폴리실리콘 측벽 상에만 폴리실리콘 층(171)을 성장시키기 위해 제1 선택적 에피택셜 성장이 수행될 수 있다. 디바이스(100)와 유사하게, 폴리실리콘 층(171)은 도핑되지 않거나 p형 또는 n형 도펀트로 약하게 도핑될 수 있다. 그 다음, 실리콘 산화물 층(162) 및 실리콘 산화물 커버층(176)은 제5 에칭 공정, 예를 들어, 선택적 습식 에칭 공정에서 에칭된다. 제5 에칭 공정 후에 기판(110)의 상부 표면이 노출된다.
디바이스(100, 200)와 유사하게, 제2 선택적 에피택셜 성장은 도 35에 도시된 바와 같이 캐비티(170) 내의 폴리실리콘 측벽 상의 폴리실리콘 층(171)을 두껍게 하는 것과 동시에 기판(110) 상에 단결정 실리콘 층(173)을 성장시키기 위해 수행된다. 디바이스(100 및 200)와 유사하게, 제2 에피택셜 성장에서 성장된 층(171)의 부분 및 디바이스(400)의 층(173)은 p형 도펀트로 도핑된다. 층들(171, 173)은 채널층(155)과 가까운 영역에서 서로 인접하여 전기적으로 연결된다.
다음으로, 디바이스(100 및 200)와 유사하게, 제3 선택적 에피택셜 성장이 수행되어 도 36에 도시된 바와 같이 캐비티(170)의 폴리실리콘 측벽 상의 폴리실리콘 층(171)을 더욱 두껍게 하는 동시에 층(173) 상에 단결정 실리콘 층(174)을 성장시킨다. 디바이스(100 및 200)와 유사하게, 제3 에피택셜 성장에서 성장된 층(171)의 부분 및 디바이스(400)의 층(174)은 n형 도펀트로 도핑된다. 층들(171, 174)은 채널층(155)과 가까운 영역에서 서로 인접하여 전기적으로 연결된다.
디바이스(100 및 200)와 유사하게, 층(174)의 일부가 개구(172)를 채우도록 성장된 때, 도 36에 도시된 바와 같이 층(174)의 일부 다른 부분 위에 공극(175)이 형성된다. 다시 말하지만, 폴리실리콘 층(171)은 제1 선택적 에피택셜 성장에서 일정 두께에 도달하도록 성장될 수 있으므로, 공극(175)에도 불구하고 채널층(155)과 ACS 사이의 전기적 연결이 유지될 수 있다.
디바이스(100 및 200)와 유사하게, 디바이스(400)의 층들(173 및 174)은 서로 전기적으로 접촉한다. 또한, 두 층(173, 174)은 폴리실리콘 층(171)과 전기적으로 접촉한다. 층들(173, 174)이 각각 p-도핑 및 n-도핑되기 때문에, 두 개의 개별 전류 경로가 배열된다. 도 36에서 "1"로 표시된 제1 전류 경로는 층(173)에 있는 한편, 도 36에서 "2"로 표시된 제2 전류 경로는 층(174)에 있다. 디바이스(100 및 200)와 유사하게, 제1 전류 경로는 3D 메모리 디바이스(400)의 블록 소거 동작을 위해 구성된다. 제2 전류 경로는 디바이스(400)의 판독 동작을 위해 구성된다. 판독 동작이 제1 전류 경로와 별개인 n-도핑된 층(174)의 제2 전류 경로를 사용하기 때문에, 층(173)(즉, p-웰)은 더 이상 선택된 워드 라인에 대해 음으로 바이어스될 필요가 없다. 따라서 BSG에 대한 요구 사항이 제거될 수 있고 디바이스 신뢰성이 향상될 수 있다.
제3 선택적 에피택셜 성장 후에, 실리콘 질화물 층(161, 142)을 제거하기 위해 제6 에칭 공정, 예를 들어, 선택적 습식 에칭 공정이 수행되고, 층(142)은 W층과 같은 도전층(143)으로 대체된다. 도전층은 3차원 메모리 디바이스(400)의 워드 라인으로서 구성되고 채널층(155)(반도체 채널)은 비트 라인으로서 구성된다. 디바이스(100 및 200)와 유사하게, 실리콘 산화물 증착 및 에칭 공정은 GLS(160)의 바닥에서 층(174)을 노출시키기 위해 사용될 수 있고 전기 전도성 재료는 이 층(174)과 전기적으로 접촉하는 ACS를 형성하기 위해 증착될 수 있다. 그 후, 디바이스(400)의 제조를 완료하기 위해 다른 제조 단계 또는 공정이 수행된다.
도 37은 본 개시의 실시예들에 따른 다른 3차원 메모리 디바이스(410)의 단면도를 개략적으로 도시한다. 도 37에 도시된 디바이스(410)는 도 36에 도시된 디바이스(400)를 제조하는 데 사용된 것과 동일한 공정을 사용하여 제조될 수 있다. 도 37에 도시된 디바이스(410)의 구조는 도 36에 도시된 디바이스(400)와 유사하지만, 디바이스(410)의 ACS는 n-도핑된 층(174)을 통해 p-도핑된 층(173)으로 연장되는 반면, 디바이스(400)의 ACS는 n-도핑된 층(174)으로만 연장되고 층(173)과 직접 접촉하지 않는다. 이와 같이, 도 36에 도시된 디바이스(400)에서는, ACS가 n-도핑된 층(174)에만 전기적으로 접촉한다. 도 37에 도시된 디바이스(410)에서는, ACS가 n-도핑층(174) 및 p-도핑층(173) 모두와 전기적으로 접촉한다. 도 36 및 도 37에 도시된 두 디바이스(400 및 410) 모두에서, 제1 전류 경로는 블록 소거 동작을 위한 층(173)에 구성되고 제2 전류 경로는 판독 동작을 위한 층(174)에 구성된다.
일부 실시예에서, n-도핑된 층(174)이 디바이스(100, 200, 및/또는 400)와 같은 전술한 디바이스에 대한 제3 선택적 에피택셜 성장에 의해 증착된 후, 확산(diffusion) 공정이 수행될 수 있다. 예를 들어, 확산 공정에서 디바이스는 상승된 온도에서 베이킹될 수 있다. 확산 공정은 디바이스의 n-도핑 영역을 확장시킬 수 있다. 예를 들어, 확산 공정은 n-도핑 영역에 인접한 폴리실리콘 층(171)의 일부 부분이 p-도핑 영역으로 또는 p-도핑 영역에서 n-도핑 영역으로 변환되도록 구성될 수 있다.
일부 실시예에서, 디바이스(100, 180, 200, 210, 400, 410)와 같은 상술한 디바이스가 제조될 때, 제2 선택적 에피택셜 성장은 기판 상에 n형 에피택셜 층을 성장시키고, 제3 선택적 에피택셜 성장은 n형 에피택셜 층 상에 p형 에피택셜 층을 성장시킬 수 있다. 이러한 시나리오에서, 층(173)은 n-도핑되고 층(174)은 p-도핑되거나 p-웰이 된다. 층(173)의 제1 전류 경로 및 층(174)의 제2 전류 경로는 여전히 별개이고 각각 판독 동작 및 블록 소거 동작을 위해 구성될 수 있다.
개시된 메모리 구조 및 방법을 사용함으로써, 3D 메모리 디바이스에서 p-도핑된 층이 기판 상에 성장되고 n-도핑된 층이 p-도핑된 층 상에 성장된다. p-도핑된 층은 3D 메모리 디바이스의 블록 소거 동작에 사용되는 제1 전류 경로를 위해 구성된다. n-도핑된 층은 3D 메모리 디바이스의 판독 동작에 사용되는 제2 전류 경로를 위해 구성된다. 소거 동작 및 판독 동작은 2개의 개별 전류 경로를 사용하기 때문에, p-도핑된 층(즉, p-웰)은 판독 동작 동안 워드 라인에 대해 음으로 바이어스될 필요가 없다. 이와 같이, BSG에 대한 요구 사항이 감소될 수 있고 디바이스 신뢰성이 향상될 수 있다.
본 개시의 원리 및 구현이 명세서에서 특정 실시예를 사용하여 설명되지만, 실시예에 대한 전술한 설명은 본 개시의 이해를 돕기 위한 것일 뿐이다. 또한, 전술한 상이한 실시예들의 특징들이 결합되어 추가적인 실시예들을 형성할 수 있다. 통상의 기술자는 본 개시의 사상에 따라 특정 구현 및 적용 범위를 수정할 수 있다. 따라서 본 명세서의 내용이 본 개시 내용을 제한하는 것으로 해석되어서는 안 된다.

Claims (29)

  1. 3차원(3D) 메모리 디바이스로서,
    기판;
    상기 기판 위의 적층 스택 - 상기 적층 스택은 교호로 적층된 복수의 제1 스택 층 및 복수의 제2 스택 층을 포함함 -;
    상기 적층 스택을 통해 연장되는 채널층의 측면 부분 상의 제1 에피택셜 층;
    상기 기판 상의 제2 에피택셜 층; 및
    상기 제2 에피택셜 층 상의 제3 에피택셜 층 - 상기 제2 에피택셜 층 및 상기 제3 에피택셜 층은 상이한 유형의 도펀트로 도핑됨 -; 및
    상기 적층 스택을 통해 연장하고 상기 제2 에피택셜 층 및 상기 제3 에피택셜 층 모두에 전기적으로 접촉하는 전기적 도전 채널
    을 포함하고,
    상기 제1 에피택셜 층 및 상기 제2 에피택셜 층은 서로 전기적으로 접촉하고,
    상기 제1 에피택셜 층 및 상기 제3 에피택셜 층은 서로 전기적으로 접촉하는,
    3차원 메모리 디바이스.
  2. 제1항에 있어서,
    상기 채널층에 인접한 기능층을 더 포함하고,
    상기 기능층은 차단층, 저장층 및/또는 터널 절연층을 포함하는,
    3차원 메모리 디바이스.
  3. 제2항에 있어서,
    상기 기능층의 일부는 상기 복수의 제1 스택 층 중 하나의 일부와 상기 채널층의 일부 사이에 배치되는, 3차원 메모리 디바이스.
  4. 제1항에 있어서,
    상기 복수의 제1 스택 층은 전기 전도성 재료를 포함하는, 3차원 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제2 에피택셜 층은 p형 도펀트로 도핑되고, 상기 제3 에피택셜 층은 n형 도펀트로 도핑되는, 3차원 메모리 디바이스.
  6. 제1항에 있어서,
    상기 제2 에피택셜 층은 상기 기판 상에 에피택셜 성장된 단결정 층이고, 상기 제3 에피택셜 층은 상기 제2 에피택셜 층 상에 에피택셜 성장된 단결정 층인, 3차원 메모리 디바이스.
  7. 제1항에 있어서,
    상기 제1 에피택셜 층 및 상기 제2 에피택셜 층은 상기 3차원 메모리 디바이스의 소거 동작을 위한 제1 전류 경로를 제공하는, 3차원 메모리 디바이스.
  8. 제1항에 있어서,
    상기 제1 에피택셜 층과 상기 제3 에피택셜 층은 상기 3차원 메모리 디바이스의 판독 동작을 위한 제2 전류 경로를 제공하는, 3차원 메모리 디바이스.
  9. 제1항에 있어서,
    상기 제1 에피택셜 층의 두께는 상기 제2 에피택셜 층 또는 상기 제3 에피택셜 층의 두께와 연관되어 있지 않은, 3차원 메모리 디바이스.
  10. 제1항에 있어서,
    상기 제2 에피택셜 층 및 상기 제3 에피택셜 층은 상기 3차원 메모리 디바이스의 소거 동작 및 판독 동작을 위한 개별의 전류 경로를 제공하도록 구성되는, 3차원 메모리 디바이스.
  11. 3차원 메모리 디바이스의 동작 방법으로서,
    상기 3차원 메모리 디바이스는, 기판, 상기 기판 위의 적층 스택, 상기 적층 스택을 통해 연장되는 채널층의 측면 부분 상의 제1 에피택셜 층, 상기 기판 상의 제2 에피택셜 층; 및 상기 제2 에피택셜 층 상의 제3 에피택셜 층을 포함하고, 상기 제2 에피택셜 층 및 상기 제3 에피택셜 층은 상이한 유형의 도펀트로 도핑되며,
    상기 제1 에피택셜 층 및 상기 제2 에피택셜 층은 서로 전기적으로 접촉하고,
    상기 제1 에피택셜 층 및 상기 제3 에피택셜 층은 서로 전기적으로 접촉하고,
    상기 동작 방법은,
    상기 3차원 메모리 디바이스의 제2 에피택셜 층 및 제1 에픽택셜 층에 형성된 제1 전류 경로를 이용하여 블록 소거 동작을 수행하는 단계 - 상기 블록 소거 동작은 블록을 리셋하는 것을 포함하고, 상기 리셋 후에 상기 제2 에피택셜 층이 워드 라인에 대해 양으로 바이어스됨 -; 및
    상기 3차원 메모리 디바이스의 제3 에피택셜 층 및 제1 에픽택셜 층에 형성된 제2 전류 경로를 이용하여 판독 동작을 수행하는 단계 - 상기 제2 전류 경로는 상기 제1 전류 경로와는 부분적으로 분리되어 있고, 상기 판독 동작 동안, 상기 제2 에피택셜 층은 선택된 워드 라인에 대해 양으로 바이어스되거나 바이어스되지 않음 -
    를 포함하는 동작 방법.
  12. 제11항에 있어서,
    상기 3차원 메모리 디바이스가, 상기 적층 스택을 통해 연장하고 상기 제2 에피택셜 층 및 상기 제3 에피택셜 층 모두에 전기적으로 접촉하는 전기적 도전층을 더 포함하는, 동작 방법.
  13. 제11항에 있어서,
    상기 제2 에피택셜 층은 p형 도펀트로 도핑되고, 상기 제3 에피택셜 층은 n형 도펀트로 도핑되는, 동작 방법.
  14. 제11항에 있어서,
    상기 제2 에피택셜 층은 상기 기판 상에 에피택셜 성장된 단결정 층이고, 상기 제3 에피택셜 층은 상기 제2 에피택셜 층 상에 에피택셜 성장된 단결정 층인, 동작 방법.
  15. 제11항에 있어서,
    상기 제1 에피택셜 층의 두께는 상기 제2 에피택셜 층 또는 상기 제3 에피택셜 층의 두께와 연관되어 있지 않은, 동작 방법.
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