CN117690861A - 半导体结构的制作方法及半导体结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 92
- 238000000034 method Methods 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 92
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 238000003860 storage Methods 0.000 claims abstract description 35
- 238000009966 trimming Methods 0.000 claims abstract description 27
- 230000004888 barrier function Effects 0.000 claims description 33
- 238000002955 isolation Methods 0.000 claims description 24
- 230000010354 integration Effects 0.000 abstract description 4
- 239000000463 material Substances 0.000 description 24
- 230000008569 process Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 7
- 238000003475 lamination Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本公开提供一种半导体结构的制作方法及半导体结构，涉及半导体技术领域，半导体结构的制作方法包括，提供衬底，在衬底上形成堆叠结构；在堆叠结构上形成硬掩膜层，硬掩膜层包括第一刻蚀窗口，第一刻蚀窗口暴露出堆叠结构的部分顶面；形成光刻胶层，光刻胶层覆盖第一刻蚀窗口；对光刻胶层进行多次修剪，每次修剪光刻胶层后，根据修剪后的光刻胶层刻蚀堆叠结构，沿远离衬底的方向，在堆叠结构中形成多级台阶。在本公开中，在堆叠结构中形成多级台阶，减小了多级台阶的占用面积，提高了半导体结构的集成度，有利于提高半导体结构的存储密度。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
随着半导体芯片的不断发展，其关键尺寸不断减小，但受到光刻机的限制，半导体芯片的尺寸缩小存在极限。目前，为了提高半导体芯片的存储密度，半导体芯片的结构由平面结构向三维结构方向发展。
但是，三维存储器需要形成台阶以实现不同层的结构或器件之间的连接，三维存储器的层数越大，台阶占用的区域越大，三维存储器的核心区域的面积越小，限制了三维存储器的存储密度的提高。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供了一种半导体结构的制作方法及半导体结构。
本公开的第一方面提供了一种半导体结构的制作方法，所述半导体结构的制作方法包括：
提供衬底，在所述衬底上形成堆叠结构；
在所述堆叠结构上形成硬掩膜层，所述硬掩膜层包括第一刻蚀窗口，所述第一刻蚀窗口暴露出所述堆叠结构的部分顶面；
形成光刻胶层，所述光刻胶层覆盖所述第一刻蚀窗口；
对所述光刻胶层进行多次修剪，每次修剪所述光刻胶层后，根据修剪后的所述光刻胶层刻蚀所述堆叠结构，沿远离所述衬底的方向，在所述堆叠结构中形成多级台阶。
其中，所述第一刻蚀窗口沿第一方向延伸，在第二方向上，所述第一刻蚀窗口的宽度小于所述堆叠结构的宽度，所述第一方向、所述第二方向平行于所述衬底的顶面，所述第一方向和所述第二方向垂直。
其中，所述堆叠结构包括存储区域和台阶区域，所述存储区域沿所述第一方向延伸，所述台阶区域沿所述第一方向设置在所述存储区域中，所述第一刻蚀窗口暴露出位于所述台阶区域的所述堆叠结构的顶面。
其中，所述半导体结构的制作方法，还包括：
自所述第一刻蚀窗口的第一端向所述第一刻蚀窗口的第二端，将所述第一刻蚀窗口划分成沿所述第一方向排列的多个子窗口；
自所述第一端向所述第二端依次修剪所述光刻胶层，逐次减小所述光刻胶层在所述第一方向上的宽度，依次暴露出所述第一刻蚀窗口的每个所述子窗口。
其中，根据每次修剪后的所述光刻胶层对所述堆叠结构进行刻蚀，在所述堆叠结构中形成多个开口，自所述第一端向所述第二端，多个所述开口和多个所述子窗口一一对应排列，且多个所述开口的深度依次递减，相邻的两个所述开口在所述堆叠结构中形成一级所述台阶，沿远离所述衬底的方向，多级所述台阶逐级升高。
其中，对所述光刻胶层进行多次修剪，每次修剪所述光刻胶层后，根据修剪后的所述光刻胶层刻蚀所述堆叠结构，包括：
修剪所述光刻胶层，暴露出部分所述第一刻蚀窗口；
以修剪后的所述光刻胶层、所述硬掩膜层作为掩膜刻蚀所述堆叠结构，去除被所述第一刻蚀窗口暴露出的部分所述堆叠结构，在所述堆叠结构中形成开口；
重复修剪所述光刻胶层、以修剪后的所述光刻胶层、所述硬掩膜层作为掩膜，刻蚀被所述第一刻蚀窗口暴露出的所述堆叠结构的步骤，且每次刻蚀所述堆叠结构，加深已形成的所述开口的深度。
其中，所述堆叠结构包括依次叠置在所述衬底上的多层叠层单元，以修剪后的所述光刻胶层、所述硬掩膜层作为掩膜刻蚀所述堆叠结构，包括：
刻蚀去除位于所述堆叠结构的顶层的部分所述叠层单元，暴露出下一层所述叠层单元的顶面停止刻蚀；
每次刻蚀所述堆叠结构，已形成的所述开口的深度加深一个所述叠层单元的厚度。
其中，沿远离所述衬底的方向，每层所述叠层单元包括依次叠置的有源层和支撑层，在所述堆叠结构中形成的每级台阶包括叠置的所述有源层和所述支撑层，每级所述台阶的侧面包括所述有源层的侧面和所述支撑层的侧面。
其中，所述半导体结构的制作方法，还包括：
形成阻挡层，覆盖每级所述台阶以及被多个所述开口暴露出的所述堆叠结构；
形成隔离层，覆盖所述阻挡层并填充每个所述开口未被填充的区域。
其中，所述半导体结构的制作方法，还包括：
去除部分所述隔离层，在每个所述开口中对应形成接触孔，每个所述接触孔的底面暴露出部分所述阻挡层；
基于每个所述接触孔刻蚀所述阻挡层，去除位于每个所述开口的底部的部分所述阻挡层，每个所述开口中所述阻挡层被去除的位置形成第一间隙，所述第一间隙暴露出每级所述台阶的所述有源层的部分侧面，每个所述开口中的所述第一间隙与所述接触孔连通；
形成多个导电接触结构，每个所述导电接触结构填充每个所述开口中的所述第一间隙以及所述接触孔，每个所述导电接触结构分别和每级所述台阶的所述有源层的侧面接触连接。
本公开的第二方面提供了一种半导体结构，所述半导体结构根据本公开的第一方面所述的半导体结构的制作方法制作得到，所述半导体结构包括：
衬底；
堆叠结构，设置在所述衬底上，沿远离所述衬底的方向，所述堆叠结构中设置有多级台阶。
其中，多级所述台阶沿第一方向排列，且多级所述台阶且沿远离所述衬底的方向逐级升高，在第二方向上，所述台阶的宽度小于所述堆叠结构的宽度，所述第一方向、所述第二方向平行于所述衬底的顶面，所述第一方向和所述第二方向垂直。
其中，所述堆叠结构包括存储区域和台阶区域，所述存储区域沿所述第一方向延伸，所述台阶区域沿所述第一方向设置在所述存储区域中，多级所述台阶沿所述第一方向排列在所述台阶区域。
其中，所述堆叠结构还包括：
多个开口，多个所述开口沿所述第一方向排列，且多个所述开口的深度依次递减，相邻的两个所述开口在所述堆叠结构中构成一级所述台阶。
其中，沿远离所述衬底的方向，每级所述台阶包括叠置的有源层和支撑层，每级所述台阶的侧面包括所述有源层的侧面和所述支撑层的侧面；所述半导体结构还包括：
多个导电接触结构，每个所述导电接触结构对应设置在每个所述开口中，每个导电接触结构分别和每级所述台阶的所述有源层的侧面接触连接。
本公开提供的半导体结构的制作方法及半导体结构，通过硬掩膜层在堆叠结构上定义第一刻蚀窗口，对光刻胶层进行多次修剪，并根据修剪后的光刻胶层对第一刻蚀窗口暴露出的堆叠结构进行多次刻蚀，即可在堆叠结构中形成多级台阶，减小了多级台阶的占用面积，提高了半导体结构的集成度，有利于提高半导体结构的存储密度。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的一种半导体结构的制作方法的流程图。
图2是根据一示例性实施例示出的形成初始堆叠结构的示意图。
图3是根据一示例性实施例示出的形成堆叠结构的示意图。
图4是根据一示例性实施例示出的形成隔离结构的示意图。
图5是根据一示例性实施例示出的在存储区域形成沟道结构的示意图。
图6是根据一示例性实施例示出的形成硬掩膜层的示意图。
图7是根据一示例性实施例示出的形成光刻胶层的示意图。
图8是图7在衬底上的投影图。
图9是图7在A-A截面的剖面图。
图10是根据一示例性实施例示出的修剪光刻胶层暴露出第一子窗口的A-A截面的剖面图。
图11是根据一示例性实施例示出的刻蚀第一子窗口暴露出堆叠结构的A-A截面的剖面图。
图12是根据一示例性实施例示出的修剪光刻胶层暴露出第二子窗口的A-A截面的剖面图。
图13是根据一示例性实施例示出的刻蚀第二子窗口暴露出堆叠结构的A-A截面的剖面图。
图14是根据一示例性实施例示出的形成多级台阶的A-A截面的剖面图。
图15是根据一示例性实施例示出的光刻胶层暴露出第一刻蚀窗口的示意图。
图16是根据一示例性实施例示出的形成阻挡层的A-A截面的剖面图。
图17是根据一示例性实施例示出的形成隔离层的A-A截面的剖面图。
图18是根据一示例性实施例示出的形成接触孔的A-A截面的剖面图。
图19是根据一示例性实施例示出的形成第一间隙的A-A截面的剖面图。
图20是根据一示例性实施例示出的形成导电接触结构的A-A截面的剖面图。
附图标记：
100、衬底；110、底部支撑层；200、堆叠结构；200a、初始堆叠结构；210、叠层单元；210-1、第一叠层单元；210-2、第二叠层单元；210-M-1、第M-1层叠层单元；210-M、第M层叠层单元；201、有源层；202、支撑层；220、第一沟槽；230、隔离结构；250、开口；250-1、第一开口；250-2、第二开口；250-M、第M开口；260、存储区域；270、台阶区域；280、阻挡层；290、隔离层；300、硬掩膜层；310、第一刻蚀窗口；311、子窗口；311-1、第一子窗口；311-2、第二子窗口；311-M、第M子窗口；400、台阶；500、光刻胶层；600、沟道结构；710、接触孔；711、第一间隙；720、导电接触结构；
D1、第一方向；D2、第二方向。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
三维存储器包括堆叠设置的多层存储单元，为了实现存储单元与外部电路的电连接，在制作三维存储器时需要逐层刻蚀形成多级台阶，存储单元通过台阶结构和外部连接。目前，通常在三维存储器的布局中划分出较大的区域用于形成台阶，但随着三维存储器的层数增加，台阶所需面积不断增大，导致用于形成三维存储器的核心区域的面积减小，不利于提高三维存储器的存储密度。并且，当前通常采用整体刻蚀形成台阶，之后重塑半导体结构的支撑框架，导致三维存储器的整体结构的稳定性较差。
本公开提供了一种半导体结构的制作方法及半导体结构，通过硬掩膜层在堆叠结构上定义第一刻蚀窗口，然后形成光刻胶层，对光刻胶层进行多次修剪，并根据修剪后的光刻胶层对堆叠结构进行多次刻蚀，即可在堆叠结构中形成多级台阶，减小了多级台阶的占用面积，提高了半导体结构的集成度，有利于提高半导体结构的存储密度。
本公开示例性的实施例中提供一种半导体结构的制作方法，如图1所示，图1示出了根据本公开一示例性的实施例提供的半导体结构的制作方法的流程图，图2-图20为半导体结构的制作方法的各个阶段的示意图，下面结合图2-图20对半导体结构的制作方法进行介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(Dynamic Random Access Memory，DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图1所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：
步骤S110：提供衬底，在衬底上形成堆叠结构。
如图2、图3所示，衬底100可以是半导体衬底，半导体衬底的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；半导体衬底的材料也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)。
在本实施例中，如图3所示，可以在衬底100上形成一个或多个堆叠结构200，每个堆叠结构200包括依次叠置在衬底100上的多层叠层单元210。比如，每个堆叠结构200可以包括2层叠层单元210、32层叠层单元210、64层叠层单元210、128层叠层单元210或者更多层的叠层单元210。
在本实施例中，在衬底100上形成堆叠结构200，可以采用以下实施方式：
如图2所示，首先，可以选用化学气相沉积工艺(Chemical VaporDeposition，CVD)、物理气相沉积工艺(Physical Vapor Deposition，PVD)、原子层沉积工艺(AtomicLayer Deposition，ALD)或溅镀(sputtering)中的任一种沉积工艺在衬底100上形成有源层201，有源层201的材料可以包括半导体材料，半导体材料可以为硅、锗、或硅锗、碳化硅、绝缘体上硅、绝缘体上锗；或者有源层201的材料还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，有源层201的材料包括单晶硅或多晶硅。
然后，可以选用上述任一沉积工艺，在有源层201上沉积形成支撑层202，支撑层202的材料可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。
如图2所示，接着，重复形成有源层201和支撑层202的步骤多次，有源层201和支撑层202在衬底100上方交替堆叠形成初始堆叠结构200a。
如图3所示，参照图2，接着，刻蚀去除部分初始堆叠结构200a，形成多个第一沟槽220，第一沟槽220沿第一方向D1延伸，在垂直于衬底100的顶面的截面上，第一沟槽220贯穿初始堆叠结构200a，多个第一沟槽220将被保留的初始堆叠结构200a划分成多个独立设置的堆叠结构200。在第二方向D2上，相邻的堆叠结构200被第一沟槽220隔开，第一方向D1、第二方向D2平行于衬底100的顶面，第一方向D1和第二方向D2垂直。如图3所示，每个堆叠结构200包括依次叠置在衬底100上方的有源层201和支撑层202，在远离衬底100的方向上，每个堆叠结构200中有源层201和位于有源层201上的支撑层202作为一层叠层单元210。
如图2所示，在本实施例中，形成堆叠结构200之前，还包括步骤：先沉积形成底部支撑层110，底部支撑层110覆盖衬底100的顶面，底部支撑层110设置在衬底100和堆叠结构200之间，以使堆叠结构200通过底部支撑层110和衬底100电隔离。其中，底部支撑层110的材料包括绝缘材料，例如，底部支撑层110的材料可以包括氮化硅。
如图4所示，参照图3，在本实施例中，形成堆叠结构200之后，还包括以下步骤：通过上述任一种沉积工艺沉积隔离材料，隔离材料填充第一沟槽220形成隔离结构230。
步骤S120：在堆叠结构上形成硬掩膜层，硬掩膜层包括第一刻蚀窗口，第一刻蚀窗口暴露出堆叠结构的部分顶面。
如图6所示，参照图4，在本实施例中，于堆叠结构200的顶面上形成硬掩膜层300，可以采用以下实施方式：
首先，可以选用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或溅镀中的任一种沉积工艺沉积形成硬掩膜材料层(图中未示出)，硬掩膜材料层覆盖堆叠结构200的顶面以及隔离结构230的顶面。
然后，刻蚀去除部分硬掩膜材料层，在堆叠结构200的顶面上形成第一刻蚀窗口310，被保留的硬掩膜材料层形成硬掩膜层300。
如图6所示，本实施例中，在堆叠结构200上形成的硬掩膜层300覆盖每个堆叠结构200的部分顶面以及隔离结构230的顶面，硬掩膜层300具有多个第一刻蚀窗口310，每个堆叠结构200上对应设置有至少一个第一刻蚀窗口310。
如图6所示，每个第一刻蚀窗口310沿第一方向D1延伸，在第二方向D2上，第一刻蚀窗口310的宽度小于堆叠结构200的宽度。也即，在第二方向D2上，位于第一刻蚀窗口310两侧的堆叠结构200的顶面被硬掩膜层300覆盖，以使后续形成的多级台阶400(在后续步骤中有详细描述)位于堆叠结构200中。其中，第一刻蚀窗口310暴露出的堆叠结构200用于形成多级台阶400，被硬掩膜层300覆盖的堆叠结构200可以用于形成其它半导体结构或器件，例如，被硬掩膜层300覆盖的堆叠结构200可以用于形成存储单元。
步骤S130：形成光刻胶层，光刻胶层覆盖第一刻蚀窗口。
如图7所示，参照图6，涂覆光致抗试剂，光致抗试剂覆盖硬掩膜层300的顶面并填充第一刻蚀窗口310，然后烘烤光致抗试剂以去除光致抗试剂中的部分溶剂，形成光刻胶层500。
步骤S140：对光刻胶层进行多次修剪，每次修剪光刻胶层后，根据修剪后的光刻胶层刻蚀堆叠结构，沿远离衬底的方向，在堆叠结构中形成多级台阶。
参照图6、图7、图9-图15所示，在本实施例中，对光刻胶层500进行多次修剪，每次修剪光刻胶层500后，根据修剪后的光刻胶层500刻蚀堆叠结构200，包括：
首先，修剪光刻胶层500，暴露出部分第一刻蚀窗口310。
然后，以修剪后的光刻胶层500、硬掩膜层300作为掩膜刻蚀堆叠结构200，去除被第一刻蚀窗口310暴露出的部分堆叠结构200，在堆叠结构中形成开口250。在本实施例中，自堆叠结构200的顶面向衬底100方向刻蚀堆叠结构200，去除被修剪后的光刻胶层500暴露出的堆叠结构200的顶层的部分叠层单元210，暴露出下一层叠层单元210的顶面停止刻蚀，在堆叠结构200的顶层的叠层单元210中形成开口250。
接着，重复修剪光刻胶层500、以修剪后的光刻胶层500、硬掩膜层300作为掩膜，刻蚀被第一刻蚀窗口310暴露出的堆叠结构200的步骤，且每次刻蚀堆叠结构200，加深已形成的开口250的深度。
其中，每次修剪去除部分光刻胶层500，以增大光刻胶层500暴露出的第一刻蚀窗口310的尺寸，进而增大根据修剪后的光刻胶层500刻蚀堆叠结构200的尺寸。根据修剪后的光刻胶层500对堆叠结构200进行多次刻蚀，在堆叠结构200中依次形成多个开口250，并且每次刻蚀堆叠结构200，同时刻蚀已形成的开口250，已形成的开口250的深度加深一个叠层单元210的厚度，以使相邻的两个开口250具有深度差，被保留的堆叠结构200形成多级台阶400。
本实施例的制作方法，在堆叠结构中形成多级台阶，减小了多级台阶的占用面积，提高了半导体结构的集成度，有利于提高半导体结构的存储密度；并且，多级台阶在第二方向上的宽度小于堆叠结构在第二方向上的宽度，无需对堆叠结构进行整体刻蚀，避免在刻蚀形成台阶的制程中破坏半导体结构的架构，无需重塑半导体结构的支撑框架，以堆叠结构原本的架构作为支撑框架，半导体结构的支撑能力和抗倾倒能力更好。
根据一个示例性实施例，本实施例是对上述实施例的说明，在本实施例中，如图7、图8所示，堆叠结构200包括存储区域260和台阶区域270，存储区域260沿第一方向D1延伸，台阶区域270沿第一方向D1设置在存储区域260中，第一刻蚀窗口310暴露出位于台阶区域270的堆叠结构200的顶面。本实施例中，存储区域260用于形成存储单元，台阶区域270用于形成多级台阶400，存储区域260的每层存储单元可通过同层设置的每级台阶400引出和其它结构、器件或外接电路连接，无需在半导体结构中预留单独的区域形成台阶400(参照图14)，半导体结构的布局更加紧密，增加了半导体结构中存储区域260的可用面积，提高了半导体结构的利用率。
在一些实施例中，如图5、图8所示，参照图4，在形成硬掩膜层300之前，还可以包括以下步骤：刻蚀存储区域260，在存储区域260中形成多个沟道孔(图中未示出)，沟道孔贯穿堆叠结构200。多个沟道孔沿第一方向D1排列。然后，于每个沟道孔中对应形成沟道结构600，沟道结构600贯穿堆叠结构200。如图5、图8所示，台阶区域270位于多个沟道结构600一侧，在形成硬掩膜层300后，硬掩膜层300覆盖多个沟道结构600的顶面。
本实施例中，在形成光刻胶层500之后，刻蚀堆叠结构200之前还包括以下步骤：
参照图8所示，自第一刻蚀窗口310的第一端向第一刻蚀窗口310的第二端，将第一刻蚀窗口310划分成沿第一方向D1排列的多个子窗口311。
如图8、图9所示，在本实施例中，根据堆叠结构200将第一刻蚀窗口310等分成沿第一方向D1排列的多个子窗口311，子窗口311的数量和叠层单元210的数量相同，确保每层叠层单元210中均能形成台阶400(参照图14)，每层叠层单元210能够通过同层设置的台阶400引出。比如，沿远离衬底100的方向，堆叠结构200包括依次堆叠的M层叠层单元210，M为大于2的整数，沿远离衬底100的方向依次为第一叠层单元210-1、第二叠层单元210-2…第M层叠层单元210-M，则自第一刻蚀窗口310的第一端向第一刻蚀窗口310的第二端，第一刻蚀窗口310包括依次排列的M个子窗口311，第一子窗口311-1、第二子窗口311-2…第M子窗口311-M。
在本实施例中，对光刻胶层500进行多次修剪，每次修剪光刻胶层500后，根据修剪后的光刻胶层500刻蚀堆叠结构200，沿远离衬底100的方向，在堆叠结构200中形成多级台阶400，采用以下实施方式：
如图10所示，参照图8、图9，首先，通过第一工艺刻蚀光刻胶层500的侧面，去除部分光刻胶层500，减小光刻胶层500在第一方向D1上的宽度，暴露出第一子窗口311-1。其中，第一工艺可以是各向异性的等离子干法刻蚀工艺。
如图11所示，参照图10，然后，根据修剪后的光刻胶层500，刻蚀堆叠结构200，去除被第一子窗口311-1暴露出的第M层叠层单元210-M，暴露出第M-1层叠层单元210-M-1停止刻蚀，在第M层叠层单元210-M中形成开口250。
然后，重复修剪光刻胶层500、根据光刻胶层500刻蚀堆叠结构200的步骤。如图12所示，参照图8、图11，修剪去除部分光刻胶层500，减小光刻胶层500在第一方向D1上的宽度，暴露出第二子窗口311-2，如图13所示，参照图12，刻蚀堆叠结构200，在第二子窗口311-2暴露出的第M层叠层单元311-M中形成开口250，并加深和第一子窗口311-1对应的开口250。接着，自第一刻蚀窗口310的第一端向第一刻蚀窗口310的第二端依次修剪光刻胶层500，逐次减小光刻胶层500在第一方向D1上的宽度，依次暴露出第一刻蚀窗口310的每个子窗口311。并且，根据每次修剪后的光刻胶层500对堆叠结构200进行刻蚀，在堆叠结构200中形成多个开口250。如图14、图15所示，自第一刻蚀窗口310的第一端向第一刻蚀窗口310的第二端，多个开口250和多个子窗口311一一对应排列，且多个开口250的深度依次递减，相邻的两个开口250在堆叠结构200中形成单级台阶400，沿远离衬底100的方向，多级台阶400逐级升高。
如图14所示，参照图5，本实施例在台阶区域270形成沿第一方向D1依次排列的M个开口250，依次为第一开口250-1、第二开口250-2…第M开口250-M，其中，第一开口250-1延伸到第一叠层单元210-1在第一叠层单元210-1中形成台阶400，第二开口250-2延伸到第二叠层单元210-2在第二叠层单元210-2中形成台阶400…第M开口250-M延伸到第M层叠层单元210-M在第M叠层单元210-M中形成台阶400。也即，台阶区域270的每层叠层单元210中形成了台阶400，存储区域260的每层结构可通过同层设置的台阶400引出和其它结构、器件或外接电路连接。
根据一个示例性实施例，本实施例是对上述实施例的说明，如图14所示，沿远离衬底100的方向，每级台阶400包括叠置的有源层201和支撑层202，每级台阶400的侧面包括有源层201的侧面和支撑层202的侧面，本实施例中，在形成多级台阶400之后，还包括以下步骤：
步骤S150：形成阻挡层，覆盖每级台阶以及被多个开口暴露出的堆叠结构。
如图16所示，参照图14，可以选用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或溅镀中的任一种沉积工艺阻挡材料，阻挡材料覆盖每级台阶400的侧面、每级台阶400的顶面、被多个开口250暴露出的堆叠结构200以及硬掩膜层300的顶面，形成阻挡层280。其中，阻挡层280的材料可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。
步骤S160：形成隔离层，覆盖阻挡层并填充每个开口未被填充的区域。
如图17所示，参照图14、图16，可以选用上述任一种沉积工艺沉积隔离材料形成隔离层290，隔离层290覆盖阻挡层280并填充每个开口250未被填充的区域，隔离层290的材料可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。隔离层290的材料和阻挡层280的材料不同，且隔离层290的材料相对于阻挡层280的材料具有高刻蚀选择比。
步骤S170：去除部分隔离层，在每个开口中对应形成接触孔，接触孔的底面暴露出部分阻挡层。
如图18所示，参照图17，在隔离层290的顶面形成掩膜层(图中未示出)，根据掩膜层刻蚀去除位于每个开口250(参照图14)中的部分隔离层290，在每个开口250中对应形成一个接触孔710，接触孔710暴露出位于开口250的底壁的阻挡层280。
步骤S180：基于每个接触孔刻蚀阻挡层，去除位于每个开口的底部的部分阻挡层，每个开口中阻挡层被去除的位置形成第一间隙，第一间隙暴露出每级台阶的有源层的部分侧面，每个开口中的第一间隙与接触孔连通。
如图19所示，参照图14、图18，可以向接触孔710中注入刻蚀液，位于每个开口250的底壁的阻挡层280以及与其相连的部分阻挡层280溶解于刻蚀液，然后，去除刻蚀液，在每个开口250中阻挡层280被去除的位置形成第一间隙711，第一间隙711和接触孔710连通，每个开口250中的第一间隙711至少暴露出每级台阶400的有源层201的部分侧壁。例如，如图19所示，参照图14，第一开口250-1中的第一间隙711暴露出设置在第一叠层单元210-1的台阶400的有源层201的部分侧壁，第二开口250-2中的第一间隙711暴露出设置在第二叠层单元210-2的台阶400的有源层201的部分侧壁。
可以理解的是，第一间隙711可以暴露出每级台阶400的有源层201的全部侧壁以及支撑层202的部分侧壁，但是第一间隙711的顶面低于与其相邻的台阶400的顶面，确保后续形成的导电接触结构720(在后续步骤中有详细描述)通过隔离层290隔开，避免相邻的导电接触结构720距离过发生短路，影响半导体结构的电性能。
步骤S190：形成多个导电接触结构，每个导电接触结构填充每个开口中的第一间隙以及接触孔，每个导电接触结构分别和每级台阶的有源层的侧面接触连接。
如图20所示，参照图19，可以选用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或溅镀中的任一种沉积工艺沉积导电材料，导电材料填充每个接触孔710以及与接触孔710连通的第一间隙711，形成多个导电接触结构720，导电接触结构720覆盖被第一间隙711暴露出的有源层201的部分侧面，也即，多个导电接触结构720和多级台阶400一一对应，每个导电接触结构720与其对应的台阶400的有源层201接触连接。
目前，通常将导电接触结构设置为贯穿每级台阶和台阶中的有源层连接，在形成导电接触结构的制程中，需要刻蚀支撑层暴露出有源层的顶面，本实施例的制作方法，形成的导电接触结构和每级台阶的有源层的侧面连接，避免刻蚀台阶的支撑层破坏堆叠结构的支撑架构，同时避免刻蚀支撑层的过程造成有源层损伤，确保形成的半导体结构具有良好的稳定性。
根据一示例性实施例，本实施例提供了一种半导体结构，半导体结构根据上述实施例中的半导体结构的制作方法制作得到，如图14、图15所示，半导体结构包括衬底100和堆叠结构200，堆叠结构200设置在衬底100上，沿远离衬底100的方向，堆叠结构200中设置有多级台阶400。多级台阶400设置在堆叠结构200中，减小了半导体结构中台阶400的占用面积，以使半导体结构布局更加紧凑，有利于提高半导体结构的存储密度。
在一些实施例中，如图14、图15所示，多级台阶400沿第一方向D1排列，且多级台阶400且沿远离衬底100的方向逐级升高，在第二方向D2上，台阶400的宽度小于堆叠结构200的宽度，第一方向D1、第二方向D2平行于衬底100的顶面，第一方向D1和第二方向D2垂直。
在一些实施例中，如图14、图15所示，参照图5、图8，堆叠结构200包括存储区域260和台阶区域270，存储区域260沿第一方向D1延伸，台阶区域270沿第一方向D1设置在存储区域260中，多级台阶400沿第一方向D1排列在台阶区域270。本实施例中，台阶区域270设置在存储区域280中，多级台阶400排列在台阶区域270中，存储区域260的每层结构可通过同层设置的台阶400引出和其它结构、器件或外接电路连接。
在一些实施例中，如图14、图15所示，堆叠结构200还包括多个开口250，多个开口250沿第一方向D1排列，且多个开口250的深度依次递减，相邻的两个开口250在堆叠结构200中构成单级台阶400。
在一些实施例中，如图20所示，参照图14，沿远离衬底100的方向，每级台阶400包括叠置的有源层201和支撑层202，每级台阶400的侧面包括有源层201的侧面和支撑层202的侧面。半导体结构还包括多个导电接触结构720，每个导电接触结构720对应设置在每个开口250中，每个导电接触结构720分别和分别每级台阶400的有源层201的侧面接触连接。导电接触结构720和台阶400连接，以便存储区域260的每层结构通过导电接触结构720引出。
在一些实施例中，半导体结构还包括阻挡层280和隔离层290，阻挡层280覆盖每层台阶400的顶面以及每层台阶400的支撑层202的侧面。隔离层290覆盖阻挡层280、导电接触结构720的外周面并填充每个开口250未被填充的区域。
本实施例的半导体结构，在存储区域260中设置多级台阶400，存储区域260的每层的结构可通过同层设置的台阶400和导电接触结构720连接，进而通过导电接触结构720引出其它结构、器件或外接电路连接，无需在半导体结构上划分出台阶400的专用区域，半导体结构布局的更加紧凑，增加了半导体结构用于存储区域260的面积，提高了半导体结构的利用率，有利于提高半导体结构的存储密度。
本实施例的半导体结构可以应用于动态随机存储器中。然而，也可以应用于静态随机存取存储器(Static Random-Access Memory，SRAM)、快闪存储器(flash EPROM)、铁电存储器(Ferroelectric Random-Access Memory，FRAM)、磁性随机存取存储器(MagneticRandom-Access Memory，MRAM)、相变随机存储器(Phase change Random-Access Memory，PRAM)等。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (15)
1.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：
提供衬底，在所述衬底上形成堆叠结构；
在所述堆叠结构上形成硬掩膜层，所述硬掩膜层包括第一刻蚀窗口，所述第一刻蚀窗口暴露出所述堆叠结构的部分顶面；
形成光刻胶层，所述光刻胶层覆盖所述第一刻蚀窗口；
对所述光刻胶层进行多次修剪，每次修剪所述光刻胶层后，根据修剪后的所述光刻胶层刻蚀所述堆叠结构，沿远离所述衬底的方向，在所述堆叠结构中形成多级台阶。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一刻蚀窗口沿第一方向延伸，在第二方向上，所述第一刻蚀窗口的宽度小于所述堆叠结构的宽度，所述第一方向、所述第二方向平行于所述衬底的顶面，所述第一方向和所述第二方向垂直。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述堆叠结构包括存储区域和台阶区域，所述存储区域沿所述第一方向延伸，所述台阶区域沿所述第一方向设置在所述存储区域中，所述第一刻蚀窗口暴露出位于所述台阶区域的所述堆叠结构的顶面。
4.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法，还包括：
自所述第一刻蚀窗口的第一端向所述第一刻蚀窗口的第二端，将所述第一刻蚀窗口划分成沿所述第一方向排列的多个子窗口；
自所述第一端向所述第二端依次修剪所述光刻胶层，逐次减小所述光刻胶层在所述第一方向上的宽度，依次暴露出所述第一刻蚀窗口的每个所述子窗口。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，根据每次修剪后的所述光刻胶层对所述堆叠结构进行刻蚀，在所述堆叠结构中形成多个开口，自所述第一端向所述第二端，多个所述开口和多个所述子窗口一一对应排列，且多个所述开口的深度依次递减，相邻的两个所述开口在所述堆叠结构中形成一级所述台阶，沿远离所述衬底的方向，多级所述台阶逐级升高。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，对所述光刻胶层进行多次修剪，每次修剪所述光刻胶层后，根据修剪后的所述光刻胶层刻蚀所述堆叠结构，包括：
修剪所述光刻胶层，暴露出部分所述第一刻蚀窗口；
以修剪后的所述光刻胶层、所述硬掩膜层作为掩膜刻蚀所述堆叠结构，去除被所述第一刻蚀窗口暴露出的部分所述堆叠结构，在所述堆叠结构中形成开口；
重复修剪所述光刻胶层、以修剪后的所述光刻胶层、所述硬掩膜层作为掩膜，刻蚀被所述第一刻蚀窗口暴露出的所述堆叠结构的步骤，且每次刻蚀所述堆叠结构，加深已形成的所述开口的深度。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述堆叠结构包括依次叠置在所述衬底上的多层叠层单元，以修剪后的所述光刻胶层、所述硬掩膜层作为掩膜刻蚀所述堆叠结构，包括：
刻蚀去除位于所述堆叠结构的顶层的部分所述叠层单元，暴露出下一层所述叠层单元的顶面停止刻蚀；
每次刻蚀所述堆叠结构，已形成的所述开口的深度加深一个所述叠层单元的厚度。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，沿远离所述衬底的方向，每层所述叠层单元包括依次叠置的有源层和支撑层，在所述堆叠结构中形成的每级台阶包括叠置的所述有源层和所述支撑层，每级所述台阶的侧面包括所述有源层的侧面和所述支撑层的侧面。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法，还包括：
形成阻挡层，覆盖每级所述台阶以及被多个所述开口暴露出的所述堆叠结构；
形成隔离层，覆盖所述阻挡层并填充每个所述开口未被填充的区域。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法，还包括：
去除部分所述隔离层，在每个所述开口中对应形成接触孔，每个所述接触孔的底面暴露出部分所述阻挡层；
基于每个所述接触孔刻蚀所述阻挡层，去除位于每个所述开口的底部的部分所述阻挡层，每个所述开口中所述阻挡层被去除的位置形成第一间隙，所述第一间隙暴露出每级所述台阶的所述有源层的部分侧面，每个所述开口中的所述第一间隙与所述接触孔连通；
形成多个导电接触结构，每个所述导电接触结构填充每个所述开口中的所述第一间隙以及所述接触孔，每个所述导电接触结构分别和每级所述台阶的所述有源层的侧面接触连接。
11.一种半导体结构，其特征在于，所述半导体结构根据上述权利要求1～10中任一项所述的半导体结构的制作方法制作得到，所述半导体结构包括：
衬底；
堆叠结构，设置在所述衬底上，沿远离所述衬底的方向，所述堆叠结构中设置有多级台阶。
12.根据权利要求11所述的半导体结构，其特征在于，多级所述台阶沿第一方向排列，且多级所述台阶且沿远离所述衬底的方向逐级升高，在第二方向上，所述台阶的宽度小于所述堆叠结构的宽度，所述第一方向、所述第二方向平行于所述衬底的顶面，所述第一方向和所述第二方向垂直。
13.根据权利要求12所述的半导体结构，其特征在于，所述堆叠结构包括存储区域和台阶区域，所述存储区域沿所述第一方向延伸，所述台阶区域沿所述第一方向设置在所述存储区域中，多级所述台阶沿所述第一方向排列在所述台阶区域。
14.根据权利要求12所述的半导体结构，其特征在于，所述堆叠结构还包括：
多个开口，多个所述开口沿所述第一方向排列，且多个所述开口的深度依次递减，相邻的两个所述开口在所述堆叠结构中构成一级所述台阶。
15.根据权利要求14所述的半导体结构，其特征在于，沿远离所述衬底的方向，每级所述台阶包括叠置的有源层和支撑层，每级所述台阶的侧面包括所述有源层的侧面和所述支撑层的侧面；所述半导体结构还包括：
多个导电接触结构，每个所述导电接触结构对应设置在每个所述开口中，每个导电接触结构分别和每级所述台阶的所述有源层的侧面接触连接。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211042055.XA CN117690861A (zh) | 2022-08-29 | 2022-08-29 | 半导体结构的制作方法及半导体结构 |
| PCT/CN2022/124157 WO2024045268A1 (zh) | 2022-08-29 | 2022-10-09 | 半导体结构的制作方法及半导体结构 |
| US18/364,487 US20240071916A1 (en) | 2022-08-29 | 2023-08-03 | Manufacturing method of semiconductor structure and semiconductor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211042055.XA CN117690861A (zh) | 2022-08-29 | 2022-08-29 | 半导体结构的制作方法及半导体结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117690861A true CN117690861A (zh) | 2024-03-12 |
Family
ID=90100251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211042055.XA Pending CN117690861A (zh) | 2022-08-29 | 2022-08-29 | 半导体结构的制作方法及半导体结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN117690861A (zh) |
| WO (1) | WO2024045268A1 (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102583225B (zh) * | 2012-03-09 | 2015-05-06 | 上海先进半导体制造股份有限公司 | 一维大尺度多级台阶结构的制作方法 |
| KR101881857B1 (ko) * | 2012-08-27 | 2018-08-24 | 삼성전자주식회사 | 계단형 패턴 형성 방법 |
| CN106206447A (zh) * | 2015-05-05 | 2016-12-07 | 中芯国际集成电路制造(上海)有限公司 | 3d nand器件的形成方法 |
| CN110783341A (zh) * | 2019-09-29 | 2020-02-11 | 长江存储科技有限责任公司 | 3d存储器件中台阶结构的形成方法 |
| CN113540040B (zh) * | 2021-07-15 | 2023-04-11 | 长江存储科技有限责任公司 | 一种半导体结构的制造方法及其测试方法 |
-
2022
- 2022-08-29 CN CN202211042055.XA patent/CN117690861A/zh active Pending
- 2022-10-09 WO PCT/CN2022/124157 patent/WO2024045268A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2024045268A1 (zh) | 2024-03-07 |
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |