CN110875329B - 半导体存储装置及其制造方法 - Google Patents

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Abstract

实施方式涉及半导体存储装置及其制造方法。实施方式的半导体存储装置包括：第1层叠体，包括第1半导体层、第1存储膜、多个第1布线层、第2半导体层、第2存储膜以及多个第2布线层；接合部件，设置于第1半导体层以及第2半导体层上；第1层，配置在接合部件的上方，覆盖第1半导体层以及第1存储膜；第2层，配置在接合部件的上方，覆盖第2半导体层以及第2存储膜；以及第2层叠体。第2层叠体包括第3半导体层、第3存储膜、多个第3布线层、第4半导体层、第4存储膜以及多个第4布线层。第5半导体层设置于第1层与第2层之间，将第3半导体层与第4半导体层电连接并且电连接于接合部件。

Description

半导体存储装置及其制造方法
本申请享有以日本专利申请2018-163559号(申请日：2018年8月31日)作为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式主要涉及半导体存储装置及其制造方法。
背景技术
作为半导体存储装置的一种，已知有NAND型闪速存储器。另外，已知有具备以三维方式层叠的多个存储单元的NAND型闪速存储器。
发明内容
实施方式提供可靠性高的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备第1层叠体、接合部件、第1层、第2层、第2层叠体以及第5半导体层。第1层叠体包括在第1方向上延伸的第1半导体层、沿第1方向彼此分离地配置的多个第1布线层、设置于第1半导体层与第1布线层之间的第1存储膜、在第1方向上延伸的第2半导体层、沿第1方向彼此分离地配置的多个第2布线层、设置于第2半导体层与第2布线层之间的第2存储膜、以及设置于第1半导体层与第2半导体层之间的第1绝缘层。接合部件设置于第1半导体层、第2半导体层以及第1绝缘层上，由导电材料形成。第1层配置在接合部件的上方，俯视时覆盖第1半导体层以及第1存储膜。第2层配置在接合部件的上方，位于在与第1方向正交的第2方向上与第1层离开的位置，俯视时覆盖第2半导体层以及第2存储膜。第2层叠体包括配置在第1层的上方且在第1方向上延伸的第3半导体层、沿第1方向彼此分离地配置的多个第3布线层、设置于第3半导体层与第3布线层之间的第3存储膜、配置在第2层的上方且在第1方向上延伸的第4半导体层、沿第1方向彼此分离地配置的多个第4布线层、设置于第4半导体层与第4布线层之间的第4存储膜、以及设置于第3半导体层与第4半导体层之间的第2绝缘层。第5半导体层设置于第1层与第2层之间，将第3半导体层与第4半导体层电连接，并且电连接于接合部件。
附图说明
图1是实施方式涉及的半导体存储装置1的框图。
图2是存储单元阵列所包含的1个块BLK的电路图。
图3是存储单元阵列的一部分区域的俯视图。
图4是沿图3的A-A′线而得到的存储单元阵列10的剖面图。
图5是沿图3的B-B′线而得到的存储单元阵列10的剖面图。
图6是图4所示的第1层叠体TR1的俯视图。
图7是抽出了1个存储单元晶体管而得到的剖面图。
图8是抽出了1个存储单元晶体管MT而得到的剖面图。
图9是说明存储单元阵列的制造方法的俯视图。
图10是说明存储单元阵列的制造方法的剖面图。
图11是说明存储单元阵列的制造方法的剖面图。
图12是说明存储单元阵列的制造方法的俯视图。
图13是说明存储单元阵列的制造方法的剖面图。
图14是说明存储单元阵列的制造方法的剖面图。
图15是说明存储单元阵列的制造方法的俯视图。
图16是说明存储单元阵列的制造方法的剖面图。
图17是说明存储单元阵列的制造方法的剖面图。
图18是说明存储单元阵列的制造方法的俯视图。
图19是说明存储单元阵列的制造方法的剖面图。
图20是说明存储单元阵列的制造方法的俯视图。
图21是说明存储单元阵列的制造方法的剖面图。
图22是说明存储单元阵列的制造方法的剖面图。
图23是说明存储单元阵列的制造方法的俯视图。
图24是说明存储单元阵列的制造方法的剖面图。
图25是说明存储单元阵列的制造方法的剖面图。
图26是说明存储单元阵列的制造方法的俯视图。
图27是说明存储单元阵列的制造方法的剖面图。
图28是说明存储单元阵列的制造方法的俯视图。
图29是说明存储单元阵列的制造方法的剖面图。
图30是说明存储单元阵列的制造方法的剖面图。
图31是说明存储单元阵列的制造方法的俯视图。
图32是说明存储单元阵列的制造方法的剖面图。
图33是说明存储单元阵列的制造方法的剖面图。
图34是说明存储单元阵列的制造方法的剖面图。
图35是说明存储单元阵列的制造方法的剖面图。
图36是说明存储单元阵列的制造方法的剖面图。
具体实施方式
以下，参照附图对实施方式进行说明。以下所示的几个实施方式例示出用于将本发明的技术思想具体化的装置和方法，本发明的技术思想并非由构成构件的形状、结构、配置等来特定。附图是示意性的或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等不限于一定与现实的相同。另外，即使在表示相同的部分的情况下，也有时根据附图而不同地示出彼此的尺寸、比率。在以下的说明中，对具有相同的功能和构成的要素标注相同的标号而适当地省略其详细的说明，对不同的部分进行说明。
[1]半导体存储装置1的构成
[1-1]半导体存储装置1的整体构成
对半导体存储装置1的整体构成进行说明。本实施方式涉及的半导体存储装置1是能够以非易失性的方式存储数据的NAND型闪速存储器。图1是本实施方式涉及的半导体存储装置1的框图。
半导体存储装置1具备存储单元阵列10、行译码器11、列译码器12、感测放大器(读出放大器)13、输入输出电路14、命令寄存器15、地址寄存器16以及定序器(控制电路)17等。
存储单元阵列10具备j个块BLK0～BLK(j-1)。j为1以上的整数。多个块BLK中的各块具备多个存储单元晶体管。存储单元晶体管由可电改写的存储单元构成。在存储单元阵列10配设有多个位线、多个字线以及源线等以对施加于存储单元晶体管的电压进行控制。在后面对块BLK的具体的构成进行描述。
行译码器11从地址寄存器16接受行地址，并对该行地址进行译码。行译码器11基于译码后的行地址进行字线等的选择动作。并且，行译码器11向存储单元阵列10转送写入动作、读出动作以及擦除动作所需要的多个电压。
列译码器12从地址寄存器16接受列地址，并对该列地址进行译码。列译码器12基于译码后的列地址进行位线的选择动作。
感测放大器13在读出动作时检测并放大从存储单元晶体管读出到位线的数据。另外，感测放大器13在写入动作时将写入数据向位线转送。
输入输出电路14经由多个输入输出线(DQ线)而与外部装置(主机装置)连接。输入输出电路14从外部装置接收命令CMD和地址ADD。由输入输出电路14接收到的命令CMD向命令寄存器15发送。由输入输出电路14接收到的地址ADD向地址寄存器16发送。另外，在输入输出电路14与外部装置之间进行数据DAT的发送接收。
定序器17从外部装置接收控制信号CNT。在控制信号CNT中包括芯片使能信号CEn、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn以及读出使能信号REn等。对信号名附注的“n”表示低态有效。定序器17基于保持在命令寄存器15的命令CMD和控制信号CNT来控制半导体存储装置1整体的动作。
[1-2]存储单元阵列10的电路构成
接着，对存储单元阵列10的电路构成进行说明。图2是存储单元阵列10所包含的1个块BLK的电路图。
多个块BLK中的各块具备多个串单元(String Unit)SU。在图2中例示出4个串单元SU0～SU3。1个块BLK所包含的串单元SU的数量可以任意设定。
多个串单元SU中的各个具备多个存储组MG。多个存储组MG中的各组具备并联连接的2个NAND串NSa、NSb。
NAND串NSa具备多个存储单元晶体管MTa和2个选择晶体管STa1、STa2。多个存储单元晶体管MTa串联连接于选择晶体管STa1的源与选择晶体管STa2的漏之间。在本说明书中，有时也将存储单元晶体管称为存储单元或单元。在图2中，为了简化而示出了NAND串NSa具备8个存储单元晶体管MTa(MTa0～MTa7)的构成例，但NAND串NSa所具备的存储单元晶体管MTa的数量可以任意设定。
与NAND串NSa同样地，NAND串NSb具备多个存储单元晶体管MTb(例如，MTb0～MTb7)和2个选择晶体管STb1、STb2。在本说明书中，在不需要区分NAND串NSa、NSb的情况下，用省略了“a”、“b”的标记的标号“NS”来标记，与该省略后的标号“NS”相关的说明，在NAND串NSa、NSb中共通。关于附加了“a”、“b”的其他的标号也同样地处理。
存储单元晶体管MT具备控制栅电极和电荷蓄积层，以非易失性的方式存储数据。存储单元晶体管MTa既可以是在电荷蓄积层使用了绝缘膜的MONOS(metal-oxide-nitride-oxide-silicon：金属-氧化物-氮化物-氧化物-硅)型，也可以是在电荷蓄积层使用了导电层的FG(floating gate：浮栅)型。在本实施方式中，举出FG型为例进行说明。
串单元SU0所包含的多个选择晶体管STa1的栅共通连接于选择栅线SGDa0，串单元SU0所包含的多个选择晶体管STb1的栅共通连接于选择栅线SGDb0。串单元SU0所包含的多个选择晶体管STa2的栅共通连接于选择栅线SGSa，串单元SU0所包含的多个选择晶体管STb2的栅共通连接于选择栅线SGSb。同样地，在串单元SU1～SU3分别连接选择栅线SGDa1～SGDa3、选择栅线SGDb1～SGDb3、选择栅线SGSa以及选择栅线SGSb。
处于同一块BLK内的存储单元晶体管MTa0～MTa7的控制栅分别连接于字线WLa0～WLa7。处于同一块BLK内的存储单元晶体管MTb0～MTb7的控制栅分别连接于字线WLb0～WLb7。
块BLK例如是数据的擦除单位，同一块BLK内所包含的存储单元晶体管MT所保持的数据被一起擦除。
在存储单元阵列10内，处于同一列的存储组MG所包含的选择晶体管STa1、STb1的漏共通连接于位线BL0～BL(m-1)中的任一个。“m”为1以上的整数。即，位线BL在多个串单元SU间共通地连接存储组MG。多个选择晶体管ST2的源共通连接于源线SL。
也就是说，串单元SU包括分别连接于多个位线BL并且连接于同一选择栅线SGD的多个NAND串NS。块BLK包括使字线WL共通的多个串单元SU。存储单元阵列10包括使多个位线BL共通的多个块BLK。另外，在存储单元阵列10内，选择栅线SGS、多个字线WL以及选择栅线SGD在半导体基板上方层叠，从而选择晶体管ST2、多个存储单元晶体管MT以及选择晶体管ST1以三维方式层叠。
[1-3]存储单元阵列10的构成
接着，对存储单元阵列10(具体而言，存储单元阵列10所包含的1个块BLK)的构成进行说明。图3是存储单元阵列10的一部分区域的俯视图。图4是沿图3的A-A′线而得到的存储单元阵列10的剖面图。图5是沿图3的B-B′线而得到的存储单元阵列10的剖面图。此外，在本说明书中，X方向是选择栅线延伸的方向，与X方向在水平面内正交的Y方向是位线延伸的方向，Z方向是层叠方向。
在基板(例如硅基板)20上，例如由硅氧化物(SiO2)形成的绝缘层21和例如由多晶硅形成的导电层22按该顺序层叠。导电层22作为源线SL发挥作用。源线SL形成为在XY平面上扩展。源线SL也可以由层叠膜构成，所述层叠膜是将由多晶硅形成的导电层例如由钨(W)形成的金属层和由多晶硅形成的导电层按该顺序层叠而成的。
在导电层22上设置有多个存储组MG。沿X方向的一行的量的存储组MG通过多个绝缘层41和多个绝缘层42电分离。1对绝缘层41、42按该顺序层叠。绝缘层41、42的平面形状例如为椭圆。例如使用硅氧化物来作为绝缘层41、42。绝缘层41设置于在后述的制造工序中形成的开口部LAH内。绝缘层42设置于在后述的制造工序中形成的开口部UAH内。
第1行的存储组MG与在Y方向上与之相邻的第2行的存储组MG错开半间距地配置。存储组MG由第1NAND串NSa、和与第1NAND串NSa在Y方向上相邻的第2NAND串NSb构成。存储组MG沿X方向排列。第1存储组MG、第2存储组MG以及第3存储组MG沿X方向相邻地排列。第2行的第4存储组MG在X方向上位于第1存储组MG与第2存储组MG之间，在Y方向上配置在与第1存储组MG和第2存储组MG不同的位置。另外，第1行的第1开口部UAH设置于第1存储组MG与第2存储组MG之间。第2开口部UAH设置于第2存储组MG与第3存储组MG之间。第2行的第3开口部UAH在X方向上位于第1开口部UAH与第2开口部UAH之间，在Y方向上配置在与它们不同的位置。
存储组MG由层叠于导电层22上的第1层叠体TR1和第2层叠体TR2构成。
第1层叠体TR1构成为如下。图6是第1层叠体TR1的俯视图，是图4的剖面图的位置LV处的俯视图。
在导电层22的上方，作为选择栅线SGS(SGSa、SGSb)发挥作用的例如1层布线层24和作为字线WL(WLa、WLb)发挥作用的多个布线层24按该顺序且分别以夹着多个层间绝缘层23的方式层叠。例如使用硅氧化物来作为层间绝缘层23。图4所示的字线WL的层叠数量是一个例子，实际上，层叠了更多的字线WL。选择栅线SGS不限定于1层，例如也可以由3层布线层24构成。
在导电层22上设置有在Z方向上延伸的半导体层27a、27b。半导体层27a是供形成存储单元晶体管MTa的沟道的区域。半导体层27b是供形成存储单元晶体管MTb的沟道的区域。半导体层27a、27b例如在它们的下端部连接，该下端部电连接于导电层22。例如使用多晶硅来作为半导体层27a、27b。
在半导体层27a与半导体层27b之间设置芯层26。芯层26将半导体层27a与半导体层27b在Y方向上电分离。例如使用硅氧化物来作为芯层26。
在半导体层27a与布线层24之间、和半导体层27a与层间绝缘膜23之间设置隧道绝缘膜28a。隧道绝缘膜28a形成为在Z方向上延伸，共通地设置于选择晶体管STa2和多个存储单元晶体管MTa。在半导体层27b与布线层24之间、和半导体层27b与层间绝缘膜23之间设置隧道绝缘膜28b。隧道绝缘膜28b形成为在Z方向上延伸，共通地设置于选择晶体管STb2和多个存储单元晶体管MTb。在图4的例子中，隧道绝缘膜28a、28b也形成于第1层叠体TR1所包含的最上层的层间绝缘层23上。例如使用硅氧化物来作为隧道绝缘膜28a、28b。
图7是抽出了1个存储单元晶体管MT而得到的剖面图，是在图4的剖面图中用四边形表示的区域AR1处的剖面图。存储单元晶体管MTa、MTb以及选择晶体管STa1、STb1、STa2、STb2的构成与图7相同。
在隧道绝缘膜28与布线层24之间设置浮栅电极(电荷蓄积层)29。对每个存储单元晶体管MT设置浮栅电极29，浮栅电极29与周围绝缘。浮栅电极29由蓄积电荷的导电性的部件形成，例如由多晶硅形成。
在浮栅电极29与布线层24之间设置块绝缘膜30。块绝缘膜30由高介电常数膜构成。块绝缘膜30例如由层叠膜构成，该层叠膜通过由铪氧化物(HfO2)形成的第1膜、由硅氧化物形成的第2膜以及由铪氧化物形成的第3膜按该顺序层叠而成。
块绝缘膜30与布线层24相接。布线层24作为字线WL发挥作用。布线层24例如包括覆盖自身的上表面、侧面以及底面的势垒金属膜。控制栅电极24的主体部例如由钨(W)形成，势垒金属膜例如由钛氮化物(TiN)形成。此外，在图7的例子中，块绝缘膜30形成于控制栅电极24的上表面、侧面以及底面。
在本说明书中，有时也将设置于半导体层27与控制栅电极24之间的层叠膜即隧道绝缘膜28、浮栅电极(电荷蓄积层)29以及块绝缘膜30总称为存储膜。
在芯层26和半导体层27a、27b上设置接合部件31。接合部件31具有将第1层叠体TR1的半导体层(沟道)与第2层叠体TR2的半导体层(沟道)电连接的功能，进而也具有像后述那样作为对包括由硅氧化物形成的层间绝缘层的层叠膜进行蚀刻时的蚀刻阻挡层的功能。作为接合部件31，使用导电材料，另外，使用相对于由硅氧化物形成的层间绝缘层而言蚀刻的选择比高的材料。例如使用非晶硅来作为接合部件31。
如上所述，构成第1层叠体TR1。第1层叠体TR1是从基板20到接合部件31为止的结构体。
在接合部件31和隧道绝缘膜28a、28b上设置绝缘层32。例如使用硅氧化物来作为绝缘层32。
在绝缘层32上设置多个覆盖层34。覆盖层34具有俯视时能够覆盖单元区域(半导体层27、隧道绝缘膜28、浮栅电极29以及块绝缘膜30)的面积。对每个半导体层27设置覆盖层34。作为覆盖层34，使用导电材料，另外，使用相对于由硅氧化物形成的层间绝缘层而言蚀刻的选择比高的材料。例如使用非晶硅来作为覆盖层34。覆盖层34是在后述的制造方法中使用的部件，详细情况在后面进行描述。
在多个覆盖层34的周围设置绝缘层33。例如使用硅氧化物来作为绝缘层33。
在绝缘层33和覆盖层34上设置第2层叠体TR2。第2层叠体TR2构成为如下。
在绝缘层33和覆盖层34上，作为字线WL(WLa、WLb)发挥作用的多个布线层24和作为选择栅线SGD(SGDa、SGDb)发挥作用的例如1层布线层24按该顺序且分别以夹着多个层间绝缘层23的方式层叠。图4所示的字线WL的层叠数量是一个例子，实际上，层叠了更多的字线WL。选择栅线SGD不限定于1层，例如也可以由3层布线层24构成。
在大致四边形的开口部35设置存储单元晶体管MTa、MTb以及选择晶体管STa1、STb1即存储组MG的上侧半部分。在接合部件31上设置在Z方向上延伸的半导体层37a、37b。半导体层37a是供形成存储单元晶体管MTa的沟道的区域。半导体层37b是供形成存储单元晶体管MTb的沟道的区域。半导体层37a、37b在它们的下端部连接，该下端部电连接于接合部件31。例如使用多晶硅来作为半导体层37a、37b。
在半导体层37a与半导体层37b之间设置芯层36。芯层36将半导体层37a与半导体层37b在Y方向上电分离。例如使用硅氧化物来作为芯层36。
与第1层叠体TR1同样地，在半导体层37的侧面设置隧道绝缘膜28、浮栅电极29以及块绝缘膜30。
在半导体层37a、37b以及芯层36上设置连接部件38。连接部件38将半导体层37a与半导体层37b电连接。对每个存储组MG设置连接部件38。连接部件38由导电材料形成，例如使用多晶硅。
在连接部件38和隧道绝缘膜28上设置绝缘层39。例如使用硅氧化物来作为绝缘层39。
在连接部件38上且绝缘层39内设置电连接于连接部件38的接触插塞40。例如使用钨(W)来作为接触插塞40。
在接触插塞40和绝缘层39上设置电连接于接触插塞40的位线BL。位线BL在Y方向上延伸。例如使用钨(W)来作为位线BL。
如图3和图5所示，存储单元阵列10在任意的区域具备替换孔LSTH、USTH。替换孔LSTH、USTH在制造工序中使用。替换孔LSTH、USTH用于将第1层叠体TR1和第2层叠体TR2所包含的牺牲层替换为布线层。在替换孔LSTH、USTH内设置绝缘层43。例如使用硅氧化物来作为绝缘层43。
替换孔LSTH设置于第1层叠体TR1内。替换孔USTH设置于第2层叠体TR1内。绝缘层43贯通第1层叠体TR1所包含的层间绝缘层23、布线层24以及隧道绝缘膜28。绝缘层43贯通第2层叠体TR1所包含的绝缘层32、33、层间绝缘层23、布线层24、隧道绝缘膜28以及绝缘层39。绝缘层43通过设置于绝缘层33内的2个覆盖层44之间。覆盖层44由与前述的覆盖层34相同的材料形成。覆盖层44是在后述的制造工序中使用的部件，详细情况在后面进行描述。
此外，图3的俯视图例示出连接于1对选择栅线SDGa、SGDb的多个存储组MG的构成。实际上，在Y方向上重复图3的构成。在该情况下，选择栅线SDGa、SGDb沿Y方向交替地配置。另外，在存储单元阵列10配设有序号为偶数的多个字线WLa和序号为奇数的多个字线WLb，序号为偶数的多个字线WLa彼此电连接，序号为奇数的多个字线WLb彼此电连接。另外，序号为奇数的多个字线WLb与序号为偶数的多个字线WLa也可以电连接。
[2]存储单元阵列10的制造方法
接着，对存储单元阵列10的制造方法进行说明。图8～图36是说明存储单元阵列10的制造方法的俯视图和剖面图。
首先，准备硅基板20。然后，在硅基板20上将绝缘层21和导电层22(源线SL)按该顺序形成。导电层22也可以由多个导电层层叠而成的层叠膜构成。例如，导电层22也可以利用由多晶硅形成的导电层例如由钨(W)形成的金属层和由多晶硅形成的导电层按该顺序层叠而成的层叠膜来构成。
然后，通过例如CVD(chemical vapor deposition：化学气相沉积)法，在导电层22上将多个层间绝缘层23和多个牺牲层50每次1层地交替地层叠而形成层叠膜51。在层叠膜51的最下层和最上层配置层间绝缘层23。例如使用硅氧化物来作为层间绝缘层23。例如使用硅氮化物(SiN)来作为牺牲层50。牺牲层50是相对于层间绝缘层23而言可充分地获得湿蚀刻(wet etching)的选择比的材料即可，也可以使用硅氮氧化物(SiON)等。
然后，通过RIE(reactive ion etching：反应离子蚀刻)等各向异性蚀刻来在层叠膜51形成分别在X方向上延伸的多个存储沟槽52。存储沟槽52供导电层22露出。存储沟槽52是供形成存储组MG的区域。如图8所示，在形成前述的替换孔LSTH、USTH的区域AR2未设置存储沟槽52，在Y方向上夹着区域AR2的2个层叠膜51通过区域AR2相连。通过设置区域AR2，能够抑制层叠膜51倾斜、倒塌。
然后，如图10所示，经由存储沟槽52对牺牲层50实施各向同性蚀刻。使用例如使用了磷酸(H3PO4)作为蚀刻剂的湿蚀刻来作为各向同性蚀刻。由此，面向存储沟槽52的牺牲层50的露出面后退(牺牲层50凹进)，在存储沟槽52的侧面形成凹部。
然后，如图11所示，在牺牲层50的侧面形成浮栅电极29。具体而言，通过例如CVD法来使得在存储沟槽52的侧面沉积非晶硅层。此时，在形成于存储沟槽52的侧面的凹部埋入非晶硅层。然后，对非晶硅层进行回蚀刻，使凹部内的非晶硅层残留并且将形成于层间绝缘层23的侧面的非晶硅层去除。
然后，如图12和图13所示，通过例如CVD法来在存储沟槽52的2个侧面形成硅氧化膜。在图12的俯视图中示出形成于存储沟槽52的侧面的层，省略形成于最上层的层间绝缘层上的层的图示。由此，在浮栅电极29的侧面形成隧道绝缘膜28(28a、28b)。然后，通过RIE等各向异性蚀刻来将形成于导电层22上的隧道绝缘膜28部分地去除。
然后，通过例如CVD法来在隧道绝缘膜28a、28b的侧面和露出的导电层22上形成非晶硅层。由此，在隧道绝缘膜28a、28b的侧面形成电连接于导电层22的半导体层27a、27b。半导体层27a、27b在下端部连接。
然后，如图14所示，通过例如CVD法来在存储沟槽52内埋入硅氧化物。由此，在半导体层27a与半导体层27b之间形成芯层26。
然后，如图15和图16所示，通过例如RIE，以使得形成于存储沟槽52内的半导体层27和存储膜(包括隧道绝缘膜28和浮栅电极29)在X方向上分断成多个的方式，在层叠体内形成到达导电层22的多个开口部LAH。开口部LAH的Y方向上的长度比存储沟槽52的宽度(包括形成有浮栅电极29的区域)长。在X方向上排列的多个开口部LAH按等间隔配置。沿Y方向的多个开口部LAH例如排列成交错状(锯齿状)。由此，按每个存储组MG，将半导体层27a、27b、浮栅电极29分离。
然后，如图17所示，通过例如CVD法来在开口部LAH内埋入硅氧化物。由此，在开口部LAH内形成绝缘层41。
然后，对芯层26、半导体层27以及绝缘层41进行回蚀刻直到比层叠膜51的上表面低的位置。进而，为了较厚地形成后述的阻挡层53，将绝缘层41的上表面回蚀刻直到比芯层26的上表面低的位置。
然后，如图18和图19所示，通过例如RIE来在层叠体的预定的区域(图8的区域AR2)形成到达导电层22的开口部(替换孔)LSTH。替换孔LSTH的X方向的长度比在X方向上相邻的2个开口部LAH间的距离长，替换孔LSTH的Y方向的长度比存储沟槽52的宽度长。
然后，如图20和图21所示，通过例如CVD法来在存储沟槽52内埋入非晶硅，并且在开口部LAH内埋入非晶硅。由此，在半导体层27a、27b和芯层26上形成电连接于半导体层27a、27b的接合部件31。另外，在绝缘层41上形成阻挡层53。阻挡层53的厚度设定得比接合部件31的厚度厚。另外，如图20和图22所示，在替换孔LSTH内埋入非晶硅。由此，在替换孔LSTH内形成牺牲层54。然后，通过例如CMP(Chemical mechanical polishing：化学机械抛光)来使接合部件31、阻挡层53以及牺牲层54平坦化，去除多余的非晶硅层。
然后，如图23和图24所示，通过例如CVD法来在层叠体的整面形成由硅氧化物形成的绝缘层32。然后，通过例如CVD法和RIE，以使得俯视时覆盖半导体层27、隧道绝缘膜28以及浮栅电极29的方式，来形成由非晶硅形成的多个覆盖层34。另外，如图23和图25所示，通过例如CVD法和RIE，以使得俯视时覆盖Y方向上的替换孔LSTH的端部的方式，来形成由非晶硅形成的2个覆盖层44。在覆盖层34、44的周围形成由硅氧化物形成的绝缘层33。然后，通过例如CMP(Chemical mechanical polishing)来使覆盖层34、44以及绝缘层33平坦化。
然后，如图26和图27所示，通过例如CVD法，在覆盖层34、44以及绝缘层33上，将多个层间绝缘层23和多个牺牲层50每次1层地交替地层叠而形成层叠膜55。在层叠膜55的最下层和最上层配置层间绝缘层23。
然后，通过光刻在层叠膜55上形成掩模层56，所述掩模层56使得供形成存储沟槽57的区域露出。俯视时，供形成存储沟槽57的区域与前述的供形成存储沟槽52的区域大致相同。此外，替换孔LSTH由掩模层56覆盖。
然后，将掩模层56用作掩模，通过例如RIE来在层叠膜55内形成到达接合部件31和阻挡层53的存储沟槽57。接合部件31和阻挡层53也作为RIE的阻挡部使用。在该蚀刻工序中，多个覆盖层34露出。多个覆盖层34未被完全去除，接合部件31经由在Y方向上排列的2个覆盖层34的间隙而露出。即，接合部件31上的开口部的宽度由2个覆盖层34来规定，所以能够使开口部的宽度大致相同。另外，覆盖层34保护着半导体层27和存储膜(包括隧道绝缘膜28和浮栅电极29)，所以在该蚀刻工序中，能够防止半导体层27和存储膜被部分地蚀刻的情况。之后，去除掩模层56。
然后，如图28和图29所示，在存储沟槽57内形成芯层36、半导体层37a、37b、隧道绝缘膜28a、28b以及浮栅电极29。芯层、半导体层、隧道绝缘膜以及浮栅电极的形成方法，与第1层叠体TR1的情况同样。半导体层37和隧道绝缘膜28也形成于层叠膜55上。
半导体层37a、37b在它们的下端部连接，该下端部电连接于接合部件31。另外，半导体层37a、37b通过在Y方向上排列的2个覆盖层34之间而连接于接合部件31。接合部件31上的半导体层37的宽度由在Y方向上排列的2个覆盖层34来规定。由此，能够使半导体层37的下端部的宽度大致相同。
然后，通过光刻在半导体层37和芯层36上形成掩模层58，所述掩模层58使得供形成开口部UAH的区域露出。俯视时，供形成开口部UAH的区域与前述的供形成开口部LAH的区域大致相同。
然后，将掩模层58作为掩模，通过例如RIE，以使得形成于存储沟槽57内的半导体层37和存储膜(包括隧道绝缘膜28和浮栅电极29)在X方向上分断成多个的方式，在层叠体内形成到达阻挡层53的多个开口部UAH。阻挡层53也作为RIE的阻挡部使用。由此，按每个存储组MG，半导体层37a、37b、浮栅电极29被分离。
然后，如图30所示，再次将掩模层58用作掩模，通过例如RIE来对阻挡层53进行蚀刻而使绝缘层41露出。之后，去除掩模层58。
然后，如图31～图33所示，通过例如CVD法来在开口部UAH内埋入硅氧化物。由此，在开口部UAH内形成绝缘层42。然后，通过例如CMP来使绝缘层42平坦化并且去除多余的半导体层37和芯层36。然后，通过例如CVD法和RIE来在半导体层37a、37b以及芯层36上形成由多晶硅形成的连接部件38。然后，通过例如CVD法来在层叠体上形成由硅氧化物形成的绝缘层39。
然后，通过光刻在绝缘层39上形成掩模层59，所述掩模层59使得供形成替换孔USTH的区域露出。俯视时，供形成替换孔USTH的区域与前述的供形成替换孔LSTH的区域大致相同。
然后，将掩模层59作为掩模，通过例如RIE来在层叠膜55内形成到达牺牲层54的替换孔USTH。在该蚀刻工序中，2个覆盖层44未被完全去除，牺牲层54经由2个覆盖层44的间隙而露出。
然后，如图34所示，通过RIE或湿蚀刻来去除牺牲层54。由此，多个牺牲层50在替换孔LSTH、USTH中露出。
然后，如图35和图36所示，进行牺牲层50与布线层24(字线WL)的替换。具体而言，通过实施使用了磷酸(H3PO4)作为蚀刻剂的湿蚀刻来去除多个牺牲层50。由此，浮栅电极29在原来形成有多个牺牲层50的凹处(recess)露出。
然后，通过例如CVD法来在浮栅电极29的侧面形成块绝缘膜30。块绝缘膜30例如由层叠膜构成，该层叠膜利用由铪氧化物(HfO2)形成的第1膜、由硅氧化物形成的第2膜以及由铪氧化物形成的第3膜按该顺序层叠而成。虽省略图示，但块绝缘膜30也形成于上下的层间绝缘层23。
然后，通过例如CVD法，以埋入原来形成有多个牺牲层50的凹处的方式，在块绝缘膜30的侧面形成控制栅电极24。控制栅电极24由例如由钨(W)形成的主体部和覆盖主体部的上表面、侧面以及底面且例如由钛氮化物(TiN)形成的势垒金属膜(未图示)构成。
然后，通过例如RIE来将形成于替换孔LSTH、USTH的侧面的多余的层(构成块绝缘膜30和控制栅电极24的层)去除。之后，去除掩模层59。
然后，如图5所示，通过例如CVD法在替换孔LSTH、USTH内埋入硅氧化物。由此，在替换孔LSTH、USTH内形成绝缘层43。
然后，如图3～图5所示，在连接部件38上且绝缘层39内形成电连接于连接部件38的接触插塞40。然后，在接触插塞40和绝缘层39上形成电连接于接触插塞40的位线BL。
如上地，形成本实施方式涉及的存储单元阵列10。
[3]实施方式的效果
以下，对本实施方式的效果进行说明。
第1层叠体TR1具备在Z方向上延伸的半导体层27a、和设置于半导体层27a的侧面的存储膜(隧道绝缘膜28a、浮栅电极29以及块绝缘膜30)。在半导体层27a和存储膜的上方设置有覆盖它们的第1覆盖层34。同样地，第1层叠体TR1具备设置于与半导体层27a相同的开口部25并且在Z方向上延伸的半导体层27b、和设置于半导体层27b的侧面的存储膜(隧道绝缘膜28b、浮栅电极29以及块绝缘膜30)。在半导体层27b和存储膜的上方设置有覆盖它们的第2覆盖层34。覆盖层34例如使用相对于由硅氧化物形成的层间绝缘层而言蚀刻的选择比高的材料(例如非晶硅)。由此，当在第2层叠体TR2形成存储沟槽57时，能够保护半导体层27和存储膜，所以能够防止半导体层27和存储膜被部分地蚀刻的情况。
另外，在半导体层27a、27b以及芯层26上设置接合部件31。接合部件31由导电材料形成，另外，例如使用相对于由硅氧化物形成的层间绝缘层而言蚀刻的选择比高的材料(例如非晶硅)。由此，当在第2层叠体TR2形成存储沟槽57时，能够将接合部件31作为蚀刻阻挡部使用。因此，易于将存储沟槽57加工成所期望的形状。
另外，第2层叠体TR2具备在Z方向上延伸的半导体层37a、37b。半导体层37a、37b在它们的下端部连接，该下端部电连接于接合部件31。另外，半导体层37a、37b通过在Y方向上排列的2个覆盖层34之间而连接于接合部件31。即，半导体层37的下端部的宽度由2个覆盖层34的间隔来规定。由此，能够使半导体层37的下端部的宽度大致相同。结果，能够抑制半导体层27与半导体层37之间的连接电阻的偏差。
另外，第1层叠体TR1具备将在X方向上相邻的2个存储组MG分断的开口部LAH和绝缘层41。在绝缘层41上设置阻挡层53。阻挡层53由与接合部件31相同的材料形成，形成得比接合部件31厚。由此，在形成开口部UAH时，即使在进行了2次蚀刻(具体而言，是用于形成存储沟槽57的RIE、和用于形成开口部UAH的RIE)的情况下，也能够使2次蚀刻在阻挡层53停止。结果，能够形成具有所期望的形状的开口部UAH和绝缘层42。
另外，根据本实施方式，能够实现可靠性高的半导体存储装置及其制造方法。
[4]变形例
在上述实施方式中，举出在电荷蓄积层使用了导电层的FG(floating gate)型的存储单元阵列为例进行了说明，但也可以是电荷蓄积层由绝缘层构成的MONOS(metal-oxide-nitride-oxide-silicon)型。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而示出的，并非意在限定发明的范围。这些新颖的实施方式能够以其他各种各样的方式实施，在不脱离发明的要旨的范围内可以进行各种省略、替换、变更。这些实施方式及其变形包含于发明的范围、要旨中，并且包含于技术方案所记载的发明及与其等同的范围中。

Claims (17)

1.一种半导体存储装置，具备：
第1层叠体，包括在第1方向上延伸的第1半导体层、沿所述第1方向彼此分离地配置的多个第1布线层、设置于所述第1半导体层与所述第1布线层之间的第1存储膜、在所述第1方向上延伸的第2半导体层、沿所述第1方向彼此分离地配置的多个第2布线层、设置于所述第2半导体层与所述第2布线层之间的第2存储膜、以及设置于所述第1半导体层与所述第2半导体层之间的第1绝缘层；
接合部件，设置于所述第1半导体层、所述第2半导体层以及所述第1绝缘层上，由导电材料形成；
第1层，配置在所述接合部件的上方，俯视时覆盖所述第1半导体层以及所述第1存储膜；
第2层，配置在所述接合部件的上方，位于在与所述第1方向正交的第2方向上与所述第1层离开的位置，俯视时覆盖所述第2半导体层以及所述第2存储膜；
第2层叠体，包括配置在所述第1层的上方且在所述第1方向上延伸的第3半导体层、沿所述第1方向彼此分离地配置的多个第3布线层、设置于所述第3半导体层与所述第3布线层之间的第3存储膜、配置在所述第2层的上方且在所述第1方向上延伸的第4半导体层、沿所述第1方向彼此分离地配置的多个第4布线层、设置于所述第4半导体层与所述第4布线层之间的第4存储膜、以及设置于所述第3半导体层与所述第4半导体层之间的第2绝缘层；以及
第5半导体层，设置于所述第1层与所述第2层之间，将所述第3半导体层与所述第4半导体层电连接，并且电连接于所述接合部件。
2.根据权利要求1所述的半导体存储装置，
所述第5半导体层的所述第2方向的宽度比所述接合部件的所述第2方向的宽度窄。
3.根据权利要求1所述的半导体存储装置，还具备：
第3绝缘层，将在第3方向上相邻的2个第1半导体层分离并将在所述第3方向上相邻的2个第2半导体层分离，所述第3方向是与所述第1方向以及所述第2方向正交的方向；和
第4绝缘层，设置于所述第3绝缘层上，将在所述第3方向上相邻的2个第3半导体层分离并将在所述第3方向上相邻的2个第4半导体层分离。
4.根据权利要求1所述的半导体存储装置，
所述第1存储膜～所述第4存储膜各自包括隧道绝缘膜、电荷蓄积层以及块绝缘膜。
5.根据权利要求4所述的半导体存储装置，
在所述第1层与所述第5半导体层之间、以及所述第2层与所述第5半导体层之间，设置有所述隧道绝缘膜。
6.根据权利要求1所述的半导体存储装置，
所述第1层以及所述第2层各自由导电材料形成。
7.根据权利要求1所述的半导体存储装置，
所述第1层具有第1面、和相对于所述第1面位于所述第1方向上方的第2面，在所述第2面上方设置有所述第3半导体层，在所述第1面上设置有层间绝缘膜，
所述第2层具有第3面、和相对于所述第3面位于所述第1方向上方的第4面，在所述第4面上方设置有所述第4半导体层，在所述第3面上设置有层间绝缘膜。
8.根据权利要求1所述的半导体存储装置，
还具备设置于基板的上方的导电层，
所述第1层叠体配置在所述导电层的上方，
所述第1半导体层以及所述第2半导体层电连接于所述导电层。
9.根据权利要求1所述的半导体存储装置，
还具备连接部件，所述连接部件设置于所述第3半导体层以及所述第4半导体层上，将所述第3半导体层与所述第4半导体层电连接。
10.根据权利要求9所述的半导体存储装置，还具备：
接触插塞，设置于所述连接部件上；和
位线，设置于所述接触插塞上，在所述第2方向上延伸。
11.一种半导体存储装置的制造方法，包括：
形成第1层叠体的工序，所述第1层叠体包括在第1方向上延伸的第1半导体层、沿所述第1方向彼此分离地配置的多个第1布线层、设置于所述第1半导体层与所述第1布线层之间的第1存储膜、在所述第1方向上延伸的第2半导体层、沿所述第1方向彼此分离地配置的多个第2布线层、设置于所述第2半导体层与所述第2布线层之间的第2存储膜、以及设置于所述第1半导体层与所述第2半导体层之间的第1绝缘层；
在所述第1层叠体内形成第3绝缘层的工序，所述第3绝缘层将在与所述第1方向正交的第2方向上相邻的2个第1半导体层分断且将在所述第2方向上相邻的2个第2半导体层分断；
在所述第1半导体层、所述第2半导体层以及所述第1绝缘层上形成由导电材料形成的接合部件的工序；
在所述第3绝缘层上形成由导电材料形成的阻挡层的工序；
在所述接合部件的上方形成俯视时覆盖所述第1半导体层以及所述第1存储膜的第1层、和俯视时覆盖所述第2半导体层以及所述第2存储膜的第2层的工序；
在所述第1层、所述第2层以及所述阻挡层上形成第2层叠体的工序，所述第2层叠体是多个第3布线层与多个层间绝缘层交替地层叠而成的；
在所述第2层叠体内形成沟槽的工序，所述沟槽使得所述第1层、所述第2层、所述接合部件以及所述阻挡层露出且在所述第2方向上延伸；
在所述沟槽的第1侧面和所述沟槽的与所述第1侧面相对的第2侧面分别形成第3存储膜以及第4存储膜的工序；
在所述第3存储膜以及所述第4存储膜的侧面分别形成第3半导体层以及第4半导体层的工序，所述第3半导体层以及所述第4半导体层通过所述第1层与所述第2层之间而连接于所述接合部件；
在所述第2层叠体内形成开口部的工序，所述开口部到达所述阻挡层，将在所述第2方向上相邻的2个第3半导体层分断且将在所述第2方向上相邻的2个第4半导体层分断；
对所述阻挡层进行蚀刻而使所述第3绝缘层露出的工序；以及
在所述开口部内形成第4绝缘层的工序，所述第4绝缘层到达所述第3绝缘层。
12.根据权利要求11所述的半导体存储装置的制造方法，
还包括：在形成所述接合部件以及所述阻挡层后，使所述接合部件以及所述阻挡层都平坦化的工序。
13.根据权利要求11所述的半导体存储装置的制造方法，
还包括：在形成所述开口部前形成掩模层的工序，所述掩模层覆盖除了供形成所述开口部的区域以外的区域。
14.根据权利要求11所述的半导体存储装置的制造方法，
所述阻挡层的厚度比所述接合部件的厚度厚。
15.根据权利要求11所述的半导体存储装置的制造方法，
所述阻挡层的材料与所述接合部件的材料相同。
16.根据权利要求11所述的半导体存储装置的制造方法，
所述接合部件相对于所述第2层叠体所包含的所述多个层间绝缘层而言具有蚀刻的选择比。
17.根据权利要求11所述的半导体存储装置的制造方法，
所述第1层以及所述第2层相对于所述第2层叠体所包含的所述多个层间绝缘层而言具有蚀刻的选择比。
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