JP2022041320A - 半導体記憶装置 - Google Patents

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翔太郎 葛川
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Abstract

【課題】小型化が可能な半導体記憶装置を提供する。【解決手段】半導体基板とメモリセルアレイを備え、半導体基板は、その表面と交差する第１方向と交差する第２方向に順に並ぶ第１～第３領域を備える。メモリセルアレイは、第１方向に積層された第１導電層と、第２領域に設けられ、第１方向に積層された第３絶縁層と、第２領域に設けられ、第３絶縁層の第１方向及び第２方向と交差する第３方向の側面と、第１導電層の第３方向の側面との間に位置し、第１方向及び第２方向に延伸する第４絶縁層と、第２領域に設けられ、第３絶縁層の第２方向の側面と、第１導電層の第２方向の側面との間に位置し、第１方向及び第３方向に延伸する第５絶縁層とを備える。第１方向において、第５絶縁層の第１方向における半導体基板側の端部位置と、第４絶縁層の第１方向における半導体基板側の端部位置が異なる。【選択図】図２

Description

本実施形態は、半導体記憶装置に関する。
半導体基板と、半導体基板の表面と交差する方向に積層された複数の導電層と、半導体基板の表面と交差する方向に延伸してこれら複数の導電層に対向する半導体柱と、導電層及び半導体柱の間に設けられたゲート絶縁膜と、を備えた半導体記憶装置が知られている。
特開２０１８－０２６５１８号公報
小型化が可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第１方向において半導体基板と離間して配置されたメモリセルアレイと、を備える。半導体基板は、第１方向と交差する第２方向に順に並ぶ第１領域～第３領域を備える。メモリセルアレイは、第１領域から第２領域を介して第３領域まで第２方向に延伸し、複数の第１絶縁層と共に第１方向に交互に積層された複数の第１導電層と、第１領域に設けられ、第１方向に延伸し、複数の第１導電層と対向する第１半導体層と、第３領域に設けられ、第１方向に延伸し、複数の第１導電層と対向する第２半導体層と、第２領域に設けられ、複数の第２絶縁層と共に第１方向に交互に積層された複数の第３絶縁層と、第２領域に設けられ、第１方向に延伸し、複数の第３絶縁層と対向し、第１方向の一端が複数の第１導電層よりも半導体基板に近く、第１方向の他端が複数の第１導電層よりも半導体基板から遠い第２コンタクトと、第２領域に設けられ、複数の第３絶縁層の第１方向及び第２方向と交差する第３方向における側面と、複数の第１導電層の第３方向における側面と、の間に位置し、第１方向及び第２方向に延伸する第４絶縁層と、第２領域に設けられ、複数の第３絶縁層の第２方向における側面と、複数の第１導電層の第２方向における側面と、の間に位置し、第１方向及び第３方向に延伸する第５絶縁層とを備える。第５絶縁層の第１方向における半導体基板側の端部は、第４絶縁層の第１方向における半導体基板側の端部よりも半導体基板に近く、又は、第４絶縁層の第１方向における半導体基板側の端部よりも半導体基板から遠い。
第１実施形態に係る半導体記憶装置の模式的な平面図である。 第１実施形態に係る半導体記憶装置を破断して示す部分斜視図である。 図１のＡで示した部分の模式的な拡大断面図である。 図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に見た場合の模式的な断面図である。 図３に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に見た場合の模式的な断面図である。 図３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図６のＥで示した部分の模式的な拡大図である。 図３に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図８のＧで示した部分の拡大断面図である。 図８のＧで示した部分における他の例を示す拡大断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＸ―Ｚ断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＸ―Ｚ断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＸ―Ｚ断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＸ―Ｚ断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＸ―Ｚ断面図である。 比較例に係る半導体記憶装置を示す模式的な拡大断面図である。 変形例に係る半導体記憶装置の貫通コンタクト構造を示す模式的な平面図である。 変形例に係る半導体記憶装置の貫通コンタクト構造を示す模式的な平面図である。 変形例に係る半導体記憶装置の貫通コンタクト構造を示す模式的な平面図である。 変形例に係る半導体記憶装置の貫通コンタクト構造を示す模式的な平面図である。 変形例に係る半導体記憶装置の貫通コンタクト構造を示す模式的な平面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、半導体基板の表面に対して平行な所定の方向をＸ方向、半導体基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、半導体基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の平面に沿った方向を第１方向、この所定の平面に沿って第１方向と交差する方向を第２方向、この所定の平面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、半導体基板を基準とする。例えば、Ｚ方向に沿って半導体基板から離れる向きを上と、Ｚ方向に沿って半導体基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端部と言う場合には、この構成の半導体基板側の面や端部を意味する事とし、上面や上端部と言う場合には、この構成の半導体基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
以下、図面を参照して、第１実施形態に係る半導体記憶装置の構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
［構造］
図１は、第１実施形態に係る半導体記憶装置の模式的な平面図である。図２は、第１実施形態に係る半導体記憶装置を破断して示す部分斜視図である。図３は、図１のＡで示した部分の模式的な拡大断面図であり、メモリセルアレイ層中の構成を示している。図４は、図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図３に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図６は、図３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図７は、図６のＥで示した部分の模式的な拡大図である。図８は、図３に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図９は、図８のＧで示した部分の拡大断面図である。図１０は、図８のＧで示した部分における他の例を示す拡大断面図である。
第１実施形態に係る半導体記憶装置は、例えば図１に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００には、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイＭＣＡが設けられている。
［半導体記憶装置の構造］
例えば図２、図４及び図５に示す様に、第１実施形態に係る半導体記憶装置は、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた配線層ＬＷ１と、配線層ＬＷ１の上方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの上方に設けられた配線層ＬＷ２と、を備える。
［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図２～図４に示す様に、半導体基板１００の表面には、半導体基板領域１００Ｓと、絶縁領域１００Ｉと、が設けられている。
［トランジスタ層ＬＴＲの構造］
トランジスタ層ＬＴＲは、メモリセルアレイＭＣＡを制御する制御回路を構成する複数のトランジスタＴｒと、電極ＥＴＲと、コンタクトＣＴＲ等を備える。トランジスタＴｒは、半導体基板領域１００Ｓの表面をチャネル領域（ゲート領域）として利用する電界効果型のトランジスタである。電極ＥＴＲは、トランジスタＴｒのゲート電極として機能する。コンタクトＣＴＲは、Ｚ方向に延伸しており、その下端が、半導体基板１００や電極ＥＴＲに接続されており、その上端が、配線層ＬＷ１の配線に接続されている。
［配線層ＬＷ１の構造］
例えば図２～図４に示す様に、配線層ＬＷ１に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及びメモリセルアレイＭＣＡを制御する制御回路中の構成の少なくとも一方に、電気的に接続される。
配線層ＬＷ１は、複数の配線を含む。これら複数の配線は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［メモリセルアレイ層ＬＭＣＡの構造］
メモリセルアレイ層ＬＭＣＡには、例えば図３に示す様に、Ｙ方向に並ぶ複数のメモリブロックセットＢＬＫＳと、これらの間に設けられたブロック間構造１６０と、が設けられている。また、メモリブロックセットＢＬＫＳは、それぞれ、Ｙ方向に並ぶ２つのメモリブロックＢＬＫと、これらの間に設けられＸ方向に並ぶ２つのブロック間構造１６１と、これらの間に設けられた貫通コンタクト構造１７０と、を備えている。尚、以下の説明において、図３に示す４つのメモリブロックＢＬＫを、それぞれ、メモリブロックＢＬＫ＿Ａ～ＢＬＫ＿Ｄと呼ぶ場合がある。
［メモリセルアレイ層ＬＭＣＡのメモリブロックＢＬＫの構造］
各メモリブロックＢＬＫは、図３に示すように、Ｘ方向に延伸しＸ方向に並ぶ２つのメモリホール領域ＲＭＨ１，ＲＭＨ２と、コンタクト領域ＲＣと、配線領域ＲＷとを備えている。コンタクト領域ＲＣ及び配線領域ＲＷはＸ方向に並んでおり、メモリホール領域ＲＭＨ１とメモリホール領域ＲＭＨ２との間に設けられている。
メモリブロックＢＬＫ＿Ｂ，ＢＬＫ＿Ｃでは、メモリホール領域ＲＭＨ１に近い側（図３では左側）にコンタクト領域ＲＣが配置され、メモリホール領域ＲＭＨ２に近い側（図３では右側）に配線領域ＲＷが配置されている。
一方、メモリブロックＢＬＫ＿Ａ，ＢＬＫ＿Ｄでは、メモリホール領域ＲＭＨ１に近い側（図３では左側）に配線領域ＲＷが配置され、メモリホール領域ＲＭＨ２に近い側（図３では右側）にコンタクト領域ＲＣが配置されている。
［メモリブロックＢＬＫのメモリホール領域ＲＭＨ１，ＲＭＨ２の構造］
メモリブロックＢＬＫのメモリホール領域ＲＭＨ１，ＲＭＨ２は、図３及び図６に示すように、それぞれ、Ｙ方向に並ぶ複数のストリングユニットＳＵと、Ｙ方向において隣り合う２つのストリングユニットＳＵの間に設けられた酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層１６２とを備えている。
メモリブロックＢＬＫのメモリホール領域ＲＭＨ１，ＲＭＨ２は、例えば図２及び図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、半導体柱１２０の下端に接合された半導体層１１３と、半導体層１１３の下面に接する導電層１１４と、を備える。半導体層１１３は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１２は、ソース線として機能する。
導電層１１１は、ソース側選択トランジスタのゲート電極等として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
また、複数の導電層１１０のうち、最下層に位置する１又は複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立しており、ソース側選択トランジスタのゲート電極等として機能する。その際，導電層１１１は省略しても良い。
また、これよりも上方に位置する複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立しており、ワード線等として機能する。
また、これよりも上方に位置する一又は複数の導電層１１０は、ストリングユニットＳＵ毎に電気的に独立しており、ドレイン側選択トランジスタのゲート電極等として機能する。
半導体柱１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、メモリセル等として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図２及び図６に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図７に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、図７には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
［メモリブロックＢＬＫのコンタクト領域ＲＣの構造］
例えば図３～図５に示す様に、メモリセルアレイ層ＬＭＣＡのコンタクト領域ＲＣには、メモリホール領域ＲＭＨ１，ＲＭＨ２と同様に、導電層１１０がＺ方向に複数並んでいる。導電層１１０の層数は、実際には例えば数十層から百数十層あるが、図４及び図５では、理解を容易にするため、メモリセルアレイ層ＬＭＣＡに、８層の導電層１１０を備えた状態を図示している。
コンタクト領域ＲＣには、Ｘ方向に延伸する配線領域ＲＣＷと、Ｘ方向に延伸する接続領域ＲＣＣが、Ｙ方向に並んで備えられている。配線領域ＲＣＷはブロック間構造１６０に近い位置に配置されており、接続領域ＲＣＣは、ブロック間構造１６１に近い位置に配置されている。
配線領域ＲＣＷは、Ｚ方向に並ぶ複数の導電層１１０の一部を含む。これら導電層１１０の一部は、ブロック間構造１６０に沿ってＸ方向に延伸している。
接続領域ＲＣＣは、Ｘ方向に並ぶ複数のコンタクト１５０と、Ｚ方向に並ぶ複数の導電層１１０の一部とを含む。
各コンタクト１５０は、Ｚ方向に延伸しており、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。各コンタクト１５０の下端は、Ｚ方向に並ぶ複数の導電層１１０の一部のうちの１つに接続されている。
Ｚ方向に並ぶ複数の導電層１１０の一部は、それぞれ、複数のコンタクト１５０のうちの１つに接続される接続部と、それ以外のコンタクト１５０を下方の導電層１１０に接続するための開口１１０ａと、を備える。この開口１１０ａのＸ方向幅は、上層側の導電層１１０から下層側の導電層１１０に向かうにしたがい段階的に狭くなっており、これにより、接続領域ＲＣＣには、略階段状の構造（窪み部）が形成されている（図４、図５）。この略階段状の構造（窪み部）には、酸化シリコン（ＳｉＯ２）等の絶縁層１４０が充填されている。
［メモリブロックＢＬＫの配線領域ＲＷの構造］
配線領域ＲＷは、Ｚ方向に並ぶ複数の導電層１１０の一部を含む。これら導電層１１０の一部は、ブロック間構造１６０に沿ってＸ方向に延伸している。
配線領域ＲＷの複数の導電層１１０と、前述した配線領域ＲＣＷの複数の導電層１１０は、各層毎に接続されている。このため、メモリホール領域ＲＭＨ１の複数の導電層１１０と、メモリホール領域ＲＭＨ２の複数の導電層１１０は、各層毎に、配線領域ＲＷ及び配線領域ＲＣＷの複数の導電層１１０を介して接続されている。
［メモリセルアレイ層ＬＭＣＡのブロック間構造１６１の構造］
ブロック間構造１６１は、例えば図２～図４に示すように、Ｚ方向及びＸ方向に延伸する一対の絶縁層１６１ａ，１６１ａと、絶縁層１６１ａ，１６１ａの間に配置された導電層１６１ｂとを備えている。導電層１６１ｂは、例えば図２及び図４に示す様に、下端において導電層１１２に接続されている。
ブロック間構造１６１は、例えば図３に示すように、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間の、メモリホール領域ＲＭＨ１、コンタクト領域ＲＣ及びメモリホール領域ＲＭＨ２に対応する位置に設けられている。
［メモリセルアレイ層ＬＭＣＡの貫通コンタクト構造１７０の構造］
図３に示すように、貫通コンタクト構造１７０は、Ｙ方向に関しては、前述したように、１つのメモリブロックセットＢＬＫＳを構成する２つのメモリブロックＢＬＫの間、例えばメモリブロックＢＬＫ＿Ｂ，ＢＬＫ＿Ｃの間に配置されている。より詳細には、例えば、メモリブロックＢＬＫ＿Ｂの配線領域ＲＷと、メモリブロックＢＬＫ＿Ｃの配線領域ＲＷの間に配置されている。また、貫通コンタクト構造１７０は、Ｘ方向に関しては、Ｘ方向に並ぶ２つのブロック間構造１６１の間に配置されている。
貫通コンタクト構造１７０は、Ｘ方向に延伸すると共にＹ方向に離間した一対のストッパ絶縁層１７１，１７２と、Ｙ方向に延伸すると共にＸ方向に離間した一対のストッパ絶縁層１７３，１７４を備えている。ストッパ絶縁層１７１，１７２，１７３，１７４は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいる。ストッパ絶縁層１７１，１７２，１７３，１７４は、図４及び図５に示すように、メモリセルアレイ層ＬＭＣＡの上層部分から下層部分に向かってＺ方向に延伸している。しかも、ストッパ絶縁層１７１，１７２のＸ方向の端辺と、ストッパ絶縁層１７３，１７４のＹ方向の端辺とが接続されている。これにより、ストッパ絶縁層１７１，１７２，１７３，１７４により、絶縁層から成る四角筒状構造が形成されている。
尚、Ｚ方向に関して、ストッパ絶縁層１７１，１７２の下端位置と、ストッパ絶縁層１７３，１７４の下端位置は、異なっている。例えば、図８及び図９に示すように、Ｚ方向に関して、ストッパ絶縁層１７１，１７２の下端が、ストッパ絶縁層１７３，１７４の下端よりも下方に位置することがある。また、例えば、図１０に示すように、Ｚ方向に関して、ストッパ絶縁層１７１，１７２の下端が、ストッパ絶縁層１７３，１７４の下端よりも上方に位置することがある。
また、ストッパ絶縁層１７１，１７２の厚さ（Ｙ方向幅）と、ストッパ絶縁層１７３，１７４の厚さ（Ｘ方向幅）は、異なっている。例えば、図３に示すように、ストッパ絶縁層１７１，１７２の厚さ（Ｙ方向幅）よりも、ストッパ絶縁層１７３，１７４の厚さ（Ｘ方向幅）の方が、厚くなっていることがある。また、例えば、ストッパ絶縁層１７１，１７２の厚さ（Ｙ方向幅）よりも、ストッパ絶縁層１７３，１７４の厚さ（Ｘ方向幅）の方が、薄くなっていることがある。
また、ストッパ絶縁層１７３のＹ方向の中央位置には、Ｘ方向に並ぶ２つのブロック間構造１６１のうちの一方の端部が接続されており、ストッパ絶縁層１７４のＹ方向の中央位置には、Ｘ方向に並ぶ２つのブロック間構造１６１のうちの他方の端部が接続されている。したがって、１つのメモリブロックセットＢＬＫＳを構成する２つのメモリブロックＢＬＫ、例えばメモリブロックＢＬＫ＿Ｂ，ＢＬＫ＿Ｃに含まれているＺ方向に積層された各層の導電層１１０は、ブロック間構造１６１及びストッパ絶縁層１７１，１７２，１７３，１７４により、メモリブロック毎にＹ方向に分断されている。
ストッパ絶縁層１７１，１７２，１７３，１７４により形成された、絶縁層から成る四角筒状構造の内部には、図３～図５に示すように、Ｘ方向に並ぶ第１群の複数の貫通コンタクト１５１と、第１群の複数の貫通コンタクト１５１に対してＹ方向にずれた位置においてＸ方向に並ぶ第２群の複数の貫通コンタクト１５１と、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、複数の絶縁層１０１の一部が備えられている。
即ち、ストッパ絶縁層１７１，１７２，１７３，１７４により形成された四角筒状構造の内部では、絶縁層１０１と絶縁層１１０Ａとが交互にＺ方向に積層されている。また、各貫通コンタクト１５１は、Ｚ方向に延伸しており、複数の絶縁層１１０Ａ及び複数の絶縁層１０１を貫通している。
貫通コンタクト１５１は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、その他の材料等を含んでいても良い。貫通コンタクト１５１の外周面は、それぞれ、複数の絶縁層１１０Ａ及び複数の絶縁層１０１に設けられた貫通孔の内周面に接続されている。絶縁層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）等、シリコン（Ｓｉ）及び窒素（Ｎ）を含む絶縁層であっても良い。
尚、図５に示すように、貫通コンタクト構造１７０の上端部の外周面は、絶縁層１４０で覆われている。
［メモリセルアレイ層ＬＭＣＡのブロック間構造１６０の構造］
ブロック間構造１６０は、例えば図２～図４に示すように、Ｚ方向及びＸ方向に延伸する一対の絶縁層１６０ａ，１６０ａと、絶縁層１６０ａ，１６０ａの間に配置された導電層１６０ｂとを備えている。導電層１６０ｂは、例えば図２及び図４に示す様に、下端において導電層１１２に接続されている。
ブロック間構造１６０は、例えば図３に示すように、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間の、メモリホール領域ＲＭＨ１，ＲＭＨ２に対応する位置に設けられた部分１６０ＭＨと、コンタクト領域ＲＣ及び配線領域ＲＷに対応する位置に設けられた部分１６０Ｃ－Ｗと、を備えている。また、ブロック間構造１６０は、上記部分１６０ＭＨと上記部分１６０Ｃ－Ｗとの間、及び、上記部分１６０Ｃ－Ｗと上記部分１６０Ｃ－Ｗとの間、に設けられた部分１６０Ａを備える。
例えば、メモリブロックＢＬＫ＿Ａのメモリホール領域ＲＭＨ１とメモリブロックＢＬＫ＿Ｂのメモリホール領域ＲＭＨ１との間には、上記部分１６０ＭＨが設けられている。この部分１６０ＭＨは、Ｘ方向に延伸している。
また、例えば、メモリブロックＢＬＫ＿Ａの配線領域ＲＷとメモリブロックＢＬＫ＿Ｂのコンタクト領域ＲＣとの間には、上記部分１６０Ｃ－Ｗが設けられている。この部分１６０Ｃ－Ｗは、Ｘ方向に延伸している。また、この部分１６０Ｃ－ＷのＹ方向における位置は、上記部分１６０ＭＨのＹ方向における位置よりも、Ｙ方向の一方側（例えば、図３の下方側）に設けられている。従って、例えば、この部分１６０Ｃ－ＷのＹ方向における位置と、メモリブロックＢＬＫ＿Ａに対応するブロック間構造１６１のＹ方向における位置と、の間の距離は、上記部分１６０ＭＨのＹ方向における位置と、メモリブロックＢＬＫ＿Ａに対応するブロック間構造１６１のＹ方向における位置と、の間の距離よりも小さい。また、この部分１６０Ｃ－ＷのＸ方向における幅は、メモリブロックＢＬＫ＿Ｂのコンタクト領域ＲＣに設けられる最大の開口１１０ａのＸ方向における幅よりも大きい。
また、例えば、メモリブロックＢＬＫ＿Ａのコンタクト領域ＲＣとメモリブロックＢＬＫ＿Ｂの配線領域ＲＷとの間には、上記部分１６０Ｃ－Ｗが設けられている。この部分１６０Ｃ－Ｗは、Ｘ方向に延伸している。また、この部分１６０Ｃ－ＷのＹ方向における位置は、上記部分１６０ＭＨのＹ方向における位置よりも、Ｙ方向の他方側（例えば、図３の上方側）に設けられている。従って、例えば、この部分１６０Ｃ－ＷのＹ方向における位置と、メモリブロックＢＬＫ＿Ａに対応するブロック間構造１６１のＹ方向における位置と、の間の距離は、上記部分１６０ＭＨのＹ方向における位置と、メモリブロックＢＬＫ＿Ａに対応するブロック間構造１６１のＹ方向における位置と、の間の距離よりも大きい。また、この部分１６０Ｃ－ＷのＸ方向における幅は、メモリブロックＢＬＫ＿Ａのコンタクト領域ＲＣに設けられる最大の開口１１０ａのＸ方向における幅よりも大きい。
また、例えば、メモリブロックＢＬＫ＿Ａのメモリホール領域ＲＭＨ２とメモリブロックＢＬＫ＿Ｂのメモリホール領域ＲＭＨ２との間には、上記部分１６０ＭＨが設けられている。この部分１６０ＭＨは、Ｘ方向に延伸している。また、この部分１６０ＭＨのＹ方向における位置は、メモリブロックＢＬＫ＿Ａのメモリホール領域ＲＭＨ１とメモリブロックＢＬＫ＿Ｂのメモリホール領域ＲＭＨ１との間に設けられている上記部分１６０ＭＨのＹ方向における位置と等しい。
また、例えば、部分１６０Ａは、上記部分１６０ＭＨと部分１６０Ｃ－Ｗとの間、又は、上記部分１６０Ｃ－Ｗと部分１６０Ｃ－Ｗとの間に設けられ、これらの部分に接続する様に、Ｘ方向とＹ方向の間の方向（図３の斜め方向）に延伸している。
［配線層ＬＷ２の構造］
例えば図４及び図５に示す様に、配線層ＬＷ２に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及びメモリセルアレイＭＣＡを制御する制御回路中の構成の少なくとも一方に、電気的に接続される。例えば、配線層ＬＷ２の配線は、コンタクト１５０を介して、メモリセルアレイ層ＬＭＣＡの導電層１１０に接続されたり、または、貫通コンタクト１５１及び配線層ＬＷ１の配線を介して、トランジスタ層ＬＴＲのトランジスタＴｒ等に接続されたりする。尚、例えば、複数の導電層１１０は、複数のコンタクト１５０、配線層Ｌｗ２の配線、複数の貫通コンタクト１５１及び配線層Ｌｗ１の配線等を介して、トランジスタ層ＬＴＲの複数のトランジスタＴｒに接続される。
配線層ＬＷ２に含まれる複数の配線は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。なお、配線層ＬＷ２に含まれるＹ方向に延伸する複数の配線の一部は、ビット線ＢＬ（図２）として機能する。
［製造方法］
次に、模式的な断面図である図１１～図２１を参照して、第１実施形態に係る半導体記憶装置の製造方法の一部について説明する。尚、図１１、図１３、図１６、図１７、図１８及び図２０は、図４に対応するＹ－Ｚ断面図であり、図１２、図１４、図１５、図１９及び図２１は、図５に対応するＸ－Ｚ断面図である。
［準備ステップ］
同製造方法においては、まず、半導体基板１００上に、トランジスタ層ＬＴＲ及び配線層Ｌｗ１を形成する。
［第１ステップ：図１１，図１２］
第１ステップを図１１及び図１２を参照して説明する。
第１ステップでは、配線層ＬＷ１の上に、導電層１１２を堆積し，貫通コンタクト構造１７０が形成される位置にリソグラフィーによりパターニングを行った後に，例えばＲＩＥ（ReactiveIon Etching）等のドライエッチングにより導電層１１２を除去しておく，その後，導電層１１２が除去された領域に絶縁層１０１を堆積し，例えばＣＭＰ（ChemicalMechanical Polishing）により平坦化を行う。その後，複数の絶縁層１０１及び複数の絶縁層１１０Ａを交互に形成して、絶縁層１０１と絶縁層１１０Ａとが、交互にＺ方向に積層されている構造を構成する。この工程は、例えば、ＣＶＤ（Chemical VaporDeposition）等によって行う。
次に、積層した複数層の絶縁層１０１及び複数の絶縁層１１０Ａの上に、酸化シリコン（ＳｉＯ２）等の絶縁層１４０を形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、絶縁層１４０のうち、コンタクト領域ＲＣの接続領域ＲＣＣ（図３～図５）に対応する部分を除去して、絶縁層１４０に開口部１４０ａを形成する。
次に、コンタクト領域ＲＣの接続領域ＲＣＣに対応する部分において、絶縁層１４０の開口部１４０ａを介して、絶縁層１０１及び絶縁層１１０Ａの一部を除去し、略階段状の構造（窪み部）を形成する。この工程は、交互に形成された絶縁層１０１及び絶縁層１１０Ａの上面にレジストを形成し、絶縁層１０１の一部の除去、絶縁層１１０Ａの一部の除去、及び、レジストの一部の除去を繰り返し行うことによって行う。絶縁層１０１、絶縁層１１０Ａ及びレジストを除去する工程は、例えば、ウェットエッチング又はＲＩＥ（Reactive IonEtching）等のドライエッチングによって行う。
［第２ステップ：図１３，図１４］
第２ステップを図１３及び図１４を参照して説明する。
第２ステップでは、略階段状の構造（窪み部）、及び、開口部１４０ａに、絶縁層１４０を充填する。この工程は、例えば、ＣＶＤ等によって行う。
次に、ストッパ絶縁層１７３，１７４が形成される位置に、ストッパ絶縁層用溝１７３ｇ，１７４ｇを形成する。ストッパ絶縁層用溝１７３ｇ，１７４ｇはＺ方向に延伸し、絶縁層１０１及び絶縁層１１０Ａを貫通する。ストッパ絶縁層用溝１７３ｇ，１７４ｇの形成は、例えば、ＲＩＥ等によって行う。
なお、Ｚ方向に積層された絶縁層１０１及び絶縁層１１０Ａのうち、ストッパ絶縁層用溝１７３ｇ，１７４ｇに挟まれた部分は、Ｙ方向に関して、ストッパ絶縁層用溝１７３ｇ，１７４ｇが形成された位置を越えてＹ方向に延伸している。このため、ストッパ絶縁層用溝１７３ｇ，１７４ｇを形成しても、絶縁層１０１及び絶縁層１１０Ａのうち、ストッパ絶縁層用溝１７３ｇ，１７４ｇに挟まれた部分は、絶縁層１０１及び絶縁層１１０Ａのうち、ストッパ絶縁層用溝１７３ｇ，１７４ｇが形成された位置を越えてＹ方向に延伸している部分により、支持されており、傾いたり崩れたりすることはない。
［第３ステップ：図１５］
第３ステップを図１５を参照して説明する。
第３ステップでは、ストッパ絶縁層用溝１７３ｇ，１７４ｇ内に酸化シリコン（ＳｉＯ２）等を充填してストッパ絶縁層１７３，１７４を形成する。この工程は、例えば、ＣＶＤ等によって行う。
［第４ステップ：図１６］
第４ステップを図１６を参照して説明する。
第４ステップでは、ブロック間構造１６０，１６１が形成される位置に、ブロック間構造用溝１６０ｇ，１６１ｇを形成すると共に、ストッパ絶縁層１７１，１７２が形成される位置に、ストッパ絶縁層用溝１７１ｇ，１７２ｇを形成する。ブロック間構造用溝１６０ｇ，１６１ｇ及びストッパ絶縁層用溝１７１ｇ，１７２ｇはＺ方向に延伸し、絶縁層１０１及び絶縁層１１０Ａを貫通する。ブロック間構造用溝１６０ｇ，１６１ｇ及びストッパ絶縁層用溝１７１ｇ，１７２ｇの形成は、例えば、ＲＩＥ等によって行う。
なお、Ｚ方向に積層された絶縁層１０１及び絶縁層１１０Ａのうち、ストッパ絶縁層用溝１７１ｇ，１７２ｇに挟まれた部分は、Ｘ方向に関して、ストッパ絶縁層用溝１７１ｇ，１７２ｇが形成された位置を越えてＸ方向に延伸している絶縁層１０１及び絶縁層１１０Ａに、ストッパ絶縁層１７３，１７４を介して接続されている。このため、ストッパ絶縁層用溝１７１ｇ，１７２ｇを形成しても、絶縁層１０１及び絶縁層１１０Ａのうち、ストッパ絶縁層用溝１７１ｇ，１７２ｇに挟まれた部分は、絶縁層１０１及び絶縁層１１０Ａのうち、ストッパ絶縁層用溝１７１ｇ，１７２ｇが形成された位置を越えてＸ方向に延伸している部分により、支持されており、傾いたり崩れたりすることはない。
［第５ステップ：図１７］
第５ステップを図１７を参照して説明する。
第５ステップでは、ストッパ絶縁層用溝１７１ｇ，１７２ｇ内に酸化シリコン（ＳｉＯ２）等を充填してストッパ絶縁層１７１，１７２を形成する。この工程は、例えば、ＣＶＤ等によって行う。
これにより、前述したように、ストッパ絶縁層１７１，１７２のＸ方向の端辺と、ストッパ絶縁層１７３，１７４のＹ方向の端辺とが接続され、ストッパ絶縁層１７１，１７２，１７３，１７４により、絶縁層から成る四角筒状構造が形成される。
また、ストッパ絶縁層用溝１７３ｇ，１７４ｇを形成する工程と、ストッパ絶縁層用溝１７１ｇ，１７２ｇを形成する工程が異なっているため、Ｚ方向に関して、ストッパ絶縁層用溝１７３ｇ，１７４ｇの下端位置と、ストッパ絶縁層用溝１７１ｇ，１７２ｇの下端位置は、異なってしまう。このため、Ｚ方向に関して、前述した様に、ストッパ絶縁層１７１，１７２の下端位置と、ストッパ絶縁層１７３，１７４の下端位置は、異なっている。
［第６ステップ：図１８，図１９］
第６ステップを図１８及び図１９を参照して説明する。
第６ステップでは、ブロック間構造用溝１６０ｇ，１６１ｇを介して、リン酸等の薬液を使用したウェットエッチング等を行い、絶縁層１１０Ａを選択的に除去する。
次に、絶縁層１１０Ａを除去した部分に導電層１１０を形成する。この工程は、例えば、ブロック間構造用溝１６０ｇ，１６１ｇを介したＣＶＤ等による導電層１１０の成膜によって行われる。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
なお、リン酸等の薬液の浸入は、ストッパ絶縁層１７１，１７２，１７３，１７４により阻止され、ストッパ絶縁層１７１，１７２，１７３，１７４により形成された四角筒状構造の内部には、リン酸等の薬液が侵入することはない。このため、ストッパ絶縁層１７１，１７２，１７３，１７４により形成された四角筒状構造の内部においては、絶縁層１１０Ａは除去されることなく残存する。この結果、貫通コンタクト構造１７０のうち、ストッパ絶縁層１７１，１７２，１７３，１７４により形成された四角筒状構造の内部では、絶縁層１０１と絶縁層１１０Ａとが、交互にＺ方向に積層されている構造が保持される。
尚、以下の説明において、この様な工程、即ち、絶縁層１１０Ａをウェットエッチング等により選択的に除去し、その後、絶縁層１１０Ａを除去した部分に導電層１１０を形成する様な工程を、「リプレイス」と呼ぶ場合がある。
［第７ステップ：図２０，図２１］
第７ステップを図２０及び図２１を参照して説明する。
第７ステップでは、ブロック間構造用溝１６０ｇの両側面に絶縁層１６０ａ，１６０ａ（図３，図４）を形成し、この様にして形成された両絶縁層１６０ａ，１６０ａの間に導電層１６０ｂ（図３，図４）を形成して、ブロック間構造１６０を形成する。同様に、ブロック間構造用溝１６１ｇの両側面に絶縁層１６１ａ，１６１ａ（図３，図４）を形成し、この様にして形成された両絶縁層１６１ａ，１６１ａの間に導電層１６１ｂ（図３，図４）を形成して、ブロック間構造１６１を形成する。
また、コンタクト領域ＲＣの接続領域ＲＣＣにコンタクト１５０を形成すると共に、貫通コンタクト構造１７０に貫通コンタクト１５１を形成する。
具体的には、コンタクト領域ＲＣの接続領域ＲＣＣのうちコンタクト１５０が形成される位置において、例えば、ＲＩＥ等によって、絶縁層１４０にコンタクトホールを形成する。そして、このコンタクトホールの内面に、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜を形成してから、各コンタクトホールをタングステン（Ｗ）等で充填してコンタクト１５０を形成する。
また、貫通コンタクト構造１７０のうち貫通コンタクト１５１が形成される位置において、例えば、ＲＩＥ等によって、絶縁層１０１及び絶縁層１１０Ａに貫通コンタクトホールを形成する。そして、この貫通コンタクトホール内面に、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜を形成してから、各貫通コンタクトホールをタングステン（Ｗ）等で充填して貫通コンタクト１５１を形成する。
［比較例］
比較例に係る半導体記憶装置について、図２２を参照して説明する。図２２は、第１実施形態の図３に対応するものであり、メモリセルアレイ層中の構成を示している。
図２２に示すように、比較例に係る半導体記憶装置のメモリセルアレイ層ＬＭＣＡ´には、Ｙ方向に並ぶ複数のメモリブロックＢＬＫ´と、これらの間に設けられたブロック間構造２６０と、が設けられている。ブロック間構造２６０は、全てＸ方向に直線状に延伸している。
メモリブロックＢＬＫ´は、Ｘ方向に並ぶ２つのメモリホール領域ＲＭＨ１，ＲＭＨ２と、これらの間に設けられたコンタクト領域ＲＣ´及び貫通コンタクト領域ＲＴと、を備える。
コンタクト領域ＲＣ´には、Ｘ方向に延伸する配線領域ＲＣＷ´と、Ｘ方向に延伸する接続領域ＲＣＣと、が設けられている。ここで、上述の通り、比較例に係るブロック間構造２６０は、全てＸ方向に直線状に延伸している。従って、比較例に係る配線領域ＲＣＷ´のＹ方向における幅は、第１実施形態に係る配線領域ＲＣＷのＹ方向における幅よりも小さい。
貫通コンタクト領域ＲＴは、Ｘ方向及びＺ方向に延伸するストッパ絶縁層２７１と、Ｘ方向及びＺ方向に延伸するストッパ絶縁層２７２を備えている。両ストッパ絶縁層２７１，２７２は、Ｙ方向に離間しつつ対向して配置されている。
ストッパ絶縁層２７１とストッパ絶縁層２７２の間では、絶縁層１１０Ａ（図示省略）と絶縁層１０１（図示省略）が、Ｚ方向に交互に積層されている。また、ストッパ絶縁層２７１とストッパ絶縁層２７２の間には、絶縁層１１０Ａ（図示省略）及び絶縁層１０１（図示省略）をＺ方向に貫通する貫通コンタクト１５１が、Ｘ方向に並んで備えられている。
ストッパ絶縁層２７１とブロック間構造２６０との間、及び、ストッパ絶縁層２７２とブロック間構造２６０との間では、導電層１１０（図示省略）と絶縁層１０１（図示省略）が、Ｚ方向に交互に積層されている。
比較例に係る半導体記憶装置の製造方法は、第１実施形態に係る半導体記憶装置の製造方法と、ほぼ同様に実行される。
ここで、比較例に係る半導体記憶装置の製造工程では、例えば、図１８及び図１９を参照して説明したリプレイスの工程において、ストッパ絶縁層２７１，２７２によって、貫通コンタクト領域ＲＴへのリン酸等の薬液の侵入を防止している。この結果、ストッパ絶縁層２７１，２７２の間には、前述したように、絶縁層１１０Ａ（図示省略）と絶縁層１０１（図示省略）が、Ｚ方向に交互に積層された状態のまま保持されている。比較例においては、これらの絶縁層１１０Ａ及び絶縁層１０１を、貫通コンタクト１５１間の絶縁スペーサとして利用する。
ここで、比較例に係る半導体記憶装置の製造方法では、ストッパ絶縁層２７１，２７２のＸ方向の両端部において、絶縁層１１０Ａ（図示省略）が除去される。したがって、ストッパ絶縁層２７１，２７２の間に保持する絶縁層１１０Ａ（図示省略）のＸ方向の所要の長さに対して、ストッパ絶縁層２７１，２７２のＸ方向長さを長くしておく必要がある。このため、貫通コンタクト領域ＲＴのＸ方向の長さが長くなり、ひいては、半導体記憶装置の小型化を阻害する場合があった。
更に、メモリブロックＢＬＫ毎に、貫通コンタクト領域ＲＴを備えるため、貫通コンタクト領域ＲＴ内の全ての構成をＹ方向において隣り合う２つのブロック間構造２６０の間に設ける必要があり、且つ、Ｙ方向において隣り合う２つのブロック間構造２６０の間にストッパ絶縁層２７１，２７２の双方を設ける必要がある。このため、貫通コンタクト領域ＲＴのＹ方向の幅が大きくなり、ひいては、半導体記憶装置の小型化を阻害する場合があった。
更に、比較例では、ブロック間構造２６０がＸ方向に直線状に延伸しているため、コンタクト領域ＲＣ´の配線領域ＲＣＷ´のＹ方向における幅が狭い。このため、配線領域ＲＣＷ´に含まれる導電層１１０（図示省略）のＹ方向幅が狭くなり、その電気的抵抗が高くなる。このため、導電層１１０（図示省略）を伝搬する信号の伝送速度が低くなってしまう場合があった。
［第１実施形態の効果］
第１実施形態では、図１８及び図１９を参照して説明したリプレイスの工程において、リン酸等の薬液の浸入が、ストッパ絶縁層１７１，１７２，１７３，１７４により形成された四角筒状構造により、確実に阻止される。このため、上記の四角筒状構造の内部に配置した絶縁層１１０Ａは、薬液により除去されることはない。この結果、上記の四角筒状構造の内部に配置した絶縁層１１０ＡのＸ方向長さを、所要の長さにすることができる。このため、第１実施形態では、絶縁層１１０Ａ及びストッパ絶縁層１７１，１７２，１７３，１７４を含む貫通コンタクト構造１７０のＸ方向の長さを短くすることができ、ひいては、半導体記憶装置の小型化を図ることができる。
また、第１実施形態では、１つのメモリブロックセットＢＬＫＳ毎に、即ち、２つのメモリブロックＢＬＫに共通して、１つの貫通コンタクト構造１７０を備えている。ここで、第１実施形態に係る貫通コンタクト構造１７０は、Ｙ方向において並ぶ２つの貫通コンタクト領域ＲＴと比較して、ブロック間構造２６０に相当する構成、一対のストッパ絶縁層２７１，２７２に相当する構成、及び、ブロック間構造２６０とストッパ絶縁層２７１，２７２との間に設けられた部分の構成が省略されている。即ち、第１実施形態に係る貫通コンタクト構造１７０は、比較例に係る構成と比較してＹ方向の幅が小さい。従って、半導体記憶装置の小型化を図ることができる。
また、第１実施形態に係る貫通コンタクト構造１７０は、比較例に係る構成と比較してＹ方向の幅が小さい。従って、Ｙ方向において貫通コンタクト構造１７０と隣り合う配線領域ＲＷのＹ方向の幅を、十分大きくすることが可能である。従って、配線領域ＲＷと配線領域ＲＣＷとの間に設けられたブロック間構造１６０の上記部分１６０Ｃ－ＷのＹ方向の位置を調整することにより、配線領域ＲＷ及び配線領域ＲＣＷの双方のＹ方向の幅を広くすることが出来る。これにより、配線領域ＲＣＷに含まれる導電層１１０の電気抵抗を低減することができ、各導電層１１０を伝搬する信号の伝送速度を高く維持することができる。
［その他の実施形態］
ここで、第１実施形態において示した、貫通コンタクト構造１７０のストッパ絶縁層１７１，１７２，１７３，１７４等の構造や、貫通コンタクト構造１７０とブロック間構造１６１との接続状態の他の例を、その他の実施形態として説明する。
図２３に示す例では、ストッパ絶縁層１７１，１７２が、Ｘ方向においてストッパ絶縁層１７３，１７４の配置位置の間にある部分１７１ａ，１７２ａと、Ｘ方向においてストッパ絶縁層１７３，１７４の配置位置よりも外側にある部分１７１ｂ，１７２ｂと、を有している。
図２４に示す例では、ストッパ絶縁層１７３，１７４が、Ｙ方向においてストッパ絶縁層１７１，１７２の配置位置の間にある部分１７３ａ，１７４ａと、Ｙ方向においてストッパ絶縁層１７１，１７２の配置位置よりも外側にある部分１７３ｂ，１７４ｂと、を有している。
図２５に示す例では、ストッパ絶縁層１７１，１７２が、上記部分１７１ａ，１７２ａ，１７１ｂ，１７２ｂを有している。また、ストッパ絶縁層１７３，１７４が、上記部分１７３ａ，１７４ａ，１７３ｂ，１７４ｂを有している。
図２６に示す例では、貫通コンタクト構造１７０に含まれる複数の貫通コンタクト１５１のＸ方向の一方側（図２６の左側）に、Ｘ方向に並ぶ２つのストッパ絶縁層１７３が設けられている。また、貫通コンタクト構造１７０に含まれる複数の貫通コンタクト１５１のＸ方向の他方側（図２６の右側）に、Ｘ方向に並ぶ２つのストッパ絶縁層１７４が設けられている。これら２つのストッパ絶縁層１７３及び２つのストッパ絶縁層１７４は、それぞれ、ストッパ絶縁層１７１，１７２に接続されている。また、図２６の例では、Ｘ方向の一方側（図２６では左側）のブロック間構造１６１が一のストッパ絶縁層１７３を貫通し、Ｘ方向の他方側（図２６では右側）のブロック間構造１６１が一のストッパ絶縁層１７４を貫通している。
図２７に示す例では、ストッパ絶縁層１７３が、Ｙ方向の一端部に設けられた部分１７３ｃと、Ｙ方向の他端部に設けられた部分１７３ｄと、これらの間に設けられた部分１７３ｅと、を備える。また、部分１７３ｅのＸ方向における幅は、部分１７３ｃ，１７３ｄのＸ方向における幅よりも大きい。また、図２７に示す例では、ストッパ絶縁層１７４が、Ｙ方向の一端部に設けられた部分１７４ｃと、Ｙ方向の他端部に設けられた部分１７４ｄと、これらの間に設けられた部分１７４ｅと、を備える。また、部分１７４ｅのＸ方向における幅は、部分１７４ｃ，１７４ｄのＸ方向における幅よりも大きい。また、図２７の例では、Ｘ方向の一方側（図２７では左側）のブロック間構造１６１の端部がストッパ絶縁層１７３の上記部分１７３ｅに嵌入し、他方側（図２７では右側）のブロック間構造１６１の端部がストッパ絶縁層１７４の上記部分１７４ｅに嵌入している。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１１０…導電層、１２０…半導体柱、１３０…ゲート絶縁膜、１５０…コンタクト、１５１…貫通コンタクト。

Claims (7)

  1. 半導体基板と、
    前記半導体基板の表面と交差する第１方向において前記半導体基板と離間して配置されたメモリセルアレイと
    を備え、
    前記半導体基板は、前記第１方向と交差する第２方向に順に並ぶ第１領域～第３領域を備え、
    前記メモリセルアレイは、
    前記第１領域から前記第２領域を介して前記第３領域まで前記第２方向に延伸し、複数の第１絶縁層と共に前記第１方向に交互に積層された複数の第１導電層と、
    前記第１領域に設けられ、前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
    前記第３領域に設けられ、前記第１方向に延伸し、前記複数の第１導電層と対向する第２半導体層と、
    前記第２領域に設けられ、複数の第２絶縁層と共に前記第１方向に交互に積層された複数の第３絶縁層と、
    前記第２領域に設けられ、前記第１方向に延伸し、前記複数の第３絶縁層と対向し、前記第１方向の一端が前記複数の第１導電層よりも前記半導体基板に近く、前記第１方向の他端が前記複数の第１導電層よりも前記半導体基板から遠い第２コンタクトと、
    前記第２領域に設けられ、前記複数の第３絶縁層の前記第１方向及び前記第２方向と交差する第３方向における側面と、前記複数の第１導電層の前記第３方向における側面と、の間に位置し、前記第１方向及び前記第２方向に延伸する第４絶縁層と、
    前記第２領域に設けられ、前記複数の第３絶縁層の前記第２方向における側面と、前記複数の第１導電層の前記第２方向における側面と、の間に位置し、前記第１方向及び前記第３方向に延伸する第５絶縁層と
    を備え、
    前記第５絶縁層の前記第１方向における前記半導体基板側の端部は、前記第４絶縁層の前記第１方向における前記半導体基板側の端部よりも前記半導体基板に近く、又は、前記第４絶縁層の前記第１方向における前記半導体基板側の端部よりも前記半導体基板から遠い
    半導体記憶装置。
  2. 前記半導体基板は、
    前記第２方向に順に並ぶ第４領域から第６領域を備え、
    前記第４領域は、前記第３方向において前記第１領域と並び、
    前記第５領域は、前記第３方向において前記第２領域と並び、
    前記第６領域は、前記第３方向において前記第３領域と並び、
    前記メモリセルアレイは、
    前記第４領域から前記第５領域を介して前記第６領域まで前記第２方向に延伸し、複数の第６絶縁層と共に前記第１方向に交互に積層された複数の第２導電層と、
    前記第４領域に設けられ、前記第１方向に延伸し、前記複数の第２導電層と対向する第３半導体層と、
    前記第６領域に設けられ、前記第１方向に延伸し、前記複数の第２導電層と対向する第４半導体層と、
    前記第５領域に設けられ、前記第１方向及び前記第２方向に延伸する第７絶縁層と
    を備え、
    前記複数の第２絶縁層、前記複数の第３絶縁層及び前記第５絶縁層は、前記第２領域及び前記第５領域にわたって設けられ、
    前記第７絶縁層は、前記複数の第３絶縁層の前記第３方向における側面と、前記複数の第２導電層の前記第３方向における側面と、の間に位置し、
    前記第５絶縁層の一部は、前記複数の第３絶縁層の前記第２方向における側面と、前記複数の第２導電層の前記第２方向における側面と、の間に位置する
    請求項１記載の半導体記憶装置。
  3. 前記第５絶縁層の前記第２方向における幅は、前記第４絶縁層の前記第３方向における幅と異なる
    請求項１又は２記載の半導体記憶装置。
  4. 前記第５絶縁層は、
    前記第４絶縁層よりも前記第３方向の一方側に位置する第１部分と、
    前記第４絶縁層よりも前記第３方向の他方側に位置する第２部分と
    を備える請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 前記第４絶縁層は、
    前記第５絶縁層よりも前記第２方向の一方側に位置する第３部分と、
    前記第５絶縁層よりも前記第２方向の他方側に位置する第４部分と
    を備える請求項１～４のいずれか１項記載の半導体記憶装置。
  6. 前記第２領域に設けられ、前記第５絶縁層と、前記複数の第１導電層の前記第２方向における側面と、の間に位置し、前記第１方向及び前記第３方向に延伸する第８絶縁層を備える
    請求項１～５のいずれか１項記載の半導体記憶装置。
  7. 前記半導体基板は、前記第１領域及び前記第２領域の間に設けられた第７領域を備え、
    前記メモリセルアレイは、
    前記第７領域に設けられ、前記第１方向に延伸し、前記複数の第１導電層に接続された複数の第２コンタクトと、
    前記複数の第１導電層の前記第３方向の一方側の側面に設けられた第９絶縁層と、
    前記複数の第１導電層の前記第３方向の他方側の側面に設けられた第１０絶縁層と
    を備え、
    前記第１領域における前記第９絶縁層と前記第１０絶縁層との間の前記第３方向における距離を第１の距離とし、
    前記第７領域における前記第９絶縁層と前記第１０絶縁層との間の前記第３方向における距離を第２の距離とすると、
    前記第２の距離は、前記第１の距離よりも大きい
    請求項１～６のいずれか１項記載の半導体記憶装置。

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