TWI752249B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種可調整記憶胞之胞電流之半導體記憶裝置。 實施形態之半導體記憶裝置具備：基板；信號線，其於與基板垂直之第1方向上延伸；導電層52，其於與第1方向交叉且與基板平行之第2方向上延伸，且具有第1面52_a、及於與第1及第2方向交叉之第3方向上遠離信號線之第2面52_b；記憶層53C，其設置於信號線與導電層52之間；及絕緣層56，其設置於第2面52_b與記憶層53C之間。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有包含電阻變化型記憶體或記憶胞之NAND(Not And，與非)型記憶裝置。於電阻變化型記憶體中存在例如ReRAM(resistive random access memory，電阻式隨機存取記憶體)。ReRAM之記憶胞具備電阻值會根據電壓之施加而發生變化之電阻變化層。藉由將ReRAM之記憶胞積層並製成三維構造，可期待高積體化及低成本化。
實施形態提供一種可調整記憶胞之胞電流之半導體記憶裝置。
實施形態之半導體記憶裝置具備：基板；第1信號線，其於與上述基板垂直之第1方向上延伸；第1導電層，其於與上述第1方向交叉且與上述基板平行之第2方向上延伸，且具有第1面、及於與上述第1及第2方向交叉之第3方向上遠離上述第1信號線之第2面；第1記憶層，其設置於上述第1信號線與上述第1導電層之間；及第1絕緣層，其設置於上述第2面與上述第1記憶層之間。
以下，參照圖式對實施形態進行說明。於以下說明中，對具有相同之功能及構成之構成要素附上相同符號。又，圖式係模式性或概念性者，各圖式之尺寸及比率等未必與實物相同。各實施形態係例示用於將本實施形態之技術思想具體化之裝置或方法者，而非將構成零件之材質、形狀、構造、配置等特定為下述記述之內容。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。
1.1半導體記憶裝置之構成 使用圖1及圖2，說明第1實施形態之半導體記憶裝置之構成。圖1係表示第1實施形態之半導體記憶裝置之構成之立體圖。圖2係圖1所示之半導體記憶裝置之剖視圖。於圖1、圖2及之後之圖中，將相互正交且與半導體基板面平行之兩方向設為X方向及Y方向，將相對於該等X方向及Y方向(XY面)正交之方向設為Z方向。再者，於圖1中省略層間絕緣層。
如圖1及圖2所示，半導體記憶裝置1具有記憶胞陣列區域100及周邊電路區域200。
於記憶胞陣列區域100，於半導體基板、例如矽基板10之上方，依序積層有絕緣層11、及導電層12、13、14。絕緣層11例如包含氧化矽層。導電層12例如包含多晶矽層。導電層13例如包含鎢(w)層。進而，導電層14例如包含多晶矽層。胞源極線15包含導電層12、13、14。於胞源極線15上設置有絕緣層16。絕緣層16例如包含氧化矽層。
於胞源極線15上，設置有複數根於Z方向上延伸之柱20。自Z方向觀察，柱20係沿著X方向及Y方向呈矩陣狀排列。複數根柱20係共通連接於單一之胞源極線15。柱20之下端係貫通絕緣層16並電性連接於胞源極線15。
柱20具有2根通道矽21、及設置於通道矽21之間之絕緣層22。通道矽21例如包含多晶矽層。絕緣層22例如包含氧化矽層。
於通道矽21之側面之X方向上，在Y方向上延伸之複數個導電層31於Z方向上相互隔開地排列。因此，於排列在Y方向之柱20間未配置有導電層31。
於通道矽21與導電層31之間，設置有記憶層32。記憶層32包含隧道絕緣膜、電荷蓄積膜及阻擋絕緣膜。隧道絕緣膜係通常為絕緣性，但當自驅動電路部施加特定之電壓時會流通隧道電流之膜，例如為單層之氧化矽膜、或將氧化矽層、氮化矽層及氧化矽層依序積層所得之ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)膜。電荷蓄積膜係具有蓄積電荷之能力之膜，例如由包含電子捕獲部位之絕緣材料構成，且例如包含矽氮化物(SiN)及多晶矽膜。於電荷蓄積膜之周圍設置有阻擋絕緣膜。阻擋絕緣膜係即使自驅動電路部施加電壓亦不會實質地流通電流之膜。阻擋絕緣膜例如為單層之氧化矽膜、或包含氧化矽層及氧化鋁層之積層膜。
於本實施形態中，記憶層32僅設置於通道矽21與導電層31之間，但亦可與通道矽21同樣地於Z方向上延伸。導電層31例如包含鎢層。導電層31係作為字元線發揮功能。
又，於導電層31之間、以及最下層導電層31之下方及最上層導電層31之上方，設置有層間絕緣膜23。層間絕緣膜23例如包含氧化矽膜。於包含複數個導電層31及層間絕緣膜23之積層體24上，設置有硬質遮罩25。
通道矽21被引出至硬質遮罩25上，且與於X方向上延伸之配線26一體化。藉此，沿著X方向排列之通道矽21連接於共通之配線26。於配線26上設置有通孔27。於通孔27上，設置有在X方向上延伸之配線28。配線28係經由通孔27而連接於配線26。如此，各通道矽21係電性連接於配線28與胞源極線15之間。即，半導體記憶裝置1係I字柱型之積層型記憶裝置。
又，積層體24之Y方向之端部被加工成階梯狀。於該端部，Z方向上之位置相互相同之複數個導電層31被捆紮成1束。而且，於經捆紮之各導電層31之端部上，設置有通孔33。於通孔33上，設置有配線34。Z方向上之配線34之位置與配線28之位置相同。配線34係經由通孔33而連接於導電層31。
1.2半導體記憶裝置之另一第1構成例 使用圖3，對第1實施形態之半導體記憶裝置之另一構成例進行說明。圖3係表示半導體記憶裝置之另一第1構成例之立體圖。半導體記憶裝置2具有作為字元線之導電層52、作為位元線之柱53及配線54。導電層52與柱53交叉之部分作為記憶胞發揮功能。
如圖3所示，於半導體基板、例如矽基板50之上方，設置有胞源極層51。胞源極層51例如包含多晶矽層。於胞源極層51上，設置有分別在X方向及Y方向上延伸且排列於Z方向之複數個導電層52。導電層52例如包含鎢層。導電層52係作為字元線WL發揮功能。
於複數個導電層52，設置有分別在Z方向上延伸之複數根柱53。柱53係於X方向及Y方向上呈矩陣狀排列。柱53包含半導體層。於導電層52與柱53交叉之部分形成有記憶胞MC。
於導電層53之上方，設置有分別在Y方向上延伸且排列於X方向之複數條配線54。柱53之上端係連接於配線54。
1.3半導體記憶裝置之另一第2構成例 使用圖4，對第1實施形態之半導體記憶裝置之又一構成例進行說明。圖4係表示半導體記憶裝置之另一第2構成例之立體圖。半導體記憶裝置3所具備之記憶胞陣列具備複數個記憶塊MB。複數個記憶塊MB各自具備複數個記憶胞。記憶胞非揮發地記憶資料。
如圖4所示，於半導體基板、例如矽基板80上，設置有包含CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路等之周邊電路(未圖示)。周邊電路係控制對記憶胞之資料之寫入、讀出及刪除。進而，於矽基板80之上方，設置有分別在Y方向上延伸且沿著X方向排列之複數個導電層81。導電層81作為全局位元線GBL發揮功能。
於複數個導電層81之上方，設置有分別在X方向上延伸且沿著Y方向排列之複數個導電層82。導電層82係作為選擇閘極線SG發揮功能。於複數個導電層82之上方，設置有分別在X方向上延伸且沿著Y方向排列之複數個導電層83。導電層83係作為字元線WL發揮功能。複數個導電層83進而沿著Z方向積層複數層。於積層之複數個導電層83之間分別設置有複數個絕緣層。
於在Y方向上鄰接之導電層83之間設置有分別於Z方向上延伸之複數個導電層84。導電層84係作為位元線BL發揮功能。導電層84係沿著X方向排列，於在X方向上相鄰之複數個導電層84之間分別設置有複數個絕緣層。導電層84係經由選擇電晶體ST而連接於導電層81。
於導電層83(字元線WL)與導電層84(位元線BL)之間設置有電阻變化層85。電阻變化層85係於導電層83與導電層84之交叉部，作為記憶資料之記憶胞MC發揮功能。
於導電層81上設置有選擇電晶體ST。選擇電晶體ST具備源極區域90、通道區域91、汲極區域92、閘極絕緣膜93及導電層82(選擇閘極線SG)。導電層82係作為選擇電晶體ST之閘極電極發揮功能。
選擇電晶體ST係作為開關元件發揮功能。選擇電晶體ST例如包含縱向型TFT(thin film transistor，薄膜電晶體)等縱向型FET(field effect transistor，場效電晶體)。選擇電晶體ST只要為開關元件即可，可為其他形態之元件。
又，於圖5中示出記憶塊MB之俯視圖。於圖5中，附有斜線之區域係表示導電層83(字元線WL)之佈局。
如圖5所示，關於同一層級(level)之配線層中所包含之複數條字元線WL，作為一例，包含分別在X方向上延伸之第1字元線WL1、第2字元線WL2、第3字元線WL3及第4字元線WL4。第1字元線WL1與第2字元線WL2係於Y方向上相鄰。第2字元線WL2與第3字元線WL3係於Y方向上相鄰。第3字元線WL3與第4字元線WL4係於Y方向上相鄰。第1字元線WL1與第3字元線WL3係電性連接，第2字元線WL2與第4字元線WL4係電性連接。換言之，記憶胞陣列包括具有梳形構造之2條字元線WL，於X方向上延伸之複數條字元線部分(梳形構造之直線部分)交替地屬於2個梳形構造。雖然未圖示，但即使作為另一例而將第1字元線WL1與第4字元線WL4電性連接，且將第2字元線WL2與第3字元線WL3電性連接，亦屬可實施者。
再者，圖5中示出8根字元線、5根全局位元線GBL及45根位元線BL，但此僅為例示，其等之根數可適當選擇。
對於導電層84(位元線BL)及導電層82(選擇閘極線SG)，例如使用多晶矽。對於導電層83(字元線WL)及導電層81(全局位元線GBL)，使用例如導入有高濃度雜質之低電阻半導體或金屬材料。對於閘極絕緣膜93，使用例如氧化矽物(SiO2 )或矽氮化物(SiN)等。電阻變化層85係例如包含鍺(Ge)、銻(Sb)及碲(Te)之硫屬化物。
又，電阻變化層85例如包含Ge2 Sb2 Te5 合金。電阻變化層85可為將具有非線性傳導性之障壁層、及包含導電性金屬氧化物之高導電率層積層而成。於本實施形態中，設為電阻變化層85包含障壁層及高導電率層進行說明。障壁層係由帶隙相對較寬且導電性低之材料形成，例如由非晶矽(aSi)、矽氮化物(SiN)、鋁氧化物(AlO)、矽氧化物(SiO)、鉿氧化物(HfO)、鋯氧化物(ZrO)及其等之矽酸鹽、鋁酸鹽形成。又，障壁層亦可為積層有2層以上包含該等材料之層之積層膜。另一方面，高導電率層係由鈦氧化物(TiO)、鎢氧化物(WO)或鈮氧化物(NbO)等帶隙相對較窄且導電性高之材料形成。即，高導電率層之帶隙較障壁層之帶隙窄，且高導電率層之導電率較障壁層之導電率高。藉由對電阻變化層85施加電壓而自障壁層對高導電率層導入氧離子，從而使得電阻變化層85之能帶構造發生變化，且電阻狀態發生變化。
根據以上，包含字元線WL、位元線BL及設置於其等之間之電阻變化層85之記憶胞MC呈三維矩陣狀配置。於本構造中，字元線WL及位元線BL為單純之線與間隙之圖案。字元線WL與位元線BL只要為相互交叉之位置關係便可，無需考慮朝字元線方向及位元線方向之偏移。因此，製造時之記憶胞內之對位精度可極為寬鬆，可容易地進行製造。
1.4記憶胞MC之構成 其次，使用圖6對第1實施形態之半導體記憶裝置之記憶胞之構成進行說明。此處，列舉圖3所示之半導體記憶裝置2所具備之記憶胞MC為例。
圖6係表示第1實施形態之半導體記憶裝置所具備之記憶胞MC之構成的模式圖。於矽基板50之上方設置有胞源極層51。胞源極層51例如包含多晶矽層。於胞源極層51上，設置有絕緣層55。絕緣層55例如包含氧化矽層。
對於包含經積層之絕緣層55及導電層52之構造體，設置有於Z方向上延伸之複數根柱53。柱53包含核心絕緣層53A、半導體層53B及記憶層53C。核心絕緣層53A例如包含矽氧化物(SiO2 )。半導體層53B例如包含多晶矽。記憶層53C包含阻擋絕緣膜、電荷蓄積膜及隧道絕緣膜。隧道絕緣膜例如為單層之氧化矽膜、或將氧化矽層、氮化矽層及氧化矽層依序積層所得之ONO膜。電荷蓄積膜例如包含矽氮化物(SiN)及多晶矽膜。於電荷蓄積膜之周圍設置有阻擋絕緣膜。阻擋絕緣膜例如為單層之氧化矽膜、或包含氧化矽層及氧化鋁層之積層膜。導電層52例如包含鎢層。
導電層52具有與柱53之對向之第1面52_a及第2面52_b。第1面52_a與記憶層53C相接。具體而言，第1面52_a與記憶層53C之阻擋絕緣膜相接。第2面52_b與柱53之間隔著絕緣層56而對向。於第2面52_b與柱53之間設置有絕緣層56。第2面52_b與絕緣層56相接。
鄰接於柱53之其他柱53與導電層52之間亦具有相同之構造。即，導電層52具有與柱53對向之第1面52_a及第2面52_b。第1面52_a與記憶層53C相接。第2面52_b與柱53之間隔著絕緣層56而對向。
又，於包含經積層之絕緣層55及導電層52之構造體中，設置有在Z方向及Y方向上延伸之絕緣層57。絕緣層57將導電層52分離。絕緣層57例如包含氧化矽層。
其次，使用圖7，對第1實施形態之半導體記憶裝置之記憶胞之構成進行說明。此處，列舉圖1及圖2所示之半導體記憶裝置1所具備之記憶胞MC為例。
圖7係表示記憶胞之另一構成例之模式圖。圖7與圖6之不同點在於，於導電層52之間設置有絕緣層58。關於與圖6相同之構成將省略說明。
於Y方向上延伸之絕緣層55與於Y方向上延伸之導電層52在Z方向上交替地積層。於積層體內，於Z方向上延伸之柱53排列於X方向及Y方向。於在X方向上相鄰之導電層52之間設置有柱53。於X方向上相鄰之2個柱53間設置有導電層52，導電層52被絕緣層58分斷。即，與圖3所示之構造不同，排列於X方向之導電層52未分別電性連接。
其次，使用圖8，對第1實施形態之半導體記憶裝置之記憶胞之構成進行說明。此處，列舉圖4所示之半導體記憶裝置3所具備之記憶胞MC為例。圖8與圖6之主要不同點在於，柱86具有導電層84及障壁層85A。關於其他構成將省略說明。
作為本實施形態之電阻變化層之一例，電阻變化層包含障壁層85A及高導電率層83A之兩層。此處之電阻變化層包含供障壁層85A與高導電率層83A相接之部位。關於材料，與上述材料相同，因而省略說明。
導電層83具有第1面83_a、及位於在X方向上遠離導電層83之位置之第2面83_b。第1面83_a與電阻變化層相接。於本實施形態中，第1面83_a與高介電常數層83A相接。絕緣層56係設置於第2面83_b與導電層84之間。或，當高介電常數層83A設置於導電層83與絕緣層55之間，且覆蓋導電層83時，絕緣層56係設置於高介電常數層83A與障壁層85A之間。當電阻變化層包含其他材料，且沿著導電層84設置於Z方向時，絕緣層56係設置於第2面83_b與電阻變化層之間。
1.5半導體記憶裝置之製造方法 其次，使用圖9～圖15，對第1實施形態之半導體記憶裝置之製造方法進行說明。圖9～圖15係表示半導體記憶裝置之製造方法之剖視圖。
首先，如圖9所示，藉由例如CVD(Chemical vapor deposition，化學氣相沈積)法(或者ALD(Atomic layer deposition，原子層沈積)法)，於矽基板50上方之胞源極層51上形成絕緣層55。然後，藉由例如CVD法(或者ALD法)，於絕緣層55上形成犧牲層61。進而，於犧牲層61上形成犧牲層62。犧牲層61及犧牲層62例如包含氮化矽層。犧牲層61係與犧牲層62相比蝕刻速率低之低蝕刻速率層。犧牲層62係與犧牲層61相比蝕刻速率高之高蝕刻速率層。犧牲層61及犧牲層62例如可藉由適當變更CVD法(或者ALD法)中之來源氣體或者成膜溫度而成膜。然後，相應於所需之導電層52之數量，重複執行絕緣層55、犧牲層61及犧牲層62之形成。
其次，如圖10所示，藉由例如RIE(Reactive ion etching，反應性離子蝕刻)法，於包含絕緣層55、犧牲層61及犧牲層62之積層體開設孔71。孔71係用以形成包含核心絕緣層53A、半導體層53B及記憶層53C之柱53者。
其次，如圖11所示，藉由例如使用有磷酸溶液之濕式蝕刻，經由孔71對高蝕刻速率之犧牲層62進行回蝕。藉此，使犧牲層62自孔71之側壁後退。
其次，如圖12所示，藉由例如CVD(或者ALD)法，於孔71之側壁成膜絕緣層56。藉此，於孔71之側壁及側壁之犧牲層62已後退之區域形成絕緣層56。絕緣層56例如包含氧化矽層。
其次，如圖13所示，藉由例如RIE法，去除存在於孔71之側壁之絕緣層56。此時，處於側壁之犧牲層62已後退之區域之絕緣層56並未去除而殘留。
其次，如圖14所示，藉由例如CVD(或者ALD)法，於孔71之側壁形成記憶層53C。進而，於孔71內之記憶層53C之側壁形成半導體層53B。進而，於孔71內之半導體層53B之側壁形成核心絕緣層53A。
其次，如圖15所示，藉由例如RIE法，於包含絕緣層55、犧牲層61及犧牲層62之積層體開設狹縫用槽72。然後，藉由例如使用有磷酸溶液之濕式蝕刻，經由槽72，將低蝕刻速率之犧牲層61與高蝕刻速率之犧牲層62一起去除。藉此，於絕緣層55間形成空腔73。
其次，如圖6所示，藉由例如CVD(或者ALD)法，於空腔73內形成導電層52。然後，於狹縫用槽72內形成絕緣層57。
之後，形成所需之絕緣層、接觸插塞及配線等，結束半導體記憶裝置之製造。
1.6第1實施形態之效果 第1實施形態之半導體記憶裝置具備：作為字元線之第1導電層；作為位元線之第2導電層，其於與第1導電層交叉之Z方向上延伸；及電阻變化層(或者記憶層)，其設置於第1導電層與第2導電層之交叉部。第1導電層具有：第1面，其與第2導電層之間隔著電阻變化層而對向；及第2面，其與第2導電層之間隔著絕緣層而對向。
又，換言之，作為字元線之第1導電層具有：第1部分，其經由電阻變化層(或者記憶層)而與作為位元線之第2導電層相接；及第2部分，其未與第2導電層相接。於Z方向上，第1部分之厚度較第2部分之厚度薄。
於第1實施形態中，藉由具有上述構成，可無關於字元線之厚度，變更字元線與位元線經由電阻變化層而相接之面積(以下稱為胞面積)。藉此，可使胞面積相對於字元線之厚度縮小。結果，可於不使字元線之配線電阻增大、即不使字元線之厚度變薄下，調整胞面積。進而，藉由調整胞面積，可調整(例如限制)相應於胞面積流通之胞電流(例如接通電流)。
又，於已縮小胞面積之構造中，可使電場集中至已縮小胞面積之部分，從而可提高開關動作之效率。藉此，可減小施加至字元線與位元線之間之動作電壓。
2.第2實施形態 其次，對第2實施形態之半導體記憶裝置進行說明。第2實施形態之半導體記憶裝置之構成與上述第1實施形態相同。於第2實施形態中，主要對與第1實施形態之不同點進行說明。
2.1記憶胞MC之構成 使用圖16，對第2實施形態之半導體記憶裝置之記憶胞之構成進行說明。圖16係表示半導體記憶裝置2所具備之記憶胞MC之構成之模式圖。
如圖16所示，導電層52具有與柱53對向之第1面52_c、第2面52_d及第3面52_e。第1面52_c與記憶層53C相接。具體而言，第1面52_c與記憶層53C之阻擋絕緣膜相接。第2面52_d與柱53之間隔著絕緣層56而對向。第3面52_e與柱53之間隔著絕緣層56而對向。於第2面52_d與柱53之間設置有絕緣層56。第2面52_d與絕緣層56相接。同樣地，於第2面52_e與柱53之間設置有絕緣層56。第2面52_e與絕緣層56相接。
2.2半導體記憶裝置之製造方法 對第2實施形態之半導體記憶裝置之製造方法進行說明。圖17係表示半導體記憶裝置之製造方法之剖視圖。
如圖17所示，藉由例如CVD法(或者ALD法)，於絕緣層55上依序形成犧牲層63、61、62。犧牲層63、61、62例如包含氮化矽層。犧牲層63係與犧牲層61相比蝕刻速率高，且與犧牲層62蝕刻速率大致相同之層。犧牲層61係與犧牲層63、62相比蝕刻速率低之低蝕刻速率層。犧牲層62係與犧牲層61相比蝕刻速率高，且與犧牲層63蝕刻速率大致相同之層。之後之步驟與上述第1實施形態相同。即，使用已利用圖10～圖15及圖6進行了說明之步驟。
2.3第2實施形態之效果 於第2實施形態中，與第1實施形態同樣地，可無關於字元線之厚度，變更字元線與位元線經由電阻變化層(或者記憶層)相接之胞面積。藉此，可不改變字元線之厚度而調整胞面積。進而，藉由調整胞面積，可調整(例如限制)相應於胞面積流通之胞電流(例如接通電流)。
進而，於第2實施形態中，可較第1實施形態更自由地改變字元線之第1面之位置。其他構成與上述第1實施形態相同。
對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可於不脫離發明之主旨之範圍內，進行各種省略、替換及變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。
[相關申請] 本申請享有以日本專利申請2018-55704號(申請日：2018年3月23日)為基礎申請之優先權。本申請係藉由參照該基礎申請而包含基礎申請之全部內容。
1‧‧‧半導體記憶裝置2‧‧‧半導體記憶裝置3‧‧‧半導體記憶裝置10‧‧‧矽基板11‧‧‧絕緣層12‧‧‧導電層13‧‧‧導電層14‧‧‧導電層15‧‧‧胞源極線16‧‧‧絕緣層20‧‧‧柱21‧‧‧通道矽22‧‧‧絕緣層23‧‧‧層間絕緣膜24‧‧‧積層體25‧‧‧硬質遮罩26‧‧‧配線27‧‧‧通孔28‧‧‧配線31‧‧‧導電層32‧‧‧記憶層33‧‧‧通孔34‧‧‧配線41‧‧‧核心構件42‧‧‧矽柱43‧‧‧隧道絕緣膜44‧‧‧電荷蓄積膜46‧‧‧氧化矽層50‧‧‧矽基板51‧‧‧胞源極層52‧‧‧導電層52_a‧‧‧第1面52_b‧‧‧第2面52_c‧‧‧第1面52_d‧‧‧第2面52_e‧‧‧第3面53‧‧‧柱53A‧‧‧核心絕緣層53B‧‧‧半導體層53C‧‧‧記憶層54‧‧‧配線55‧‧‧絕緣層56‧‧‧絕緣層57‧‧‧絕緣層58‧‧‧絕緣層61‧‧‧犧牲層62‧‧‧犧牲層63‧‧‧犧牲層71‧‧‧孔72‧‧‧槽73‧‧‧空腔80‧‧‧矽基板81‧‧‧導電層82‧‧‧導電層83‧‧‧導電層83_a‧‧‧第1面83_b‧‧‧第2面83A‧‧‧高導電率層84‧‧‧導電層85‧‧‧電阻變化層85A‧‧‧障壁層86‧‧‧柱90‧‧‧源極區域91‧‧‧通道區域92‧‧‧汲極區域93‧‧‧閘極絕緣膜100‧‧‧記憶胞陣列區域200‧‧‧周邊電路區域BL‧‧‧位元線GBL‧‧‧全局位元線MB‧‧‧記憶塊MC‧‧‧記憶胞SG‧‧‧選擇閘極線ST‧‧‧選擇電晶體WL‧‧‧字元線WL1‧‧‧第1字元線WL2‧‧‧第2字元線WL3‧‧‧第3字元線WL4‧‧‧第4字元線X‧‧‧方向Y‧‧‧方向Z‧‧‧方向
圖1係表示第1實施形態之半導體記憶裝置之構成之立體圖。 圖2係圖1所示之半導體記憶裝置之剖視圖。 圖3係表示第1實施形態之半導體記憶裝置之另一第1構成之立體圖。 圖4係表示第1實施形態之半導體記憶裝置之另一第2構成之立體圖。 圖5係圖4所示之半導體記憶裝置之記憶塊之俯視圖。 圖6係表示第1實施形態之記憶胞之構成之模式圖。 圖7係表示第1實施形態之記憶胞之其他構成之模式圖。 圖8係表示第1實施形態之記憶胞之其他構成之模式圖。 圖9係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖10係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖11係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖12係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖13係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖14係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖15係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖16係表示第2實施形態之記憶胞之構成之模式圖。 圖17係表示第2實施形態之半導體記憶裝置之製造方法之剖視圖。
51‧‧‧胞源極層
52‧‧‧導電層
52_a‧‧‧第1面
52_b‧‧‧第2面
53‧‧‧柱
53A‧‧‧核心絕緣層
53B‧‧‧半導體層
53C‧‧‧記憶層
55‧‧‧絕緣層
56‧‧‧絕緣層
57‧‧‧絕緣層
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (15)

  1. 一種半導體記憶裝置，其具備：基板；第1信號線，其於與上述基板交叉之第1方向上延伸；第1導電層，其於與上述第1方向交叉且與上述基板平行之第2方向上延伸，且具有第1面、第2面及第3面，上述第1面與上述第2面之各者係於上述第1方向上延伸，上述第3面係連接於上述第1面與上述第2面之間且於與上述第1方向及上述第2方向交叉之第3方向上延伸；第1記憶層，其設置於上述第1信號線與上述第1導電層之間；及第1絕緣層，其設置於上述第2面與上述第1記憶層之間，其中上述第3面係與上述第1絕緣層相接。
  2. 如請求項1之半導體記憶裝置，其還具備第2導電層，該第2導電層係於上述第3方向上與上述第1導電層相鄰，且於上述第2方向上延伸，而且具有第3面、及於上述第3方向上遠離上述第1信號線之第4面，上述第1絕緣層係設置於上述第1記憶層與上述第4面之間，上述第1導電層與上述第2導電層係電性連接。
  3. 如請求項2之半導體記憶裝置，其還具備：第2信號線，其於上述第1方向上延伸；及第2記憶層，其設置於上述第2信號線與上述第2導電層之間；上述第2導電層具有第5面、及於上述第3方向上遠離上述第2信號線 之第6面，且於上述第6面與上述第2記憶層之間設置有第2絕緣層。
  4. 如請求項1之半導體記憶裝置，其還具備：第2導電層，其於上述第3方向上與上述第1導電層相鄰，且於上述第2方向上延伸，而且具有第4面、及於第3方向上遠離上述第1信號線之第5面；第2記憶層，其設置於上述第1信號線與上述第2導電層之間；及第2絕緣層，其設置於上述第5面與上述第2記憶層之間。
  5. 如請求項4之半導體記憶裝置，其還具備：第2信號線，其於上述第1方向上延伸；第3導電層，其於上述第2方向上延伸，且與上述第2導電層於上述第3方向上相鄰地設置，而且具有第6面、及於上述第3方向上遠離上述第2信號線之第7面；第3絕緣層，其設置於上述第2導電層與上述第3導電層之間；第3記憶層，其設置於上述第2信號線與上述第3導電層之間；及第4絕緣層，其設置於上述第7面與上述第2信號線之間。
  6. 如請求項5之半導體記憶裝置，其還具備：第4導電層，其於上述第3方向上與上述第3導電層相鄰，且於上述第2方向上延伸，而且具有第8面、及於第3方向上遠離上述第2信號線之第9面；第4記憶層，其設置於上述第2信號線與上述第4導電層之間；及 第5絕緣層，其設置於上述第9面與上述第4記憶層之間。
  7. 如請求項1之半導體記憶裝置，其中上述第1導電層之上述第1面及上述第2面係與上述第1記憶層對向，且上述第1面係與上述第1記憶層相接。
  8. 如請求項1之半導體記憶裝置，其中上述第1導電層具有：於上述第3方向上遠離上述第1信號線之第4面；且上述半導體記憶裝置進而具備：設置於上述第4面與上述第1記憶層之間的第2絕緣層。
  9. 如請求項8之半導體記憶裝置，其中上述第1導電層之上述第1面係於上述第1方向上，配置於上述第2面與上述第4面之間。
  10. 如請求項1之半導體記憶裝置，其中上述第1記憶層包含：自上述第1導電層側依序排列之阻擋絕緣膜(block insulation film)、電荷蓄積膜及隧道絕緣膜。
  11. 如請求項10之半導體記憶裝置，其中上述隧道絕緣膜包含：氧化矽膜或層積(stack)之一者，上述層積中積層有氧化矽膜、氮化矽膜及氧化矽膜。
  12. 如請求項10之半導體記憶裝置，其中上述電荷蓄積膜包含氮化矽 膜。
  13. 如請求項10之半導體記憶裝置，其中上述阻擋絕緣膜包含：氧化矽膜、或積層有氧化矽膜及氧化鋁膜之層積。
  14. 如請求項1之半導體記憶裝置，其中上述第1信號線包含半導體層。
  15. 如請求項1之半導體記憶裝置，其進而具備：第2導電層，其於上述第1方向上與上述第1導電層相鄰，且於上述第2方向上延伸；及層間絕緣層，其設置於上述第1導電層與上述第2導電層之間；其中上述第1面係與上述層間絕緣層及上述第1記憶層相接。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11282895B2 (en) * 2019-07-02 2022-03-22 Micron Technology, Inc. Split pillar architectures for memory devices
US10930707B2 (en) * 2019-07-02 2021-02-23 Micron Technology, Inc. Memory device with a split pillar architecture
JP2021047939A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210058330A (ko) * 2019-11-14 2021-05-24 에스케이하이닉스 주식회사 박막 형성 방법 및 이를 이용한 비휘발성 메모리 장치의 제조방법
KR20210083049A (ko) * 2019-12-26 2021-07-06 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
JP2021136270A (ja) 2020-02-25 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
US11502128B2 (en) 2020-06-18 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
JP2022041699A (ja) * 2020-09-01 2022-03-11 キオクシア株式会社 半導体装置
JP2022147746A (ja) * 2021-03-23 2022-10-06 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120008400A1 (en) * 2010-07-12 2012-01-12 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
TW201631754A (zh) * 2015-02-16 2016-09-01 國立清華大學 電阻式記憶體
US9653565B2 (en) * 2014-09-29 2017-05-16 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US20180012934A1 (en) * 2011-08-15 2018-01-11 Unity Semiconductor Corporation Vertical cross-point arrays for ultra-high-density memory applications
TW201803101A (zh) * 2016-03-11 2018-01-16 東芝記憶體股份有限公司 半導體記憶裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101652829B1 (ko) * 2010-06-03 2016-09-01 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
CN102473707A (zh) 2010-07-01 2012-05-23 松下电器产业株式会社 非易失性存储单元、非易失性存储单元阵列、以及其制造方法
JP2013197396A (ja) 2012-03-21 2013-09-30 Toshiba Corp 半導体記憶装置及びその製造方法
US9099648B2 (en) 2013-05-02 2015-08-04 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor memory device and semiconductor memory device
JP2017010951A (ja) * 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
CN107533978B (zh) * 2015-06-04 2021-01-08 东芝存储器株式会社 半导体存储装置及其制造方法
US9825098B2 (en) * 2016-03-04 2017-11-21 Toshiba Memory Corporation Semiconductor memory device
KR20170119158A (ko) * 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120008400A1 (en) * 2010-07-12 2012-01-12 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20180012934A1 (en) * 2011-08-15 2018-01-11 Unity Semiconductor Corporation Vertical cross-point arrays for ultra-high-density memory applications
US9653565B2 (en) * 2014-09-29 2017-05-16 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
TW201631754A (zh) * 2015-02-16 2016-09-01 國立清華大學 電阻式記憶體
TW201803101A (zh) * 2016-03-11 2018-01-16 東芝記憶體股份有限公司 半導體記憶裝置

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TW201941404A (zh) 2019-10-16

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