CN107533978B - 半导体存储装置及其制造方法 - Google Patents

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Abstract

本实施方式的半导体存储装置具备：半导体柱，朝第1方向延伸；第1电极，朝与所述第1方向交叉的第2方向延伸；第2电极，设置在所述半导体柱与所述第1电极之间；第1绝缘膜，设置在所述半导体柱与所述第2电极之间；及第2绝缘膜，设置在所述第1电极与所述第2电极之间。所述第2电极具有：薄板部，配置在所述第1电极侧；及厚板部，配置在所述半导体柱侧，且所述第1方向的长度长于所述薄板部。

Description

半导体存储装置及其制造方法
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
以往，NAND闪速存储器是通过平面构造的细微化增加集成度以降低位成本，但平面构造的微细化正不断接近极限。因此，近年来，提出一种在上下方向积层存储单元的技术。然而，此种积层型存储装置的可靠性成为问题。
[背景技术文献]
[专利文献]
专利文献1：日本专利特开2012-69606号公报
发明内容
[发明所要解决的问题]
实施方式的目的在于提供一种可靠性高的半导体存储装置及其制造方法。
[解决问题的技术手段]
实施方式的半导体存储装置具备：半导体柱，朝第1方向延伸；第1电极，朝与所述第1方向交叉的第2方向延伸；第2电极，设置在所述半导体柱与所述第1电极之间；第1绝缘膜，设置在所述半导体柱与所述第2电极之间；及第2绝缘膜，设置在所述第1电极与所述第2电极之间。所述第2电极具有：薄板部，配置在所述第1电极侧；及厚板部，配置在所述半导体柱侧，且所述第1方向的长度长于所述薄板部。
实施方式的半导体存储装置的制造方法具备以下步骤：使层间绝缘膜与第1膜沿着第1方向交替积层；形成沟槽，所述沟槽朝与所述第1方向交叉的第2方向延伸，贯通所述层间绝缘膜及所述第1膜；经由所述沟槽去除所述第1膜的一部分，由此在所述沟槽的侧面形成第1凹部；在所述沟槽的侧面上及所述第1凹部的内表面上形成第1绝缘层；在所述第1凹部内且所述第1绝缘层上形成第1导电膜；通过回蚀所述第1绝缘层去除所述第1绝缘层的配置在所述沟槽的侧面上的部分、及所述第1凹部的配置在所述沟槽侧的部分，且使所述第1绝缘层的配置在所述第1凹部的深处部位的部分保留；在所述第1凹部内形成第2导电膜；在所述沟槽的侧面上形成第1绝缘膜；在所述第1绝缘膜的侧面上形成半导体膜；形成狭缝，所述狭缝朝所述第2方向延伸，贯通所述层间绝缘膜及所述第1膜；经由所述狭缝去除所述第1膜，由此在所述狭缝的侧面形成第2凹部；在所述第2凹部的内表面上形成第2绝缘层；在所述第2凹部内形成第1电极；及将所述半导体膜、所述第1绝缘膜、所述第2导电膜及所述第1导电膜沿着所述第2方向分断。
附图说明
图1(a)是表示第1实施方式的半导体存储装置的剖视图，图1(b)是其俯视图。
图2是表示图1(a)的区域A的局部放大剖视图。
图3是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图4是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图5是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图6是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图7是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图8是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图9是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图10是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图11是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图12是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图13是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图14是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图15是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图16是表示第2实施方式的半导体存储装置的剖视图。
图17是表示第2实施方式的半导体存储装置的制造方法的剖视图。
图18是表示第3实施方式的半导体存储装置的剖视图。
图19是表示第3实施方式的半导体存储装置的制造方法的剖视图。
图20是表示第3实施方式的半导体存储装置的制造方法的剖视图。
图21是表示第3实施方式的半导体存储装置的制造方法的剖视图。
图22是表示第4实施方式的半导体存储装置的剖视图。
图23是表示第4实施方式的半导体存储装置的制造方法的剖视图。
图24是表示第4实施方式的半导体存储装置的制造方法的剖视图。
图25是表示第4实施方式的半导体存储装置的制造方法的剖视图。
图26是表示第5实施方式的半导体存储装置的剖视图。
图27是表示第5实施方式的半导体存储装置的制造方法的剖视图。
图28是表示第6实施方式的半导体存储装置的剖视图。
图29是表示第6实施方式的半导体存储装置的制造方法的剖视图。
图30是表示第6实施方式的半导体存储装置的制造方法的剖视图。
图31是表示第6实施方式的半导体存储装置的制造方法的剖视图。
图32是表示第6实施方式的半导体存储装置的制造方法的剖视图。
图33是表示第6实施方式的半导体存储装置的制造方法的剖视图。
图34是表示第7实施方式的半导体存储装置的剖视图。
图35是表示第7实施方式的半导体存储装置的制造方法的剖视图。
图36是表示第7实施方式的半导体存储装置的制造方法的剖视图。
图37是表示第7实施方式的半导体存储装置的制造方法的剖视图。
图38是表示第7实施方式的半导体存储装置的制造方法的剖视图。
图39是表示第7实施方式的半导体存储装置的制造方法的剖视图。
图40是表示第7实施方式的半导体存储装置的制造方法的剖视图。
图41是表示第8实施方式的半导体存储装置的剖视图。
具体实施方式
(第1实施方式)
首先，对第1实施方式进行说明。
图1(a)是表示本实施方式的半导体存储装置的剖视图，图1(b)是其俯视图。
图2是表示图1(a)的区域A的局部放大剖视图。
首先，对本实施方式的半导体存储装置1的概略构成进行说明。
如图1(a)及图1(b)所示，在半导体存储装置1中，设置着硅衬底10。以下，为了便于说明，在本说明书中采用XYZ正交坐标系。将与硅衬底10的上表面平行且相互正交的2个方向设为“X方向”及“Y方向”，将与上表面垂直的方向设为“Z方向”。此外，Z方向又称为“上下方向”。
在硅衬底10上依次积层着包含例如硅氧化物的绝缘膜11、包含例如多晶硅的导电层12、包含例如钨的配线层13、包含例如多晶硅的导电层14。由导电层12、配线层13及导电层14形成单元源极线15。单元源极线15沿着XY平面扩展。
在单元源极线15上设置着沿Z方向延伸的多条硅柱21。硅柱21沿着X方向及Y方向排列成矩阵状。在X方向上相邻的2条硅柱21的下端部相互连接，该下端部连接于单元源极线15。以下，将下端部彼此连接的2条硅柱21称为“柱对22”。
在柱对22上设置着以X方向为长度方向的连接部件24，且连接于构成柱对22的2条硅柱21的上端部。在连接部件24上设置着插头25，在其上设置着朝X方向延伸的多条位线26。连接部件24、插头25及位线26由例如钨(W)形成。各位线26经由插头25及连接部件24连接于沿着X方向排列成一列的多条硅柱21。因此，各硅柱21连接于位线26与单元源极线15之间。
另外，由于图1(a)及图1(b)是表示装置的概略的图，所以仅表示若干主要部件而其他加以省略。例如，在图1(b)中省略插头25及连接部件24，且以二点划线仅显示一部分位线26而省略剩余的位线26。此外，主要部件还将形状简略化而加以描绘。
在单元源极线15上，设置着朝Y方向延伸的多条控制栅极电极31。如后述那样，控制栅极电极31由钨等金属形成。在沿着Y方向排列成一列的柱对22的X方向两侧，控制栅极电极31沿着Z方向排列成一列。并且，由沿着Y方向排列成一列的多对柱对22、与在其X方向两侧分别沿着Z方向排列成一列的多条控制栅极电极31构成1个单位单元。换句话说，沿着X方向，交替排列构成柱对22的2条硅柱21、与2条控制栅极电极31。
在各硅柱21与各控制栅极电极31之间，设置着浮动栅极电极32。浮动栅极电极32是与周围绝缘并且积累电荷的导电性部件，例如由多晶硅(Si)形成。浮动栅极电极32配置在硅柱21与控制栅极电极33的每个交叉部分。即，在沿着Y方向排列成一列的硅柱21的列、与沿着Z方向排列成一列的控制栅极电极31的列之间，将多个浮动栅极电极32沿着Y方向及Z方向相互隔开并排列成矩阵状。由于硅柱21及控制栅极电极31也沿着X方向排列，所以浮动栅极电极32沿着X方向、Y方向及Z方向排列成三维矩阵状。此外，如后述那样，单元源极线15、硅柱21、控制栅极电极31、浮动栅极电极32及位线26之间以绝缘材料嵌入。
接着，对半导体存储装置1的各硅柱21与各控制栅极电极31的交叉部分的构成详细地进行说明。
如图2所示，在控制栅极电极31中，设置着包含例如钨的主体部31a、与包含例如钛氮化物(TiN)的势垒金属层31b。势垒金属层31b覆盖主体部31a的浮动栅极电极32侧的侧面、主体部31a的上表面、及主体部31a的下表面。从Y方向观察，控制栅极电极31的形状为长方形。
另一方面，从Y方向观察，浮动栅极电极32的形状为T字状。即，在浮动栅极电极32中，一体形成配置在控制栅极电极31侧且Z方向的厚度相对薄的薄板部32a、与配置在硅柱21侧且Z方向的厚度相对厚的厚板部32b。如所述那样，浮动栅极电极32在每个硅柱21沿着Y方向被分断，但薄板部32a的Y方向长度、与厚板部32b的Y方向长度相互相等。
此外，在浮动栅极电极32与控制栅极电极31之间，从浮动栅极电极32向控制栅极电极31，依次积层着包含例如铪硅氮化物(HfSiO)的高介电常数层41、包含例如硅氧化物(SiO2)的绝缘层42、包含例如铪硅氮化物(HfSiO)的高介电常数层43。由高介电常数层41、绝缘层42及高介电常数层43构成阻挡绝缘膜44。阻挡绝缘膜44是被施加处于半导体存储装置1的驱动电压范围内的电压也不会实质上流通电流的膜，例如，整体的介电常数高于硅氧化物的介电常数。此外，在高介电常数层41内，还可分散着金属例如钌(Ru)。在该情况下，高介电常数层41还作为积累电荷的电荷俘获层发挥功能。
从Y方向观察，高介电常数层41的形状为如从三个方向包围浮动栅极电极32的薄板部32a的C字形状。即，高介电常数层41配置在薄板部32a的上表面上、下表面上、及控制栅极电极31侧的侧面上。另一方面，高介电常数层41不配置在厚板部32b的上表面上及下表面上，厚板部32b的上表面及下表面与后述的层间绝缘膜45相接。换句话说，阻挡绝缘膜44的一部分配置在薄板部32a的Z方向两侧，而不配置在厚板部32b的Z方向两侧。并且，高介电常数层41在Y方向上，在每个硅柱21及浮动栅极电极32被分断。
从Y方向观察，高介电常数层43的形状为与高介电常数层41反向的C字形状，配置在控制栅极电极31的上表面上、下表面上、及浮动栅极电极32侧的侧面上。绝缘层42的形状也为与高介电常数层43相同的C字形状，且配置在高介电常数层43的外表面上。绝缘层42的内表面与高介电常数层43接触，外表面的一部分与高介电常数层41外表面的一部分相接。绝缘层42及高介电常数层43与控制栅极电极31一起沿着Y方向连续延伸。
包含沿着Y方向排列的多个浮动栅极电极32及多个高介电常数层41、以及、朝Y方向延伸的绝缘层42、高介电常数层43及控制栅极电极31的构造膜30沿着Z方向相互隔开排列。并且，在Z方向的构造膜30之间，设置着包含例如硅氧化物的层间绝缘膜45。此外，在沿着X方向相邻的柱对22之间且构造膜30及层间绝缘膜45沿着Z方向交替排列的结构体之间，设置着沿着YZ平面扩展的板状绝缘部件46。绝缘部件46由例如硅氧化物形成。
在浮动栅极电极32、层间绝缘膜45及硅柱21之间，设置着隧道绝缘膜47。隧道绝缘膜47是当施加处于半导体存储装置1的驱动电压范围内的特定电压时流通隧道电流的膜，包含例如硅氧化物。隧道绝缘膜47整体的平均介电常数低于阻挡绝缘膜44整体的平均介电常数。此外，隧道绝缘膜47针对每个硅柱21设置，其形状为朝Z方向延伸的带状。在硅柱21从隧道绝缘膜47侧依次积层着覆盖层21a及主体层21b。
此外，如图1(a)及图1(b)所示，在属于柱对22的2条硅柱21之间设置着包含例如硅氧化物的绝缘部件48。绝缘部件48沿着YZ平面扩展，且还配置在Y方向上相邻的硅柱21间、Y方向上相邻的隧道绝缘膜47间、Y方向上相邻的浮动栅极电极32间、及Y方向上相邻的高介电常数层41间。
而且，在X方向相邻的柱对22间且控制栅极电极31间，设置着沿着YZ平面扩展的板状源极电极16。源极电极16的下端连接于单元源极线15。此外，源极电极16与控制栅极电极31通过绝缘部件46而相互绝缘。源极电极16未配置在所有的柱对22间，而是每隔数个至数十个柱对22间地配置。
在半导体存储装置1中，在硅柱21与控制栅极电极31的每个交叉部分，形成包含1片浮动栅极电极32的存储单元晶体管。此外，在位线26与单元源极线15之间，将多个存储单元晶体管串联连接而形成NAND串。
接着，对本实施方式的半导体存储装置的制造方法进行说明。
图3～图15是表示本实施方式的半导体存储装置的制造方法的剖视图。
首先，如图3所示，准备硅衬底10。
接着，在硅衬底10上，依次形成绝缘膜11、导电层12、配线层13及导电层14。由导电层12、配线层13及导电层14形成单元源极线15。
接着，在单元源极线15上，交替积层包含例如硅氧化物的层间绝缘膜45、与包含例如硅氮化物的牺牲膜51，形成积层体52。
接着，如图4所示，在积层体52形成多条朝Y方向延伸的存储槽53。使积层体52被存储槽53贯通，且使单元源极线15在存储槽53的底面露出。
接着，如图5所示，经由存储槽53对牺牲膜51实施各向同性蚀刻。例如，实施使用热磷酸作为蚀刻剂的湿蚀刻。由此，去除牺牲膜51的一部分，使存储槽53侧面的牺牲膜51的露出区域后退。结果，在存储槽53的侧面形成朝Y方向延伸的凹部54。此外，以下说明的图6～图11、图13、图14表示相当于图5的区域B的区域。
接着，如图6所示，进行例如热氧化处理，在凹部54内的牺牲膜51的露出面上，形成包含硅氧化物的覆盖层55。另外，还可通过CVD(Chemical Vapor Deposition：化学气相沉积)法等使硅氧化物堆积而形成覆盖层55。
接着，如图7所示，通过CVD法等使铪硅氧化物(HfSiO)堆积，在存储槽53的内表面上形成HfSiO层56。HfSiO层56还形成在凹部54的内表面上。另外，还可使钌等金属分散于HfSiO层56内。接着，通过CVD法等使非晶硅堆积，在HfSiO层56上形成硅膜57。硅膜57还嵌入至凹部54内。
接着，如图8所示，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)将硅膜57凹陷化，使硅膜57中的配置在凹部54内的部分保留并且去除配置在凹部54外部的部分。
接着，如图9所示，通过例如湿蚀刻将HfSiO层56凹陷化，去除HfSiO层56中的配置在凹部54外部的部分。此时，通过过度蚀刻HfSiO层56，还去除凹部54的配置在存储槽53侧的部分，使凹部54的配置在深处部位的部分保留。由此，在层间绝缘膜45与硅膜57之间形成凹部58。
接着，如图10所示，通过CVD法等使非晶硅堆积，在存储槽53的内表面上形成硅膜59。硅膜59还嵌入至凹部58内。接着，通过回蚀硅膜59，使硅膜59的配置在凹部54内的部分保留并且去除配置在凹部54外部的部分。此时，配置在凹部58内的部分也予以保留。通过硅膜57及硅膜59的保留部分，形成在凹部54内朝Y方向延伸，且XZ剖面的形状为T字形状的棒状硅部件。
接着，如图11所示，通过例如CVD法等使硅氧化物堆积，而在存储槽53的内表面上形成硅氧化膜60。接着，通过CVD法等使非晶硅堆积，在硅氧化膜60上形成硅膜61。此时，避免硅膜61嵌入存储槽53整体。
接着，对硅膜61及硅氧化膜60实施RIE(Reactive Ion Etching：反应性离子蚀刻)等各向异性蚀刻。由此，从存储槽53的底面上去除硅膜61及硅氧化膜60，露出单元源极线15(参照图5)。另外，此时，由于硅氧化膜60中的配置在存储槽53的侧面上的部分受硅膜61保护，所以不易因各向异性蚀刻受到损伤。
接着，通过CVD法等使非晶硅堆积，在硅膜61上形成硅膜62。此时，避免硅膜62嵌入存储槽53整体。硅膜62在存储槽53的底面与单元源极线15接触。接着，通过使例如硅氧化物堆积而在存储槽53内形成绝缘部件68。
接着，如图12所示，实施例如RIE，在积层体52的存储槽53间的部分，形成朝Y方向延伸的狭缝63。使积层体52被狭缝63贯通。
接着，如图13所示，经由狭缝63，对牺牲膜51(参照图10)实施以覆盖层55为终止层的各向同性蚀刻。例如，实施使用热磷酸作为蚀刻剂的湿蚀刻。由此，去除牺牲膜51，在狭缝63的侧面形成朝Y方向延伸的凹部64。在凹部64的深处部位面，覆盖层55露出。
接着，经由狭缝63，实施例如使用DHF(diluted hydrofluoric acid：稀释的氢氟酸)作为蚀刻剂的湿蚀刻，从凹部64的深处部位面上去除包含硅氧化物的覆盖层55。由此，在凹部64的深处部位面露出HfSiO层56。另外，此时层间绝缘膜45的露出面也被略微蚀刻，但在本实施方式中为可忽视的程度故而未图示。
接着，如图14所示，经由狭缝63，通过例如CVD法使硅氧化物堆积，形成绝缘层42。绝缘层42形成在凹部64的内表面上及狭缝63的内表面上。接着，通过例如CVD法，使铪硅氧化物堆积，在绝缘层42的侧面上形成高介电常数层43。此时，避免高介电常数层43嵌入凹部64内的整体。
接着，在狭缝63内，通过CVD法使钛氮化物(TiN)堆积。由此，在高介电常数层43的侧面上形成钛氮化层67a。接着，在狭缝63内，通过例如CVD法使钨堆积。由此，在钛氮化层67a的侧面上形成钨膜67b。钨膜67b嵌入凹部64内的整体。
接着，经由狭缝63回蚀钨膜67b及钛氮化层67a。由此，使钨膜67b及钛氮化层67a的配置在凹部64内的部分保留，去除配置在凹部64外部的部分。结果，在各凹部64内形成控制栅极电极31。此时，钛氮化层67a成为势垒金属层31b，钨膜67b成为主体部31a。
接着，经由狭缝63回蚀高介电常数层43及绝缘层42。由此，使高介电常数层43及绝缘层43的配置在凹部64内的部分保留，去除配置在凹部64外部的部分。由此，高介电常数层43及绝缘层43在每个凹部64被分断。接着，通过使硅氧化物堆积，在狭缝63内形成绝缘部件46(参照图2)。
接着，如图15所示，在积层体52上形成朝X方向延伸，且沿着Y方向重复线隙的掩模图案70。另外，图15是XY剖视图。此外，在图15中以二点划线表示掩模图案70。
接着，以掩模图案70作为掩模，以能够选择性蚀刻硅的条件实施RIE等各向异性蚀刻。由此，将硅膜61及硅膜62沿着Y方向分断而形成硅柱21。此时，硅膜61成为覆盖层21a(参照图2)，硅膜62成为主体层21b(参照图2)。另外，由于硅膜62的配置在绝缘部件68正下方区域的部分未被去除，所以在X方向相邻的2条硅柱21的下端部彼此连接。此外，去除硅膜61及硅膜62后成为空间71。
接着，经由空间71实施湿蚀刻等各向同性蚀刻。由此，选择性去除硅氧化膜60、硅膜59及57、以及HiSiO层56，且沿着Y方向分断。通过沿着Y方向分断硅氧化膜60而成为隧道绝缘膜47(参照图2)。通过沿着Y方向分断硅膜59及57而成为浮动栅极电极32(参照图2)。通过沿着Y方向分断HiSiO层56而成为高介电常数层41。接着，去除掩模图案70。接着，通过使硅氧化物堆积，在存储槽53内形成绝缘部件48(参照图2)。此时，绝缘部件68成为绝缘部件48的一部分。
接着，如图1(a)及图1(b)所示，在一部分绝缘部件46内，形成朝Y方向延伸，且到达单元源极线15的狭缝。接着，在该狭缝内嵌入例如钨等导电性材料形成源极电极16。此外，在柱对22上形成连接部件24，并使其连接于柱对22。接着，由层间绝缘膜49嵌入连接部件24。接着，在层间绝缘膜49内形成插头25，并使其连接于连接部件24。接着，在层间绝缘膜49上形成位线26，并使其连接于插头25。以此方式，制造本实施方式的半导体存储装置1。
接着，对本实施方式的效果进行说明。
在本实施方式的半导体存储装置1中，如图2所示，去除高介电常数层41的一部分而在浮动栅极电极32设置厚板部32b，且使该厚板部32b隔着隧道绝缘膜47对向于硅柱21。由此，能够延长形成在该部分的存储单元晶体管的栅极长度L。此外，通过设置厚板部32b，能够使浮动栅极电极32的体积增加，而不会增大Z方向的层间绝缘膜45间的距离。由此，能够增加积累在浮动栅极电极32的电荷量。通过这些效果，能够提高半导体存储装置1的可靠性。
(第2实施方式)
接着，对第2实施方式进行说明。
图16是表示本实施方式的半导体存储装置的剖视图。
图16表示相当于图1(a)的区域A的区域。
如图16所示，在本实施方式的半导体存储装置2中，Z方向的凹部64的长度长于浮动栅极电极32的长度。此外，凹部64的深处部位64a延伸至浮动栅极电极32及高介电常数层41的上方及下方。并且，绝缘层42、高介电常数层43及势垒金属层31b的一部分进入凹部64的深处部位64a内。因此，绝缘层42、高介电常数层43及势垒金属层31b还配置在浮动栅极电极32的薄板部32a及高介电常数层41的上方及下方。由此，阻挡绝缘膜44及控制栅极电极31包围浮动栅极电极32的控制栅极电极31侧的角部。
接着，对本实施方式的半导体存储装置的制造方法进行说明。
图17是表示本实施方式的半导体存储装置的制造方法的剖视图。
首先，实施图3～图13所示的步骤制作图13所示的中间结构体。
接着，如图17所示，通过实施例如使用DHF作为蚀刻剂的湿蚀刻，经由凹部64，与覆盖层55一起蚀刻层间绝缘膜45。由此，凹部64的Z方向的长度变长，且凹部64的深处部位面以绕过HfSiO层56的方式后退，朝HfSiO层56的Z方向两侧扩展。结果，在HfSiO层56的上下形成深处部位64a。另外，HfSiO层56是在后续步骤中被加工，而成为高介电常数层41的层。
接着，如图16所示，在凹部64的内表面上，依次形成绝缘层42、高介电常数层43、钛氮化层67a(势垒金属层31b)及钨膜67b(主体部31a)。此时，绝缘层42、高介电常数层43及钛氮化层67a进入深处部位64a内。以后的制造方法与所述的第1实施方式相同。
接着，对本实施方式的效果进行说明。
根据本实施方式，由于以包围浮动栅极电极32的控制栅极电极31侧的角部的方式配置阻挡绝缘膜44，所以在浮动栅极电极32的角部中能够缓和电场集中。
此外，在本实施方式中，由于控制栅极电极31的一部分还配置在浮动栅极电极32的上方及下方，所以能够提高控制栅极电极31相对于浮动栅极电极32的支配力。
而且，根据本实施方式，在图17所示的步骤中，由于将凹部64扩展，所以能够较厚地形成控制栅极电极31。由此，能够降低控制栅极电极31的配线电阻，能够提高半导体存储装置2的可靠性及动作速度。
本实施方式的所述以外的构成、制造方法、动作及效果与所述的第1实施方式相同。
(第3实施方式)
接着，对第3实施方式进行说明。
图18是表示本实施方式的半导体存储装置的剖视图。
图18表示相当于图1(a)的区域A的区域。
如图18所示，本实施方式的半导体存储装置3与所述第2实施方式的半导体存储装置2(参照图16)相比，不同点在于：从Y方向观察的浮动栅极电极32的形状是长方形而非T字形状、及势垒金属层31b未进入凹部64的深处部位64a内。此外，在半导体存储装置3中，深处部位64a的深度D、即HfSiO层56的狭缝63侧的表面与深处部位64a的最深部之间的距离短于第2实施方式的半导体存储装置2(参照图16)。
接着，对本实施方式的半导体存储装置的制造方法进行说明。
图19～图21是表示本实施方式的半导体存储装置的制造方法的剖视图。
首先，实施图3～图6所示的步骤制作图6所示的中间结构体。
接着，如图19所示，通过实施湿蚀刻，经由凹部54蚀刻包含硅氧化物的层间绝缘膜45，且将凹部54朝Z方向扩展。此时，未实质性蚀刻包含硅氮化物的牺牲膜51。
接着，如图20所示，通过将牺牲膜51的露出部分氧化形成覆盖层55。接着，形成HfSiO层56及硅膜57，且将其凹陷化而使其等仅保留在凹部54内。另外，此时，不过度蚀刻HfSiO层56。接着，通过与所述第1实施方式相同的方法，在存储槽53的内表面上形成硅氧化膜60、硅膜61及硅膜62，且以绝缘部件68嵌入存储槽53内。
接着，实施图12及图13所示的步骤。即，在积层体52形成狭缝63，经由狭缝63去除牺牲膜51形成凹部64，且经由凹部64去除覆盖层55。
接着，如图21所示，经由狭缝63对层间绝缘膜45实施湿蚀刻。由此，将凹部64朝Z方向扩大，且将深处部位面凹陷化，在HfSiO层56的上下形成深处部位64a。此时，深处部位64a的深度D短于所述第2实施方式(参照图17)。
接着，如图18所示，在凹部64的内表面上依次形成绝缘层42、高介电常数层43、钛氮化层67a(势垒金属层31b)及钨膜67b(主体部31a)。此时，绝缘层42及高介电常数层43进入深处部位64a内，但避免钛氮化层67a进入深处部位64a内。以后的制造方法与所述第1实施方式相同。
接着，对本实施方式的效果进行说明。
根据本实施方式，由于以包围浮动栅极电极32的角部的方式配置阻挡绝缘膜44，所以能够缓和电场集中。
此外，根据本实施方式，由于在图19所示的步骤中扩大凹部54，所以无需如所述第1实施方式那样，过度蚀刻HfSiO层56以便在浮动栅极电极32形成厚板部32b，即能够使浮动栅极电极32的Z方向的长度延长并且使体积增加。由此，能够不实施图10所示的使硅膜59堆积的步骤而提高半导体存储装置3的可靠性。
本实施方式的所述以外的构成、制造方法、动作及效果与所述第1实施方式相同。
(第4实施方式)
接着，对第4实施方式进行说明。
图22是表示本实施方式的半导体存储装置的剖视图。
图22表示相当于图1(a)的区域A的区域。
如图22所示，在本实施方式的半导体存储装置4中，与所述第3实施方式的半导体存储装置3(参照图18)相比，深处部位64a的深度D较浅。因此，在深处部位64a内仅配置绝缘层42，高介电常数层43及控制栅极电极31配置在深处部位64a的外部。
接着，对本实施方式的半导体存储装置的制造方法进行说明。
图23～图25是表示本实施方式的半导体存储装置的制造方法的剖视图。
首先，如图3所示，在硅衬底10上形成绝缘膜11及单元源极线15，且在其上交替积层层间绝缘膜45与牺牲膜51形成积层体52。此时，在本实施方式中，与所述第1～第3实施方式相比，较厚地形成牺牲膜51。
接着，如图23所示，在积层体52形成存储槽53及凹部54。在本实施方式中，与所述第3实施方式相比，由于预先加厚形成牺牲膜51，所以凹部54的Z方向的长度也较长。因此，不实施通过湿蚀刻扩大凹部54的步骤。
接着，如图24所示，形成覆盖层55，在存储槽53内及凹部54内形成HfSiO层56及硅膜57，且将其凹陷化而使其等保留在凹部54内。此时，不过度蚀刻HfSiO层56。
接着，实施图11～图13所示的步骤。由此，在存储槽53内形成硅氧化膜60、硅膜61、硅膜62、绝缘部件68。
接着，实施图12及图13所示的步骤，在积层体52形成狭缝63及凹部64。在本实施方式中，与所述第3实施方式相比，由于预先加厚形成牺牲膜51，所以凹部64的Z方向的长度较长。
接着，如图25所示，通过对层间绝缘膜45实施湿蚀刻将凹部64扩展，使Z方向的长度增加，且形成深处部位64a。但是，在本实施方式中，与所述第3实施方式相比，由于凹部64的Z方向的长度较长，所以蚀刻量变少。因此，与第3实施方式相比，深处部位64a的深度D变浅。
接着，如图22所示，在凹部64的内表面上依次形成绝缘层42、高介电常数层43、钛氮化层67a(势垒金属层31b)及钨膜67b(主体部31a)。此时，绝缘层42进入深处部位64a内，但避免高介电常数层43及钛氮化层67a进入深处部位64a内。以后的制造方法与所述第1实施方式相同。
接着，对本实施方式的效果进行说明。
根据本实施方式，由于以包围浮动栅极电极32的角部的方式配置阻挡绝缘膜44，所以能够缓和电场集中。
此外，根据本实施方式，由于在图3所示的步骤中加厚形成牺牲膜51，所以无需如所述第1实施方式那样，过度蚀刻HfSiO层56而在浮动栅极电极32形成厚板部32b，此外，无需如所述第3实施方式般将凹部54扩展，即能够延长浮动栅极电极32的Z方向的长度并且使体积增加。此外，即使减少图25所示的步骤的蚀刻量，也能够确保控制栅极电极31的厚度。由此，能够确保半导体存储装置4的可靠性，且简化步骤。
本实施方式的所述以外的构成、制造方法、动作及效果与所述的第1实施方式相同。
(第5实施方式)
接着，对第5实施方式进行说明。
图26是表示本实施方式的半导体存储装置的剖视图。
图26表示相当于图1(a)的区域A的区域。
如图26所示，本实施方式的半导体存储装置5与所述第1实施方式的半导体存储装置1(参照图2)相比，不同点在于：在高介电常数层41设置着绝缘性的外侧层41a及内侧层41b，在外侧层41a与内侧层41b之间设置着包含钌(Ru)等金属的微粒子41c。外侧层41a与绝缘层42及层间绝缘膜45相接，内侧层41b与浮动栅极电极32相接。由于高介电常数层41通过浮动栅极电极32的厚板部32b而与隧道绝缘膜47隔离，所以微粒子41c不与隧道绝缘膜47相接。
外侧层41a与内侧层41b的材料的组合是例如外侧层41a及内侧层41b均包含硅氮化物(SiN)的组合，及外侧层41a包含硅氧化物(SiO)、内侧层41b包含硅氮氧化物(SiON)的组合。此外，微粒子41c是沿着外侧层41a与内侧层41b的界面而配置成层状，但可不形成连续层，也可形成连续层。
接着，对本实施方式的半导体存储装置的制造方法进行说明。
图27是表示本实施方式的半导体存储装置的制造方法的剖视图。
首先，实施图3～图6所示的步骤。
接着，如图27所示，在存储槽53及凹部54的内表面上形成外部层41a。接着，对存储槽53及凹部54的内部供给包含金属例如钌的液体74。液体74是例如溶解着钌离子的碱性水溶液、或钌的微粒子分散成胶体状的有机溶剂。液体74的温度例如设为0～100℃，设为例如室温，浸渍时间设为例如10～600秒。由此，在外部层41a的表面附着包含钌的微粒子41c。之后，进行清洗而去除液体74。
接着，如图26所示，在外部层41a上形成内部层41b。由此，由内部层41b覆盖微粒子41c，将微粒子41c配置在外部层41a与内部层41b的界面。以后的步骤与所述第1实施方式相同。
接着，对本实施方式的效果进行说明。
在本实施方式的半导体存储装置5中，如图26所示，在高介电常数层41内设置着包含钌的微粒子41c。因此，能够通过微粒子41c有效地使从硅柱21经由隧道绝缘膜47注入的电子停止。由此，即使在X方向上较薄地形成浮动栅极电极32，也能够抑制电子贯通浮动栅极电极32逃脱至阻挡绝缘膜44，从而将电子对浮动栅极电极32的注入效率维持为较高。此外，由于构成微粒子41c的钌的功函数为4.68eV左右，构成浮动栅极电极32的硅的功函数为4.15eV左右，所以微粒子41c的功函数高于浮动栅极电极32的功函数。由此，经注入的电子的保持性较高，因此，存储单元的数据保持特性良好。
此外，根据本实施方式，由于通过使用液体74的湿处理使钌沉积于外侧层41a，所以能够在装置间及装置内将钌的附着量设为均等。
本实施方式的所述以外的构成、制造方法、动作及效果与所述第1实施方式相同。
(第6实施方式)
接着，对第6实施方式进行说明。
图28是表示本实施方式的半导体存储装置的剖视图。
图28表示相当于图1(a)的区域A的区域。
如图28所示，本实施方式的半导体存储装置6与所述第1实施方式的半导体存储装置1(参照图2)相比，不同点在于：高介电常数层41、绝缘层42及高介电常数层43的形状均为沿着YZ平面扩展的平面状，且未配置在浮动栅极电极32的上下、及控制栅极电极31的上下。高介电常数层41包含例如硅氮化物，绝缘层42包含例如硅氧化物，高介电常数层43包含例如铪硅氧化物(HfSiO)。
从Y方向观察，由于高介电常数层41的形状为直线状，所以浮动栅极电极32的形状为长方形状而非T字形状。并且，在Z方向上，浮动栅极电极32遍及凹部54的全长而配置。即，浮动栅极电极32的上表面整体及下表面整体与层间绝缘膜45相接。此外，从Y方向观察，由于绝缘层42及高介电常数层43的形状为直线状，所以在Z方向上，控制栅极电极31遍及凹部64的全长而配置。即，控制栅极电极31的上表面整体及下表面整体与层间绝缘膜45相接。
接着，对本实施方式的半导体存储装置的制造方法进行说明。
图29～图33是表示本实施方式的半导体存储装置的制造方法的剖视图。
首先，实施图3～图6所示的步骤，制作图29所示的中间结构体。
接着，如图30所示，通过经由存储槽53使硅氮化物堆积，以嵌入凹部54内的方式形成硅氮化膜75。
接着，如图31所示，通过湿蚀刻将硅氮化膜75凹陷化使其仅保留在凹部54的深处部位面上。此时，从存储槽53的侧面上的整体、凹部54上表面上的大部分及下表面上的大部分去除硅氮化膜75露出层间绝缘膜45。由此，硅氮化膜75成为以X方向为厚度方向、以Z方向为宽度方向、以长度方向为Y方向的带状硅氮化层56。另外，硅氮化层56是在后续步骤中沿着Y方向被分断，成为沿着YZ平面扩展的平面状的高介电常数层41的层。
接着，如图32所示，通过经由存储槽53形成硅膜57并且将其凹陷化，而使其保留在凹部54内。接着，通过与所述第1实施方式相同的方法，在存储槽53内形成硅氧化膜60、硅膜61及62、绝缘部件68。
接着，实施图12及图13所示的步骤，在积层体52形成狭缝63，且以覆盖层55为终止层去除牺牲膜51，由此形成凹部64。
接着，如图32所示，去除覆盖层55，使硅氮化膜75露出于凹部64的深处部位面。接着，通过将硅氮化膜75的露出面氧化形成包含硅氧化物的绝缘层42。此外，也可不去除覆盖层55而直接设为绝缘层42。接着，使铪硅氧化物(HfSiO)堆积在狭缝63内，以嵌入凹部64内的方式形成较厚的HfSiO膜76。
接着，如图33所示，通过湿蚀刻将HfSiO膜76凹陷化而使其仅保留在凹部64的深处部位面上。此时，从狭缝63的侧面上的整体、凹部64上表面上的大部分及下表面上的大部分去除HfSiO膜76露出层间绝缘膜45。由此，将HfSiO膜76加工成平面状的高介电常数层43。
接着，如图28所示，通过与所述第1实施方式相同的方法，在凹部64内形成控制栅极电极31，且在狭缝63内嵌入绝缘部件46。以后的制造方法与所述第1实施方式相同。
接着，对本实施方式的效果进行说明。
在本实施方式中，在图30所示的步骤中，以嵌入凹部54内的方式形成较厚的硅氮化膜75，在图31所示的步骤中，将硅氮化膜75凹陷化而使其仅保留在凹部54的深处部位面上，由此能够将高介电常数层41形成为平面状。之后，通过形成浮动栅极电极32，能够延长浮动栅极电极32的Z方向的长度。由此，存储单元晶体管的栅极长度变长，且浮动栅极电极32的体积变大，从而提高半导体存储装置6的可靠性。
此外，在本实施方式中，在图32所示的步骤中，以嵌入凹部64内的方式形成较厚的HfSiO膜76，在图33所示的步骤中，将HfSiO膜76凹陷化而使其仅保在凹部64的深处部位面上，由此能够将高介电常数层43形成为平面状。之后，通过形成控制栅极电极31，能够延长控制栅极电极31的Z方向的长度。由此，能够降低控制栅极电极31的配线电阻，提高半导体存储装置6的可靠性及动作速度。
本实施方式的所述以外的构成、制造方法、动作及效果与所述第1实施方式相同。
(第7实施方式)
接着，对第7实施方式进行说明。
图34是表示本实施方式的半导体存储装置的剖视图。
图34表示相当于图1(a)的区域A的区域。
如图34所示，本实施方式的半导体存储装置7与所述第6实施方式的半导体存储装置6(参照图28)相比，不同点在于：绝缘层42还配置在控制栅极电极31的上表面上及下表面上。高介电常数层41及43的形状是沿着YZ平面扩展的平面状。
此外，在本实施方式所示的例中，由于绝缘层42包含硅氧化物，层间绝缘膜45也包含硅氧化物，所以有无法明确观察到绝缘层42与层间绝缘膜45的界面的情况。在该情况下，半导体存储装置7的构成与半导体装置6的构成外观上类似。但是，在此种情况下，一般而言，Z方向的绝缘层42与控制栅极电极31的界面的位置、和层间绝缘膜45与浮动栅极电极32的界面的位置不一致。
接着，对本实施方式的半导体存储装置的制造方法进行说明。
图35～图40是表示本实施方式的半导体存储装置的制造方法的剖视图。
首先，通过与所述第6实施方式相同的方法，制作如图35所示的结构体。即，图35所示的HfSiO层56如图30及图31所示，通过将较厚的硅氮化膜75凹陷化并且薄化而形成。
接着，如图36所示，通过经由狭缝63湿蚀刻层间绝缘膜45将凹部64在Z方向扩展。
接着，如图37所示，在狭缝63的侧面上及已扩展的凹部64的内表面上，使硅氧化物堆积而形成绝缘层42。
接着，如图38所示，在狭缝63内使铪硅氧化物(HfSiO)堆积而形成较厚的HfSiO膜76。HfSiO膜76以嵌入凹部64内的方式形成。
接着，如图39所示，通过湿蚀刻将HfSiO膜76凹陷化而使其仅保留在凹部64的深处部位面上。由此，HfSiO膜76被加工成平面状的高介电常数层43。
接着，如图40所示，通过与所述第1实施方式相同的方法，形成控制栅极电极31。以后的制造方法与所述第1实施方式相同。
接着，对本实施方式的效果进行说明。
在本实施方式中，也与所述第6实施方式同样地，能够延长浮动栅极电极32的Z方向的长度，提高存储单元晶体管的可靠性。
此外，在图36所示的步骤中，通过扩展凹部64，之后形成绝缘层42，及将高介电常数层43形成为平面状，能够延长控制栅极电极31的Z方向的长度而降低配线电阻。
本实施方式的所述以外的构成、制造方法、动作及效果与所述第6实施方式相同。
(第8实施方式)
接着，对第8实施方式进行说明。
图41是表示本实施方式的半导体存储装置的剖视图。
如图41所示，在本实施方式的半导体存储装置8中，在各连接部件24与单元源极线15之间，硅柱21未被分割成2条，而为1条。即，在X方向排列的2条硅柱21间未配置绝缘部件48。
此种半导体存储装置8例如能以如下所述的方式制造。首先，与第1实施方式同样地，实施图3～图10所示的步骤。接着，实施图11所示的步骤，但此时通过硅膜62将存储槽53内的整体嵌入，而不形成绝缘部件68。接着，实施图12～图15所示的步骤。
本实施方式的所述以外的构成、制造方法、动作及效果与所述第1实施方式相同。此外，本实施方式还可与所述第2～第7实施方式组合。
根据以上说明的实施方式，能够实现可靠性较高的半导体存储装置及其制造方法。
以上，虽已说明本发明的若干实施方式，但这些实施方式是作为例子而提示的，并非意图限定发明的范围。这些新颖的实施方式能够以其他各种形态实施，在不脱离发明主旨的范围内能够进行各种省略、置换、变更。这些实施方式或其变化均包含在发明范围或主旨内，且包含在权利要求书所记载的发明及其等价物的范围内。此外，所述各实施方式能相互组合而实施。

Claims (20)

1.一种半导体存储装置，其特征在于具备：
半导体柱，朝第1方向延伸；
第1电极，朝与所述第1方向交叉的第2方向延伸；
第2电极，设置在所述半导体柱与所述第1电极之间；
第1绝缘膜，设置在所述半导体柱与所述第2电极之间；及
第2绝缘膜，设置在所述第1电极与所述第2电极之间；且
所述第2电极具有：
薄板部，配置在所述第1电极侧；及
厚板部，配置在所述半导体柱侧，且所述第1方向的长度长于所述薄板部；且
所述厚板部的上表面及下表面与第3绝缘膜相接；
所述半导体柱隔着所述第1绝缘膜与所述第3绝缘膜以及所述厚板部相接。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述第2绝缘膜具有：
第1层，配置在所述薄板部与所述第1电极之间、及所述薄板部的所述第1方向两侧；及
第2层，配置在所述第1层与所述第1电极之间、及所述第1电极的所述第1方向两侧。
3.根据权利要求2所述的半导体存储装置，其特征在于所述第2层的一部分配置在所述第1层的所述第1方向两侧。
4.根据权利要求3所述的半导体存储装置，其特征在于所述第1电极的一部分配置在所述第1层的所述第1方向两侧。
5.根据权利要求2所述的半导体存储装置，其特征在于，
所述第1层具有：
外侧层，与所述第2层相接；
内侧层，与所述第2电极相接；及
金属粒子，配置在所述外侧层与所述内侧层之间。
6.一种半导体存储装置，其特征在于具备：
半导体柱，朝第1方向延伸；
第1电极，朝与所述第1方向交叉的第2方向延伸；
第2电极，设置在所述半导体柱与所述第1电极之间；
第1绝缘膜，设置在所述半导体柱与所述第2电极之间；及
第2绝缘膜，设置在所述第1电极与所述第2电极之间；且
所述第2绝缘膜具有：
第1层，配置在所述第2电极的所述第1电极侧、及所述第2电极的所述第1方向两侧；
第2层，配置在所述第1层与所述第1电极之间、及所述第1电极的所述第1方向两侧；及
第3层，配置在所述第1电极与所述第2层之间；且
所述第2层的一部分配置在所述第1层的所述第1方向两侧；
所述第2电极的上表面及下表面各自的至少一部分与第3绝缘膜相接；
所述半导体柱隔着所述第1绝缘膜与所述第3绝缘膜以及所述第2电极相接。
7.根据权利要求6所述的半导体存储装置，其特征在于所述第3层的一部分配置在所述第1层的所述第1方向两侧。
8.根据权利要求7所述的半导体存储装置，其特征在于所述第1电极的一部分配置在所述第1层的所述第1方向两侧。
9.一种半导体存储装置，其特征在于具备：
半导体柱，朝第1方向延伸；
第1电极，朝与所述第1方向交叉的第2方向延伸；
第2电极，设置在所述半导体柱与所述第1电极之间；
第1绝缘膜，设置在所述半导体柱与所述第2电极之间；及
第2绝缘膜，设置在所述第1电极与所述第2电极之间；且
所述第2绝缘膜具有：
第1层，与所述第2电极相接，且未配置在所述第2电极的所述第1方向两侧；
第2层，配置在所述第1层与所述第1电极之间，且与所述第1层相接；及
第3层，配置在所述第2层与所述第1电极之间，与所述第2层及所述第1电极相接，且未配置在所述第1电极的所述第1方向两侧；且
所述第2电极的上表面及下表面与第3绝缘膜相接；
所述半导体柱隔着所述第1绝缘膜与所述第3绝缘膜以及所述第2电极相接。
10.根据权利要求9所述的半导体存储装置，其特征在于所述第2层未配置在所述第2电极的所述第1方向两侧、及所述第1电极的所述第1方向两侧。
11.根据权利要求9所述的半导体存储装置，其特征在于所述第2层的一部分配置在所述第1电极的所述第1方向两侧。
12.一种半导体存储装置的制造方法，其特征在于具备以下步骤：
使层间绝缘膜与第1膜沿着第1方向交替积层；
形成沟槽，所述沟槽朝与所述第1方向交叉的第2方向延伸，贯通所述层间绝缘膜及所述第1膜；
经由所述沟槽去除所述第1膜的一部分，由此在所述沟槽的侧面形成第1凹部；
在所述沟槽的侧面上及所述第1凹部的内表面上形成第1绝缘层；
在所述第1凹部内且所述第1绝缘层上形成第1导电膜；
通过回蚀所述第1绝缘层去除所述第1绝缘层的配置在所述沟槽的侧面上的部分、及所述第1凹部的配置在所述沟槽侧的部分，且使所述第1绝缘层的配置在所述第1凹部的深处部位的部分保留；
在所述第1凹部内形成第2导电膜；
在所述沟槽的侧面上形成第1绝缘膜；
在所述第1绝缘膜的侧面上形成半导体膜；
形成狭缝，所述狭缝朝所述第2方向延伸，贯通所述层间绝缘膜及所述第1膜；
经由所述狭缝去除所述第1膜，由此在所述狭缝的侧面形成第2凹部；
在所述第2凹部的内表面上形成第2绝缘层；
在所述第2凹部内形成第1电极；及
将所述半导体膜、所述第1绝缘膜、所述第2导电膜及所述第1导电膜沿着所述第2方向分断。
13.根据权利要求12所述的半导体存储装置的制造方法，其特征在于：在形成所述第2绝缘层的步骤之前，还具备通过蚀刻所述层间绝缘膜使所述第2凹部朝所述第1绝缘层的所述第1方向两侧扩展的步骤。
14.根据权利要求12所述的半导体存储装置的制造方法，其特征在于，形成所述第1绝缘层的步骤具有以下步骤：
在所述沟槽的侧面上及所述第1凹部的内表面上形成绝缘性的外侧层；
对所述沟槽及所述第1凹部的内部供给包含金属的液体；及
在去除所述液体后，在所述外侧层上形成绝缘性的内侧层。
15.一种半导体存储装置的制造方法，其特征在于具备以下步骤：
使层间绝缘膜与第1膜沿着第1方向交替积层；
形成沟槽，所述沟槽朝与所述第1方向交叉的第2方向延伸，贯通所述层间绝缘膜及所述第1膜；
经由所述沟槽去除所述第1膜的一部分，由此在所述沟槽的侧面形成第1凹部；
在所述第1凹部的内表面上形成第1绝缘层；
在所述第1绝缘层上形成第1导电膜；
在所述沟槽的侧面上形成第1绝缘膜；
在所述第1绝缘膜的侧面上形成半导体膜；
形成狭缝，所述狭缝朝所述第2方向延伸，贯通所述层间绝缘膜及所述第1膜；
经由所述狭缝去除所述第1膜，由此在所述狭缝的侧面形成第2凹部；
通过蚀刻所述层间绝缘膜，使所述第2凹部朝所述第1绝缘层的所述第1方向两侧扩展；
在所述第2凹部的内表面上形成第2绝缘层；
在所述第2凹部内形成第1电极；及
将所述半导体膜、所述第1绝缘膜及所述第1导电膜沿着所述第2方向分断。
16.根据权利要求15所述的半导体存储装置的制造方法，其特征在于：在形成所述第1绝缘层的步骤之前，还具备通过蚀刻所述层间绝缘膜来扩展所述第1凹部的步骤。
17.一种半导体存储装置的制造方法，其特征在于具备以下步骤：
使层间绝缘膜与第1膜沿着第1方向交替积层；
形成沟槽，所述沟槽朝与所述第1方向交叉的第2方向延伸，贯通所述层间绝缘膜及所述第1膜；
经由所述沟槽去除所述第1膜的一部分，由此在所述沟槽的侧面形成第1凹部；
以嵌入所述第1凹部内的方式在所述沟槽的侧面上形成第1绝缘层；
通过将所述第1绝缘层凹陷化使其保留在所述第1凹部的深处部位面上，且在所述第1凹部的上表面的一部分及下表面的一部分使所述层间绝缘膜露出；
在所述第1凹部内形成第1导电膜；
在所述沟槽的侧面上形成第1绝缘膜；
在所述第1绝缘膜的侧面上形成半导体膜；
形成狭缝，所述狭缝朝所述第2方向延伸，贯通所述层间绝缘膜及所述第1膜；
经由所述狭缝去除所述第1膜，由此在所述狭缝的侧面形成第2凹部；
在所述第2凹部的内表面上形成第2绝缘层；
在所述第2凹部内形成第1电极；及
将所述半导体膜、所述第1绝缘膜及所述第1导电膜沿着所述第2方向分断。
18.根据权利要求17所述的半导体存储装置的制造方法，其特征在于形成所述第2绝缘层的步骤具有以下步骤：
以嵌入所述第2凹部内的方式在所述沟槽的侧面上形成第2绝缘层；及
通过将所述第2绝缘层凹陷化使其保留在所述第2凹部的深处部位面上，且在所述第2凹部的上表面的一部分及下表面的一部分使所述层间绝缘膜露出。
19.一种半导体存储装置的制造方法，其特征在于具备以下步骤：
使层间绝缘膜与第1膜沿着第1方向交替积层；
形成沟槽，所述沟槽朝与所述第1方向交叉的第2方向延伸，贯通所述层间绝缘膜及所述第1膜；
经由所述沟槽去除所述第1膜的一部分，由此在所述沟槽的侧面形成第1凹部；
在所述第1凹部的内表面上形成第1绝缘层；
在所述第1绝缘层上形成第1导电膜；
在所述沟槽的侧面上形成第1绝缘膜；
在所述第1绝缘膜的侧面上形成半导体膜；
形成狭缝，所述狭缝朝所述第2方向延伸，贯通所述层间绝缘膜及所述第1膜；
经由所述狭缝去除所述第1膜，由此在所述狭缝的侧面形成第2凹部；
以嵌入所述第2凹部内的方式在所述沟槽的侧面上形成第2绝缘层；
通过将所述第2绝缘层凹陷化使其保留在所述第2凹部的深处部位面上，且在所述第2凹部的上表面的一部分及下表面的一部分使所述层间绝缘膜露出；
在所述第2凹部内形成第1电极；及
将所述半导体膜、所述第1绝缘膜及所述第1导电膜沿着所述第2方向分断。
20.根据权利要求19所述的半导体存储装置的制造方法，其特征在于还具备以下步骤：
通过蚀刻所述层间绝缘膜将所述第2凹部扩展；及
在所述第2凹部的内表面上形成第3绝缘层；且
所述第2绝缘层形成在所述第3绝缘层上。
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