JP5624567B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Description

実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
不揮発性半導体記憶装置の高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。このデザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。しかし、そのためには、非常に高度な加工技術が要求されるため、結果としてデザインルールの縮小化が困難になってきている。
そこで、近年、メモリセルの集積度を高めるために、第１の酸化層、半導体層及び第２の酸化層の順序で積み重ねられる構造を含むフィン構造を備える３次元不揮発性半導体記憶装置が提案されている。
この不揮発性半導体記憶装置のメモリセルは、例えば、フィン構造内の半導体層の側面上に、ゲート酸化層（トンネル酸化層）、電荷蓄積層、ブロック絶縁層及びコントロールゲート電極の順序で積み重ねられるゲート構造を備える。
しかし、この不揮発性半導体記憶装置は、製造方法に起因する特有の問題によりメモリセルの特性を向上させることが難しい。
例えば、この不揮発性半導体記憶装置の製造方法では、フィン構造を形成した後に、半導体層の側面を後退(recessing)させるプロセス、即ち、半導体層の幅をシュリンク(shrinking)させるプロセスが採用される。この時、半導体層の側面は、凹曲面(concave curve)にエッチングされる。これは、ウェットエッチング（薬液を用いたエッチング）により半導体層を後退させるときに顕著に表れる。
そして、この凹曲面は、半導体層の第１及び第２の酸化層側のエッジ部に、電荷蓄積層側に延びるテーパー部を形成する。このため、半導体層の凹曲面に沿って形成されるゲート酸化層においては、半導体層のテーパー部と電荷蓄積層との間において電界集中が発生し、結果として、これがメモリセルの特性を劣化させる。
従って、この凹曲面の発生を前提としたときに、上述の３次元不揮発性半導体記憶装置を実用化するためには、この凹曲面の曲率を緩和し、メモリセルのゲート酸化層に局所的な電荷集中を発生させない新たな構造及び製造方法を提案する必要がある。
米国特許公開第2010/226195号明細書
A. Hubert, et al, IEDM, pp.637-640, 2009 S-J Whang et al., IEDM, pp.668-670, 2010
実施形態は、３次元不揮発性半導体記憶装置のメモリセルの特性又は信頼性を向上させるための新たな構造及び製造方法を提案する。
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に、第１の酸化層、半導体層及び第２の酸化層の順序で、これらが積み重ねられ、前記半導体基板の表面に対して平行な第２の方向に延びる第１の構造と、前記半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上において、前記第３の方向に、ゲート酸化層、電荷蓄積層、ブロック絶縁層及びコントロールゲート電極の順序で、これらが積み重ねられる第２の構造とを備え、前記半導体層の前記第３の方向にある表面は、凹曲面を有し、かつ、前記第１及び第２の酸化層の前記第３の方向にある表面よりも内側に配置され、前記電荷蓄積層の前記ゲート酸化層側の表面は、凸曲面を有し、前記凹曲面の曲率は、場所に応じて変化し、前記半導体層が前記第１及び第２の酸化層に接触する部分において最小である。
実施形態によれば、前記不揮発性半導体記憶装置の製造方法は、半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に、第１の酸化層、半導体層及び第２の酸化層の順序で、これらが積み重ねられ、前記半導体基板の表面に対して平行な第２の方向に延びる第１の構造と、前記半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上において、前記第３の方向に、ゲート酸化層、電荷蓄積層、ブロック絶縁層及びコントロールゲート電極の順序で、これらが積み重ねられる第２の構造とを備え、前記半導体層の前記第３の方向にある表面は、凹曲面を有し、かつ、前記第１及び第２の酸化層の前記第３の方向にある表面よりも内側に配置され、前記電荷蓄積層の前記ゲート酸化層側の表面は、凸曲面を有し、前記凹曲面の曲率は、前記凸曲面の曲率よりも小さい不揮発性半導体記憶装置を対象とし、前記半導体基板上に、前記第１の酸化層、前記半導体層及び前記第２の酸化層を含む積層構造を形成する工程と、前記積層構造上にハードマスク層を形成する工程と、前記ハードマスク層をマスクにして前記積層構造をエッチングすることにより前記第１の構造を形成する工程と、前記半導体層の前記第３の方向にある表面を、前記第１及び第２の酸化層の前記第３の方向にある表面よりも内側に後退させる工程と、前記後退後の熱処理により、前記第１及び第２の酸化層から前記半導体層に酸素を拡散させ、前記半導体層の前記第１の方向にある表面上に新たな酸化層を形成する工程とを備え、前記半導体層の前記第３の方向にある表面は、前記後退により前記凹曲面となり、前記凹曲面の曲率は、前記熱処理により前記熱処理前の曲率よりも小さくなり、前記新たな酸化層は、前記第１及び第２の酸化層内に含まれる酸素の比率を制御することにより形成される。
基本実施例を示す図。 基本実施例を示す図。 第１の実施例を示す斜視図。 図３の平面図。 図３のＶ−Ｖ線に沿う断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 第２の実施例を示す斜視図。 図２９の平面図。 図２９のＸＸＸ−ＸＸＸ線に沿う断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 第３の実施例を示す斜視図。 図５６の平面図。 図５６のＬＶＩＩＩ−ＬＶＩＩＩ線に沿う断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す斜視図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 適用例としてのVLBを示す斜視図。 図８４のＬＸＸＸＶ−ＬＸＸＸＶ線に沿う断面図。 適用例としてのVLBを示す平面図。 適用例としてのVLBを示す平面図。 適用例としてのVLBを示す平面図。 適用例としてのVLBを示す平面図。
以下、図面を参照しながら実施形態を説明する。
尚、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
以下の実施形態は、第１の酸化層、半導体層及び第２の酸化層の順序で積み重ねられる構造を含むフィン構造を備える３次元不揮発性半導体記憶装置を対象とする。
この不揮発性半導体記憶装置のメモリセルは、例えば、フィン構造内の半導体層の側面上に、ゲート酸化層（トンネル酸化層）、電荷蓄積層、ブロック絶縁層及びコントロールゲート電極の順序で積み重ねられるゲート構造を備える。
例えば、垂直ゲート型３次元積層メモリの一つであるVLB (Vertical gate ladder-Bit cost scalable memory)は、実施形態が対象とする不揮発性半導体記憶装置に該当する。
VLBは、電荷蓄積層が電気的にフローティング状態の導電層（フローティングゲート電極）であるVG-FG型 (Vertical gate-Floating gate type)と、電荷蓄積層が電荷をトラップする絶縁層であるVG-SONOS型 (Vertical gate-Si/Oxide/Nitride/Oxide/Si type)とに分類される。
ここで、ブロック絶縁層という表現は、主にVG-SONOS型において電荷蓄積層とコントロールゲート電極との間に配置される絶縁層として使用される。これに対し、VG-FG型においては、電荷蓄積層とコントロールゲート電極との間に配置される絶縁層は、電極間絶縁層(Inter-electrode insulator)又はIPD(Inter-polysilicon dielectric)などと表記されることが多い。
但し、本明細書においては、電荷蓄積層として、フローティングゲート電極を使用する場合、及び、電荷をトラップする絶縁層を使用する場合の双方に対して、電荷蓄積層とコントロールゲート電極との間のリーク電流を防止するという共通の目的から、共に、ブロック絶縁層と表記するものとする。
上述のフィン構造を備える不揮発性半導体記憶装置では、第１の酸化層、半導体層及び第２の酸化層が積層される積層方向において電荷蓄積層を物理的に分断するために、フィン構造を形成した後に、半導体層の側面を後退させるプロセス、即ち、半導体層の幅をエッチングによりシュリンクさせるプロセスが採用される。
このプロセスにより、第１及び第２の酸化層間には、凹部が形成される。また、半導体層をエッチングしている最中に、半導体層の中央部がその端部よりも多くエッチングされる現象が発生するため、半導体層の側面は、エッチング終了後に凹曲面を有する。
例えば、ウェットエッチング（薬液を用いたエッチング）により半導体層を後退させるときは、薬液が第１及び第２の酸化層間の凹部内に入り込むと、表面張力により薬液の先端部が丸くなる。即ち、半導体層の中央部が最も薬液に晒されることになるため、結果として、半導体層の側面は、凹曲面にエッチングされる。
この現象は、高集積化のために半導体層を薄膜化すると、さらに顕著となる。
そして、この凹曲面は、半導体層の第１及び第２の酸化層側のエッジ部に、電荷蓄積層側に延びるテーパー部を形成する。このため、半導体層の凹曲面に沿って形成されるゲート酸化層においては、半導体層のテーパー部と電荷蓄積層との間において電界集中が発生し、結果として、これがメモリセルの特性を劣化させる。
そこで、実施形態では、このような電界集中によるメモリセルの特性又は信頼性の劣化を防止するため、フィン構造内の半導体層の凹曲面の曲率を緩和する新たな構造及び製造方法を提案する。
図１及び図２は、基本実施例としての構造及び製造方法を示している。
基本実施例Ａ．Ｂ，Ｃ及び比較例の共通の特徴は、半導体基板１上に、半導体基板１の表面に対して垂直な第１の方向に、第１の酸化層２、半導体層３及び第２の酸化層４の順序で積み重ねられる構造を含み、半導体基板１の表面に対して平行な第２の方向に延びるフィン構造と、半導体層３の第１及び第２の方向に垂直な第３の方向にある表面（側面）上において、第３の方向に、ゲート酸化層５、電荷蓄積層６、ブロック絶縁層７及びコントロールゲート電極８の順序で積み重ねられるゲート構造とを備える点にある。
また、基本実施例Ａ．Ｂ，Ｃ及び比較例の構造は、共に、半導体層３の第３の方向にある表面が、凹曲面を有し、かつ、第１及び第２の酸化層２，４の第３の方向にある表面よりも内側に配置される。また、電荷蓄積層６のゲート酸化層５側の表面は、凸曲面(convex curve)を有している。
ここで、理想形状としては、半導体層３の第３の方向にある表面及び電荷蓄積層６のゲート酸化層５側の表面は、それぞれ直線であるのが望ましい。
しかし、既に述べたように、電荷蓄積層６の第１の方向の端部を分断するための半導体層３の後退プロセス(recessing process)において、半導体層３の第３の方向にある表面は、凹曲面にエッチングされる。
そこで、基本実施例Ａ，Ｂ，Ｃでは、半導体層３の第１の方向にある表面上に新たな酸化層９を設ける。この新たな酸化層９は、半導体層３の第３の方向にある凹曲面の曲率を小さくする（曲率半径を大きくする）。即ち、新たな酸化層９は、半導体層３の凹曲面のエッジ部をさらに酸化するものであるため、結果として、半導体層３の凹曲面の曲率は、電荷蓄積層６の凸曲面の曲率よりも小さくなる。
また、半導体層３の凹曲面の曲率を零、即ち、その曲率半径を無限大にすることにより、半導体層３の第３の方向にある表面を直線にすることも可能である。
このように、基本実施例Ａ，Ｂ，Ｃでは、半導体層３の凹曲面の曲率は、電荷蓄積層６の凸曲面の曲率よりも小さく、かつ、零（曲率半径が無限大）又はそれよりも大きい範囲内に設定される。
ここで、半導体層３の凹曲面の曲率及び電荷蓄積層６の凸曲面の曲率が、それぞれ場所によって変化する場合、凹曲面の曲率及び凸曲面の曲率といったときは、それら曲率の最大値を意味するものとする。
基本実施例Ａでは、半導体層（アクティブエリア）３の第１の方向の幅は、電荷蓄積層６の第１の方向の幅よりも狭い。この構造は、メモリセルのカップリング比とチャネルの制御性の向上という効果を奏する。
基本実施例Ａの構造は、フィン構造を形成した後、さらに、半導体層３の後退、ゲート酸化層５の形成、電荷蓄積層６の形成、並びに、第１及び第２の酸化層２，４の後退、といった工程を経ることにより形成される。
半導体層３の後退は、例えば、ウェットエッチング、ドライエッチングなどの方法により実行される。また、新たな酸化層９は、半導体層３の後退後の熱処理により、第１及び第２の酸化層２，４から半導体層３に酸素を拡散させ、酸素原子と半導体原子とを化学反応させることにより形成できる。
尚、熱処理により新たな酸化層９を形成し易くするために、予め、第１及び第２の酸化層２，４内に含まれる酸素の比率を制御しておくこと、例えば、第１及び第２の酸化層２，４内に予め過剰な酸素を含ませておくことも可能である。
新たな酸化層９を形成するための熱処理は、半導体層３の第３の方向にある表面上にゲート酸化層５を形成する処理であってもよいし、また、その処理とは異なる処理であってもよい。
その熱処理がゲート酸化層５を形成する処理であるときは、ゲート酸化層５及び新たな酸化層９は、例えば、熱酸化、プラズマ酸化などの方法により同時に形成される。
また、その熱処理がゲート酸化層５を形成する処理とは異なる処理であるときは、新たな酸化層９は、ゲート酸化層５を形成する前に形成してもよいし、また、ゲート酸化層５を形成した後に形成してもよい。
このように、新たな酸化層９を形成することにより、基本実施例Ａにおける半導体層３のエッジ部βの曲率は、比較例における半導体層３のエッジ部αの曲率よりも小さくなる（半導体層３のテーパー部の先細りを緩和する）ため、局所的な電界集中が防止され、メモリセルの特性又は信頼性を向上できる。
ここで、第１及び第２の酸化層２，４、ゲート酸化層５及び新たな酸化層９は、全て同じ材料から形成されていてもよいし、それぞれ異なる材料から形成されていてもよい。また、第１及び第２の酸化層２，４、ゲート酸化層５及び新たな酸化層９のうちの少なくとも２つが同じ材料から形成されていてもよい。
第１及び第２の酸化層２，４、ゲート酸化層５及び新たな酸化層９の全てが同じ材料から形成されるとき、それらは、例えば、酸化シリコン層であるのが望ましい。
電荷蓄積層６の形成は、例えば、電荷蓄積層６の元になる材料を堆積する工程と、電荷蓄積層６を第１及び第２の酸化層２，４酸化層間の凹部内のみに残す工程とにより実行される。また、第１及び第２の酸化層２，４酸化層の後退は、例えば、ウェットエッチング、ドライエッチングなどの方法により実行される。
尚、第１及び第２の酸化層２，４酸化層を後退させた後、ゲート酸化層５のテーパー部の第３の方向の先端は、第１及び第２の酸化層２，４酸化層の第３の方向にある表面よりも内側に配置されるのが望ましい。これにより、ゲート酸化層５のテーパー部における電界集中をさらに緩和できるからである。
但し、ゲート酸化層５のテーパー部とは、電荷蓄積層６の凸曲面に沿って形成されるゲート酸化層５の第１の方向における端部（先細り部）をいうものとする。
基本実施例Ｂでは、半導体層（アクティブエリア）３の第１の方向の幅は、電荷蓄積層６の第１の方向の幅と同じ又はそれよりも広い。この構造は、いわゆるYupin効果によるセル間干渉を防止する効果を奏する。
基本実施例Ｂの構造は、フィン構造を形成した後、さらに、半導体層３の後退、ゲート酸化層５ａ，５ｂの形成、電荷蓄積層６の形成、並びに、第１及び第２の酸化層２，４の後退、といった工程を経ることにより形成される。
半導体層３の後退は、例えば、ウェットエッチング、ドライエッチングなどの方法により実行される。また、新たな酸化層９は、半導体層３の後退後の熱処理により、第１及び第２の酸化層２，４から半導体層３に酸素を拡散させ、酸素原子と半導体原子とを化学反応させることにより形成できる。
尚、この熱処理は、基本実施例Ａで説明した熱処理と同じである。即ち、基本実施例Ｂにおいても、基本実施例Ａで説明した熱処理の方法（変形例を含む）を採用できる。
但し、基本実施例Ｂの製造方法は、ゲート酸化層５ａの形成とゲート酸化層５ｂの形成の２つの工程を備える。
従って、新たな酸化層９を形成する熱処理がゲート酸化層を形成する処理であるときは、ゲート酸化層５ａを形成するときに新たな酸化層９も形成する。この場合、ゲート酸化層５ａ及び新たな酸化層９は、例えば、熱酸化、プラズマ酸化などの方法により同時に形成される。
基本実施例Ｂでは、ゲート酸化層５ａは、半導体層３を酸化することにより形成し、ゲート酸化層５ｂは、ＣＶＤやＰＶＤなどの堆積方法によって酸化層を新たに堆積させることにより形成する。
この場合、ゲート酸化層５ｂは、第１及び第２の酸化層２，４酸化層間の凹部の内面に沿って付着するため、電荷蓄積層６の第１の方向の幅が狭くなる。結果として、半導体層（アクティブエリア）３の第１の方向の幅は、電荷蓄積層６の第１の方向の幅と同じ又はそれよりも広くなる。
また、基本実施例Ｂでは、ゲート酸化層５ａを形成した後にゲート酸化層５ｂを形成するが、これに代えて、ゲート酸化層５ｂを形成した後にゲート酸化層５ａを形成することも可能である。
第１及び第２の酸化層２，４、ゲート酸化層５ａ，５ｂ及び新たな酸化層９は、基本実施例Ａと同様に、全て同じ材料から形成されていてもよいし、それぞれ異なる材料から形成されていてもよい。また、第１及び第２の酸化層２，４、ゲート酸化層５ａ，５ｂ及び新たな酸化層９のうちの少なくとも２つが同じ材料から形成されていてもよい。
電荷蓄積層６の形成は、例えば、電荷蓄積層６の元になる材料を堆積する工程と、電荷蓄積層６を第１及び第２の酸化層２，４酸化層間の凹部内のみに残す工程とにより実行される。また、第１及び第２の酸化層２，４酸化層の後退は、例えば、ウェットエッチング、ドライエッチングなどの方法により実行される。
尚、第１及び第２の酸化層２，４酸化層を後退させた後、ゲート酸化層５ａ，５ｂのテーパー部の第３の方向の先端は、第１及び第２の酸化層２，４酸化層の第３の方向にある表面よりも内側に配置されるのが望ましい。これにより、ゲート酸化層５ａ，５ｂのテーパー部における電界集中をさらに緩和できるからである。
また、第１及び第２の酸化層２，４酸化層を後退させるときに、第１及び第２の酸化層２，４酸化層間の凹部内に形成されたゲート酸化層５ｂも除去される。
基本実施例Ｃでは、基本実施例Ａに比べて、電荷蓄積層６の第１の方向の幅が広くなっているため、結果として、半導体層（アクティブエリア）３の第１の方向の幅は、さらに、電荷蓄積層６の第１の方向の幅よりも狭くなっている。この構造は、メモリセルのカップリング比とチャネルの制御性のさらなる向上という効果を奏する。
基本実施例Ｃの構造は、フィン構造を形成した後、さらに、半導体層３の後退、第１及び第２の酸化層２，４の後退、ゲート酸化層５の形成、電荷蓄積層６の形成、並びに、第１及び第２の酸化層２，４の後退、といった工程を経ることにより形成される。
半導体層３の第３の方向への後退は、例えば、ウェットエッチング、ドライエッチングなどの方法により実行される。同様に、第１及び第２の酸化層２，４の第１の方向への後退も、例えば、ウェットエッチング、ドライエッチングなどの方法により実行される。この第１及び第２の酸化層２，４の後退により、第１及び第２の酸化層２，４間の凹部の第１の方向の幅が広がる。
新たな酸化層９は、半導体層３の後退後の熱処理により、第１及び第２の酸化層２，４から半導体層３に酸素を拡散させ、酸素原子と半導体原子とを化学反応させることにより形成できる。
尚、この熱処理は、基本実施例Ａで説明した熱処理と同じである。即ち、基本実施例Ｃにおいても、基本実施例Ａで説明した熱処理の方法（変形例を含む）を採用できる。
例えば、新たな酸化層９を形成するための熱処理は、半導体層３の第３の方向にある表面上にゲート酸化層５を形成する処理であってもよいし、また、その処理とは異なる処理であってもよい。
その熱処理がゲート酸化層５を形成する処理であるときは、ゲート酸化層５及び新たな酸化層９は、例えば、熱酸化、プラズマ酸化などの方法により同時に形成される。
また、その熱処理がゲート酸化層５を形成する処理とは異なる処理であるときは、新たな酸化層９は、ゲート酸化層５を形成する前に形成してもよいし、また、ゲート酸化層５を形成した後に形成してもよい。
ここで、第１及び第２の酸化層２，４、ゲート酸化層５及び新たな酸化層９は、全て同じ材料から形成されていてもよいし、それぞれ異なる材料から形成されていてもよい。また、第１及び第２の酸化層２，４、ゲート酸化層５及び新たな酸化層９のうちの少なくとも２つが同じ材料から形成されていてもよい。
第１及び第２の酸化層２，４、ゲート酸化層５及び新たな酸化層９の全てが同じ材料から形成されるとき、それらは、例えば、酸化シリコン層であるのが望ましい。
電荷蓄積層６の形成は、例えば、電荷蓄積層６の元になる材料を堆積する工程と、電荷蓄積層６を第１及び第２の酸化層２，４酸化層間の凹部内のみに残す工程とにより実行される。ここで、既に説明したように、第１及び第２の酸化層２，４間の凹部の第１の方向の幅が基本実施例Ａに比べて広くなっているため、電荷蓄積層６の第１の方向の幅も、基本実施例Ａに比べて広くなる。
また、第１及び第２の酸化層２，４酸化層の第３の方向への後退は、例えば、ウェットエッチング、ドライエッチングなどの方法により実行される。
以上、基本実施例Ａ，Ｂ，Ｃによれば、フィン構造内の半導体層３の第３の方向にある凹曲面の曲率を緩和し、メモリセルのゲート酸化層５（５ａ，５ｂ）に局所的な電荷集中を発生させることがないため、３次元不揮発性半導体記憶装置のメモリセルの特性又は信頼性を向上させることができる。
以下、VG-FG型VLBに関する第１乃至第３の実施例を説明する。
［第１の実施例］
図３は、VG-FG型VLBの構造を示している。図４は、図３の構造をｆ１面で切断したときの断面図であり、図５は、図３の構造をｆ２面で切断したときの断面図である。
既に説明したように、基本実施例Ａ，Ｂ，Ｃの共通の特徴は、メモリセルの構造及びその製造方法にある。そこで、本実施例では、VG-FG型VLBのメモリセルアレイ部について説明することにする。
VG-FG型VLBを実際に動作させるためには、メモリセルアレイ部のメモリセルを選択するための選択部が必要であるが、選択部は、例えば、周知の技術を適用することが可能であるため、ここでの説明を省略する。尚、選択部の例については、VG-FG型VLBに関する第１乃至第３の実施例を説明した後に、適用例として説明する。
半導体基板１０は、例えば、シリコン基板である。酸化層１１は、例えば、BOX (Buried oxide)と呼ばれる酸化シリコン層であり、素子分離絶縁層として用いられる。
酸化層１１上には、半導体基板１０の表面に垂直な第１の方向に積み重ねられ、半導体基板１０の表面に平行な第２の方向に延び、互いに絶縁される第１、第２及び第３の半導体層（アクティブエリア）１２−１，１２−２，１２−３が配置される。
本例では、３つの半導体層が積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層が積み重ねられていればよい。また、積み重ねられる半導体層の数が多いほど、半導体メモリとしてのメモリ容量が大きくなるため、望ましい。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、酸化層（例えば、酸化シリコン層）１３により互いに絶縁される。
最上層の第３の半導体層１２−３上には、酸化層（例えば、酸化シリコン層）１４が配置される。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び酸化層１３，１４は、フィン構造Ｆｉｎを構成する。第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、単結晶状態であるのが望ましいが、多結晶状態、アモルファス状態であっても構わない。
第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３は、それぞれ、第１、第２及び第３の半導体層１２−１，１２−２，１２−３をチャネルとする。第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３の各々は、第２の方向に直列接続される複数のメモリセルＭＣを備える。
第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３は、それぞれ、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１及び第２の方向に垂直な第３の方向にある表面上に、複数のメモリセルＭＣに対応する、複数のフローティングゲート電極１６及び複数のコントロールゲート電極１８を備える。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３と複数のフローティングゲート電極１６との間には、ゲート酸化層（トンネル酸化層）１５が配置され、複数のフローティングゲート電極１６と複数のコントロールゲート電極１８との間には、書き込み／消去時のリーク電流を防止するブロック絶縁層１７が配置される。
複数のコントロールゲート電極１８は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面に沿って、第１の方向に延びる。
本例では、３つの半導体層に対応して３つのメモリストリングが積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層に対応して２つ以上のメモリストリングが積み重ねられていればよい。
そして、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面は、凹曲面を有し、かつ、酸化層１１，１３，１４の第３の方向にある表面よりも内側に配置される。また、複数のフローティングゲート電極１６のゲート酸化層１５側の表面は、凸曲面を有している。
このため、第１、第２及び第３の半導体層１２−１，１２−２，１２−３と複数のフローティングゲート電極１６との間のゲート酸化層１５は、曲面を持ち、かつ、第１の方向の端部にテーパー部を有する。
また、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向にある表面上には、厚さ（第１の方向の幅）ｈ１の新たな酸化層（例えば、酸化シリコン層）１９が配置される。
新たな酸化層１９は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある凹曲面の曲率を小さくする。結果として、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の凹曲面の曲率は、複数のフローティングゲート電極１６の凸曲面の曲率よりも小さくなる。
本例では、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向にある表面上に、厚さｈ１の新たな酸化層を形成する。
従って、１つのフローティングゲート電極１６の第１の方向の幅をＦ１とし、新たな酸化層１９の厚さをｈ１とすると、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅は、Ｗ１（＝Ｆ１−２×ｈ１）となる。この幅Ｗ１は、メモリストリングＳ１，Ｓ２，Ｓ３を構成する各メモリセル（ＦＥＴ）ＭＣのチャネル幅に相当する。
尚、いわゆるYupin効果によるセル間干渉を防止するため、幅Ｗ１が約２０ｎｍであるとき、第１、第２及び第３の半導体層１２−１，１２−２，１２−３間の酸化層１３，１９の合計の厚さ（第１の方向の幅）は、４０ｎｍ以上であるのが望ましい。
また、ゲート酸化層１５の厚さ（第３の方向の幅）をｔox（例えば、約８ｎｍ）としたとき、一般には、新たな酸化層１９の厚さｈ１は、ｔox以下となる。従って、新たな酸化層１９を形成するための熱処理前の第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅は、熱処理後に幅Ｗ１を確保するために、少なくとも２×ｔox（例えば、約１６ｎｍ）を超えている必要がある。
以上のような構造によれば、フィン構造Ｆｉｎ内の第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある凹曲面の曲率を緩和し、メモリセルＭＣのゲート酸化層１５に局所的な電荷集中を発生させることがないため、メモリセルＭＣの特性又は信頼性を向上できる。
また、本例では、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅（チャネル幅）Ｗ１がフローティングゲート電極１６の第１の方向の幅Ｆ１よりも狭いため、メモリセルのカップリング比とチャネルの制御性を向上できる。
上述のVG-FG型VLBを構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
半導体基板１０は、例えば、単結晶シリコン基板である。
また、酸化層１１は、例えば、酸化シリコン層である。酸化層１１は、第１の半導体層１２−１に接触する部分が酸化層であれば、異なる絶縁層を含む多層構造を有していてもよい。同様に、酸化層１３は、例えば、酸化シリコン層である。酸化層１３は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３に接触する部分が酸化層であれば、異なる絶縁層を含む多層構造を有していてもよい。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、それぞれ、例えば、シリコン（Ｓｉ）層である。第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。
フィン構造Ｆｉｎを構成する最上層の酸化層１４は、例えば、酸化シリコン層である。酸化層１４は、第３の半導体層１２−３に接触する部分が酸化層であれば、異なる絶縁層を含む多層構造を有していてもよい。
メモリセルＭＣを構成するゲート酸化層（トンネル酸化層）１５は、例えば、酸化シリコン層である。ゲート酸化層１５は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、ゲート酸化層１５は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
フローティングゲート電極１６は、ポリシリコン（ノンドープ又は不純物添加）、アモルファスシリコン（ノンドープ又は不純物添加）、メタルなどから選択することができる。フローティングゲート電極１６は、異なる材料を含む積層構造を有していてもよい。
本例では、メモリセルＭＣの電荷蓄積層がフローティングゲート電極１６であるVG-FG型VLBを説明したが、メモリセルＭＣの電荷蓄積層が電荷をトラップする絶縁層であるVG-SONOS型VLBのときは、メモリセルＭＣを構成する電荷蓄積層は、例えば、シリコンリッチＳｉＮ、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）のグループから選択することができる。
また、この電荷蓄積層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
メモリセルＭＣを構成するブロック絶縁層１７は、例えば、書き込み／消去時のリーク電流を防止する機能を有する。ブロック絶縁層１７は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）及びランタンアルミシリケート（ＬａＡｌＳｉＯ）のグループから選択することができる。
メモリセルＭＣを構成するコントロールゲート電極１８は、例えば、導電性ポリシリコン層及び珪化ニッケル（ＮｉＳｉ）などの金属シリサイド層のうちの１つを備える。
コントロールゲート電極１８は、例えば、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ，Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドであってもよい。
複数のコントロールゲート電極１８間を満たす層間絶縁層としては、比誘電率３．９を有する酸化シリコン層と同程度の誘電率を有する材料とするのが望ましい。ここでは、層間絶縁層の例としてＴＥＯＳを掲げたが、例えば、熱処理によりポリシラザン系溶剤を焼成することにより形成される酸化シリコン層でもよい。
図６乃至図２８は、図３乃至図５のVG-FG型VLBの製造方法を示している。
まず、図６及び図７に示すように、半導体基板１０として、例えば、面方位（１００）、比抵抗１０〜２０Ωｃｍのｐ型又はｎ型のシリコン基板を用意する。この半導体基板１０上に、酸化層１１，１３，１４としての酸化シリコン層と、第１、第２及び第３の半導体層１２−１，１２−２，１２−３としての多結晶シリコン層とを、交互に形成する。続けて、酸化層１４上にハードマスク層（例えば、窒化シリコン層）２１を形成する。
また、ＰＥＰ（Photo Engraving Process）により、ハードマスク層２１上にレジストパターンを形成する。そして、レジストパターンをマスクにして、ＲＩＥ（Reactive Ion Etching）により、ハードマスク層２１、酸化層１４、第３の半導体層１２−３、酸化層１３、第２の半導体層１２−２、酸化層１３及び第１の半導体層１２−１を、順次、エッチングする。
これにより、フィン構造Ｆｉｎが形成される。この後、レジストパターンは除去される。
次に、図８及び図９に示すように、例えば、コリンを用いるウェットエッチング、ＣＤＥ（Chemical Dry Etching）、又は、塩素ガスを用いるドライエッチングにより、フィン構造Ｆｉｎを構成する第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面をリセスエッチングする。その結果、フィン構造Ｆｉｎの第３の方向にある表面に凹部が形成される。
また、このエッチングにより、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面は、凹曲面になる。
ここで、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の凹曲面は、特に、リセスエッチングとして、ウェットエッチングを用いた場合に顕著となる。即ち、ウェットエッチングにより第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向への後退を行った場合、エッチング剤（薬液）は、酸化層１１，１３，１４間の凹部に入り込むときに表面張力によってその先端が丸くなる。
このため、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面は、凹曲面にリセスエッチングされる。
次に、図１０及び図１１に示すように、例えば、ＳＰＡ（Slot Plane Antenna）プラズマ生成技術により、フィン構造Ｆｉｎの第３の方向にある凹部内、即ち、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面上に、トンネル酸化層としてのゲート酸化層（例えば、酸化シリコン層）１５を形成する。
このゲート酸化層１５は、下地となる第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面が凹曲面を有しているため、結果として、曲面形状に形成される。
しかし、本例では、例えば、ゲート酸化層１５の形成と同時に、酸化層１１，１３，１４から第１、第２及び第３の半導体層１２−１，１２−２，１２−３に酸素を拡散させることにより、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向にある表面上に新たな酸化層１９を形成する。
従って、この新たな酸化層１９により、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の凹曲面の曲率が緩和される。
次に、図１２及び図１３に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆うフローティングゲート電極１６を形成する。
次に、図１４及び図１５に示すように、例えば、ＲＩＥにより、フィン構造Ｆｉｎの第３の方向にある凹部内に存在するフローティングゲート電極１６を除き、他の部分に存在する余分なフローティングゲート電極１６を除去する。その結果、フローティングゲート電極１６は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面上のゲート酸化層１５上のみに残存する。
また、この時、フローティングゲート電極１６は、第１の方向に複数の部分に分断され、各部分は、メモリストリングのチャネルとして機能する１つの半導体層１２−ｉ（ｉは１〜３のうちの１つ）に沿って第２の方向に延びる１つの層を構成する。
次に、図１６及び図１７に示すように、例えば、ウェットエッチング、又は、ＨＦ／ＮＨ３ガスを用いる等方性ドライエッチングにより、酸化層１１，１３，１４の第３の方向にある表面をリセスエッチングする。
尚、酸化層１１，１３，１４のエッチング量ｙ１は、エッチング後の酸化層１１，１３，１４の第３の方向にある表面が、ゲート酸化層１５とフローティングゲート電極１６の界面のうちフィン構造Ｆｉｎの最も外側に位置する部分（ゲート酸化層５のテーパー部分）よりもさらに外側に配置されるように設定される。
これは、後に形成されるコントロールゲート電極が、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のエッジ部に近づき過ぎないようにするためである。また、酸化層１１，１３，１４をリセスエッチングすることにより、後に形成されるコントロールゲート電極とフローティングゲート電極との対向面積が増えるため、メモリセルのカップリング比を向上させることができる。
本例では、エッチング後の酸化層１１，１３，１４の第３の方向にある表面と、ゲート酸化層１５とフローティングゲート電極１６の界面のうちフィン構造Ｆｉｎの最も外側に位置する部分との幅が、ｘ１に設定される。
次に、図１８及び図１９に示すように、例えば、等方性エッチングにより、ハードマスク層２１をエッチングし、ハードマスク層２１の第３の方向の幅をシュリンクする。
この工程は、後述するコントロールゲートのパターニング時に、１つのメモリストリング内のフローティングゲート電極（第２の方向に延びる１つの層）１６を、メモリセル毎に互いに確実に分断することを目的に実行される。
従って、例えば、VG-SONOS型VLBのように、１つのメモリストリング内のフローティングゲート電極１６をメモリセル毎に互いに分断しないことを前提とする場合には、この工程は省略できる。
この工程によるハードマスク層２１のシュリンク量ｄとしては、コントロールゲート電極のパターニング時に、１つのメモリストリング内のフローティングゲート電極１６がメモリセル毎に互いに分断されるに十分な量（理論値）とする。
具体的には、シュリンク量ｄは、シュリンク後のハードマスク層２１の第３の方向の表面が、第１、第２及び第３の半導体層１２−１，１２−２，１２−３とゲート酸化層１５の界面よりも外側になるように設定される。より望ましくは、シュリンク後のハードマスク層２１の第３の方向の表面は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３とゲート酸化層１５の界面よりも外側、かつ、ゲート酸化膜１５とフローティングゲート電極１６の界面よりも内側に配置する。
次に、図２０及び図２１に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆うブロック絶縁層（例えば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）１７を形成する。
次に、図２２及び図２３に示すように、フィン構造Ｆｉｎを覆い、かつ、フィン構造Ｆｉｎ間のスペースを完全に満たすコントロールゲート電極（例えば、ポリシリコン層）１８を形成する。
次に、図２４及び図２５に示すように、ＰＥＰにより、コントロールゲート電極１８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、コントロールゲート電極１８をパターニングする。
ここで、コントロールゲート電極１８は、パターニング前に、ＣＭＰ（Chemical Mechanical Polishing）により、その上面（第１の方向の表面）を平坦化してもよい。この場合、コントロールゲート電極１８上に酸化シリコン層などの絶縁層を形成した後に、ＣＭＰを実行するのが望ましい。
また、レジストパターンは、コントロールゲート電極１８の上面において、第３の方向に延びるライン＆スペースパターンを有する。
レジストパターンにより覆われていない部分に存在するコントロールゲート電極１８及びブロック絶縁層１７は、完全に除去される。同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極１６も、除去される。
最後に、図２６乃至図２８に示すように、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８間に、層間絶縁層（例えば、酸化シリコン層）２０を満たす。
以上の工程により、図３乃至図５のVG-FG型VLBが完成する。
［第２の実施例］
図２９は、VG-FG型VLBの構造を示している。図３０は、図２９の構造をｆ１面で切断したときの断面図であり、図３１は、図２９の構造をｆ２面で切断したときの断面図である。
本例でも、第１の実施例と同様に、メモリセルアレイ部について説明する。
半導体基板１０は、例えば、シリコン基板である。酸化層１１は、例えば、BOXと呼ばれる酸化シリコン層であり、素子分離絶縁層として用いられる。
酸化層１１上には、半導体基板１０の表面に垂直な第１の方向に積み重ねられ、半導体基板１０の表面に平行な第２の方向に延び、互いに絶縁される第１、第２及び第３の半導体層（アクティブエリア）１２−１，１２−２，１２−３が配置される。
本例では、３つの半導体層が積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層が積み重ねられていればよい。また、積み重ねられる半導体層の数が多いほど、半導体メモリとしてのメモリ容量が大きくなるため、望ましい。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、酸化層（例えば、酸化シリコン層）１３により互いに絶縁される。
最上層の第３の半導体層１２−３上には、酸化層（例えば、酸化シリコン層）１４が配置される。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び酸化層１３，１４は、フィン構造Ｆｉｎを構成する。第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、単結晶状態であるのが望ましいが、多結晶状態、アモルファス状態であっても構わない。
第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３は、それぞれ、第１、第２及び第３の半導体層１２−１，１２−２，１２−３をチャネルとする。第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３の各々は、第２の方向に直列接続される複数のメモリセルＭＣを備える。
第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３は、それぞれ、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１及び第２の方向に垂直な第３の方向にある表面上に、複数のメモリセルＭＣに対応する、複数のフローティングゲート電極１６及び複数のコントロールゲート電極１８を備える。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３と複数のフローティングゲート電極１６との間には、ゲート酸化層（トンネル酸化層）１５ａ，１５ｂが配置され、複数のフローティングゲート電極１６と複数のコントロールゲート電極１８との間には、書き込み／消去時のリーク電流を防止するブロック絶縁層１７が配置される。
複数のコントロールゲート電極１８は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面に沿って、第１の方向に延びる。
本例では、３つの半導体層に対応して３つのメモリストリングが積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層に対応して２つ以上のメモリストリングが積み重ねられていればよい。
そして、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面は、凹曲面を有し、かつ、酸化層１１，１３，１４の第３の方向にある表面よりも内側に配置される。また、複数のフローティングゲート電極１６のゲート酸化層１５ａ，１５ｂ側の表面は、凸曲面を有している。
このため、第１、第２及び第３の半導体層１２−１，１２−２，１２−３と複数のフローティングゲート電極１６との間のゲート酸化層１５ａ，１５ｂは、曲面を持ち、かつ、第１の方向の端部にテーパー部を有する。
また、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向にある表面上には、厚さ（第１の方向の幅）ｈ２の新たな酸化層（例えば、酸化シリコン層）１９が配置される。
新たな酸化層１９は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある凹曲面の曲率を小さくする。結果として、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の凹曲面の曲率は、複数のフローティングゲート電極１６の凸曲面の曲率よりも小さくなる。
本例では、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向にある表面上に、厚さｈ２の新たな酸化層１９を形成する。
また、メモリセルは、２つのゲート酸化層１５ａ，１５ｂを有する。
ゲート酸化層１５ａは、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向にある表面を酸化することにより形成されるものであるのに対し、ゲート酸化層１５ｂは、新たに酸化層を堆積することにより形成されるものである。
このため、後に詳述するが、本例では、第１の実施例の構造に比べて、フローティングゲート電極１６の第１の方向の幅が、ゲート酸化層１５ｂの厚さ（ゲート酸化層１５ｂを膜としてみたときの膜厚のこと）ｔox-bの２倍だけ狭くなる。
従って、１つのフローティングゲート電極１６の第１の方向の幅をＦ２とし、新たな酸化層１９の厚さをｈ２とすると、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅は、Ｗ２（＝Ｆ２＋（２×ｔox-b）−（２×ｈ２））となる。この幅Ｗ１は、メモリストリングＳ１，Ｓ２，Ｓ３を構成する各メモリセル（ＦＥＴ）ＭＣのチャネル幅に相当する。
新たな酸化層１９の厚さｈ２がゲート酸化層１５ｂの厚さｔox-bよりも大きいとき、フローティングゲート電極１６の第１の方向の幅Ｆ２は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅（チャネル幅）Ｗ２よりも広くなる。この場合、メモリセルのカップリング比とチャネルの制御性を向上できる。
また、新たな酸化層１９の厚さｈ２がゲート酸化層１５ｂの厚さｔox-bよりも小さいとき、フローティングゲート電極１６の第１の方向の幅Ｆ２は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅（チャネル幅）Ｗ２よりも狭くなる。この場合、いわゆるYupin効果によるセル間干渉を防止できる。
さらに、新たな酸化層１９の厚さｈ２がゲート酸化層１５ｂの厚さｔox-bに等しいとき、フローティングゲート電極１６の第１の方向の幅Ｆ２は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅（チャネル幅）Ｗ２に等しくなる。
尚、いわゆるYupin効果によるセル間干渉を防止するため、幅Ｗ２が約２０ｎｍであるとき、第１、第２及び第３の半導体層１２−１，１２−２，１２−３間の酸化層１３，１９の合計の厚さ（第１の方向の幅）は、４０ｎｍ以上であるのが望ましい。
また、ゲート酸化層１５ａの厚さ（第３の方向の幅）をｔox-aとしたとき、一般には、新たな酸化層１９の厚さｈ２は、ｔox-a以下となる。従って、新たな酸化層１９を形成するための熱処理前の第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅は、熱処理後に幅Ｗ２を確保するために、少なくとも２×ｔox-aを超えている必要がある。
また、ｈ２＝ｔox-aとしたとき、ゲート酸化層１５ａの厚さｔox-a（例えば、約４ｎｍ）がゲート酸化層１５ｂの厚さｔox-b（例えば、約３ｎｍ）よりも大きいとき、フローティングゲート電極１６の第１の方向の幅Ｆ２は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅（チャネル幅）Ｗ２がよりも広くなる。
また、ｈ２＝ｔox-aとしたとき、ゲート酸化層１５ａの厚さｔox-a（例えば、約３ｎｍ）がゲート酸化層１５ｂの厚さｔox-b（例えば、約４ｎｍ）よりも小さいとき、フローティングゲート電極１６の第１の方向の幅Ｆ２は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅（チャネル幅）Ｗ２がよりも狭くなる。
以上のような構造によれば、フィン構造Ｆｉｎ内の第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある凹曲面の曲率を緩和し、メモリセルＭＣのゲート酸化層１５に局所的な電荷集中を発生させることがないため、メモリセルＭＣの特性又は信頼性を向上できる。
上述のVG-FG型VLBを構成する材料については、第１の実施例と同様に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。この材料例については、既に、第１の実施例で詳細に説明したため、ここでの説明を省略する。
但し、ゲート酸化層１５ａは、例えば、熱酸化、プラズマ酸化などの方法により、半導体層を酸化することにより形成される酸化層である。これに対し、ゲート酸化層１５ｂは、ＣＶＤ、ＰＶＤなどの堆積方法により形成される酸化層である。
ゲート酸化層１５ａ，１５ｂは、共に、例えば、酸化シリコン層である。また、ゲート酸化層１５ｂは、酸化層であるのが望ましいが、酸化層以外の絶縁層（例えば、窒化層）であってもよい。
図３２乃至図５５は、図２９乃至図３１のVG-FG型VLBの製造方法を示している。
以下の説明では、第１の実施例と同じプロセスの説明を簡易化し、重複説明を極力避けることにする。
まず、図３２及び図３３に示すように、半導体基板１０として、例えば、面方位（１００）、比抵抗１０〜２０Ωｃｍのｐ型又はｎ型のシリコン基板を用意する。この半導体基板１０上に、酸化層１１，１３，１４としての酸化シリコン層と、第１、第２及び第３の半導体層１２−１，１２−２，１２−３としての多結晶シリコン層とを、交互に形成する。続けて、酸化層１４上にハードマスク層（例えば、窒化シリコン層）２１を形成する。
また、ＰＥＰにより、ハードマスク層２１上にレジストパターンを形成する。そして、レジストパターンをマスクにして、ＲＩＥにより、ハードマスク層２１、酸化層１４、第３の半導体層１２−３、酸化層１３、第２の半導体層１２−２、酸化層１３及び第１の半導体層１２−１を、順次、エッチングする。
これにより、フィン構造Ｆｉｎが形成される。この後、レジストパターンは除去される。
次に、図３４及び図３５に示すように、例えば、コリンを用いるウェットエッチング、ＣＤＥ、又は、塩素ガスを用いるドライエッチングにより、フィン構造Ｆｉｎを構成する第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面をリセスエッチングする。その結果、フィン構造Ｆｉｎの第３の方向にある表面に凹部が形成される。
また、このエッチングにより、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面は、凹曲面になる。
次に、図３６及び図３７に示すように、ゲート酸化層１５ａ，１５ｂを形成する。尚、ゲート酸化層１５ａ，１５ｂを形成する順序は、特に限定されない。例えば、ゲート酸化層１５ａを形成した後にゲート酸化層１５ｂを形成してもよいし、また、ゲート酸化層１５ｂを形成した後にゲート酸化層１５ａを形成してもよい。
ゲート酸化層１５ａは、例えば、ＳＰＡプラズマ生成技術により、フィン構造Ｆｉｎの第３の方向にある凹部内、即ち、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面上に形成することができる。また、ゲート酸化層１５ｂは、例えば、ＣＶＤ、ＰＶＤなどの堆積方法により形成することができる。
このゲート酸化層１５ａ，１５ｂは、下地となる第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面が凹曲面を有しているため、結果として、曲面形状に形成される。
しかし、本例では、例えば、ゲート酸化層１５ａの形成と同時に、酸化層１１，１３，１４から第１、第２及び第３の半導体層１２−１，１２−２，１２−３に酸素を拡散させることにより、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向にある表面上に新たな酸化層１９を形成する。
従って、この新たな酸化層１９により、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の凹曲面の曲率が緩和される。
次に、図３８及び図３９に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆うフローティングゲート電極１６を形成する。
次に、図４０及び図４１に示すように、例えば、ＲＩＥにより、フィン構造Ｆｉｎの第３の方向にある凹部内に存在するフローティングゲート電極１６を除き、他の部分に存在する余分なフローティングゲート電極１６を除去する。その結果、フローティングゲート電極１６は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面上のゲート酸化層１５上のみに残存する。
次に、図４２及び図４３に示すように、例えば、ウェットエッチング、又は、ＨＦ／ＮＨ３ガスを用いる等方性ドライエッチングにより、酸化層１１，１３，１４の第３の方向にある表面をリセスエッチングする。
尚、図４４に示すように、酸化層１１，１３，１４のエッチング量ｙ２は、エッチング後の酸化層１１，１３，１４の第３の方向にある表面が、ゲート酸化層１５ａとゲート酸化層１５ｂの界面のうちフィン構造Ｆｉｎの最も外側に位置する部分（ゲート酸化層５ａのテーパー部分）よりもさらに外側に配置されるように設定される。
これは、後に形成されるコントロールゲート電極が、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のエッジ部に近づき過ぎないようにするためである。また、酸化層１１，１３，１４をリセスエッチングすることにより、後に形成されるコントロールゲート電極とフローティングゲート電極との対向面積が増えるため、メモリセルのカップリング比を向上させることができる。
本例では、エッチング後の酸化層１１，１３，１４の第３の方向にある表面と、ゲート酸化層１５ａとゲート酸化層１５ｂの界面のうちフィン構造Ｆｉｎの最も外側に位置する部分との幅が、ｘ２に設定される。
次に、図４５及び図４６に示すように、例えば、等方性エッチングにより、ハードマスク層２１をエッチングし、ハードマスク層２１の第３の方向の幅をシュリンクする。
この工程によるハードマスク層２１のシュリンク量ｄとしては、コントロールゲート電極のパターニング時に、１つのメモリストリング内のフローティングゲート電極１６がメモリセル毎に互いに分断されるに十分な量（理論値）とする。
次に、図４７及び図４８に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆うブロック絶縁層（例えば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）１７を形成する。
次に、図４９及び図５０に示すように、フィン構造Ｆｉｎを覆い、かつ、フィン構造Ｆｉｎ間のスペースを完全に満たすコントロールゲート電極（例えば、ポリシリコン層）１８を形成する。
次に、図５１及び図５２に示すように、ＰＥＰにより、コントロールゲート電極１８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、コントロールゲート電極１８をパターニングする。
レジストパターンにより覆われていない部分に存在するコントロールゲート電極１８及びブロック絶縁層１７は、完全に除去される。同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極１６も、除去される。
最後に、図５３乃至図５５に示すように、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８間に、層間絶縁層（例えば、酸化シリコン層）２０を満たす。
以上の工程により、図２９乃至図３１のVG-FG型VLBが完成する。
［第３の実施例］
図５６は、VG-FG型VLBの構造を示している。図５７は、図５６の構造をｆ１面で切断したときの断面図であり、図５８は、図５６の構造をｆ２面で切断したときの断面図である。
本例でも、第１の実施例と同様に、メモリセルアレイ部について説明する。
半導体基板１０は、例えば、シリコン基板である。酸化層１１は、例えば、BOXと呼ばれる酸化シリコン層であり、素子分離絶縁層として用いられる。
酸化層１１上には、半導体基板１０の表面に垂直な第１の方向に積み重ねられ、半導体基板１０の表面に平行な第２の方向に延び、互いに絶縁される第１、第２及び第３の半導体層（アクティブエリア）１２−１，１２−２，１２−３が配置される。
本例では、３つの半導体層が積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層が積み重ねられていればよい。また、積み重ねられる半導体層の数が多いほど、半導体メモリとしてのメモリ容量が大きくなるため、望ましい。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、酸化層（例えば、酸化シリコン層）１３により互いに絶縁される。
最上層の第３の半導体層１２−３上には、酸化層（例えば、酸化シリコン層）１４が配置される。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び酸化層１３，１４は、フィン構造Ｆｉｎを構成する。第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、単結晶状態であるのが望ましいが、多結晶状態、アモルファス状態であっても構わない。
第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３は、それぞれ、第１、第２及び第３の半導体層１２−１，１２−２，１２−３をチャネルとする。第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３の各々は、第２の方向に直列接続される複数のメモリセルＭＣを備える。
第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３は、それぞれ、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１及び第２の方向に垂直な第３の方向にある表面上に、複数のメモリセルＭＣに対応する、複数のフローティングゲート電極１６及び複数のコントロールゲート電極１８を備える。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３と複数のフローティングゲート電極１６との間には、ゲート酸化層（トンネル酸化層）１５が配置され、複数のフローティングゲート電極１６と複数のコントロールゲート電極１８との間には、書き込み／消去時のリーク電流を防止するブロック絶縁層１７が配置される。
複数のコントロールゲート電極１８は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面に沿って、第１の方向に延びる。
本例では、３つの半導体層に対応して３つのメモリストリングが積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層に対応して２つ以上のメモリストリングが積み重ねられていればよい。
そして、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面は、凹曲面を有し、かつ、酸化層１１，１３，１４の第３の方向にある表面よりも内側に配置される。また、複数のフローティングゲート電極１６のゲート酸化層１５ａ，１５ｂ側の表面は、凸曲面を有している。
このため、第１、第２及び第３の半導体層１２−１，１２−２，１２−３と複数のフローティングゲート電極１６との間のゲート酸化層１５ａ，１５ｂは、曲面を持ち、かつ、第１の方向の端部にテーパー部を有する。
また、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向にある表面上には、厚さ（第１の方向の幅）ｈ３の新たな酸化層（例えば、酸化シリコン層）１９が配置される。
新たな酸化層１９は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある凹曲面の曲率を小さくする。結果として、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の凹曲面の曲率は、複数のフローティングゲート電極１６の凸曲面の曲率よりも小さくなる。
本例では、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向にある表面上に、厚さｈ３の新たな酸化層１９を形成する。
また、１つのフローティングゲート電極１６の第１の方向の幅Ｆ３は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅Ｗ３に、新たな酸化層１９の厚さｈ３の２倍を足した値（Ｗ３＋２×ｈ３）よりも大きい。
例えば、Ｆ３−２×ｓ３＝Ｗ３＋２×ｈ３である。
但し、ｓ３は、後述する製造方法において、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の後退後、この後退により形成される酸化層１１，１３，１４間の凹部の第１の方向の幅を拡張する量に相当する。
従って、本例によれば、フローティングゲート電極１６の第１の方向の幅Ｆ３は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅（チャネル幅）Ｗ３よりも広くなる。この場合、メモリセルのカップリング比とチャネルの制御性を向上できる。
尚、いわゆるYupin効果によるセル間干渉を防止するため、幅Ｗ３が約２０ｎｍであるとき、第１、第２及び第３の半導体層１２−１，１２−２，１２−３間の酸化層１３，１９の合計の厚さ（第１の方向の幅）は、４０ｎｍ以上であるのが望ましい。
また、ゲート酸化層１５の厚さ（第３の方向の幅）をｔoxとしたとき、一般には、新たな酸化層１９の厚さｈ３は、ｔox以下となる。従って、新たな酸化層１９を形成するための熱処理前の第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅は、熱処理後に幅Ｗ３を確保するために、少なくとも２×ｔoxを超えている必要がある。
以上のような構造によれば、フィン構造Ｆｉｎ内の第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある凹曲面の曲率を緩和し、メモリセルＭＣのゲート酸化層１５に局所的な電荷集中を発生させることがないため、メモリセルＭＣの特性又は信頼性を向上できる。
また、本例では、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向の幅（チャネル幅）Ｗ３がフローティングゲート電極１６の第１の方向の幅Ｆ３よりも狭いため、メモリセルのカップリング比とチャネルの制御性を向上できる。
上述のVG-FG型VLBを構成する材料については、第１の実施例と同様に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。この材料例については、既に、第１の実施例で詳細に説明したため、ここでの説明を省略する。
図５９乃至図８３は、図５６乃至図５８のVG-FG型VLBの製造方法を示している。
以下の説明では、第１の実施例と同じプロセスの説明を簡易化し、重複説明を極力避けることにする。
まず、図５９及び図６０に示すように、半導体基板１０として、例えば、面方位（１００）、比抵抗１０〜２０Ωｃｍのｐ型又はｎ型のシリコン基板を用意する。この半導体基板１０上に、酸化層１１，１３，１４としての酸化シリコン層と、第１、第２及び第３の半導体層１２−１，１２−２，１２−３としての多結晶シリコン層とを、交互に形成する。続けて、酸化層１４上にハードマスク層（例えば、窒化シリコン層）２１を形成する。
また、ＰＥＰにより、ハードマスク層２１上にレジストパターンを形成する。そして、レジストパターンをマスクにして、ＲＩＥにより、ハードマスク層２１、酸化層１４、第３の半導体層１２−３、酸化層１３、第２の半導体層１２−２、酸化層１３及び第１の半導体層１２−１を、順次、エッチングする。
これにより、フィン構造Ｆｉｎが形成される。この後、レジストパターンは除去される。
次に、図６１及び図６２に示すように、例えば、コリンを用いるウェットエッチング、ＣＤＥ、又は、塩素ガスを用いるドライエッチングにより、フィン構造Ｆｉｎを構成する第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面をリセスエッチングする。その結果、フィン構造Ｆｉｎの第３の方向にある表面に凹部が形成される。
また、このエッチングにより、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面は、凹曲面になる。
次に、図６３及び図６４に示すように、例えば、ウェットエッチング、又は、ＨＦ／ＮＨ３ガスを用いる等方性ドライエッチングにより、フィン構造Ｆｉｎの凹部内に露出した酸化層１１，１３，１４の第１の方向にある表面をリセスエッチングする。その結果、フィン構造Ｆｉｎの凹部の第１の方向の間口が広くなる。
次に、図６５及び図６６に示すように、例えば、ＳＰＡプラズマ生成技術により、フィン構造Ｆｉｎの第３の方向にある凹部内、即ち、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面上に、トンネル酸化層としてのゲート酸化層（例えば、酸化シリコン層）１５を形成する。
このゲート酸化層１５は、下地となる第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面が凹曲面を有しているため、結果として、曲面形状に形成される。
しかし、本例では、例えば、ゲート酸化層１５の形成と同時に、酸化層１１，１３，１４から第１、第２及び第３の半導体層１２−１，１２−２，１２−３に酸素を拡散させることにより、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向にある表面上に新たな酸化層１９を形成する。
従って、この新たな酸化層１９により、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の凹曲面の曲率が緩和される。
また、予め、酸化層１１，１３，１４のリセスエッチングにより、フィン構造Ｆｉｎの凹部の第１の方向の間口を広げている。このため、ゲート酸化層１５を形成するときに、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１の方向のエッジ部にあるテーパー部が酸化され易くなる。
従って、フィン構造Ｆｉｎの凹部の間口を広げたことにより、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の凹曲面の曲率がさらに緩和される。
次に、図６７及び図６８に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆うフローティングゲート電極１６を形成する。
次に、図６９及び図７０に示すように、例えば、ＲＩＥにより、フィン構造Ｆｉｎの第３の方向にある凹部内に存在するフローティングゲート電極１６を除き、他の部分に存在する余分なフローティングゲート電極１６を除去する。その結果、フローティングゲート電極１６は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面上のゲート酸化層１５上のみに残存する。
次に、図７１及び図７２に示すように、例えば、ウェットエッチング、又は、ＨＦ／ＮＨ３ガスを用いる等方性ドライエッチングにより、酸化層１１，１３，１４の第３の方向にある表面をリセスエッチングする。
尚、酸化層１１，１３，１４のエッチング量ｙ３は、エッチング後の酸化層１１，１３，１４の第３の方向にある表面が、ゲート酸化層１５とフローティングゲート電極１６の界面のうちフィン構造Ｆｉｎの最も外側に位置する部分（ゲート酸化層５のテーパー部分）よりもさらに外側に配置されるように設定される。
これは、後に形成されるコントロールゲート電極が、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のエッジ部に近づき過ぎないようにするためである。また、酸化層１１，１３，１４をリセスエッチングすることにより、後に形成されるコントロールゲート電極とフローティングゲート電極との対向面積が増えるため、メモリセルのカップリング比を向上させることができる。
本例では、エッチング後の酸化層１１，１３，１４の第３の方向にある表面と、ゲート酸化層１５とフローティングゲート電極１６の界面のうちフィン構造Ｆｉｎの最も外側に位置する部分との幅が、ｘ３に設定される。
次に、図７３及び図７４に示すように、例えば、等方性エッチングにより、ハードマスク層２１をエッチングし、ハードマスク層２１の第３の方向の幅をシュリンクする。
この工程によるハードマスク層２１のシュリンク量ｄとしては、コントロールゲート電極のパターニング時に、１つのメモリストリング内のフローティングゲート電極１６がメモリセル毎に互いに分断されるに十分な量（理論値）とする。
次に、図７５及び図７６に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆うブロック絶縁層（例えば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）１７を形成する。
次に、図７７及び図７８に示すように、フィン構造Ｆｉｎを覆い、かつ、フィン構造Ｆｉｎ間のスペースを完全に満たすコントロールゲート電極（例えば、ポリシリコン層）１８を形成する。
次に、図７９及び図８０に示すように、ＰＥＰにより、コントロールゲート電極１８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、コントロールゲート電極１８をパターニングする。
レジストパターンにより覆われていない部分に存在するコントロールゲート電極１８及びブロック絶縁層１７は、完全に除去される。同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極１６も、除去される。
最後に、図８１乃至図８３に示すように、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８間に、層間絶縁層（例えば、酸化シリコン層）２０を満たす。
以上の工程により、図５６乃至図５８のVG-FG型VLBが完成する。
尚、第３の実施例に第２の実施例を組み合わせることも可能である。即ち、第３の実施例におけるゲート酸化層１５を、第２の実施例（例えば、図２９乃至図３１）に示すように、ゲート酸化層１５ａ、１５ｂにしてもよい。
［適用例］
適用例としてのVG-FG型VLBを説明する。
尚、以下の適用例においては、第１乃至第３の実施例に係わるVG-FG型VLBと同じ要素に同じ符号を付すことによりその詳細な説明を省略する。
図８４は、第１の適用例としてのVLBを示している。図８５は、図８４のＬＸＸＸＶ−ＬＸＸＸＶ線に沿う断面図を示している。
この適用例は、半導体基板１０上に積み重ねられる第１、第２及び第３の半導体層１２−１，１２−２，１２−３の選択を、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の一部（例えば、梁）を階段形状にすることより行う場合を示している。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３を備えるフィン構造Ｆｉｎの第２の方向の両端は、それぞれ、梁２２に接続される。梁２２は、第３の方向に延びることにより、フィン構造Ｆｉｎの倒壊を防止する機能を発揮する。
梁２２は、フィン構造Ｆｉｎと同様に、第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び絶縁層１１，１３，１４を備える。梁２２の第３の方向の一端は、階段形状を有する。この階段形状により、コンタクトプラグ２３は、それぞれ独立に、第１、第２及び第３の半導体層１２−１，１２−２，１２−３に接続可能である。
梁２２の第２の方向の幅は、フィン構造Ｆｉｎの第３の方向の幅と同じであっても、異なっていてもよい。但し、梁２２における配線抵抗を下げる目的及びフィン構造Ｆｉｎの倒壊を防止する目的から、梁２２の第２の方向の幅は、フィン構造Ｆｉｎの第３の方向の幅よりも広いのが望ましい。
尚、コンタクトプラグ２３は、例えば、Ｗ、Ａｌなどの金属材料を備える。コンタクトプラグ２３には、ビット線又はソース線が接続される。
図８６は、第ｉの半導体層（ｉは１〜３のうちの１つ）１２−ｉを、半導体基板１０の表面に平行な面で切り取った図である。また、図８７は、絶縁層１３，１４を、半導体基板１０の表面に平行な面で切り取った図である。
これらの図によれば、複数のフィン構造Ｆｉｎを並べる場合、複数のコントロールゲート電極１８のパターニング後において、複数のコントロールゲート電極１８間には、複数のフィン構造Ｆｉｎを第１の方向から見たときにトレンチが形成されることが分かる。このトレンチは、層間絶縁層２０により満たされる。
図８８は、フィン構造Ｆｉｎを第１の方向から見たときの複数のコントロールゲート電極１８のパターンを示している。
複数のコントロールゲート電極１８は、ライン＆スペースパターンを有し、全体として、第３の方向に延びる。但し、フィン構造Ｆｉｎ間においては、複数のコントロールゲート電極１８は、フィン構造Ｆｉｎの第３の方向にある表面に沿って第１の方向（紙面に垂直な方向）に延びる。
図８９は、第２の適用例としてのVLBを示している。
この適用例は、半導体基板１０上に積み重ねられる第１、第２及び第３の半導体層１２−１，１２−２，１２−３の選択を、第１、第２及び第３のレイヤー選択トランジスタにより行う場合を示している。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３を備えるフィン構造Ｆｉｎの第２の方向の両端は、それぞれ、梁２２に接続される。梁２２は、第３の方向に延びることにより、フィン構造Ｆｉｎの倒壊を防止する機能を発揮する。
梁２２は、フィン構造Ｆｉｎと同様に、第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び絶縁層１１，１３，１４を備える。梁２２の第３の方向の一端には、第１、第２及び第３のレイヤー選択トランジスタＬＳＴが配置される。
第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、例えば、ＦＥＴ (Field Effect Transistor)であり、第１、第２及び第３の半導体層１２−１，１２−２，１２−３をチャネルとし、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のうちの１つを選択する。
第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、第３の方向に並んで配置され、かつ、コンタクトプラグ（共通電極）２３側から順番に、一定ピッチＰで配置される第１、第２及び第３のゲート電極２４−１，２４−２，２４−３を有する。第１、第２及び第３のゲート電極２４−１，２４−２，２４−３は、例えば、導電性ポリシリコン層、ニッケルシリサイド層などの金属シリサイド層、又は、これらの積層を備える。
第１、第２及び第３のゲート電極２４−１，２４−２，２４−３は、少なくとも、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第２の方向にある側面に沿って第１の方向に延びる。
本例では、第１、第２及び第３のゲート電極２４−１，２４−２，２４−３は、フィン構造Ｆｉｎの第１の方向にある上面及び第２の方向にある２つの側面を覆う。即ち、レイヤー選択トランジスタＬＳＴは、ダブルゲート構造を有する。
また、第１のゲート電極２４−１を備える第１のレイヤー選択トランジスタＬＳＴは、第１の半導体層１２−１内にノーマリーオンチャネルを有する。即ち、第１のゲート電極２４−１を備える第１のレイヤー選択トランジスタＬＳＴは、第１の半導体層１２−１内でノーマリーオン、第２及び第３の半導体層１２−２，１２−３内でオン／オフ制御可能である。
第２のゲート電極２４−２を備える第２のレイヤー選択トランジスタＬＳＴは、第２の半導体層１２−２内にノーマリーオンチャネルを有する。即ち、第２のゲート電極２４−２を備える第２のレイヤー選択トランジスタＬＳＴは、第２の半導体層１２−２内でノーマリーオン、第１及び第３の半導体層１２−１，１２−３内でオン／オフ制御可能である。
第３のゲート電極２４−３を備える第３のレイヤー選択トランジスタＬＳＴは、第３の半導体層１２−３内にノーマリーオンチャネルを有する。即ち、第３のゲート電極２４−３を備える第３のレイヤー選択トランジスタＬＳＴは、第３の半導体層１２−３内でノーマリーオン、第１及び第２の半導体層１２−１，１２−２内でオン／オフ制御可能である。
一般化すると、第１乃至第ｎの半導体層（ｎは、２以上の自然数）１２−１〜１２−ｎをチャネルとする第１乃至第ｎのレイヤー選択トランジスタＬＳＴのうち、第ｉのレイヤー選択トランジスタ（ｉは１〜ｎのうちの１つ）は、第ｉの半導体層においてノーマリーオン、それ以外の半導体層においてオン／オフ制御可能である。
尚、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内のノーマリーオンチャネルは、ｎ型不純物（砒素、リンなどの５価元素）、ｐ型不純物（硼素、インジウムなどの３価元素）、又は、それらの両方を含む不純物領域により形成可能である。
以上の第１、第２及び第３のレイヤー選択トランジスタＬＳＴにより、コンタクトプラグ２３を、第１、第２及び第３の半導体層１２−１，１２−２，１２−３に共通の共通電極とすることが可能である。即ち、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の各々に対して、個別にコンタクトプラグを設ける必要がないため、コンタクト領域のサイズを縮小可能である。
尚、梁２２の第２の方向の幅は、フィン構造Ｆｉｎの第３の方向の幅と同じであっても、異なっていてもよい。但し、梁２２における配線抵抗を下げる目的及びフィン構造Ｆｉｎの倒壊を防止する目的から、梁２２の第２の方向の幅は、フィン構造Ｆｉｎの第３の方向の幅よりも広いのが望ましい。
また、コンタクトプラグ（共通電極）２３は、例えば、Ｗ、Ａｌなどの金属材料を備える。コンタクトプラグ２３には、ビット線又はソース線が接続される。
尚、上述の実施例は、ダブルゲート構造を持つVLBについて示すが、シングルゲート構造を持つVLBに適用することも可能である。
［むすび］
実施形態によれば、３次元不揮発性半導体記憶装置のメモリセルの特性又は信頼性を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１０： 半導体基板、 ２，４，１１，１３，１４，１９： 酸化層、 ３，１２−１，１２−２，１２−３： 半導体層、 ５，１５： ゲート酸化層（トンネル酸化層）、 ６，１６： 電荷蓄積層、 ７，１７： ブロック絶縁層、 ８，１８： コントロールゲート電極、 ２０： 層間絶縁層、 ２１： マスク層、 ２２： 梁、 ２３： コンタクトプラグ、 ２４−１，２４−２，２４−３： ゲート電極、 Ｓ１，Ｓ２，Ｓ３： メモリストリング、 ＭＣ： メモリセル、 ＬＳＴ： レイヤー選択トランジスタ。

Claims (20)

  1. 半導体基板と、
    前記半導体基板の表面に対して垂直な第１の方向に、第１の酸化層、半導体層及び第２の酸化層の順序で、これらが積み重ねられ、前記半導体基板の表面に対して平行な第２の方向に延びる第１の構造と、
    前記半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上において、前記第３の方向に、ゲート酸化層、電荷蓄積層、ブロック絶縁層及びコントロールゲート電極の順序で、これらが積み重ねられる第２の構造と
    を具備し、
    前記半導体層の前記第３の方向にある表面は、凹曲面を有し、かつ、前記第１及び第２の酸化層の前記第３の方向にある表面よりも内側に配置され、
    前記電荷蓄積層の前記ゲート酸化層側の表面は、凸曲面を有し、
    前記凹曲面の曲率は、場所に応じて変化し、前記半導体層が前記第１及び第２の酸化層に接触する部分において最小である
    ことを特徴とする不揮発性半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板の表面に対して垂直な第１の方向に、第１の酸化層、半導体層及び第２の酸化層の順序で、これらが積み重ねられ、前記半導体基板の表面に対して平行な第２の方向に延びる第１の構造と、
    前記半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上において、前記第３の方向に、ゲート酸化層、電荷蓄積層、ブロック絶縁層及びコントロールゲート電極の順序で、これらが積み重ねられる第２の構造と
    を具備し、
    前記半導体層の前記第３の方向にある表面は、凹曲面を有し、かつ、前記第１及び第２の酸化層の前記第３の方向にある表面よりも内側に配置され、
    前記電荷蓄積層の前記ゲート酸化層側の表面は、凸曲面を有し、
    前記第１の酸化層及び前記半導体層間に第３の酸化層を備え、
    前記第２の酸化層及び前記半導体層間に第４の酸化層を備え、
    前記凹曲面の曲率は、前記凸曲面の曲率よりも小さい
    ことを特徴とする不揮発性半導体記憶装置。
  3. 前記凹曲面の曲率は、零又はそれよりも大きい請求項１又は２に記載の不揮発性半導体記憶装置。
  4. 前記半導体層の前記第１の方向の幅は、前記電荷蓄積層の前記第１の方向の幅よりも狭い請求項１又は２に記載の不揮発性半導体記憶装置。
  5. 前記半導体層の前記第１の方向の幅は、前記電荷蓄積層の前記第１の方向の幅と同じ又はそれよりも広い請求項１に記載の不揮発性半導体記憶装置。
  6. 前記ゲート酸化層は、前記凸曲面に沿って前記第３の方向に延びるテーパー部を有し、前記テーパー部の前記第３の方向の先端は、前記第１及び第２の酸化層の前記第３の方向にある表面よりも内側に配置される請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
  7. 前記半導体層をチャネルとする直列接続される複数のメモリセルを含むメモリストリングをさらに具備し、前記複数のメモリセルの各々は、前記第２の構造を備える請求項１乃至６のいずれか１項に記載の不揮発性半導体記憶装置。
  8. 半導体基板と、
    前記半導体基板の表面に対して垂直な第１の方向に、第１の酸化層、半導体層及び第２の酸化層の順序で、これらが積み重ねられ、前記半導体基板の表面に対して平行な第２の方向に延びる第１の構造と、
    前記半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上において、前記第３の方向に、ゲート酸化層、電荷蓄積層、ブロック絶縁層及びコントロールゲート電極の順序で、これらが積み重ねられる第２の構造と
    を具備し、
    前記半導体層の前記第３の方向にある表面は、凹曲面を有し、かつ、前記第１及び第２の酸化層の前記第３の方向にある表面よりも内側に配置され、
    前記電荷蓄積層の前記ゲート酸化層側の表面は、凸曲面を有し、
    前記凹曲面の曲率は、前記凸曲面の曲率よりも小さい
    ことを特徴とする不揮発性半導体記憶装置の製造方法であって、
    前記半導体基板上に、前記第１の酸化層、前記半導体層及び前記第２の酸化層を含む積層構造を形成する工程と、
    前記積層構造上にハードマスク層を形成する工程と、
    前記ハードマスク層をマスクにして前記積層構造をエッチングすることにより前記第１の構造を形成する工程と、
    前記半導体層の前記第３の方向にある表面を、前記第１及び第２の酸化層の前記第３の方向にある表面よりも内側に後退させる工程と、
    前記後退後の熱処理により、前記第１及び第２の酸化層から前記半導体層に酸素を拡散させ、前記半導体層の前記第１の方向にある表面上に新たな酸化層を形成する工程と
    を具備し、
    前記半導体層の前記第３の方向にある表面は、前記後退により前記凹曲面となり、前記凹曲面の曲率は、前記熱処理により前記熱処理前の曲率よりも小さくなり、
    前記新たな酸化層は、前記第１及び第２の酸化層内に含まれる酸素の比率を制御することにより形成される
    不揮発性半導体記憶装置の製造方法。
  9. 半導体基板と、
    前記半導体基板の表面に対して垂直な第１の方向に、第１の酸化層、半導体層及び第２の酸化層の順序で、これらが積み重ねられ、前記半導体基板の表面に対して平行な第２の方向に延びる第１の構造と、
    前記半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上において、前記第３の方向に、ゲート酸化層、電荷蓄積層、ブロック絶縁層及びコントロールゲート電極の順序で、これらが積み重ねられる第２の構造と
    を具備し、
    前記半導体層の前記第３の方向にある表面は、凹曲面を有し、かつ、前記第１及び第２の酸化層の前記第３の方向にある表面よりも内側に配置され、
    前記電荷蓄積層の前記ゲート酸化層側の表面は、凸曲面を有し、
    前記凹曲面の曲率は、前記凸曲面の曲率よりも小さい
    ことを特徴とする不揮発性半導体記憶装置の製造方法であって、
    前記半導体基板上に、前記第１の酸化層、前記半導体層及び前記第２の酸化層を含む積層構造を形成する工程と、
    前記積層構造上にハードマスク層を形成する工程と、
    前記ハードマスク層をマスクにして前記積層構造をエッチングすることにより前記第１の構造を形成する工程と、
    前記半導体層の前記第３の方向にある表面を、前記第１及び第２の酸化層の前記第３の方向にある表面よりも内側に後退させる工程と、
    前記後退後の熱処理により、前記第１及び第２の酸化層から前記半導体層に酸素を拡散させ、前記半導体層の前記第１の方向にある表面上に新たな酸化層を形成する工程と、
    前記ゲート酸化層の前記第３の方向にある表面上に前記電荷蓄積層を形成する工程と、
    前記第１及び第２の酸化層の前記第３の方向にある表面を、前記電荷蓄積層の前記第３の方向にある表面よりも内側に後退させる工程と、
    前記第１及び第２の酸化層の前記第３の方向にある表面を後退させた後に、前記ハードマスク層の前記第３の方向にある表面を、前記第３の方向に後退させる工程と、
    前記第１の構造及び前記ハードマスク層を覆う前記ブロック絶縁層及び前記コントロールゲート電極を形成する工程と、
    前記コントロールゲート電極をパターニングする工程と
    を具備し、
    前記半導体層の前記第３の方向にある表面は、前記後退により前記凹曲面となり、前記凹曲面の曲率は、前記熱処理により前記熱処理前の曲率よりも小さくなる
    不揮発性半導体記憶装置の製造方法。
  10. 前記半導体層の後退は、ウェットエッチングにより行われる請求項８又は９に記載の不揮発性半導体記憶装置の製造方法。
  11. 前記新たな酸化層は、予め前記第１及び第２の酸化層を酸素リッチな状態にしておくことにより形成される請求項８又は９に記載の不揮発性半導体記憶装置の製造方法。
  12. 前記熱処理は、前記半導体層の前記第３の方向にある表面上に前記ゲート酸化層を形成する処理である請求項８乃至１１のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
  13. 前記熱処理は、前記半導体層の前記第３の方向にある表面上に前記ゲート酸化層を形成する処理とは異なる処理である請求項８乃至１１のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
  14. 前記ゲート酸化層を形成する処理は、熱酸化及びプラズマ酸化のうちの１つである請求項１２に記載の不揮発性半導体記憶装置の製造方法。
  15. 前記ゲート酸化層を形成する処理は、互いに異なる第１及び第２の工程を含み、前記第１の工程は、熱酸化及びプラズマ酸化のうちの１つである請求項１２に記載の不揮発性半導体記憶装置の製造方法。
  16. 前記第２の工程は、酸化層を堆積する工程である請求項１５に記載の不揮発性半導体記憶装置の製造方法。
  17. 前記第２の工程は、前記第１の工程後に行われる請求項１６に記載の不揮発性半導体記憶装置の製造方法。
  18. 前記第２の工程は、前記第１の工程前に行われる請求項１６に記載の不揮発性半導体記憶装置の製造方法。
  19. 前記半導体層の前記第３の方向にある表面を後退させた後に、前記半導体層の後退により露出した前記第１及び第２の酸化層の前記第１の方向にある表面を、前記第１の方向に後退させる工程をさらに具備する請求項８乃至１８のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
  20. 前記第１及び第２の酸化層の後退は、ウェットエッチングにより行われる請求項１９に記載の不揮発性半導体記憶装置の製造方法。
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