TWI723652B - 半導體裝置及其製作方法 - Google Patents

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TWI723652B TW108143579A TW108143579A TWI723652B TW I723652 B TWI723652 B TW I723652B TW 108143579 A TW108143579 A TW 108143579A TW 108143579 A TW108143579 A TW 108143579A TW I723652 B TWI723652 B TW I723652B
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王啟光
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大陸商長江存儲科技有限責任公司
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Abstract

本發明提供一種半導體裝置及其形成方法。形成一堆疊層於一基底上，其中堆疊層包含交替設置的第一層和第二層，一溝槽形成於堆疊層中，且溝槽具有一第一側壁和一第二側壁相對該第二側壁。形成溝道材料於溝槽中，其中溝道材料分別沿第一側壁和第二側壁設置。以第一介電結構替換溝道材料的部分，而將溝槽劃分成多個單元，溝道材料沿第一側壁和第二側壁的剩餘部分分別形成第一電晶體串和第二電晶體串的第一溝道結構和第二溝道結構，各第一電晶體串和各第二電晶體串垂直堆疊於基底上。

Description

半導體裝置及其製作方法
本發明係關於一種半導體裝置及其製作方法，且特別係關於一種具有垂直堆疊結構的半導體裝置及其製作方法。
隨著積體電路中裝置的臨界尺寸縮小到普通存儲單元技術的極限，因而開發出了實現更大存儲容量的技術。與平面電晶體結構相比，3D NAND記憶體件的垂直結構牽涉到複雜的製造製程。隨著3D NAND記憶體元件向具有更多的存儲單元層而能以更低的單位成本實現更高密度的配置變遷，對結構及其製造方法的改進變得越來越面臨挑戰。
根據本發明，一種半導體裝置包括一堆疊層位於一基底上，其中堆疊層包含一溝槽，溝槽具有一第一側壁和一第二側壁，且第一側壁相對第二側壁；複數個第一電晶體串沿溝槽的第一側壁設置，各第一電晶體串沿一垂直方向垂直堆疊於基底上；以及複數個第一介電結構設置在溝槽中以及相鄰的第一電晶體串之間。
在本實施例中，各第一電晶體串包含一第一溝道結構沿溝槽的第一 側壁設置，以及一第一閘極結構沿溝槽的第一側壁設置。在本實施例中，第一閘極結構設置在第一溝道結構的一側上。在本實施例中，第一閘極結構部分包圍第一溝道結構。在本實施例中，第一溝道結構具有平面形狀。
在本實施例中，半導體裝置還包括複數個第二電晶體串沿溝槽的第二側壁設置，各第二電晶體串垂直堆疊於基底上，且相鄰的第二電晶體串以第一介電結構隔開。
在本實施例中，第一電晶體串中的各第一串和第二電晶體串中的各第二串在兩個相鄰的第一介電結構之間形成相應單元。單元中的第一串和第二串經過絕緣層隔開。在本實施例中，絕緣層與第一介電結構由不同材料組成。 在本實施例中，第一串在垂直於垂直方向的一平面中被包括絕緣層和第一介電結構的至少兩個不同介電結構包圍。
在本實施例中，半導體裝置還包括另一溝槽與溝槽相鄰，其中堆疊層包含另一溝槽，且另一溝槽具有一第三側壁和一第四側壁；複數個第三電晶體串沿另一溝槽的第三側壁設置，各第三電晶體串垂直堆疊於基底上。在本實施例中，第一電晶體串和第三電晶體串以第二介電結構隔開。
根據本發明，一種形成半導體裝置的方法，包含形成一堆疊層於一基底上，其中堆疊層包含交替設置的第一層和第二層，一溝槽形成於堆疊層中，且溝槽具有一第一側壁和一第二側壁相對第二側壁；形成溝道材料於溝槽中，其中溝道材料分別沿第一側壁和第二側壁設置；以及以第一介電結構替換溝道材料的部分，而將溝槽劃分成多個單元，溝道材料沿第一側壁和第二側壁的剩餘部分分別形成第一電晶體串和第二電晶體串的第一溝道結構和第二溝道結構，各第一電晶體串和各第二電晶體串垂直堆疊於基底上。
在本實施例中，上述方法還包括分別以第一電晶體串和第二電晶體串的第一閘極結構和第二閘極結構替換第二層，第一閘極結構與第一側壁相 鄰，並且第二閘極結構與第二側壁相鄰。在本實施例中，各第一閘極結構設置在各第一溝道結構的一側上，並且各第二閘極結構設置在各第二溝道結構的一側上。
在本實施例中，各第一閘極結構部分包圍各第一溝道結構，並且各第二閘極結構部分包圍各第二溝道結構。
在本實施例中，溝槽的第一側壁和第二側壁具有平面形狀，且各第一溝道結構和各第二溝道結構具有平面形狀。
在本實施例中，上述方法包括形成絕緣層於各第一溝道結構和各第二溝道結構之間。在本實施例中，各單元包括各第一電晶體串中的第一串和各第二電晶體串中的第二串，各第一串和各第二串以絕緣層隔開。
在本實施例中，上述方法還包括形成另一溝槽於堆疊層中，其中另一溝槽相鄰溝槽，且另一溝槽具有一第三側壁以及與第三側壁相對的一第四側壁；沿另一溝槽的相應的第三側壁和第四側壁形成第三電晶體串和第四電晶體串，各第三電晶體串和各第四電晶體串垂直堆疊於基底上；以及形成第二介電結構，將第三電晶體串與第二電晶體串隔開。
1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16:單元
10a、10b:串
52:CSR
100:半導體裝置
101:基底
102:摻雜區
110:堆疊層
111、116、124、138:絕緣層
121a(1)、121a(2)、121a(3)、121a(4)、121a(5):電晶體
122:第一層
124’、124’(1):第二層
122(1)、123:層
131、133:第一接觸點
133a、133b、733:溝道層
134a、434:穿隧絕緣層
135a、435:電荷存儲層
136a、436:阻擋絕緣層
137a、137b、437:閘極介電結構
151a(1)、151a(2)、151a(3)、151a(4)、151a(5)、151b(1)、151b(2)、151b(3)、151b(4)、151b(5):閘極結構
152:金屬層
153:附著層
154:高K層
160a、960a:第一側壁
160b、960b:第二側壁
165a、165b:溝道結構
171、181、181(k)、181(l)、181(m)、181(n)、181(o):介電結構
172:導電層
182a:第二接觸點
184、185、520:頂表面
186:底表面
250:遮罩層
251、252、253:硬遮罩子層
230(1)、230(2)、230(3)、230(4)、620、920:溝槽
300:區域
331:接觸層
510、820:犧牲層
621:部分
1000:製程
AA’、BB’、CC’:線段
C1、C2、C3、C4:列
H:深度
L:長度
S1001、S1010、S1020、S1030、S1040、S1050、S1060、S1070、S1080、S1099:步驟
W:寬度
X、Y、Z:方向
XY:平面
第1A圖繪示本發明較佳實施例中半導體裝置的部分的俯視示意圖。
第1B圖繪示本發明較佳實施例中沿第1A圖的線段AA’的剖面示意圖。
第1C圖繪示本發明較佳實施例中半導體裝置的單元的俯視示意圖。
第2A圖繪示本發明較佳實施例中部分的半導體裝置的製程的剖面示意圖。
第2B圖繪示本發明較佳實施例中部分的半導體裝置的製程的俯視示意圖。
第2C圖繪示本發明較佳實施例中沿第2B圖的線段BB’的剖面示意圖。
第3A圖繪示本發明較佳實施例中沿第3B圖的線段BB’的剖面示意圖。
第3B圖繪示本發明較佳實施例中部分的半導體裝置的製程的俯視示意圖。
第4A圖繪示本發明較佳實施例中沿第4B圖的線段BB’的剖面示意圖。
第4B圖繪示本發明較佳實施例中部分的半導體裝置的製程的俯視示意圖。
第5A圖繪示本發明較佳實施例中沿第5B圖的線段BB’的剖面示意圖。
第5B圖繪示本發明較佳實施例中部分的半導體裝置的製程的俯視示意圖。
第6A圖繪示本發明較佳實施例中沿第6B圖的線段BB’的剖面示意圖。
第6B圖繪示本發明較佳實施例中部分的半導體裝置的製程的俯視示意圖。
第7A圖繪示本發明較佳實施例中沿第7B圖的線段BB’的剖面示意圖。
第7B圖繪示本發明較佳實施例中部分的半導體裝置的製程的俯視示意圖。
第8A圖繪示本發明較佳實施例中沿第8B圖的線段BB’的剖面示意圖。
第8B圖繪示本發明較佳實施例中部分的半導體裝置的製程的俯視示意圖。
第9A圖繪示本發明較佳實施例中部分的半導體裝置的剖面示意圖。
第9B圖繪示本發明較佳實施例中對應第9A圖的半導體裝置的俯視示意圖。
第10圖繪示本發明較佳實施例中半導體製程的製程流程圖。
下文內容提供應用本發明的不同實施例。下文描述了部件和裝置的 具體實施例以簡化本發明。當然，這些只是實施例，並非旨在限制本發明。例如，下文的描述中出現的在第二特徵上或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵，因而使第一特徵和第二特徵可以不直接接觸的實施例。此外，本發明可以在各個實施例中重複使用作為附圖標記的數字和/或字母。 這種重複的目的是為了簡化和清楚說明本發明，其本身並不指示所討論的各種 實施例和/或配置之間的關係。
此外，文中為了便於說明可以使用空間相對術語，例如，“下面”、“下方”、“下部”、“上方”、“上部”等，以便於描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語旨在包含除了附圖所示的方向之外的位於使用或操作中的裝置的不同方向。設備可以具有其他方向(旋轉90度或者其他方向)，並以類似方式相應地解釋文中使用的空間相對描述詞。
可以經過直接在包括交替的第一層和第二層的堆疊層中蝕刻出溝道孔，並且之後沿溝道孔的側壁形成溝道結構而在半導體裝置中形成電晶體串，其中溝道孔和溝道結構沿垂直於半導體裝置的基底的工作表面的Z方向延伸。溝道孔在垂直於Z方向的XY平面中的剖面形狀可以是圓形或矩形等。溝道孔的長度和寬度分別指溝道孔的沿X方向和Y方向的尺寸，其中，X方向、Y方向和Z方向相互垂直，並且X方向和Y方向位於XY平面中。在本實施例中，溝道孔的長度與寬度的比值接近1，例如位於0.52之間。隨著電晶體密度(即單位面積的電晶體的數量)提高，溝道孔在Z方向中變得更深，和/或在XY平面中變得更小，因而使得製造電晶體串更加困難。
根據本發明，能夠在堆疊層中形成溝槽，此溝槽在XY平面中具有比溝道孔的開口大得多的開口，並且能夠沿溝槽的側壁沉積溝道材料。溝槽可以沿X方向呈細長形，並且沿Y方向較窄，其中溝槽的長度與寬度的比值比1大得多，例如大於10，並且溝槽在XY平面中的剖面形狀可以是細長矩形。溝槽的寬度可以與溝道孔的寬度相似，而溝槽的長度則比溝道孔的長度大得多，因而溝槽在XY平面中具有比溝道孔大得多的開口。相應地，形成細長溝槽可以比形成溝道孔容易，而且溝槽的品質(例如，深度控制、多個溝槽的均勻性)可能比溝道孔的品質高得多。例如，與多個溝道孔相比，可以更加均勻性地蝕刻出具有相似深度的多個溝槽。類似地，在細長溝槽中沉積溝道材料可以比在溝道孔 中形成溝道結構容易。相應地，細長溝槽中的溝道材料的品質(例如覆蓋度和均勻度)可以優於溝道孔中的溝道結構的品質。此外，多個溝槽中的溝道材料的均勻性可以被實現為優於多個溝道孔中的溝道結構的均勻性。
接下來，可以沿(例如)Y方向去除溝槽中的溝道材料的部分，以形成多個溝道結構，因而將溝槽劃分成多個單元。各單元可包括至少一個電晶體串。如上所述，經過形成細長溝槽、隨後將溝槽劃分成多個單元來形成電晶體串可以比經過直接蝕刻溝道孔來形成電晶體串更加有利。
第1A圖繪示本發明較佳實施例中半導體裝置的部分的俯視示意圖。 第1B圖繪示本發明較佳實施例中沿第1A圖的線段AA’的剖面示意圖。為了清楚說明本發明，第1B圖繪示第1A圖的一單元6和一單元10的剖面圖。參考第1A-1B圖，一半導體裝置100包括形成於一基底101上的多個單元1-16，其中各單元1-16可包括一個或多個電晶體串。在第1A-1B圖所示的實施例中，單元1-16對應形成在半導體裝置100中的四個溝槽的列C1-C4。列C1包括單元1-4，列C2包括單元5-8，列C3包括單元9-12，並且列C4包括單元13-16。在本實施例中，位於同一列中的單元形成在具有第一側壁和第二側壁的同一溝槽中。例如，單元9-12形成在具有一第一側壁160a和一第二側壁160b的同一溝槽中，並且第一側壁160a和第二側壁160b彼此相對。單元1-16可以沿一方向Y由介電結構171隔開，並且沿一方向X由介電結構181隔開。例如，列C3中的單元10經由介電結構181(l)及181(m)與同一列C3中的相鄰單元(即單元9和單元11)隔開(或電隔離)。單元10還經由介電結構171與相鄰列(即列C2和列C4)中的單元6、單元14和單元15隔開。介電結構171和介電結構181可以具有不同的材料，和/或可以在形成半導體裝置100的不同製程步驟中形成。
一般而言，半導體裝置100可以包括任何適當數量的列，各列中可以包括任何適當數量的單元，各單元可以包括一個或多個電晶體串，並且例如基 於裝置特性和設計考慮因素，每個串可以包括適當數量的電晶體。類似地，例如可以基於裝置特性和設計考慮因素設置相鄰列之間的第一距離、溝槽寬度、同一列中的相鄰單元之間的第二距離、以及各列中的單元的佈置。在本實施例中，相鄰列之間的第一距離介於50nm(奈米)到500nm之間，並且相鄰列之間的第二距離介於10nm到300nm之間。當介電結構181的尺寸減少時，第二距離可以進一步縮小。
在本實施例中，各單元1-16中包括沿第一側壁設置的第一電晶體串和沿第二側壁設置的第二電晶體串。參考第1A圖，單元9-12包括沿第一側壁160a設置的第一電晶體串和沿第二側壁160b設置的第二電晶體串。第1C圖繪示本發明較佳實施例中半導體裝置的單元的俯視示意圖。單元10包括沿第一側壁160a設置的一第一串(即串10a)以及沿第二側壁160b設置的一第二串(即串10b)。 各串10a-10b包括在基底101上方沿方向Z堆疊的電晶體。串10a-10b以絕緣層138隔開。絕緣層138可以與介電結構171和/或介電結構181具有不同材料，例如不同材料成分或不同材料密度，和/或可以在形成半導體裝置100的不同製程步驟中形成。
參考第1B-1C圖，串10a具有沿第一側壁160a形成的一溝道結構165a。 溝道結構165a沿方向Z延伸。串10a包括5個電晶體121a(1)-(5)，它們具有經由絕緣層124隔開的相應的閘極結構151a(1)-(5)，絕緣層124可以使閘極結構151a(1)-(5)相互電隔離。
類似地，串10b具有沿第二側壁160b形成的一溝道結構165b。第二側壁160b可以與第一側壁160a相對。溝道結構165b沿方向Z延伸。串10b包括5個電晶體121b(1)-(5)，它們具有經由絕緣層124隔開的相應閘極結構151b(1)-(5)，絕緣層124可以使閘極結構151b(1)-(5)相互電隔離。此外，其他單元1-9和單元11-16可以包括第一和第二電晶體串，它們具有與單元10中的串10a-b類似或等同的結構 和材料。
在本實施例中，第一和第二側壁160a-b具有平面形狀並且彼此相對，並且溝道結構165a-b具有平面形狀並且彼此相對。參考第1A-1C圖，閘極結構151a(1)-151a(5)設置在溝道結構165a的一側(例如左側)上，並且在一平面XY中僅部分包圍溝道結構165a。閘極結構151b(1)-151b(5)設置在溝道結構165b的一側(例如右側)上，並且在平面XY中僅部分包圍溝道結構165b。閘極結構151a(1)-(5)沿第一側壁160a設置，並且閘極結構151b(1)-(5)沿第二側壁160b設置。
如上所述，可以經過沿方向X形成細長溝槽，隨後在溝槽中沉積溝道材料來製作串10a-b。接著，去除溝道材料的部分，並且形成介電結構181(k)-181(o)，以將溝槽劃分成單元9-12。相應地，分別沿單元10的第一和第二側壁160a-b形成串10a-b。
如上所述，電晶體串可以被直接形成在溝道孔中，其中溝道孔的寬度和長度是相當的。例如，形成溝道孔，隨後分別在各溝道孔中沉積溝道結構，以形成電晶體串。每個溝道孔可以包括電晶體串。串的溝道結構可以具有圓柱形狀或者漸縮圓柱形等等。此外，閘極結構可以完全包圍溝道結構，而且也可以具有圓柱形或者漸縮圓柱形等。直接形成於溝道孔中的各串沿平面XY中的不同方向被相同的介電結構包圍或者與相同的介電結構相鄰，並且因而能夠在平面XY中沿不同方向經由相同的介電結構與相鄰串隔開。
另一方面，半導體裝置100中的串(例如，串10a)在平面XY中沿不同方向經由不同的介電結構與相鄰串隔開。例如，沿方向X，單元10中的串10a(即第一串之一)經過介電結構181(l)及181(m)與相鄰單元(例如單元9和單元11)中的相鄰的第一串隔開。沿方向Y，串10a經過絕緣層138與同一單元10中的相鄰串10b隔開。此外，串10a經過介電結構171與相鄰列中的相鄰串(例如，單元6、14、15等中的串)隔開。相應地，半導體裝置100中的串10a在平面XY中沿不同 方向被不同介電結構包圍或者與不同介電結構相鄰。例如，串10a被絕緣層138、介電結構181(l)、介電結構181(m)以及介電結構171包圍。
半導體裝置100中的電晶體串中的溝道結構和對應的閘極結構之間的幾何關係可以不同於直接形成於溝道孔中的串的幾何關係。例如，串10a中的電晶體121a(1)-(5)的閘極結構151a(1)-(5)設置在溝道結構165a的一側上，並且不完全包圍或者僅部分包圍溝道結構165a。相反，直接形成於溝道孔中的串的其中之一的閘極結構可以完全包圍直接形成於溝道孔中的串中的其中之一的溝道結構。此外，半導體裝置100中的溝道結構的幾何形狀與直接形成於溝道孔中的串的幾何形狀可以是不同的。例如，串10a中的溝道結構165a具有平面形狀，而直接形成於溝道孔中的串的其中之一中的溝道結構具有圓柱形狀或漸縮圓柱形狀。
半導體裝置100可以是非揮發性記憶體元件，例如三維(3D)NAND快閃記憶體元件，其中電晶體121a(2)-(4)和電晶體121b(2)-(4)可以是存儲單元，並且可以沿方向Z堆疊，以提高存儲密度。
參考第1B圖，一第一接觸點131可以延伸到基底101中。在一些實施例中，第一接觸點131的一頂表面184位於閘極結構151a(1)或151b(1)的頂表面185上方並且位於閘極結構151a(2)或151b(2)的底表面186下方。頂表面184可以位於頂表面185和底表面186之間的中間位置。第一接觸點131可以包括矽(Si)，例如單晶矽。
多個溝道結構可以在基底101上相互隔開設置，以分別形成單元1-16中的第一串和第二串。為了清楚說明本發明，下文將描述溝道結構165a，並且此描述可以適當地適用於包括溝道結構165b的其他溝道結構。溝道結構165a可以具有任何適當形狀、尺寸和材料。溝道結構165a可以包括沿第一側壁160a依序形成的一閘極介電結構137a和一溝道層133a。閘極介電結構137a設置在溝道層133a和 閘極結構151a(1)-(5)之間。閘極介電結構137a可以在方向Z上延伸。閘極介電結構137a可以具有任何適當形狀、尺寸和材料。在本實施例中，閘極介電結構137a具有平面形狀。閘極介電結構137a包括多個介電層，例如在溝道層133a上依序堆疊的一穿隧絕緣層134a、一電荷存儲層135a以及一阻擋絕緣層136a。電晶體121a(2)-(4)可以是浮置閘極電晶體，其中來自溝道層133a的電荷經由量子穿隧過程經過穿隧絕緣層134a傳送到電荷存儲層135a中。電荷存儲層135a(又稱為浮置閘極)可以存儲資料，例如電荷。在本實施例中，穿隧絕緣層134a、電荷存儲層135a和阻擋絕緣層136a的厚度可以分別位於1到5nm、3到10nm、1到10nm的範圍內。閘極介電結構137a的厚度可以位於5到25nm的範圍內。在本實施例中，閘極介電結構137a的厚度為從18到25nm。閘極介電結構137a的厚度可以根據製程和/或設計考慮因素而被進一步減小或增大。
溝道層133a可以具有任何適當形狀、尺寸和材料。在本實施例中，溝道結構133a具有平面形狀。溝道層133a可以包括一種或多種半導體材料，其中半導體材料可以是本質的、p型摻雜的、n型摻雜的等等。在本實施例中，溝道層133a包括多晶矽，並且具有從3到5nm的厚度。參考第1B圖，絕緣層138填充溝道層133a-b之間的空間，並且將溝道層133a-b隔開，因而將串10a-b隔開。在本實施例中，絕緣層138不完全填充溝道層133a-b之間的空間，因而填充有環境氣體的縫隙可以位於絕緣層138中。
各閘極結構151a(1)-(5)和閘極結構151b(1)-(5)可以包括介電材料和導電材料，例如第1B圖所示的高介電常數(高K)材料154(又稱為高K層154)和金屬層152。高K層154可以包括提供相對較大的介電常數的任何適當材料，例如氧化鉿(HfO2)、氧化矽鉿(HfSiO4)、氮氧化矽鉿(HfSiON)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、氧化鋯(ZrO2)、氧化鈦鍶(SrTiO3)、氧化矽鋯(ZrSiO4)、氧化鋯鉿(HfZrO4)等。金屬層152可以包括具 有高導電性的金屬，例如鎢(W)、銅(Cu)等。閘極結構151a(1)-(5)和閘極結構151b(1)-(5)還可以包括設置在高K層154和金屬層152之間的附著層153。附著層153可以包括難熔金屬，例如鈦(Ti)、鉭(Ta)和它們的氮化物，例如TiN、TaN、W2N、TiSiN、TaSiN等。根據半導體裝置100的預期特性，閘極結構151a(1)-(5)和閘極結構151b(1)-(5)可以具有任何適當厚度。此厚度可以從20到50nm，例如35nm。此外，各厚度可以彼此相等或者互不相同。
絕緣層171的部分可以形成於閘極結構151a(1)和基底101之間，並且絕緣層116可以形成於閘極結構151a(1)和閘極結構151a(2)之間。絕緣層116、124和171可以包括任何適當的絕緣材料，例如氧化矽、碳氧化矽(SiCO)、氧化鍺矽(SiGeO2)。根據半導體裝置100的預期特性，絕緣層124可以具有任何適當厚度，例如位於20nm和40nm之間。在本實施例中，絕緣層124具有基本上相同的厚度，例如25nm。絕緣層116可以包括具有130-180nm的厚度的二氧化矽(SiO2)。絕緣層171的位於閘極結構151a(1)和基底101之間的部分可以具有大約18nm的厚度。
溝道結構165a和閘極結構151a(2)-(4)形成了相應的電晶體121a(2)-(4)。可以經過向相應的閘極結構151a(2)-(4)施加適當的電壓來控制電晶體151a(2)-(4)的操作，例如從電晶體121a(2)-(4)寫入資料、從電晶體121a(2)-(4)中擦除數據和讀取數據。
參考第1B圖，溝道層133a可以電連接至第一接觸點131，並且第一接觸點131可以電耦合至基底101。參考第1A圖和第1C圖，溝道層133a可以經由(例如)多晶矽製成的一第二接觸點182a而電連接至位元線(未繪示)。
第1B圖繪示分別位於串10a-b中的4個存儲單元121a(2)-(4)和存儲單元121b(2)-(4)。當然，可以在串10a中形成任何適當數量的存儲單元，其取決於半導體裝置100的容量。串10a中的存儲單元的數量可以是32、64、96或128等。
在一些實施例中，電晶體121a(2)-(4)被用作存儲單元121a(2)-(4)，以存 儲資料。串10a還可以包括與存儲單元121a(2)-(4)串聯連接的第一選擇結構(例如121a(1))和第二選擇電晶體(例如，121a(5))。一般而言，為了對在記憶體元件中存儲資料的各個電晶體進行存取，可以如下文所述形成附加電路。位元線(未繪示)可以例如經由與第二選擇電晶體121a(5)相鄰的第二接觸點182a而連接至串10a的一側。源極線(未繪示)可以例如經由與第一選擇結構121a(1)相鄰的第一接觸點131而連接至串10a的另一側。第二選擇電晶體121a(5)可以設置在位元線和最上存儲單元121a(4)之間。第一選擇結構121a(1)可以設置在最下存儲單元121a(2)和源極線之間。在一些實施例中，可以經過連接至相應閘極結構的字線(未繪示)控制同一層中的多個存儲單元。
在一些實施例中，第一選擇結構121a(1)具有與存儲單元121a(2)-(4)的結構、尺寸和材料相類似或等同的結構、尺寸和材料，然而，第一選擇結構121a(1)可以作為第一選擇電晶體而非存儲單元而進行操作。在一些實施例中，第一選擇結構121a(1)具有與存儲單元121a(2)-(4)的結構和材料不同的結構和材料。參考第1B圖，第一選擇結構121a(1)包括閘極結構151a(1)、介電結構171和第一接觸點131，其中介電結構171夾在閘極結構151a(1)和第一接觸點131之間。
第二選擇電晶體121a(5)可以具有與存儲單元121a(2)-(4)的結構、尺寸和材料相類似或等同的結構、尺寸和材料。然而，第二選擇電晶體121a(5)可以作為第二選擇電晶體而非存儲單元而進行操作。
除了第二選擇電晶體121a(5)之外，一個或多個附加電晶體可以設置在電晶體121a(5)上方，並且用作串10a中的第二選擇電晶體。類似地，除了第一選擇結構121a(1)之外，一個或多個附加選擇結構可以設置在電晶體121a(2)下方，並且被用作串10a中的第一選擇結構。第一選擇結構和第二選擇電晶體可以具有與存儲單元的結構相類似或等同的結構。替代地，第一選擇結構和第二選擇電晶體可以具有與存儲單元的結構不同的結構。
參考第1A-1B圖，一個或多個共用源極區(CSR)(例如，CSR 52)可以形成於基底101上並且分別在方向X和方向Z上延伸。CSR 52可以包括導電層172和摻雜區102。CSR 52經由摻雜區102與基底101電耦合。介電結構171的部分形成於CSR 52和閘極結構151a(1)-(5)之間。介電結構171可以由二氧化矽(SiO2)製成，導電層172可以由多晶矽製成，並且摻雜區102可以一種或多種離子摻雜製程形成N型摻雜的摻雜區。
第2A圖繪示本發明較佳實施例中部分的半導體裝置的製程的剖面示意圖。第2B-2C圖繪示本發明較佳實施例中部分的半導體裝置的製程的俯視示意圖。第3B、4B、5B、6B、7B、8B圖繪示本發明較佳實施例中部分的半導體裝置的製程的俯視示意圖。第3A、4A、5A、6A、7A和8A圖繪示本發明較佳實施例中沿第3B圖的線段BB’的剖面示意圖。第9B圖繪示本發明較佳實施例中對應第9A圖的半導體裝置的俯視示意圖，並且第9A圖是沿圖9B中的線段CC’的剖面示意圖。第10圖繪示本發明較佳實施例中半導體製程的製程流程圖。一製程1000可以用於制作第1A-1C圖中所示的半導體裝置100。如本文所用，半導體裝置可以包括電晶體(例如場效應電晶體和浮置閘極電晶體)、積體電路、半導體晶片(例如包括3D NAND記憶體元件的記憶體晶片、邏輯晶片)、半導體晶片的堆疊層、半導體封裝和半導體晶片等。
製程1000開始於一步驟S1001，並且進行至一步驟S1010。參考第2A圖和第10圖，在步驟S1010，可以在基底101上形成堆疊層110。堆疊層110包括交替的第一層122和第二層(又稱為絕緣層124)。可以在堆疊層110中形成多個電晶體串，例如串10a-10b。基底101可以是任何適當基底，並且可以被處理為具有各種適當特徵。基底101可以是由諸如矽(Si)、鍺(Ge)、SiGe、化合物半導體和合金半導體等任何適當半導體材料所形成。此外，基底101可以包括各種層，例如形成於半導體基底上的導電層或絕緣層。基底101可以是矽覆絕緣(SOI)基 底。此外，基底101可以包括形成於絕緣體上的磊晶層。基底101可以包括各種摻雜配置，具體取決於設計要求。
堆疊層110可以是使用各種各樣的半導體處理技術製造的。半導體處理技術例如是微影技術、化學氣相沉積(CVD)(包括爐內化學氣相沉積、低壓化學氣相沉積等)、物理氣相沉積(PVD)、原子層沉積(ALD)、乾蝕刻、濕蝕刻、化學機械研磨(CMP)以及離子摻雜技術等。
堆疊層110還可以包括位於基底101和最下第一層122(1)之間的一個或多個附加層，例如一絕緣層111和116以及一層123。在一些實施例中，絕緣層111包括具有大約18nm厚度的二氧化矽，層123包括具有10nm到100nm厚度的氮化矽，絕緣層116包括具有130-180nm厚度的二氧化矽。
第一層122和第二層124’交替形成於絕緣層116之上，並且可以包括(例如)具有不同蝕刻速率的任何適當介電材料。例如，第一層122可以是利用氮化矽形成，第二層124’可以是經過使用具有與第一層122的蝕刻速率不同的蝕刻速率的介電材料(例如二氧化矽)形成。在各種實施例中，在後續步驟中去除層123和第一層122，並且替換為相應的閘極結構，例如151a(1)-(5)和151b(1)-(5)。
第一層122的厚度可以彼此不同或相同。在本實施例中，第一層122的厚度位於20nm到50nm的範圍內，例如，第一層122的厚度可以約為35nm。可以施加諸如CVD、PVD、ALD或其任何組合的任何適當沉積製程來形成第一層122。
第二層124’可以具有任何適當厚度，例如位於20nm和40nm之間，並且可以是經過執行CVD、PVD、ALD或其任何組合來形成的。在本實施例中，第二層124’的厚度為25nm。
在本實施例中，堆疊層110的厚度可以約為1-20微米，例如8-10微米。 可以在堆疊層110中形成任何適當數量的電晶體或存儲單元，例如32個、64個、96個、128個等等。相應地，第一層122和第二層124’的數量可以根據堆疊層110 中的存儲單元的數量而異。
參考第2A圖，可以在堆疊層110的最頂層(例如最頂部的第二層124’(1))上形成遮罩層或犧牲層250並對其圖案化，以在接下來的處理期間保護半導體裝置100。遮罩層250可以包括一個或多個硬遮罩子層251-253，例如氮化矽或氧化矽。在各種實施例中，可以根據任何適當技術使遮罩層250圖案化，例如，此技術可以是微影製程(例如，黃光微影或者電子束微影)，其還可以包括塗佈製程(例如旋塗)、軟烘、遮罩對準、曝光、曝光後烘烤、蝕刻顯影、清洗、烘乾(例如，離心乾燥和/或硬烘)等。
參考第2B圖、第2C圖和第10圖，在製程1000的步驟S1020，可以根據圖案化遮罩層250使用任何適當製程形成延伸到基底101中的多個溝槽230(1)-(4)。在本實施例中，去除經過圖案化遮罩層250暴露的基底101的上部、絕緣層111和116、層123、第一層122和第二層124’的部分，以形成溝槽230(1)-(4)。 溝槽230(1)-(4)使用諸如乾蝕刻等蝕刻製程形成。乾蝕刻可以是電漿蝕刻等。
溝槽230(1)-(4)可以具有任何適當形狀和尺寸。根據本發明，溝槽230(1)-(4)沿方向X伸長，其中溝槽230(1)-(4)的長度L顯著大於溝槽230(1)-(4)的寬度W。在本實施例中，長度L與寬度W的比值大於閾值，例如10。溝槽230(1)-(4)的深度H大於寬度W，並且深度H與寬度W的比值可以大於(例如)10，從而得到細長且深的溝槽230(1)-(4)。溝槽230(1)-(4)可以在平面XY中具有細長的矩形形狀，並且平行於方向X。在第2B-2C圖所示的實施例中，第一側壁160a和第二側壁160b具有平面形狀，並且第一和第二側壁160a-b在平面XY中的剖面形狀是平行直線。當然，溝槽230(1)-(4)在平面XY中可以具有其他細長形狀。例如，平面XY中的第一和第二側壁160a-b的剖面形狀不限於直線並且可以包括任何適當線，例如具有任何適當數量的拐彎和彎曲或直線和曲線的組合。另一方面，第一側壁160a在平面XY中的剖面形狀的兩端之間的沿方向X的距離的長度L比第一和第 二側壁160a-b之間的沿方向Y的距離的寬度W大得多。第一和第二側壁160a-b在平面XY中的剖面形狀可以相互平行或不平行。
此外，在平面ZY中，溝槽230(1)-(4)還可以具有漸縮的輪廓，其中頂部寬度大於底部寬度。可以經過使圖案化遮罩層250的遮罩輪廓微縮、調整蝕刻製程的參數等等來獲得微縮的輪廓。微縮的輪廓可以有助於後續的沉積步驟，並且提高側壁覆蓋度。在本實施例中，頂部寬度可以位於90到160nm的範圍內，例如120nm，並且底部寬度可以位於50到110nm的範圍內，例如95nm。
在一些實施例中，可以施加後續電漿灰化和濕清洗來去除其餘的遮罩層250。在第2C圖中，遮罩層250保留在堆疊層110上。
在接下來的製造步驟中，可以分別在溝槽230(1)-(4)中製造列C1-C4中的單元1-16。為清楚說明本發明，第2B-2C圖中的一區域300中的溝槽230(3)在後續描述。在溝槽230(3)中製造C3中的單元9-12。所述描述可以適當地適用於半導體裝置100中的其他溝槽230(1)、230(2)和230(4)。
在製程1000的步驟S1030，在溝槽230(1)-(4)中形成接觸層。參考第3A圖和第3B圖，在區域300的溝槽230(3)中形成一接觸層331。接觸層331可以是選擇性磊晶技術沉積形成的矽。接觸層331可以包括單晶矽。在本實施例中，接觸層331具有190nm的厚度。接下來可以經過氧化製程在接觸層331上形成氧化層，例如具有2-5nm厚度的氧化矽。在接下來的製造步驟中，接觸層331可以被劃分成列C3的單元9-12中的第一接觸點。第一接觸點包括圖1B中所示的單元10中的第一接觸點131。
在製程1000的步驟S1040，在溝槽230(1)-(4)內形成閘極介電層。參考第4A圖和第4B圖，在溝槽230(3)內形成一閘極介電層437。可以經過分別在溝槽230(3)的第一和第二側壁160a-b上並且在接觸層331上方依序沉積一阻擋絕緣層436、一電荷存儲層435和一穿隧絕緣層434而共形地形成閘極介電層437。在後續 製造步驟中，閘極介電層437可以被劃分成列C3的單元9-12中的閘極介電層，例如第1B圖所示的單元10中的閘極介電層137a-b。
阻擋絕緣層436、電荷存儲層435和穿隧絕緣層434可以是使用諸如原子層(ALD)製程、化學氣相沈積(CVD)製程、物理氣相沈積(PVD)製程或其組合的任何適當製程形成。穿隧絕緣層434可以由SiO2、Si3N4、SiON、HfO2、Al2O3等形成，並且基於設計要求而具有1到5nm的厚度。具有(例如)3到10nm的厚度的電荷存儲層435可以由氮化矽形成，並且還可以包括量子點或奈米晶體。具有位於1nm和10nm之間的範圍內的厚度的阻擋絕緣層436可以包括SiO2、HfO2、ZrO2、Al2O3、氧化鉭、及其組合等等。在本實施例中，阻擋絕緣層436包括經由原位蒸汽產生(ISSG)製程來氧化預先形成的氮化矽層而形成的二氧化矽，電荷存儲層435包括經由氮化矽和氮氧化矽形成的多層配置，並且穿隧絕緣層434包括經由氧化矽和氮氧化矽形成的多層配置。在本實施例中，閘極介電層437的厚度可以根據設計要求而位於5到25nm的範圍內。
在製程1000的步驟S1050，可以在溝槽230(1)-(4)中形成溝道層。參考第5A圖和第5B圖，利用一犧牲層510填充溝槽230(3)。在第5A圖所示的實施例中，溝槽230(3)完全被犧牲層510填充。在一些實施例中，溝槽230(3)被完全覆蓋，但只是部分地被犧牲層510填充。
一般而言，犧牲層510可以是經過在閘極介電層437上沉積一種或多種犧牲材料(例如多晶矽和/或鎢等)而共形形成的。還可以在遮罩層250的一頂表面520上形成犧牲層510。犧牲層510可以是使用原子層(ALD)製程、化學氣相沈積(CVD)製程、物理氣相沈積(PVD)製程或其組合的任何適當製程形成。
參考第6A圖、第6B圖和第10圖，在步驟S1050，經過去除閘極介電層437和犧牲層510的經過遮罩層250的圖案所暴露的部分而在溝槽230(3)中形成一溝槽620。溝槽620還可以包括形成於接觸層331中的一部分621。溝槽620可以是 使用蝕刻製程(例如乾蝕刻)形成的。
參考第7A圖、第7B圖和第10圖，還是在步驟S1050，經過諸如濕蝕刻、乾蝕刻或其組合的蝕刻製程從溝槽230(3)去除犧牲層510。在本實施例中，蝕刻製程是濕法蝕刻。蝕刻製程可以選擇性去除犧牲層510，並且對堆疊層110中的接觸層331、閘極介電層437、第一層122和第二層124’等具有最低影響。
此外，在溝槽230(3)內部沉積一種或多種半導體材料，以在閘極介電層437上形成一溝道層733。溝道層733中的一種或多種半導體材料可以包括本質多晶矽、摻雜有雜質的多晶矽等。在本實施例中，一種或多種半導體材料包括使用低壓化學氣相沈積(CVD)製程沉積的多晶矽層。也可以施加諸如物理氣相沈積(PVD)製程、原子層(ALD)製程或其任何組合的其他適當沉積製程來形成溝道層733。溝道層733可以共形地形成在穿隧絕緣層434的側壁上，以具有位於3nm和5nm之間的厚度。在本實施例中，對溝道層733進一步退火，以(例如)提高多晶矽層的品質。在後續製造步驟中，溝道層733可以被劃分成列C3的單元9-12中的溝道層，例如第1B圖中所示的單元10中的溝道層133a-b。
在製程1000的步驟S1060，可以在溝槽230(1)-(4)中形成犧牲層。參考第8A-8B圖，利用一犧牲層820填充溝槽620。在第8A圖所示的實施例中，溝槽620完全被犧牲層820填充。在一些實施例中，溝槽620被完全覆蓋，並且溝槽620的側壁被完全覆蓋，但只是部分被犧牲層820填充。犧牲層820可以包括介電層，例如二氧化矽、一種或多種高介電常數材料等。在本實施例中，犧牲層820是第1C圖所示的絕緣層138。替代地，可以接下來去除犧牲層820並替換為絕緣層138。
在製程1000的步驟S1070，可以經過將閘極介電層、溝道層和接觸層的部分向下去除到基底101而將溝槽230(1)-(4)劃分成多個單元。第9B圖繪示本發明較佳實施例中對應第9A圖的半導體裝置的俯視示意圖，並且第9A圖是沿第9B圖中的線段CC’的剖面圖。參考第9A-9B圖，經過去除閘極介電層437、溝道層 733和接觸層331的部分以形成包括一第一和一第二側壁960a-b的一窄溝槽920，由此將溝槽230(3)劃分成單元9-12。第一和第二側壁960a-b是溝槽230(3)的相應的第一和第二側壁160a-b的部分。在各種實施例中，使用諸如濕蝕刻、乾蝕刻或其組合的蝕刻製程來去除閘極介電層437、溝道層733、犧牲層820和接觸層331的部分。
單元9-12中的閘極介電層437和溝道層733沿第一和第二側壁160a-b的剩餘部分分別對應於第一電晶體串和第二電晶體串的閘極介電層和溝道層。例如，單元10中的閘極介電層437和溝道層733沿第一和第二側壁160a-b的剩餘部分分別對應於串10a-b的閘極介電層137a-b和溝道層133a-b。單元9-12中接觸層331的剩餘部分對應於第一接觸點。例如，單元10中的接觸層331的剩餘部分對應於第一接觸點133。此外，介電結構181(例如二氧化矽)共形地形成在接觸層331上的溝槽920中並且沿溝槽920的第一和第二側壁960a-b，因而將單元9-12電隔離。 在第9A圖所示的實施例中，介電結構181部分地填充溝槽920。替代地，介電結構181可以完全填充溝槽920。相應地，沿第一側壁160a形成的第一串經過介電結構181隔離，並且沿第二側壁160b形成的第二串經過介電結構181隔離。
在製程1000的步驟1080，接下來形成CSR和閘極結構。參考第1A-1C圖，去除層122和層123，並替換為相應的閘極結構151a(1)-(5)和151b(1)-(5)。可以形成與閘極結構和/或CSR 52相鄰的介電結構171。此外，可以形成第二接觸點182a-b以及連接第二接觸點182a-b的位元線。之後，製程1000進行至步驟S1099，並終止。
還可以在製程1000之前、期間和之後提供附加步驟，並且對於製程1000的附加實施例而言，可以對上文描述的步驟中的一者或多者予以替換、去除、調整和/或按不同循序執行。在本實施例中，第一接觸點131可以不形成於步驟S1030中，而是可以在去除犧牲層510之後形成於步驟S1050。可以在半導體裝置100上形成各種附加的互連結構(例如具有導電線和/穿孔的金屬層)。這樣的 互連結構使半導體裝置100與其他接觸結構和/或主動裝置電連接，以形成功能電路。還可以形成諸如鈍化層、輸入/輸出結構等的附加元件。
可以使製程1000與其他製程流相結合，以在半導體裝置100上製造其他適當的半導體元件(未繪示)，例如其他類型的電晶體、雙極電晶體、電阻器、電容器、電感器、二極體、熔絲等。在各種實施例中，製程1000還可以與附加的流程結合，以製造出其他適當電路，例如，用於驅動存儲單元的週邊電路、用於讀取存儲在存儲單元中的資料的感測放大器、和/或解碼電路等。製程1000的步驟只是實施例態樣，並非旨在限制本發明。
前文概述了幾個實施例，以使本領域技術人員可以更好地理解本發明。本領域技術人員應當認識到他們可以容易地使用本發明作為基礎來設計或者修改其他的製程和結構，以達到與文中介紹的實施例相同的目的和/或實現與之相同的優點。本領域技術人員還應當認識到這樣的等價構造不脫離本發明的精神和範圍，而且他們可以在本文中做出各種變化、替換和更改，而不脫離本發明的精神和範圍。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16:單元
52:CSR
100:半導體裝置
124:絕緣層
154:高K層
160a:第一側壁
160b:第二側壁
171、181、181(k)、181(l)、181(m)、181(n)、181(o):介電結構
AA’:線段
C1、C2、C3、C4:列
X、Y:方向

Claims (19)

  1. 一種半導體裝置，包含：一堆疊層位於一基底上，其中該堆疊層包含一溝槽，該溝槽具有一第一側壁和一第二側壁，且該第一側壁相對該第二側壁；複數個第一電晶體串沿該溝槽的該第一側壁設置，各該些第一電晶體串沿一垂直方向垂直堆疊於該基底上；以及複數個第一介電結構設置在該溝槽中以及相鄰的該些第一電晶體串之間。
  2. 如申請專利範圍第1項所述之半導體裝置，其中各該些第一電晶體串包含一第一溝道結構沿該溝槽的該第一側壁設置，以及一第一閘極結構沿該溝槽的該第一側壁設置。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該第一閘極結構設置在該第一溝道結構的一側上。
  4. 如申請專利範圍第2項所述之半導體裝置，其中該第一閘極結構部分包圍該第一溝道結構。
  5. 如申請專利範圍第2項所述之半導體裝置，其中該第一溝道結構具有一平面形狀。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該些第一電晶體串中的各第一串和該些第二電晶體串中的各第二串在兩個相鄰的該些第一介電結 構之間形成相應單元。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該些單元中的該些第一串和該些第二串以絕緣層隔開。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該些絕緣層與該些第一介電結構由不同材料組成。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該些第一串在垂直於該垂直方向的一平面中被包括該些絕緣層和該些第一介電結構的至少兩個不同介電結構包圍。
  10. 如申請專利範圍第1項所述之半導體裝置，更包含：另一溝槽與該溝槽相鄰，其中該堆疊層包含該另一溝槽，且該另一溝槽具有一第三側壁和一第四側壁；以及複數個第三電晶體串沿該另一溝槽的該第三側壁設置，各該些第三電晶體串垂直堆疊於該基底上。
  11. 如申請專利範圍第1項所述之半導體裝置，其中該些第一電晶體串和該些第三電晶體串以該些第二介電結構隔開。
  12. 一種形成半導體裝置的方法，包含：形成一堆疊層於一基底上，其中該堆疊層包含交替設置的第一層和第二層，一溝槽形成於該堆疊層中，且該溝槽具有一第一側壁和一第二側壁相對 該第二側壁；形成溝道材料於該溝槽中，其中該些溝道材料分別沿該第一側壁和該第二側壁設置；以及以第一介電結構替換該些溝道材料的部分，而將該溝槽劃分成多個單元，該些溝道材料沿該第一側壁和該第二側壁的剩餘部分分別形成第一電晶體串和第二電晶體串的第一溝道結構和第二溝道結構，各該些第一電晶體串和各該些第二電晶體串垂直堆疊於基底上。
  13. 如申請專利範圍第12項所述之形成半導體裝置的方法，更包含：分別以該些第一電晶體串和該些第二電晶體串的第一閘極結構和第二閘極結構替換該第二層，該些第一閘極結構與該第一側壁相鄰，並且該些第二閘極結構與該第二側壁相鄰。
  14. 如申請專利範圍第13項所述之形成半導體裝置的方法，其中各該些第一閘極結構設置在各該些第一溝道結構的一側上，並且各該些第二閘極結構設置在各該些第二溝道結構的一側上。
  15. 如申請專利範圍第13項所述之形成半導體裝置的方法，其中各該些第一閘極結構部分包圍各該些第一溝道結構，並且各該些第二閘極結構部分包圍各該些第二溝道結構。
  16. 如申請專利範圍第12項所述之形成半導體裝置的方法，其中該溝槽的該第一側壁和該第二側壁具有平面形狀，且各該些第一溝道結構和各該些第二溝道結構具有平面形狀。
  17. 如申請專利範圍第13項所述之形成半導體裝置的方法，更包含：形成絕緣層於各該些第一溝道結構和各該些第二溝道結構之間。
  18. 如申請專利範圍第17項所述之形成半導體裝置的方法，其中各該些單元包括各該些第一電晶體串中的第一串和各該些第二電晶體串中的第二串，各該些第一串和各該些第二串以該些絕緣層隔開。
  19. 如申請專利範圍第13項所述之形成半導體裝置的方法，更包含：形成另一溝槽於該堆疊層中，其中該另一溝槽相鄰該溝槽，且該另一溝槽具有一第三側壁以及與該第三側壁相對的一第四側壁；沿該另一溝槽的相應的該第三側壁和該第四側壁形成第三電晶體串和第四電晶體串，各該些第三電晶體串和各該些第四電晶體串垂直堆疊於該基底上；以及形成第二介電結構，將該些第三電晶體串與該些第二電晶體串隔開。
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