KR20100001547A - 수직형 비휘발성 메모리 소자 및 이의 제조 방법 - Google Patents

수직형 비휘발성 메모리 소자 및 이의 제조 방법 Download PDF

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이종욱
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강종혁
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Abstract

수직형 비휘발성 메모리 소자 및 이의 제조 방법에서, 비휘발성 메모리 소자는 기판 상부면에, 각각 제1 내지 제4 측벽을 포함하는 직육면체 형상을 갖고 서로 마주하도록 제1 및 제2 단결정 반도체 필러가 배치된다, 상기 제1 단결정 반도체 필러의 제1 측벽 전면에 순차적으로 제1 터널 산화막, 제1 전하 저장막 및 제1 블록킹 유전막이 적층된다. 상기 제2 단결정 반도체 필러의 제1 측벽 전면에 순차적으로 제2 터널 산화막, 제2 전하 저장막 및 제2 블록킹 유전막이 구비된다. 또한, 상기 제1 및 제2 블록킹 유전막 표면과 동시에 접하면서 상기 제1 및 제2 단결정 반도체 필러에 공통으로 사용되는 워드 라인이 포함된다. 상기 비휘발성 메모리 소자는 워드 라인 수가 감소되어 고도로 집적화된다.

Description

수직형 비휘발성 메모리 소자 및 이의 제조 방법{Vertical type non-volatile memory device and method of forming the same}
본 발명은 수직형 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 좁은 수평 면적의 기판 상에 구현할 수 있는 고집적화된 수직형 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 메모리 소자는 전자 및 통신 제품에 다양하게 이용된다. 상기 반도체 메모리 소자는 집적 회로들을 포함하고 있으며, 기판 상에 박막을 증착하고 패터닝하는 공정을 수행함으로써 상기 집적 회로가 형성될 수 있다.
최근, 반도체 메모리 소자의 집적도 향상을 위하여, 각 단위 칩 내에 포함되는 셀 트랜지스터들을 수직 방향으로 적층시키는 방법들이 연구되고 있다. 특히, NAND 플래시 메모리 소자의 경우 단위 셀이 하나의 트랜지스터로 이루어진다. 때문에, 상기 NAND 플래시 메모리 소자는 상기 셀 트랜지스터들을 수직으로 적층시킴으로써 집적화될 수 있다.
그러나, 상기 반도체 메모리 소자에 포함된 각 셀 트랜지스터들을 수직 방향으로 적층시킨다 하더라도, 상기 셀 트랜지스터들을 형성하기 위해 필요한 기판의 면적이 넓으면 집적도 향상의 효과가 감소된다. 특히, 공정의 어려움 때문에 상기 셀 트랜지스터들을 수직 방향으로 적층시킬 수 있는 개수가 한정되어 있으므로, 상기 셀 트랜지스터들을 형성하기 위한 기판 면적을 감소시키는 것이 더욱 필요하다.
일반적으로, 상기와 같이 수직 방향으로 적층되는 셀 트랜지스터는 필러 형상의 폴리실리콘 패턴을 채널 영역으로 사용한다. 그러나, 상기 채널 영역이 폴리실리콘 패턴으로 제공되는 셀 트랜지스터는 단결정 실리콘으 채널을 갖는 셀 트랜지스터에 비해 셀 산포가 불량하고, 온 전류가 감소되어 동작 속도가 느리다. 또한, 상기 폴리실리콘 패턴이 채널 영역으로 제공되는 셀 트랜지스터의 경우, 상기 폴리실리콘 패턴의 측벽 기울기로 인해서 상부의 폴리실리콘 패턴의 두께가 하부에 비해 더 두꺼워질 수 있다. 때문에, 상기 폴리실리콘 패턴들 사이의 간격이 좁아지게 되어 집적도 향상에 한계가 있다.
따라서, 최근에는 상기 셀 트랜지스터를 형성하기 위한 채널 영역을 상기 폴리실리콘 패턴 대신 단결정 실리콘으로 필러를 형성하는 방법이 제안되고 있다. 그러나, 결정 결함이 없는 단결정 실리콘 필러를 형성하는 것이 용이하지 않다.
또한, 고집적화된 수직형 메모리 소자를 형성하기 위해서는 상기 단결정 실리콘 필러의 폭이 좁아져야 할 뿐 아니라 상기 단결정 실리콘 필러들 사이의 간격도 감소되어야 한다. 그러나, 좁은 폭을 갖는 단결정 실리콘 필러를 형성하는 것과, 상기 단결정 실리콘 필러들 사이의 간격을 감소시키는 것이 용이하지 않다.
그러므로, 좁은 기판 면적 내에 좁은 폭을 갖는 단결정 실리콘 필러가 포함되는 고도로 집적화된 수직형 비휘발성 메모리 소자 및 그 제조 방법이 요구되고 있다.
본 발명의 목적은 고집적화된 수직형 비휘발성 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 수직형 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 고집적화된 수직형 비휘발성 메모리 소자의 동작 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 양태에 따른 수직형 비휘발성 메모리 소자는, 기판 상부면에, 각각 제1 내지 제4 측벽을 포함하는 직육면체 형상을 갖고 서로 마주하도록 제1 및 제2 단결정 반도체 필러가 배치된다. 상기 제1 단결정 반도체 필러의 제1 측벽 전면에 순차적으로 제1 터널 산화막, 제1 전하 저장막 및 제1 블록킹 유전막이 적층된다. 상기 제2 단결정 반도체 필러의 제1 측벽 전면에 순차적으로 제2 터널 산화막, 제2 전하 저장막 및 제2 블록킹 유전막이 적층된다. 및 상기 제1 및 제2 블록킹 유전막 표면과 동시에 접하면서 상기 제1 및 제2 단결정 반도체 필러에 공통으로 사용되는 워드 라인이 포함된다.
본 발명의 일 실시예에서, 상기 제1 측벽은 상기 제1 및 제2 단결정 반도체 필러가 서로 마주하는 면이다. 상기 제2 내지 제4 측벽은 절연막 패턴으로 둘러싸여 있다.
본 발명의 일 실시예에서, 상기 워드 라인의 폭 및 상기 워드 라인들 사이의 갭은 각각 사진 공정에서의 최소 선폭과 동일하다.
본 발명의 일 실시예에서, 상기 워드 라인은 제1 및 제2 블록킹 유전막 상에서 상기 기판 표면과 수직한 방향으로 이격되어 복수개가 배치될 수 있다.
본 발명의 일 실시예에서, 상기 최 상부 워드 라인 위로 상기 제1 및 제2 단결정 반도체 필러의 측벽과 대향하도록 구비되고, 상기 제1 단결정 반도체 필러에 형성된 최 상부 셀 트랜지스터와 직렬 연결되는 제1 군 상부 선택 트랜지스터 및 상기 제2 단결정 반도체 필러에 형성된 최 상부 셀 트랜지스터와 직렬 연결되는 제2 군 상부 선택 트랜지스터가 구비될 수 있다.
상기 제1 및 제2 군 상부 선택 트랜지스터는 각각 적어도 2개의 트랜지스터를 포함하고, 동일 층에 형성되어 있는 상기 제1 군 상부 선택 트랜지스터와 상기 제2 군 상부 트랜지스터는 워드 라인을 공유한다.
상기 제1 군 및 제2 군 상부 선택 트랜지스터는, 상기 제1 및 제2 군 상부 선택 트랜지스터에 포함된 상부 선택 트랜지스터들을 동작시켰을 때, 워드 라인을 공유하고 있는 상기 상부 선택 트랜지스터들이 서로 반대의 온/오프 동작이 수행되도록 형성된다.
상기 제1 군 및 제2 군 상부 선택 트랜지스터는 공핍형 트랜지스터 및 증가형 트랜지스터를 포함할 수 있다.
상기 제1 단결정 반도체 필러에 형성된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서와 상기 제2 단결정 반도체 필러에 형성된 공핍형 트 랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서가 서로 다를 수 있다.
본 발명의 일 실시예에서, 상기 제1 터널 산화막, 제1 전하 저장막 및 제1 블록킹 유전막은 상기 워드 라인과 동일한 방향으로 연장되면서 상기 워드 라인 연장 방향으로 배치된 제1 단결정 반도체 필러들의 제1 측벽 전면과 접촉하는 라인 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제2 터널 산화막, 제2 전하 저장막 및 제2 블록킹 유전막은 상기 워드 라인과 동일한 방향으로 연장되면서 상기 워드 라인 연장 방향으로 배치된 제2 단결정 반도체 필러들의 제1 측벽 전면과 접촉하는 라인 형상을 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 양태에 따른 수직형 비휘발성 메모리 소자는, 제1 내지 제 n셀 트랜지스터들이 직렬로 연결된 제1 스트링이 구비된다, 제n+1 내지 제 2n 셀 트랜지스터들이 직렬로 연결되고, 상기 제1 스트링과 이웃하는 제2 스트링이 구비된다. 상기 제1 스트링에 포함된 셀 트랜지스터들의 게이트와 상기 제2 스트링에 포함된 셀 트랜지스터의 게이트가 서로 2개씩 전기적으로 연결된 워드 라인이 구비된다. 상기 제1 스트링의 최 상부 셀 트랜지스터들과 연결되는 제1 군 상부 선택 트랜지스터가 구비된다. 상기 제2 스트링의 최 상부 셀 트랜지스터들과 연결되는 제2 군 상부 선택 트랜지스터가 구비된다. 또한, 상기 제1 군 상부 선택 트랜지스터의 게이트와 상기 제2 군 상부 선택 트랜지스터의 게이트가 서로 2개씩 전기적으로 연결된 상부 선택 워드 라인이 구비된다.
본 발명의 일 실시예에서, 상기 제1 군 및 2 군 상부 선택 트랜지스터는 각 각 하나의 증가형 트랜지스터와 하나의 공핍형 트랜지스터를 포함한다.
상기 제1 군 상부 선택 트랜지스터에 포함된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서와 상기 제2 군 상부 선택 트랜지스터에 포함된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서가 서로 다르다.
상기한 목적을 달성하기 위한 본 발명의 일 양태에 따른 수직형 비휘발성 메모리 소자의 제조 방법은, 기판 상부면에 층간 절연막 패턴 및 워드 라인이 순차적으로 적층된 패턴 구조물을 형성한다. 상기 패턴 구조물 양 측벽 전면에 순차적으로 블록킹 유전막, 전하 저장막 및 터널 산화막을 적층한다. 다음에, 상기 터널 산화막 양 측 표면에 각각 제1 및 제2 단결정 반도체 필러를 형성한다.
상기 패턴 구조물을 형성하기 위하여, 상기 기판 상부면에 층간 절연막 및 워드 라인용 도전막을 순차적으로 적층한다. 다음에, 상기 워드 라인용 도전막 및 층간 절연막을 패터닝하여 라인 앤 스페이스 형상의 패턴 구조물들을 형성한다.
상기 라인 앤 스페이스는 각각 사진 공정의 최소 선폭을 가질 수 있다.
상기 제1 및 제2 단결정 반도체 필러를 각각 형성하기 위하여, 상기 패턴 구조물들 양 측벽, 상기 패턴 구조물들의 상부면 및 기판 표면을 따라 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막을 이방성 식각하여 상기 기판 상에 상기 터널 산화막과 접촉하는 비정질 반도체 패턴을 형성한다. 상기 비정질 반도체 패턴 사이의 갭 내부를 채우는 절연막 패턴을 형성한다. 상기 비정질 반도체 패턴을 상전이시켜 결정질의 단결정 반도체 패턴을 형성한다. 다음에, 상기 단결정 반도체 패턴을 패터닝하여 상기 절연막 패턴의 양 측벽에 제1 및 제2 단결정 반도체 필러를 형성한다.
상기 단결정 반도체 패턴은 상기 패턴 구조물의 연장 방향과 수직한 방향으로 절단되도록 패터닝한다.
상기 비정질 반도체 패턴을 상전이시키는 공정은 열 처리 공정 및 레이저를 조사하는 공정을 포함한다.
상기 최 상부 워드 라인 위로 상기 제1 단결정 반도체 필러와 대향하도록 배치되는 제1 군 상부 선택 트랜지스터 및 상기 제2 단결정 반도체 필러와 대향하도록 배치되는 제2 군 상부 선택 트랜지스터를 각각 형성하는 단계를 더 포함할 수 있다.
상기 제1 및 제2 단결정 반도체 필러에 상기 제1 군 및 제2 군 상부 선택 트랜지스터는 각각 공핍형 트랜지스터 및 증가형 트랜지스터를 포함하한다.
워드 라인을 공유하는 상부 선택 트랜지스터들을 동작시켰을 때 상기 워드 라인을 공유하는 상부 선택 트랜지스터들이 서로 반대의 온/오프 동작이 수행되도록 상기 공핍형 트랜지스터 및 증가형 트랜지스터들을 배치시킬 수 있다.
상기 워드 라인을 공통으로 사용하는 제1 및 제2 단결정 반도체 필러에서, 상기 제1 단결정 반도체 필러에 형성된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서와 상기 제2 단결정 반도체 필러에 형성된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서가 서로 다르게 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 양태에 따른 수직형 비휘발성 메 모리 소자의 동작 방법으로, 서로 다른 단결정 반도체 필러에 구비되고, 공통의 비트 라인 및 워드 라인을 포함하는 각각의 셀 트랜지스터들을 갖고, 각 단결정 반도체 필러에 2 이상의 상부 선택 트랜지스터가 포함된 비휘발성 메모리 소자에서, 선택된 셀과 연결되어 있는 상부 선택 트랜지스터를 각각 턴 온하고, 상기 선택된 셀과 공통의 워드 라인을 갖는 단결정 반도체 필러에 연결된 상부 선택 트랜지스터를 각각 턴 오프한다. 상기 선택된 셀에 데이터를 읽거나 쓰는 동작을 수행한다.
본 발명에 따른 수직형 비휘발성 메모리 소자는 매우 좁은 수평 면적의 기판 상에 단결정 반도체 필러가 형성될 수 있다. 구체적으로, 최소 선폭(F)의 2배를 각 변으로 하는 직사각형의 면적(2F2)내에 한 층의 셀 트랜지스터가 구현될 수 있다. 이와같이, 본 발명의 수직형 비휘발성 메모리 소자는 고도로 집적화된다. 또한, 본 발명의 수직형 비휘발성 메모리 소자는 단결정의 반도체 필러의 일 측에 셀 트랜지스터가 형성되므로, 소자의 전기적 특성이 양호하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 사시도이다. 본 실시예의 비휘발성 메모리 소자는 NAND플래시 메모리 소자이다. 도 2는 도 1에 도시된 본 발명의 실시예 1에 따른 비휘발성 메모리 소자의 회로도이다.
도 1 및 도 2를 참조하면, 단결정 반도체 물질로 이루어지는 기판(100)이 구비된다. 상기 기판(100)은 예를들어, 단결정 실리콘으로 이루어질 수 있다.
상기 기판(100) 상에는 패드 산화막 패턴(102a)이 구비된다. 상기 패드 산화막 패턴(102a)은 실리콘 산화물로 이루어진다.
상기 패드 산화막 패턴(102a) 상에는 층간 절연막 패턴(105a~105e) 및 워드 라인(107a~107d)이 번갈아가며 적층되어 있는 패턴 구조물(108)이 구비된다. 상기 패턴 구조물(108)은 제1 방향으로 연장되는 라인 형상을 갖는다. 또한 상기 패턴 구조물(108)은 상기 제1 방향과 수직한 제2 방향으로 서로 일정한 간격으로 이격되어 있다. 상기 층간 절연막 패턴(105a~105e)들은 실리콘 질화물로 이루어질 수 있다. 상기 워드 라인(107a~107d)들은 폴리실리콘으로 이루어질 수 있다. 상기 패턴 구조물(108)은 서로 일정한 간격으로 이격되어 있다. 상기 패턴 구조물(108)의 폭 및 패턴 구조물(108) 사이 간격은 사진 공정을 통해 형성될 수 있는 최소 선폭(F)일 수 있다.
상기 패턴 구조물(108)에는 수직 방향으로 적층되는 트랜지스터의 수만큼의 워드 라인(107a~107d)이 필요하다. 본 실시예 최 상부에 위치하는 2개 층의 워드 라인(107c, 107d)은 선택 트랜지스터의 게이트와 공통으로 사용되는 워드 라인이고, 나머지의 층에 위치하는 워드 라인(107a, 107b)은 셀 트랜지스터의 콘트롤 게이트 전극과 공통으로 사용되는 워드 라인이다.
상기 패턴 구조물(108)의 양 측벽의 전체 면에는 블록킹 유전막 패턴(112a), 전하 저장막 패턴(114a) 및 터널 산화막 패턴(116a)이 측방으로 적층되어 있다. 구체적으로, 상기 패턴 구조물(108)의 제1 측벽에는 제1 블록킹 유전막 패턴, 제1 전하 저장막 패턴 및 제1 터널 산화막 패턴이 적층되어 있고, 상기 패턴 구조물(108)의 제1 측벽과 마주하고 있는 제2 측벽에는 제2 블록킹 유전막 패턴, 제2 전하 저장막 패턴 및 제2 터널 산화막 패턴이 적층되어 있다.
상기 제1 터널 산화막 패턴과 접하면서 상기 제1 터널 산화막 패턴의 연장 방향으로 반복하여 배치되는 고립된 형태의 제1 반도체 필러(128a)들이 구비된다. 또한, 상기 제2 터널 산화막 패턴과 접하면서 상기 제2 터널 산화막 패턴의 연장 방향으로 반복하여 배치되는 고립된 형태의 제2 반도체 필러(128b)들이 구비된다. 상기 제1 및 제2 반도체 필러(128a, 128b)는 단결정 실리콘으로 이루어진다. 또한, 상기 제1 및 제2 반도체 필러(128a, 128b)는 직육면체 형상을 가진다.
상기 제2 방향으로 상기 제1 및 제2 반도체 필러(128a, 128b)들 사이에는 제 1 절연막 패턴(124a)이 채워진다. 또한, 상기 제1 방향으로 제1 및 제2 반도체 필러(128b)들 사이, 상기 제1 절연막 패턴(124a)들 사이에는 제2 절연막 패턴(도시안됨)이 채워진다.
이와같이, 상기 제1 및 제2 반도체 필러(128a, 128b)에는 기판(100) 표면과 수직 방향으로 플래시 메모리 셀 트랜지스터들이 형성되며, 상기 플래시 메모리 셀 트랜지스터들은 직렬로 연결되어 있다.
한편, 상기 제1 및 제2 반도체 필러(128a, 128b)에서 최 상부에 위치하는 2개의 트랜지스터는 상부 선택 트랜지스터들(140a, 140b, 142a, 142b)로 제공된다. 이하에서는, 상기 제1 반도체 필러(128a)에 형성된 상부 선택 트랜지스터는 제1 군 상부 선택 트랜지스터라 하고, 상기 제2 반도체 필러(128b)에 형성된 상부 선택 트랜지스터는 제2 군 상부 선택 트랜지스터라 한다. 상기 제1 군 상부 선택 트랜지스터는 최 상부에 위치히는 제1 상부 선택 트랜지스터(140a)와, 상기 제1 상부 선택 트랜지스터 다음에 위치하는 제2 상부 선택 트랜지스터(140b)를 포함한다. 또한, 상기 제2 군 상부 선택 트랜지스터(142)는 최 상부에 위치히는 제3 상부 선택 트랜지스터(142a)와, 상기 제3 상부 선택 트랜지스터(142a) 다음에 위치하는 제4 상부 선택 트랜지스터(142b)를 포함한다.
상기 워드 라인들을 공유하고 있는 상부 선택 트랜지스터들 중 적어도 한 쌍의 상부 선택 트랜지스터는 서로 반대의 온 오프 동작이 수행되어야 한다.
예를들어, 하나의 워드 라인(107d)을 공유하고 있는 상기 제1 상부 선택 트랜지스터(140a)와 상기 제3 상부 선택 트랜지스터(142a)를 동작시켰을 때, 상기 제 1 및 제3 상부 선택 트랜지스터(140a, 142b)는 서로 반대의 온/오프 동작이 수행될 수 있다. 이와는 달리, 나머지 워드 라인(107d)을 공유하고 있는 상기 제2 상부 선택 트랜지스터(140b)와 상기 제4 상부 선택 트랜지스터(142b)를 동작시켰을 때, 상기 제2 및 제4 상부 선택 트랜지스터(140a, 142b)는 서로 반대의 온/오프 동작이 수행될 수 있다.
한편, 한 쌍의 상부 선택 트랜지스터가 서로 반대의 온/오프 동작이 수행되면, 상기 워드 라인을 공유하는 나머지 쌍의 상부 선택 트랜지스터는 동일한 온/오프 동작이 될 수도 있어야 한다.
이를 위하여, 상기 워드 라인(107c, 107d)을 공유하고 있는 제1 군 및 제 2군 상부 선택 트랜지스터(140a, 140b) 중 어느 하나는 공핍형 트랜지스터로 제공되고, 상기 나머지 하나는 증가형 트랜지스터로 제공된다.
즉, 상기 제1 단결정 반도체 필러(128a)에 형성된 제1 군 상부 선택 트랜지스터(140a, 140b) 중 어느 하나는 공핍형 트랜지스터로 제공되고, 나머지 하나는 증가형 트랜지스터로 제공된다. 상기 제2 군 상부 선택 트랜지스터(142a, 142b)에서 공핍형 트랜지스터 및 증가형 트랜지스터의 수직 방향 배치 순서는 상기 제1 군 상부 선택 트랜지스터(142a, 142b)에서 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서와 서로 다르다.
예를들어, 상기 제1 상부 선택 트랜지스터(140a)가 공핍형 트랜지스터로 형성되면, 제2 상부 선택 트랜지스터(140b) 및 제3 상부 선택 트랜지스터(142a)는 증가형 트랜지스터로 제공되고, 제4 상부 선택 트랜지스터(142b)는 공핍형 트랜지스 터로 제공된다. 이와는 달리, 상기 제1 상부 선택 트랜지스터(140a)가 증가형 트랜지스터로 형성되면, 제2 상부 선택 트랜지스터(140b) 및 제3 상부 선택 트랜지스터(142a)는 공핍형 트랜지스터로 제공되고, 제4 상부 선택 트랜지스터(142b)는 증가형 트랜지스터로 제공된다.
상기 제1 및 제2 반도체 필러(128a, 128b)들 상부면과 접하면서 상기 워드 라인(107a~107d)과 수직한 제2 방향으로 연장되는 비트 라인(134)이 구비된다.
도시하지는 않았지만, 각 반도체 필러의 최 하부에는 하나의 하부 선택 트랜지스터가 구비될 수 있다.
본 실시예에 따른 비휘발성 소자는 2F2 의 수평 면적에 하나의 셀 트랜지스터가 구비되며, 상기 셀 트랜지스터를 수직 방향으로 적층된다. 때문에, 상기 비휘발성 소자는 고도로 집적화될 수 있다.
이하에서는, 도 2를 참고로 하여 본 발명의 비휘발성 메모리 소자의 회로를 간단하게 설명한다.
도 2에 도시된 것과 같이, 각 스트링에는 셀 트랜지스터들이 직렬로 연결되어 있다. 구체적으로, 제1 스트링에는 제1 및 제2 셀 트랜지스터(144a, 144b)가 직렬 연결되어 있다. 또한, 제2 스트링에는 제3 및 제4 셀 트랜지스터(146a, 146b)가 직렬 연결되어 있다.
상기 제1 스트링에 포함된 셀 트랜지스터들(144a, 144b)의 게이트와 상기 제 2 스트링에 포함된 셀 트랜지스터들(146a, 146b)의 게이트가 서로 2개씩 쌍으로 연결된 워드 라인이 구비된다. 즉, 상기 제1 및 제3 셀 트랜지스터(144a, 146a)의 게이트는 하나의 워드 라인에 연결되고, 상기 제2 및 제4 셀 트랜지스터(144b, 146b)의 게이트는 다른 워드 라인에 연결된다.
또한, 각 스트링의 최 상부 셀 트랜지스터에는 상부 선택 트랜지스터들(140a, 140b, 142a, 142b)이 연결된다. 즉, 홀수번째 스트링에는 제1 군 상부 선택 트랜지스터(140a, 140b)가 연결되고, 상기 홀수번째 스트링과 짝을 이루는 짝수번째 스트링에는 제2 군 상부 선택 트랜지스터(142a, 142b)가 연결된다.
상기 제1 군 및 2 군 상부 선택 트랜지스터(140a, 140b, 142a, 142b)는 각각 하나의 증가형 트랜지스터와 하나의 공핍형 트랜지스터를 포함한다. 상기 제1 군 상부 선택 트랜지스터(140a, 140b)에 포함된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서와 상기 제2 군 상부 선택 트랜지스터(142a, 142b)에 포함된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서가 서로 다르다.
구체적으로, 상기 제1 군 상부 선택 트랜지스터(140a, 140b)에 포함된 제1 상부 선택 트랜지스터(140a)는 증가형 트랜지스터이고, 제2 상부 선택 트랜지스터는 공핍형 트랜지스터(140b)일 수 있다. 또한, 제2 군 상부 선택 트랜지스터(142a, 142b)에 포함된 제3 상부 선택 트랜지스터(142a)는 공핍형 트랜지스터이고, 제4 상부 선택 트랜지스터(142b)는 증가형 트랜지스터일 수 있다.
도 2에 도시된 비휘발성 메모리 소자의 경우, 통상적인 비휘발성 메모리 소 자와는 달리 선택된 셀에 데이터를 읽거나 쓸 때 워드 라인을 공유하고 있는 이웃하는 셀에도 동시에 데이터가 읽혀지거나 또는 쓰여지게 되는 문제가 있다. 때문에, 상기 쓰기 또는 읽기 동작을 수행하기 위해서는 워드 라인을 공유하고 있는 2개의 스트링 중 어느 하나를 선택하는 과정이 요구된다. 상기 스트링의 선택은 상기 제1 내지 제 4 상부 선택 트랜지스터를 통해 이루어진다.
상기 제1 내지 제 4 상부 선택 트랜지스터(140a, 140b, 142a, 142b)에는 증가형 및 공핍형 트랜지스터가 포함되어 있다. 상기 증가형 트랜지스터의 경우 게이트에 문턱 전압 이상이 인가되어야만 턴 온 되고, 상기 공핍형 트랜지스터의 경우 게이트에 전압이 인가되었을 때 채널이 존재하여 턴 온 되지만 게이트에 문턱 전압을 인가하는 경우 턴 오프된다.
본 실시예에서, 상기 증가형 트랜지스터는 종래의 선택 트랜지스터의 역할을 하며, 상기 공핍형 트랜지스터는 선택되지 않는 스트링을 오프시키기 위한 스위칭 역할을 한다. 따라서, 상기 증가형 트랜지스터와 공핍형 트랜지스터는 서로 반대의 동작이 수행될 수 있으며, 워드 라인에 인가되는 전압에 따라서 동일한 동작이 수행될 수도 있다.
이하에서는, 상기 도 2를 참조로 본 발명의 실시예 1에 따른 비휘발성 메모리 소자의 동작을 간단하게 설명한다.
상기 제1 내지 제4 상부 선택 트랜지스터(140a, 140b, 142a, 142b)를 통하여 스트링을 선택하는 것만이 기존의 동작 방법과 다르므로, 상기 스트링 선택 방법에 대해서만 설명한다.
먼저, 선택된 셀에 읽기 동작 또는 쓰기 동작을 하기 위하여, 상기 선택된 셀이 공유하고 있는 워드 라인이 어떤 스트링에 위치하는 지를 파악하여 상기 스트링을 선택하여야 한다.
예를들어, 상기 선택된 셀이 제1 반도체 필러(128a)에 위치하는 경우에는 상기 선택된 셀이 위치하는 스트링을 선택하기 위해서, 상기 제1 및 제2 선택 트랜지스터(140a, 140b)가 모두 턴 온 되도록 하여야 하며, 상기 제3 및 제4 선택 트랜지스터(142a, 142b)는 적어도 하나가 턴 오프 되도록 하여야 한다.
본 실시예는 상기 제1 상부 선택 트랜지스터(140a)가 증가형 트랜지스터이므로, 워드 라인(107d)에 전압을 인가하여 상기 제1 상부 선택 트랜지스터(140a)가 온 상태가 되도록 한다. 이 때 상기 제1 상부 선택 트랜지스터(140a)와 워드 라인(107d)을 공유하고 있는 제3 상부 선택 트랜지스터(142a)는 오프 상태가 되는 것이 바람직하지만 반드시 오프 상태가 되지는 않아도 된다. 또한, 상기 제2 상부 선택 트랜지스터(140b)가 공핍형 트랜지스터이고 상기 제4 상부 선택 트랜지스터(142b)가 증가형 트랜지스터이므로, 워드 라인(107c)에 전압이 인가되지 않았을 때 상기 제2 상부 선택 트랜지스터(140b)는 온 상태가 되고 상기 제4 상부 선택 트랜지스터(142b)는 오프 상태가 된다. 상기와 같이, 제1 내지 제4 상부 선택 트랜지스터(140a, 140b, 142a, 142b)의 워드 라인(107c, 107d)들에 전압을 인가함으로써 상기 제1 반도체 필러에 위치하는 셀을 선택할 수 있다.
이와는 달리, 상기 선택된 셀이 제2 반도체 필러(128b)에 위치하는 경우에는 상기 선택된 셀이 위치하는 스트링을 선택하기 위해서, 상기 제3 및 제4 상부 선택 트랜지스터(142a, 142b)가 모두 턴 온 되도록 하여야 하며, 상기 제1 및 제2 상부 선택 트랜지스터(140a, 140b)는 적어도 하나가 턴 오프 되도록 하여야 한다. 본 실시예는 상기 제3 상부 선택 트랜지스터(142a)가 공핍형 트랜지스터이고 상기 제1 상부 선택 트랜지스터(140a)가 증가형 트랜지스터이므로, 워드 라인(105a)에 전압을 인가하지 않았을 때 상기 제3 상부 선택 트랜지스터(142a)가 온 상태가 되고 상기 제1 상부 선택 트랜지스터(140a)는 오프 상태가 된다. 또한, 상기 제4 상부 선택 트랜지스터(142b)가 증가형 트랜지스터이므로, 워드 라인(105b)에 전압을 인가하여 상기 제4 상부 선택 트랜지스터(142b)는 온 상태가 되도록 한다. 이 때, 상기 제4 상부 선택 트랜지스터(142b)와 워드 라인(107d)을 공유하는 상기 제2 상부 선택 트랜지스터(140b)는 오프 상태가 되도록 하는 것이 바람직하지만 반드시 오프 상태가 되지는 않아도 된다.
상기와 같은 방법에 의해 워드 라인을 공유하는 스트링 중 어느 하나를 선택할 수 있다. 따라서, 선택된 셀에 데이터를 쓰거나 읽을 수 있다.
도 3 내지 도 11은 도 1에 도시된 본 발명의 실시예 1에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
도 3을 참조하면, 단결정 실리콘으로 이루진 기판(100)을 마련한다. 상기 기판(100)에 N형의 불순물을 도핑함으로써, NAND 플래시 메모리 소자의 소오스 라인(S/L)으로 사용되는 불순물 영역(도시안됨)을 형성한다. 구체적으로, 하나의 셀 블록이 형성되는 부위의 기판에 N형 불순물을 도핑함으로써 상기 불순물 영역을 형 성할 수 있다.
상기 불순물이 도핑되어 있는 기판(100) 상에 패드 산화막(102)을 형성한다. 상기 패드 산화막(102)은 기판을 열산화시켜 형성할 수 있다. 상기 패드 산화막(102)은 실리콘 질화물로 이루어지는 층간 절연막이 상기 기판(100)과 직접 접촉할 때 발생되는 스트레스를 억제시키기 위하여 제공된다.
상기 패드 산화막(102) 상에 층간 절연막(104) 및 도전막(106)을 수직 방향으로 반복하여 적층한다. 상기 층간 절연막(104) 및 도전막(106)은 화학기상 증착 공정을 통해 형성될 수 있다. 본 실시예에서, 상기 반복 적층되는 구조물의 최 하부 및 최 상부에는 층간 절연막(104)이 구비된다. 상기 도전막(106)은 폴리실리콘으로 이루어질 수 있다. 또한, 상기 층간 절연막(104)은 실리콘 질화물로 이루어질 수 있다.
상기 도전막(106)은 후속 공정을 통해 워드 라인으로 제공되기 위한 각 층 콘트롤 게이트 패턴이 된다. 또한, 최 상부에 형성되는 2층의 도전막(106)은 후속 공정을 통해 상부 선택 트랜지스터의 게이트가 된다. 그러므로, 상기 도전막들(106)은 각 층의 게이트 패턴의 유효 길이(effective length)와 같게 형성되는 것이 바람직하다.
따라서, 적어도 셀 스트링 내에 포함되는 셀 트랜지스터의 개수 및 선택 트랜지스터의 개수만큼 상기 층간 절연막(104) 및 도전막(106)이 반복 적층되어야 한다.
본 실시예에서는 하나의 셀 스트링에 2개의 셀 트랜지스터 및 2개의 상부 선택 트랜지스터가 구비되어 있으므로, 도시된 것과 같이, 제1 내지 제 5 층간 절연막(104a~104e) 및 제1 내지 4 도전막(106a~106d)이 서로 교대로 적층되도록 한다.
도 4를 참조하면, 최 상부에 위치하는 제5 층간 절연막(104e) 상에 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴은 제1 방향으로 연장되는 라인 형상을 갖는다.
상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 기판(100) 표면이 노출되도록 상기 제1 내지 제5 층간 절연막(104a~104e) 및 제1 내지 제4 도전막(106a~106d)을 식각한다. 상기 식각 공정을 수행하면, 제1 내지 제5 층간 절연막 패턴(105a~105e), 제 1 및 제2 콘트롤 게이트(107a, 107b) 및 제1 및 제2 선택 게이트(107c, 107d)를 포함하는 패턴 구조물(108)이 형성된다. 상기 식각 공정을 통해 생성된 상기 패턴 구조물(108)들 사이의 제1 개구부(110)는 반도체 필러가 형성되기 위한 영역이다.
반도체 소자를 고도로 집적화시키기 위하여, 상기 패턴 구조물(108)의 폭 및 상기 제1 개구부(110)의 폭을 디자인 룰과 동일한 수준으로 감소시킬 수 있다.
상기에서 설명한 것과는 달리, 상기 패턴 구조물(108)을 형성하기 위한 식각 공정에서 하드 마스크 패턴을 식각 마스크로 사용할 수도 있다.
도 5를 참조하면, 상기 패턴 구조물(108)의 표면 및 상기 기판(100) 표면을 따라 블록킹 유전막(112), 전하 저장막(114) 및 터널 산화막(116)을 순차적으로 형성한다. 이 때, 상기 박막들에 의해 상기 제1 개구부가 채워지지 않도록 상기 블록 킹 유전막(112), 전하 저장막(114) 및 터널 산화막(116)은 매우 얇은 두께로 형성되어야 한다.
상기 블록킹 유전막(112), 전하 저장막(114) 및 터널 산화막(116)은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
상기 블록킹 유전막(112)은 실리콘 산화물 또는 금속 산화물을 증착시켜 형성할 수 있다. 바람직하게는, 건식 식각 공정을 통해 용이하게 식각할 수 있는 실리콘 산화물로 블록킹 유전막(112)을 형성한다.
상기 전하 저장막(114)은 전하를 트랩할 수 있는 절연 물질을 증착시켜 형성할 수 있다. 예를들어, 상기 전하 저장막(114)은 실리콘 질화물로 형성될 수 있다.
상기 터널 산화막(116)은 실리콘 산화물을 증착시켜 형성할 수 있다.
도 6을 참조하면, 상기 기판(100) 표면 및 패턴 구조물 상부면이 노출되도록 상기 터널 산화막(116), 전하 저장막(114) 및 블록킹 유전막(112)을 순차적으로 이방성 식각한다. 상기 박막들을 이방성 식각하면, 상기 패턴 구조물 측벽 전체를 덮는 터널 산화막 패턴(116a), 전하 저장막 패턴(114a) 및 블록킹 유전막 패턴(112a)이 형성된다.
도 7을 참조하면, 상기 패턴 구조물(108) 상부면, 터널 산화막 패턴 (116a)및 기판(100) 표면을 따라 비정질 실리콘막(도시안됨)을 형성한다. 이 때, 상기 비정질 실리콘막에 의해 상기 패턴 구조물 사이의 제1 개구부가 채워지지 않도록 하여야 한다. 상기 비정질 실리콘막은 후속 공정을 통해 반도체 필러로 제공된다.
다음에, 상기 기판(100) 표면 및 패턴 구조물(108) 상부면이 노출되도록 상 기 비정질 실리콘막을 이방성 식각한다. 상기 이방성 식각 공정을 통해, 상기 터널 산화막 패턴(116a)표면과 접촉하는 스페이서 형상의 비정질 실리콘 패턴(120)이 형성된다. 또한, 상기 비정질 실리콘 패턴(120) 사이에는 상기 제1 개구부(110)보다 좁은 폭을 갖는 제2 개구부(122)가 생성된다.
도 8을 참조하면, 상기 제2 개구부(122) 내부를 채우면서 상기 패턴 구조물 상에 절연막(도시안됨)을 형성한다. 상기 절연막은 화학 기상 증착 공정을 통해 실리콘 산화물을 증착시켜 형성할 수 있다.
다음에, 상기 패턴 구조물(108)의 상부면이 노출되도록 상기 절연막을 연마함으로써 상기 제2 개구부(122)내부에 예비 절연막 패턴(124)을 형성한다. 상기 연마는 화학기계적 연마 공정을 통해 수행될 수 있다.
이 후, 상기 비정질 실리콘 패턴(120, 도 7)을 열처리함으로써 단결정 실리콘 패턴(126)을 형성한다.
상기 단결정 실리콘 패턴(126)을 형성하기 위한 열처리 공정의 예로는 레이저 에피택시 성장 공정(LEG), 고체 상전이 에피택시(SPE) 공정 등을 들 수 있다. 상기 열처리는 레이저를 이용하여 수행될 수도 있고, 퍼니스 등을 이용하여 수행될 수도 있다. 상기 레이저 에피택시 성장 공정을 수행하는 경우, 단시간 내에 비정질 실리콘이 단결정 실리콘으로 상전이되므로 열적 버짓이 감소되는 장점이 있다.
상기 열처리에 사용되는 레이저는 증착된 비정질 실리콘을 완전히 용융시킬 수 있는 에너지 밀도를 갖는 것이 바람직하다. 보다 구체적으로, 상기 레이저 빔을 조사하여 상기 비정질 실리콘을 녹임(melting)으로써 비정질 실리콘이 고상에서 액 상으로 변화하는 것이다. 특히, 상기 비정질 실리콘 상부 표면으로부터 상기 기판(100)의 상부 표면까지 액상으로 변화하는 상변화가 일어난다. 상기 레이저 빔의 조사함으로써, 상기 비정질 실리콘이 녹아야 하므로, 상기 레이저 빔은 실리콘의 녹는점인 약 1,410℃의 온도로 조사될 수 있다.
따라서, 액상으로 변화된 비정질 실리콘에 상기 기판(100)의 결정 구조인 단결정이 시드로 작용하고, 그 결과 상기 비정질 실리콘의 결정 구조가 단결정으로 변환된다. 또한, 상기 레이저 빔을 조사하기 위한 부재로서는 기체 레이저의 일종인 엑시머(excimer) 레이저를 예로 들 수 있다. 또한, 상기 레이저 부재는 스캔이 가능한 방식의 구조를 갖는 것이 바람직하다. 이는, 짧은 시간 내에 상기 레이저 빔이 조사될 수 있도록 하기 위함이다.
그리고, 상기 레이저 빔을 조사할 때 상기 기판(100)을 가열하는 것이 바람직하다. 이와 같이, 상기 기판(100)을 가열하는 것은 상기 레이저 빔을 조사하여 상기 비정질 실리콘을 상변화시킬 때 상기 상변화가 일어나는 부위의 박막에서 온도 구배를 감소시키기 위함이다. 그러므로, 본 실시예에서는 상기 레이저 빔을 조사할 때 상기 기판(100)을 약 400℃로 가열한다.
이와 같이, 상기 비정질 실리콘에 레이저 빔을 조사하여 결정 구조를 단결정 실리콘으로 변환시킴으로써 상기 기판(100) 상에 라인 형상의 단결정 실리콘 패턴(126)이 형성된다.
상기 제1 개구부의 폭이 디자인 룰 정도로 좁을 경우, 상기 단결정 실리콘 패턴(126)은 두께가 디자인 룰의 1/3 정도로 매우 좁은 선폭을 갖게 된다.
도시하지는 않았지만, 상기 단결정 실리콘 패턴(126)은 상기 비정질 실리콘 패턴에 비해 다소 수축(shrink)되어 높이가 다소 낮아지게 된다. 따라서, 상기 단결정 실리콘 패턴(126)을 형성한 이 후에 상기 단결정 실리콘 패턴(126)의 상부면이 평탄해지도록 연마하는 공정을 더 수행하는 것이 바람직하다.
도 9를 참조하면, 상기 단결정 실리콘 패턴(126) 및 패턴 구조물(108) 상에, 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상의 제2 포토레지스트 패턴(도시안됨)을 형성한다.
상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 단결정 실리콘 패턴(126) 및 예비 절연막 패턴(124)을 식각한다. 상기 식각 공정에서, 상기 패턴 구조물(108)은 식각되지 않도록 한다. 상기 식각 공정을 수행하면, 고립된 형상을 가지면서 반복하여 배치되는 반도체 필러(128a, 128b)가 형성되고, 상기 제2 방향으로 배치되어 있는 상기 반도체 필러(128a, 128b) 사이를 절연시키는 제1 절연막 패턴(124a)이 형성된다. 또한, 상기 제1 방향으로 배치되어 있는 상기 반도체 필러들(128a, 128b) 사이에는 제3 개구부(130)가 생성된다.
반도체 소자를 고도로 집적화시키기 위하여, 상기 반도체 필러들(128a, 128b)의 폭 및 반도체 필러들(128a, 128b) 사이의 폭을 디자인 룰과 동일한 수준으로 감소시킬 수 있다.
도 10을 참조하면, 상기 제3 개구부(130) 내부를 채우도록 절연막(도시안됨)을 증착한다. 이 후, 상기 패턴 구조물(108)의 상부면이 노출되도록 상기 절연막을 연마함으로써 제2 절연막 패턴(132)을 형성한다. 상기 제2 절연막 패턴(132)은 상 기 제1 방향으로 배치되어 있는 반도체 필러(128a, 128b)를 절연시키는 역할을 한다.
상기 설명한 공정들을 수행하면, 상기 반도체 필러들(128a, 128b)에는 기판과 수직한 방향으로 직렬 연결되는 트랜지스터들이 형성되고, 서로 이웃하는 2개의 트랜지스터들은 워드 라인을 공유한다. 이하에서는 상기 워드 라인을 공유하고 있는 하나의 반도체 필러를 제1 반도체 필러(128a)라고 하고, 나머지 하나의 반도체 필러를 제2 반도체 필러(128b)하고 하면서 설명한다.
각 반도체 필러(128a, 128b)들에서 상부에 위치하는 2개의 트랜지스터는 상부 선택 트랜지스터로 제공된다. 따라서, 상기 상부 선택 트랜지스터의 채널 부위에 해당하는 반도체 필러(128a, 128b)에 불순물을 이온주입 함으로써 상부 선택 트랜지스터를 완성한다. 구체적으로, 상기 제1 반도체 필러(128a)에 위치하는 상부 선택 트랜지스터는 공핍형 트랜지스터 및 증가형 트랜지스터가 서로 직렬로 연결되도록 배치된다. 또한, 제2 반도체 필러(128b)에 위치하는 상부 선택 트랜지스터는 공핍형 트랜지스터 및 증가형 트랜지스터가 서로 직렬로 연결되도록 배치되며, 상기 제1 반도체 필러의 트랜지스터 배치 순서와 반대 순서로 배치되도록 한다.
도 11을 참조하면, 상기 패턴 구조물(108), 반도체 필러들(128a, 128b), 제1 및 제2 절연막 패턴(124a, 132), 터널 산화막 패턴(116a), 전하 저장막 패턴(114a), 블록킹 유전막 패턴(112a)의 상부면을 덮도록 도전막(도시안됨)을 형성한다. 상기 도전막 상에 상기 제2 방향으로 연장되는 라인 형상을 갖고, 상기 제2 방향으로 배치되어 있는 반도체 필러(128a, 128b)들을 덮는 마스크 패턴(도시안됨) 을 형성한다. 상기 마스크 패턴은 포토레지스트 패턴으로 형성되거나 또는 하드 마스크 패턴으로 형성될 수 있다.
이 후, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 도전막을 식각함으로써 비트 라인(134)을 형성한다.
도 12는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자의 사시도이다. 도 13은 도 12에 도시된 비휘발성 메모리 소자의 회로도이다.
이하에서 설명하는 실시예 2에 따른 비휘발성 메모리 소자에서 실시예 1과 동일한 구성 요소는 동일한 도면 부호를 부여한다.
도 12 및 도 13을 참조하면, 단결정 반도체 물질로 이루어지는 기판(100)이 구비된다. 상기 기판(100)은 예를들어, 단결정 실리콘으로 이루어질 수 있다.
상기 기판(100) 상에는 패드 산화막 패턴(102a)이 구비된다. 상기 패드 산화막 패턴(102a)은 실리콘 산화물로 이루어진다.
상기 패드 산화막 패턴(102a) 상에는 층간 절연막 패턴(105a~105d) 및 워드 라인(107a ~107c)이 번갈아가며 적층되어 있는 패턴 구조물(108a)이 구비된다. 상기 패턴 구조물(108a)은 제1 방향으로 연장되는 라인 형상을 갖는다. 또한 상기 패턴 구조물(108a)은 상기 제1 방향과 수직한 제2 방향으로 서로 일정한 간격으로 이격되어 있다. 상기 층간 절연막 패턴((105a~105d)들은 실리콘 질화물로 이루어질 수 있다. 상기 워드 라인들(107a~107c)은 폴리실리콘으로 이루어질 수 있다. 상기 패턴 구조물(108a)은 서로 일정한 간격으로 이격되어 있다. 상기 패턴 구조물 및 패턴 구조물 사이 간격은 사진 공정을 통해 형성될 수 있는 최소 선폭(F)일 수 있다.
상기 패턴 구조물(108a)에는 수직 방향으로 적층되는 트랜지스터의 수만큼의 워드 라인(107a~ 107c)이 필요하다.
최 상부에 위치하는 1개 층의 워드 라인(107c)은 선택 트랜지스터의 게이트와 공통으로 사용되는 워드 라인이고, 나머지의 층에 위치하는 워드 라인(107a, 107b)은 셀 트랜지스터의 콘트롤 게이트 전극과 공통으로 사용되는 워드 라인이다. 실시예 1과는 달리, 본 실시예에서는 상부 선택 트랜지스터가 1개만 구비된다. 상기 상부 선택 트랜지스터는 증가형 트랜지스터인 것이 바람직하다.
상기 패턴 구조물(108a)의 양 측벽의 전체 면에는 블록킹 유전막 패턴(112a), 전하 저장막 패턴(114a) 및 터널 산화막 패턴(116a)이 측방으로 적층되어 있다. 구체적으로, 상기 패턴 구조물(108a)의 제1 측벽에는 제1 터널 산화막 패턴, 제1 전하 저장막 패턴 및 제1 블록킹 유전막 패턴이 적층되어 있고, 상기 패턴 구조물(108a)의 제1 측벽과 마주하고 있는 제2 측벽에는 제2 터널 산화막 패턴, 제2 전하 저장막 패턴 및 제2 블록킹 유전막 패턴이 적층되어 있다.
상기 제1 터널 산화막 패턴과 접하면서 상기 제1 터널 산화막 패턴의 연장 방향으로 반복하여 배치되는 제1 반도체 필러(150a)들이 구비된다. 또한, 상기 제2 터널 산화막 패턴과 접하면서 상기 제2 터널 산화막 패턴의 연장 방향으로 반복하여 배치되는 제2 반도체 필러(150b)들이 구비된다. 상기 제1 및 제2 반도체 필러(150a, 150b)는 단결정 실리콘으로 이루어진다. 또한, 상기 제1 및 제2 반도체 필러(150a, 150b)는 직육면체 형상을 가진다. 상기 제1 및 제2 반도체 필러(150a, 150b)는 서로 마주하지 않도록 배치된다.
상기 제1 및 제2 반도체 필러(150a, 150b)들 사이에는 절연막 패턴(150)이 채워진다.
상기 제1 반도체 필러(150a) 상부면에는 제1 비트 라인(154a)이 구비된다. 상기 제1 비트 라인(154a)은 상기 워드 라인의 연장 방향인 제1 방향과 수직한 방향으로 연장된다. 또한, 상기 제2 반도체 필러(150b)상부면에는 제2 비트 라인(154b)이 구비된다.
즉, 본 실시예에서는 상기 제1 반도체 필러(150a) 및 제2 반도체 필러(150b)가 별도의 비트 라인(154a, 154b)과 연결되는 구성을 갖는다.
한편, 도시하지는 않았지만, 각 반도체 필러의 최 하부에는 하나의 하부 선택 트랜지스터가 구비될 수 있다.
본 실시예에 따른 비휘발성 소자는 실시예 1의 비휘발성 소자에 비해 집적도는 떨어진다. 그러나, 상부 트랜지스터가 1개만 구비되어도 되며, 주변 회로들이 간단해지는 장점이 있다.
도 14 및 도 15는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
먼저, 도 3 내지 도 8을 참조로 설명한 것과 동일한 공정을 수행하여 도 8에 도시된 것과 같이 단결정 실리콘 패턴을 형성한다.
도 14를 참조하면, 상기 단결정 실리콘 패턴(126) 및 패턴 구조물(108a) 상에, 제1 및 제2 반도체 필러가 형성될 부위를 선택적으로 덮는 포토레지스트 패턴(도시안됨)을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 단결정 실리콘 패턴(126) 및 예비 절연막 패턴을 식각한다. 상기 식각 공정에서, 상기 패턴 구조물(108a)은 식각되지 않도록 한다. 상기 식각 공정을 수행하면, 고립된 형상을 가지면서 서로 대향하지 않게 배치되는 제1 및 제2 반도체 필러(150a, 150b)가 형성된다.
도 15를 참조하면, 상기 제1 및 제2 반도체 필러(150a, 150b) 사이의 갭들을 매립하도록 절연막을 증착한다. 상기 패턴 구조물의 상부면이 노출되도록 상기 절연막을 연마함으로써 절연막 패턴(152)을 형성한다.
다음에, 도 12에 도시된 것과 같이, 상기 패턴 구조물(108a), 반도체 필러들(150a, 150b), 절연막 패턴(152), 터널 산화막 패턴(116a), 전하 저장막 패턴(114a), 블록킹 유전막 패턴(112a)의 상부면을 덮도록 도전막(도시안됨)을 형성한다. 상기 도전막 상에 상기 제2 방향으로 연장되는 라인 형상을 갖고, 상기 제2 방향으로 배치되어 있는 반도체 필러(150a, 150b)들을 덮는 마스크 패턴(도시안됨)을 형성한다. 상기 마스크 패턴은 포토레지스트 패턴으로 형성되거나 또는 하드 마스크 패턴으로 형성될 수 있다.
이 후, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 도전막을 식각함으로써 제1 및 제2 비트 라인(154a, 154b)을 형성한다.
도 16은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기에서 설명한 것과 같은 수직형 비휘발성 메모리 소자일 수 있다. 즉, 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 수직형 비휘발성 메모리 소자면 가능하다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다. 예를들어, 상기 메모리 콘트롤러(520)는 수직형 비휘발성 메모리 소자의 입력 신호인 커맨드(CMD)신호, 어드레스(ADD) 신호 및 I/O신호 등을 제공한다. 상기 메모리 콘트롤러는 입력된 신호를 기초로 상기 수직형 비휘발성 메모리 소자의 데이터를 콘트롤할 수 있다.
도 17은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 수직형 비휘발성 메모리 소자이면 가능하다. 상기 호스트 시스템(7000)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 18은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 수직형 비휘발성 메모리 소자면 가능하다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
도 19는 본 발명의 또 다른 실시예를 도시한 것이다. 도시된 것과 같이, 상기 메모리(510)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있다. 예를들어, 상기 컴퓨터 시스템(800)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 상기 메모리(510)는 상기 CPU에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 비휘발성 메모리 소자면 가능하다. 도 19에서는 각 요소들이 충분하게 도시되어 있지는 않지만, 상기 각 요소들은 상기 컴퓨터 시스템(800) 내에 포함될 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 좁은 수평 영역에 얇은 액티브 영역을 갖는 반도체 구조물을 형성할 수 있다. 이를 이용하여, 수직 방향으로 연장되 는 액티브 영역을 갖는 다양한 반도체 소자를 제조할 수 있다. 또한, 초고집적화된 반도체 소자에 응용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 사시도이다.
도 2는 도 1에 도시된 본 발명의 실시예 1에 따른 비휘발성 메모리 소자의 회로도이다.
도 3 내지 도 11은 도 1에 도시된 본 발명의 실시예 1에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
도 12는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자의 사시도이다.
도 13은 도 12에 도시된 비휘발성 메모리 소자의 회로도이다.
도 14 및 도 15는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
도 16은 본 발명의 다른 실시예를 도시한 것이다.
도 17은 또 다른 실시예를 도시한 것이다.
도 18은 또 다른 실시예를 도시한 것이다.
도 19는 본 발명의 또 다른 실시예를 도시한 것이다.

Claims (26)

  1. 기판 상부면에, 각각 제1 내지 제4 측벽을 포함하는 직육면체 형상을 갖고 서로 마주하도록 배치되는 제1 및 제2 단결정 반도체 필러;
    상기 제1 단결정 반도체 필러의 제1 측벽 전면에 순차적으로 적층되는 제1 터널 산화막, 제1 전하 저장막 및 제1 블록킹 유전막;
    상기 제2 단결정 반도체 필러의 제1 측벽 전면에 순차적으로 적층되는 제2 터널 산화막, 제2 전하 저장막 및 제2 블록킹 유전막; 및
    상기 제1 및 제2 블록킹 유전막 표면과 동시에 접하면서 상기 제1 및 제2 단결정 반도체 필러에 공통으로 사용되는 워드 라인을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 제1 측벽은 상기 제1 및 제2 단결정 반도체 필러가 서로 마주하는 면인 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제2항에 있어서, 상기 제2 내지 제4 측벽은 절연막 패턴으로 둘러싸여 있는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1항에 있어서, 상기 워드 라인의 폭 및 상기 워드 라인들 사이의 갭은 각각 사진 공정에서의 최소 선폭과 동일한 것을 특징으로 하는 비휘발성 메모리 소 자.
  5. 제1항에 있어서, 상기 워드 라인은 제1 및 제2 블록킹 유전막 상에서 상기 기판 표면과 수직한 방향으로 이격되어 복수개가 배치되는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제1항에 있어서, 상기 최 상부 워드 라인 위로 상기 제1 및 제2 단결정 반도체 필러의 측벽과 대향하도록 구비되고, 상기 제1 단결정 반도체 필러에 형성된 최 상부 셀 트랜지스터와 직렬 연결되는 제1 군 상부 선택 트랜지스터 및 상기 제2 단결정 반도체 필러에 형성된 최 상부 셀 트랜지스터와 직렬 연결되는 제2 군 상부 선택 트랜지스터가 구비되는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제6항에 있어서, 상기 제1 및 제2 군 상부 선택 트랜지스터는 각각 적어도 2개의 트랜지스터를 포함하고, 동일 층에 형성되어 있는 상기 제1 군 상부 선택 트랜지스터와 상기 제2 군 상부 트랜지스터는 워드 라인을 공유하는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제7항에 있어서, 상기 제1 군 및 제2 군 상부 선택 트랜지스터는, 상기 제1 및 제2 군 상부 선택 트랜지스터에 포함된 트랜지스터들을 동작시켰을 때, 워드 라인을 공유하고 있는 트랜지스터들이 서로 반대의 온/오프 동작이 수행되도록 형성 된 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제6항에 있어서, 상기 제1 군 및 제2 군 상부 선택 트랜지스터는 공핍형 트랜지스터 및 증가형 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제9항에 있어서, 상기 제1 단결정 반도체 필러에 형성된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서와 상기 제2 단결정 반도체 필러에 형성된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서가 서로 다른 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제1항에 있어서, 상기 제1 터널 산화막, 제1 전하 저장막 및 제1 블록킹 유전막은 상기 워드 라인과 동일한 방향으로 연장되면서 상기 워드 라인 연장 방향으로 배치된 제1 단결정 반도체 필러들의 제1 측벽 전면과 접촉하는 라인 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제1항에 있어서, 상기 제2 터널 산화막, 제2 전하 저장막 및 제2 블록킹 유전막은 상기 워드 라인과 동일한 방향으로 연장되면서 상기 워드 라인 연장 방향으로 배치된 제2 단결정 반도체 필러들의 제1 측벽 전면과 접촉하는 라인 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 기판 상부면에 층간 절연막 패턴 및 워드 라인이 순차적으로 적층된 패턴 구조물을 형성하는 단계;
    상기 패턴 구조물 양 측벽 전면에 순차적으로 블록킹 유전막, 전하 저장막 및 터널 산화막을 적층하는 단계; 및
    상기 터널 산화막 양 측 표면에 각각 제1 및 제2 단결정 반도체 필러를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  14. 제13항에 있어서, 상기 패턴 구조물을 형성하는 단계는,
    상기 기판 상부면에 층간 절연막 및 워드 라인용 도전막을 순차적으로 적층하는 단계; 및
    상기 워드 라인용 도전막 및 층간 절연막을 패터닝하여 라인 앤 스페이스 형상의 패턴 구조물들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  15. 제14항에 있어서, 상기 라인 앤 스페이스는 각각 사진 공정의 최소 선폭을 갖는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  16. 제15항에 있어서, 상기 제1 및 제2 단결정 반도체 필러를 각각 형성하는 단계는,
    상기 패턴 구조물들 양 측벽, 상기 패턴 구조물들의 상부면 및 기판 표면을 따라 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막을 이방성 식각하여 상기 기판 상에 상기 터널 산화막과 접촉하는 비정질 반도체 패턴을 형성하는 단계;
    상기 비정질 반도체 패턴 사이의 갭 내부를 채우는 절연막 패턴을 형성하는 단계;
    상기 비정질 반도체 패턴을 상전이시켜 결정질의 단결정 반도체 패턴을 형성하는 단계; 및
    상기 단결정 반도체 패턴을 패터닝하여 상기 절연막 패턴의 양 측벽에 제1 및 제2 단결정 반도체 필러를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  17. 제16항에 있어서, 상기 단결정 반도체 패턴은 상기 패턴 구조물의 연장 방향과 수직한 방향으로 절단되도록 패터닝하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  18. 제15항에 있어서, 상기 비정질 반도체 패턴을 상전이시키는 공정은 열 처리 공정 및 레이저를 조사하는 공정을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  19. 제15항에 있어서, 상기 최 상부 워드 라인 위로 상기 제1 단결정 반도체 필러와 대향하도록 배치되는 제1 군 상부 선택 트랜지스터 및 상기 제2 단결정 반도체 필러와 대향하도록 배치되는 제2 군 상부 선택 트랜지스터를 각각 형성하는 단계가 더 포함되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  20. 제19항에 있어서, 상기 제1 및 제2 단결정 반도체 필러에 상기 제1 군 및 제2 군 상부 선택 트랜지스터는 각각 공핍형 트랜지스터 및 증가형 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  21. 제19항에 있어서, 워드 라인을 공유하는 상부 선택 트랜지스터들을 동작시켰을 때 상기 워드 라인을 공유하는 상부 선택 트랜지스터들이 서로 반대의 온/오프 동작이 수행되도록 상기 공핍형 트랜지스터 및 증가형 트랜지스터들을 배치시키는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  22. 제21항에 있어서, 상기 워드 라인을 공통으로 사용하는 제1 및 제2 단결정 반도체 필러에서, 상기 제1 단결정 반도체 필러에 형성된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서와 상기 제2 단결정 반도체 필러에 형성된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서가 서로 다르게 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  23. 서로 다른 단결정 반도체 필러에 구비되고, 공통의 비트 라인 및 워드 라인을 포함하는 각각의 셀 트랜지스터들을 갖고, 각 단결정 반도체 필러에 2 이상의 상부 선택 트랜지스터가 포함된 비휘발성 메모리 소자에서,
    선택된 셀과 연결되어 있는 상부 선택 트랜지스터를 각각 턴온하고, 상기 선택된 셀과 공통의 워드 라인을 갖는 단결정 반도체 필러에 연결된 상부 선택 트랜지스터를 각각 턴 오프하는 단계; 및
    상기 선택된 셀에 데이터를 읽거나 쓰는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  24. 제1 내지 제 n셀 트랜지스터들이 직렬로 연결된 제1 스트링;
    제n+1 내지 제 2n 셀 트랜지스터들이 직렬로 연결되고, 상기 제1 스트링과 이웃하는 제2 스트링;
    상기 제1 스트링에 포함된 셀 트랜지스터들의 게이트와 상기 제2 스트링에 포함된 셀 트랜지스터의 게이트가 서로 2개씩 전기적으로 연결된 워드 라인;
    상기 제1 스트링의 최 상부 셀 트랜지스터들과 연결되는 제1 군 상부 선택 트랜지스터;
    상기 제2 스트링의 최 상부 셀 트랜지스터들과 연결되는 제2 군 상부 선택 트랜지스터; 및
    상기 제1 군 상부 선택 트랜지스터의 게이트와 상기 제2 군 상부 선택 트랜지스터의 게이트가 서로 2개씩 전기적으로 연결된 상부 선택 워드 라인을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  25. 제24항에 있어서, 상기 제1 군 및 2 군 상부 선택 트랜지스터는 각각 하나의 증가형 트랜지스터와 하나의 공핍형 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  26. 제25항에 있어서, 상기 제1 군 상부 선택 트랜지스터에 포함된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서와 상기 제2 군 상부 선택 트랜지스터에 포함된 공핍형 트랜지스터 및 증가형 트랜지스터들의 수직 방향 배치 순서가 서로 다른 것을 특징으로 하는 비휘발성 메모리 소자.
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